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CN103828058B - 包括垂直半导体元件的半导体器件 - Google Patents

包括垂直半导体元件的半导体器件 Download PDF

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CN103828058B CN201280046798.2A CN201280046798A CN103828058B CN 103828058 B CN103828058 B CN 103828058B CN 201280046798 A CN201280046798 A CN 201280046798A CN 103828058 B CN103828058 B CN 103828058B
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Abstract

设置有垂直半导体元件的半导体器件具有沟槽栅极结构和伪栅极结构。沟槽栅极结构包括被形成为通过穿透第一杂质区（5）和基极区（4）以到达超结结构中的第一导电类型区（2b）的第一沟槽（7）。伪栅极结构包括第二沟槽（10），第二沟槽（10）通过穿透基极区（4）到达超结结构并被形成为比第一沟槽（7）更深。

Description

包括垂直半导体元件的半导体器件
相关申请的交叉引用
本公开基于2011年9月27日提交的日本专利申请No.2011-210676和2012年7月20日提交的日本专利申请No.2012-161523，这两个专利的公开文本通过引用被并入本文。
技术领域
本公开涉及包括垂直半导体元件的半导体器件。
背景技术
在包括垂直MOS晶体管的半导体器件中，通常从p型基极区中提取空穴。然而，在提取路径中的电压降太大的情况下，雪崩电流朝着n+型源极区流动以操作寄生双极晶体管。因此，减小了雪崩电阻。为了提高雪崩电阻，必须不操作由n+型源极区、p型基极区和n-型漂移层形成的寄生双极晶体管。
为了实现此，常规地，提出了一种结构，其中p型杂质深深地扩散在相邻沟槽栅极之间以形成高浓度p+型主体层，以便限制寄生双极晶体管的操作（例如专利文件1）。使用上述结构，可在p+型主体层和n-型漂移层的接合表面上引起在沟槽栅极的下部分处出现的雪崩击穿，在常规结构中电场集中在该下部分上。因此，引起寄生双极晶体管的操作的空穴可穿过高浓度（低电阻）路径被提取到源极电极，以便不操作寄生双极晶体管。
然而，在上述结构应用于具有超结结构的垂直MOS晶体管的情况下，高温和长时间热处理是必须的以将高浓度p+型主体层扩散得比填充有栅极电极的沟槽更深。通过热处理，在作为超结结构的电流路径的n型区（n型柱）和用于电荷补偿的p型区（p型柱）中的杂质彼此扩散，电荷被补偿，且导通电阻增大。
现有技术文件
专利文件
[专利文件1]JP-A-2010-010556
发明内容
本公开的目的是限制在包括具有超结结构的垂直半导体元件的半导体器件中的导通电阻的增大。
根据本公开的一方面的半导体器件包括垂直半导体元件，该垂直半导体元件包括半导体衬底、漂移层、第二导电类型区、基极区、第一杂质区、第一沟槽、第一栅极绝缘膜、栅极电极、接触区、前表面电极、后表面电极、第二沟槽、第二栅极绝缘膜和伪栅极电极，并且基于对栅极电极的电压施加来在前表面电极和后表面电极之间施加电流。
半导体衬底具有第一导电类型或第二导电类型，并具有主表面和后表面。漂移层具有第一导电类型并被形成到半导体衬底的主表面侧。第二导电类型区被形成到半导体衬底的主表面侧，并与漂移层交替地布置以形成超结结构。基极区具有第二导电类型并在超结结构之上形成。第一杂质区具有第一导电类型，在基极区的表面部分处形成，并具有比漂移层高的杂质浓度。第一沟槽穿透第一杂质区和基极区以到达超结结构中的第一导电类型区。第一栅极绝缘膜在第一沟槽的内壁上形成。栅极电极在第一栅极绝缘膜的表面上形成，并填充第一沟槽以形成沟槽栅极结构。接触区具有第二导电类型，并在第二杂质区中与第一沟槽相反的侧上的基极区的表面部分处形成。接触区具有比基极区高的杂质浓度。前表面电极电连接到第一杂质区和接触区。后表面电极电连接到半导体衬底。第二沟槽穿透基极区以到达超结结构，并被形成为比第一沟槽更深。第二栅极绝缘膜在第二沟槽的内壁上形成。伪栅极电极在第二栅极绝缘膜的表面上形成，并填充第二沟槽以形成伪栅极结构。
在半导体器件中，形成伪栅极结构的第二沟槽被形成为比形成沟槽栅极结构的第一沟槽更深。因此，可提高雪崩电阻，且可限制导通电阻的增大。
在根据本公开的另一方面的包括垂直半导体元件的半导体器件的制造 方法中，制备具有主表面和后表面的第一导电类型或第二导电类型的半导体衬底。第一导电类型的漂移层被形成到半导体衬底的主表面侧，而第二导电类型区在漂移层中形成以形成超结结构，在该超结结构中由漂移层中未形成第二导电类型区的其余区提供的第一导电类型区和第二导电类型区交替地被布置。第二导电类型的基极区在超结结构之上形成。具有第一开口部分和比第一开口部分更宽的第二开口部分的掩模被布置在基极区之上，并且通过使用掩模进行蚀刻来形成具有对应于第一开口部分的宽度的第一沟槽和具有对应于第二开口部分的宽度并且比第一沟槽深的第二沟槽。由栅极绝缘膜覆盖第一和第二沟槽的内壁。通过在第一沟槽中的栅极绝缘膜的表面上形成栅极电极来形成沟槽栅极结构，并通过在第二沟槽中的栅极绝缘膜的表面上形成伪栅极电极来形成伪结构。在基极区的表面部分处形成具有比漂移层高的杂质浓度的第一导电类型的第一杂质区。在第一杂质区中与第一沟槽相反的侧上的基极区的表面部分处形成第二导电类型的接触区。接触区具有比基极区更高的杂质浓度。形成电连接到第一杂质区和接触区的前表面电极。形成电连接到半导体衬底的后表面电极。
如上所述，在用于形成第二沟槽的第二开口部分的宽度被设置为比用于形成第一沟槽的第一开口部分更宽的情况下，通过在形成沟槽时的微加载效应将第二沟槽形成为比第一沟槽深。因此，可制造能够限制导通电阻增大的半导体器件。
附图说明
根据参考附图做出的下列详细描述，本公开的上述和其它目的、特征和优点将变得更清楚。在附图中：
图1是示出根据本公开的第一实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图；
图2是示出图1所示的半导体器件的布局的图；
图3（a）到图3（c）是示出包括垂直MOS晶体管并在图1中示出的半导体器件的制造工艺的横截面视图；
图4（a）到图4（c）是示出包括垂直MOS晶体管的半导体器件的、在图3（c）之后的制造工艺的横截面视图；
图5(a)到图5(c)是示出包括垂直MOS晶体管的半导体器件的、在图4(c)之后的制造工艺的横截面视图；
图6是示出根据本公开的第二实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图；
图7(a)和图7(b)是示出根据本公开的第三实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图；
图8是示出图7(a)和图7(b)中所示的半导体器件的布局的图；
图9是示出根据本公开的第四实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图；
图10是示出根据本公开的第五实施例的包括垂直MOS晶体管的半导体器件的顶部布局的图；
图11是示出根据本公开的第六实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图；
图12是示出通过根据本公开的第七实施例的制造方法制造的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图；
图13(a)和图13(b)是示出第二沟槽10的形状不同于第一沟槽7的形状的情况的例子的横截面视图；
图14(a)和图14(b)是示出根据其它实施例的指示第二沟槽10的形成位置的顶部布局的图；以及
图15(a)是示出在伪栅极结构应用于具有超结结构的MOS晶体管的情况下在深度方向上的电场强度分布的图，图15(b)是示出在伪栅极结构应用于DMOS的情况下在深度方向上的电场强度分布的图，以及图15(c)是示出在伪栅极结构应用于IGBT的情况下在深度方向上的电场强度分布的图。
具体实施方式
(第一实施例)
将描述本公开的第一实施例。在本实施例中，将作为例子描述包括垂直MOS晶体管作为垂直半导体元件的半导体器件。图1是示出根据本实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图。图2是示出图1所示的半导体器件的布局的图。图1对应于沿着图2中的线I-I截取的横截面视图。
在根据图1所示的本实施例的半导体器件中，具有沟槽栅极结构的反转垂直MOS晶体管被提供作为垂直MOS晶体管。如图1所示，使用由单晶半导体（例如单晶硅）制成的n+型衬底1形成垂直MOS晶体管。在n+型衬底1中，一个表面被称为主表面1a，而相反的表面被称为后表面1b。n+型衬底1具有例如1×1019cm-3的杂质浓度。在n+型衬底1的主表面1a之上，形成n型漂移层2。n型漂移层2具有例如8.0×1015cm-3的n型杂质浓度。
在n型漂移层2中，如图2所示，多个沟槽2a（每个沟槽具有条形状且每个沟槽具有在一个方向上的纵向方向（在图2的纸张上的从左到右方向））在垂直于纵向方向的方向上以相等的间隔布置。具有例如8.0×1015cm-3的p型杂质浓度的P型区（p型柱）3被形成成以致填充如图1所示的沟槽2a的内部。因此，如图1和图2所示，在沟槽2a之间剩余的n型漂移层2的部分变成n型区（n型柱）2b，且n型区2b和p型区3交替地和重复地以条纹图案形成以形成超结结构。
例如，当击穿电压由于超结结构而被预测在大约600V时，n型漂移层2的深度被设置为30到50μm，例如45μm，在n型区2b和p型区3之间的节距（柱节距）被设置为6.0μm，n型区2b和p型区3的宽度比被设置为1:1，且单元区Rc的面积比被设置为1:1。
在n型区2b和p型区3的表面上，形成p型基极区4。例如，p型基极区4具有1.0×1017cm-3的p型杂质浓度，并具有1.0μm的深度。在p型基极区4的表面处，形成n+型杂质区5和p+型接触区6。n+型杂质区5具有比n型漂移层2高的杂质浓度并变成源极区。p+型接触区6具有比p型基极区4高的杂质浓度。n+型杂质区5例如具有1.0×1020cm-3的n型杂质浓度并具有0.4μm的深度。p+型接触区6例如具有1.0×1020cm-3的p型杂质浓度并具有0.4μm的深度。
以相等的间隔布置穿透n+型杂质区5和p+型基极区4以到达n型区2b并具有在垂直于纸张的方向上的纵向方向的多个第一沟槽7。在本实施例中，第一沟槽7在n型区2b形成的位置处形成，且p型区3被布置在相邻 的第一沟槽7之间。栅极绝缘膜8被形成以覆盖第一沟槽7的表面，且由例如掺杂多晶硅制成的栅极电极9在栅极绝缘膜8的表面上形成以填充第一沟槽7。这些形成沟槽栅极结构。图2中没有示出形成沟槽栅极结构的第一沟槽7。然而，在本实施例中，第一沟槽7在纵向方向上延伸，该纵向方向是与用于形成超结结构的沟槽2a的纵向方向相同的方向。例如，每个第一沟槽7具有3.5μm的深度和1.0μm的宽度。
类似地，在第一沟槽7之间，第二沟槽10穿透p+型基极区4以到达p型区3。第二沟槽10具有在垂直于纸张的方向上的纵向方向。在本实施例中，第一沟槽7在p型区3形成的位置处形成。为了覆盖第二沟槽10的表面，形成栅极绝缘膜11。第二沟槽10比第一沟槽7更深和更宽。例如，每个第二沟槽10具有3.8μm的深度和3.0μm的宽度。在第二沟槽10中，形成例如由掺杂多晶硅制成的伪栅极电极12。这些形成伪栅极结构。
此外，在第一沟槽7之间，形成具有比p型基极区4更高的p型杂质浓度的p+型主体层13。例如，每个p+型主体层13具有1.0×1019cm-3的p型杂质浓度，并具有2.0μm的深度，该深度比第一沟槽7和第二沟槽10更浅。
在沟槽栅极结构之上，形成层间绝缘膜14以覆盖栅极电极9。此外，形成源极电极的前表面电极15被形成。前表面电极15通过在层间绝缘膜14中形成的接触空穴与n+型杂质区5、p+型接触区6和伪栅极电极12电连接。此外，用作漏极电极的后表面电极16在用作漏极区的n+型衬底1的后表面上形成，并且形成垂直MOS晶体管。
在具有上述结构的垂直MOS晶体管中，例如当栅极电压未施加到栅极电极9时，沟道不在p型基极区4的表面部分处形成，且在前表面电极15和后表面电极16之间的电流被中断。当栅极电压被施加时，根据栅极电压的电压值来反转与第一沟槽7的侧表面接触的p型基极区4的一部分的导电类型以形成沟道，且电流在前表面电极15和后表面电极16之间流动。
此外，在具有上述结构的垂直MOS晶体管中，形成伪栅极结构的第二沟槽10的底部分比形成沟槽栅极结构的第一沟槽7的底部分更深。因此，电场集中出现在第二沟槽10的底部分处，且雪崩击穿出现在底部分处。然后，通过雪崩击穿产生的空穴沿着第二沟槽10的侧表面穿过p+型接触区6 被提取到前表面电极15。因此，空穴可被限制接近由n+型杂质区5、p型基极区4和n-型漂移层2形成的寄生双极晶体管，且寄生双极晶体管的操作可被限制。因此，可提高雪崩电阻。
随后，将参考图3（a）到图5（c）描述根据本实施例的包括垂直晶体管的半导体器件的制造方法。在半导体器件中，未示出下部分。
在图3（a）所示的工艺中，在通过在n+型衬底1的主表面1a上的外延生长而形成n-型漂移层2之后，在n-型漂移层2的表面上布置在p型区3将形成的位置处具有开口的掩模，且使用掩模选择性地蚀刻n-型漂移层2以形成沟槽2a。然后，例如通过外延生长在将沟槽2a包括在内的n-型漂移层2的表面上形成p型层。P型层通过平面化工艺（例如内蚀刻）只保持在沟槽2a内部，以便形成p型区3。因此，形成超结结构，其中n型区2b和p型区3以相等的间隔以条纹图案交替地布置。在那之后，通过外延生长在n型区2b和p型区3的表面上形成p型基极区4。
在图3（b）所示的工艺中，将掩模20布置在p型基极区4的表面上。在第一沟槽7和第二沟槽10将形成的位置处通过光刻工艺将掩模20开口。此时，在掩模20中形成的开口部分的宽度对应于第一沟槽7和第二沟槽10的宽度。因此，在第二沟槽10将形成的位置处形成的开口部分20b的宽度比在第一沟槽7将形成的位置处形成的开口部分20a的宽度更宽。然后，通过使用掩模20进行蚀刻，形成第一沟槽7和第二沟槽10。因此，第一沟槽7和第二沟槽10形成有分别对应于开口部分20a、20b的宽度。此时，因为在第二沟槽10将形成的位置处形成的开口部分20b的宽度比在第一沟槽7将形成的位置处形成的开口部分20a的宽度更宽，当沟槽形成时，由于微加载效应，第二沟槽10被形成为比第一沟槽7更深。
在图3（c）所示的工艺中，在掩模20被布置的状态中执行栅极氧化工艺，以便在第一沟槽7和第二沟槽10的内壁上形成由栅极氧化膜制成的栅极绝缘膜8、11。
在图4（a）所示的工艺中，在将第一沟槽7和第二沟槽10包括在内的整个表面上沉积由掺杂多晶硅制成的导电层21。接着，在图4（b）所示的工艺中，通过内蚀刻移除导电层21的不需要的部分，使得导电层21只保持在第一沟槽7和第二沟槽10的内部。因此，栅极电极9在第一沟槽7的 内部形成，而伪栅极电极12在第二沟槽10的内部形成。此后，在图4（c）所示的工艺中，移除掩模20。
虽然未示出，n型杂质的离子注入和p型杂质的离子注入被执行到p型基极区4的表面部分以形成n+型杂质区5和p+型接触区6。这些通过重复地执行在相应的区将形成的位置处具有开口的掩模的形成工艺和对p+型基极区4的表面的离子注入工艺来形成。虽然n+型杂质区5和p+型接触区6在形成沟槽栅极结构之后形成，但是n+型杂质区5和p+型接触区6也可在形成p型基极区4之后并在形成沟槽栅极结构之前形成。
在图5（a）所示的工艺中，使用例如氧化膜来沉积层间绝缘膜14。随后，在图5（b）的工艺中，使用未示出的掩模来选择性地蚀刻层间绝缘膜14，以形成接触空穴。虽然未被示出，在形成接触空穴之后，使用层间绝缘膜14作为掩模通过接触空穴来离子注入p型杂质，且通过热处理来扩散p型杂质以形成p+型主体层13。在本实施例中，p+型主体层13被形成为比第一沟槽7和第二沟槽10浅。因此，作为常规技术的高温和长时间热处理是不必要的。因此，本实施例可限制下列问题的产生：在超结结构的电流路径的n型区2b中的杂质和在用于电荷补偿的p型区3中的杂质彼此扩散，电荷被补偿，且导通电阻增大。在那之后，在图5（c）所示的工艺中，形成源极电极的前表面电极15例如通过形成AI层来形成。然后，虽然未被示出，形成漏极电极的后表面电极16在n+型衬底1的后表面上形成，且可制造包括垂直MOS晶体管并在图1中示出的半导体。
如上所述，在根据本实施例的包括垂直MOS晶体管的半导体器件中，形成伪栅极结构的第二沟槽10的底部分位于比形成沟槽栅极结构的第一沟槽7的底部分更深的位置处。因此，电场集中（electric field concentration）出现在第二沟槽10的底部分处，且雪崩击穿出现在该底部处。然后，可沿着第二沟槽10的侧表面穿过p+型接触区6来将通过雪崩击穿产生的空穴提取到前表面电极15。因此，空穴可被限制接近由n+型杂质区5、p型基极区4和n-型漂移层2形成的寄生双极晶体管，且寄生双极晶体管的操作可被限制。因此，可提高雪崩电阻。
因为通过其中第二沟槽10比第一沟槽7更深的结构可提高雪崩电阻，所以不是必须将p+型主体层13形成为比沟槽栅极结构深。因此，不是必须 如常规技术一样在高温下长时间地在p+型主体层13的形成工艺中执行热处理。因此，本实施例可限制下列问题的产生：在超结结构的电流路径的n型区2b中的杂质和在用于电荷补偿的p型区3中的杂质彼此扩散，电荷被补偿，且导通电阻增大。虽然p+型主体层13的形成是不必要的，p+型主体层13的形成使空穴的提取变得容易。因此，可更多地限制双极晶体管的操作，且可更多地提高雪崩电阻。
此外，如本实施例一样，当在p型区3于超结结构中形成的位置处形成伪栅极结构时，沟槽栅极结构在n型区2b形成的所有位置处形成。因此，每相同芯片面积的沟槽栅极结构的形成面积增大，且可减小导通电阻。
（第二实施例）
将描述本公开的第二实施例。在本实施例中，超结结构的配置相对于第一实施例被改变，而其它部分类似于第一实施例。因此，将只描述不同于第一实施例的部分。
图6是示出根据本实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图。如图6所示，在本实施例中，在n型区2b形成的位置处形成伪栅极结构。具体地，第一沟槽7和第二沟槽10的纵向方向被设置为与n型区2b和p型区3的纵向方向相同的方向。第一沟槽7布置在每个其它n型区2b中，且第二沟槽10在n型区2b中未形成第一沟槽7的部分处形成。
以这种方式，可在n型区2b形成的位置处形成伪栅极结构。在上述结构的情况中，因为第二沟槽10被布置在n型区2b形成的位置处，第一沟槽7的数量被限制。因此，与第一实施例比较，减小了每相同芯片面积的沟槽栅极结构的形成面积。在导通电阻的减小方面，第一实施例的结构具有优势。然而，当确认了超结结构中的等电位分布时，与n型区2b比较，电位分布更不可能在p型区3中扩展。因此，与伪栅极结构被布置在n型区2b形成的位置处的情况比较，更不可能获得由于伪栅极结构的深度引起的优势。因此，在根据本实施例的结构中，通过将伪栅极结构形成得更深，可容易控制雪崩击穿的产生位置，可更必然地限制寄生双极晶体管的操作，且可提高雪崩电阻。
（第三实施例）
将描述本公开的第三实施例。在本实施例中，超结结构的配置相对于第一实施例被改变，而其它部分类似于第一实施例。因此，将只描述不同于第一实施例的部分。
图7（a）到图7（b）是示出根据本实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图。图8是示出图7所示的半导体器件的布局的图。图7（a）和图7（b）分别对应于沿着图8中的线VIIA-VIIA、VIIB-VIIB截取的横截面视图。
如图7（a）、（b）和图8所示，在本实施例中，第一沟槽7和第二沟槽10的纵向方向被设置为与n型区2b和p型区3的纵向方向相交，使得沟槽栅极结构和伪栅极结构的纵向方向与超结结构的纵向方向相交。以这种方式，在沟槽栅极结构和伪栅极结构的纵向方向与超结结构的纵向方向交叉的结构中，也可得到与第一实施例相同的效果。
（第四实施例）
将描述本公开的第四实施例。在本实施例中，在伪栅极结构附近的配置相对于第一实施例被改变，而其它部分类似于第一实施例。因此，将只描述不同于第一实施例的部分。
图9是示出根据本实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图。如图9所示，在本实施例中，沿着第二沟槽10的内壁布置具有比p型基极区4更高的p型杂质浓度的p型高浓度区30。在如上所述那样形成p型高浓度区30的情况下，当雪崩击穿出现时，可从低阻抗的p型高浓度区30提取空穴。因此，可更容易地提取空穴。
注意，可通过与根据第一实施例的半导体器件的制造方法基本上类似的制造方法来制造上述结构。例如，在图3（c）所示的工艺之后，可添加下列工艺：布置覆盖第一沟槽7并暴露第二沟槽10的掩模且从掩模上面离子注入p型杂质以形成p型高浓度区30。
（第五实施例）
将描述本公开的第五实施例。在本实施例中，超结结构的布局相对于第一实施例被改变，而其它部分类似于第一实施例。因此，将只描述不同于第一实施例的部分。
图10是示出根据本实施例的包括垂直MOS晶体管的半导体器件的顶 部布局的图。如图10所示，在本实施例中，相对于形成n型柱的n型区2b，以点状图案布置形成p型柱的p型区3。在单元区Rc中，伪栅极电极12被布置在对应于p型区3的位置处，且正常栅极电极9被布置在伪栅极电极12之间的n型区2b中。
像这样，也可通过以点状图案布置p型区3而不是通过以条纹图案交替地布置n型区2b和p型区3，来从单元区Rc的中心开始在径向方向上交替地重复n型区2b和p型区3。
（第六实施例）
将描述本公开的第六实施例。在本实施例中，伪栅极电极12的连接目的地相对于第一实施例被改变，而其它部分类似于第一实施例。因此，将只描述不同于第一实施例的部分。
图11是示出根据本实施例的包括垂直MOS晶体管的半导体器件的单元区Rc的横截面视图。如图11所示，在本实施例中，层间绝缘膜14也被布置在伪栅极电极12的表面上，使得形成源极电极的前表面电极15与伪栅极电极12绝缘。伪栅极电极12在与图11所示的横截面不同的横截面上电连接到栅极电极9，使得伪栅极电极12被固定到栅极电位。
像这样，伪栅极电极12也可被固定到栅极电位而不是源极电位。注意，伪栅极电位12可以处于浮置状态中。然而，优选地将伪栅极电极12固定到源极电位或栅极电位，使得雪崩击穿确定地出现在伪栅极电极12处。在伪栅极电极12处于浮置状态的情况下，半导体中的等电位线的变化（曲线）与伪栅极电极12被固定到一电位的情况相比更小。因此，优选地将伪栅极电极12固定到一电位，以便产生归因于等电位线中的大变化所致的较大的电场集中并使雪崩击穿更容易。
（第七实施例）
将描述本公开的第七实施例。在上述第一实施例中，相对于n型漂移层2形成沟槽2a，且在沟槽2a中形成p型区3以填充沟槽2a。然而，也可通过对n型漂移层2的离子注入来形成p型区3。
具体地，在通过外延生长在n+型衬底1的主表面1a之上形成n型漂移层2的整个厚度的一部分之后，将p型杂质离子注入到p型区3将形成的部分。然后，在通过外延生长进一步形成n型漂移层2的整个厚度的一部 分之后，将p型杂质离子注入到p型区3将形成的部分。而且在那之后，重复n型漂移层2的整个厚度的一部分的外延生长和用于形成p型区3的p型杂质的离子注入工艺，并且执行热处理，使得n型漂移层2被形成有期望的厚度并且p型区3在离子注入的位置处形成。因此，即使p型区3的形成深度是深的，p型区3也可通过离子注入来形成。在p型区3通过上述方式形成的情况下，在每个离子注入工艺中注入的p型杂质热扩散到离p型杂质被注入的位置相等的距离。因此，p型区3具有一形状，在该形状中宽度在多个阶段中如图12中示出的那样变化。然而，超结结构可起作用而没有任何问题。
如上所述，也可通过对n型漂移层2的p型杂质的离子注入而不是通过填充在n型漂移层2中形成的沟槽2a来形成p型区3。
（其它实施例）
在上述实施例的每个中，用于形成伪栅极结构的第二沟槽10被布置在用于形成沟槽栅极结构的第一沟槽7之间。可以可选地设置第二沟槽10与第一沟槽7的形成比率。换句话说，不是必须在所有第一沟槽7之间形成第二沟槽10。可针对每多个行的第一沟槽7来形成一行第二沟槽10。
在第四实施例中，描述了相对于第一实施例的配置形成p型高浓度区30的情况。然而，p型浓度区30可相对于第二或第三实施例形成。
在上述实施例的每个中，描述了通过同时形成第一沟槽7和第二沟槽10来简化制造工艺的情况。然而，并不总是必须同时形成第一沟槽7和第二沟槽10。换句话说，仅仅必须将用于形成伪栅极结构的第二沟槽10形成为比用于形成沟槽栅极结构的第一沟槽7更深，且并不总是必须同时形成第一沟槽7和第二沟槽10。在第一沟槽7和第二沟槽10不同时形成的情况下，不是必须将第二沟槽10的宽度设置为比第一沟槽7的宽度更宽。当第二沟槽10的宽度被设置为比第一沟槽7的宽度更窄时，雪崩击穿更可能出现在第二沟槽10的底部分处。
在上述实施例的每个中，用于形成伪栅极结构的第二沟槽10的形状可不同于第一沟槽7的形状，使得雪崩击穿很可能出现在第二沟槽10的底部分处。图13（a）和图13（b）是示出第二沟槽10的形状不同于第一沟槽7的形状的情况的例子的横截面视图。
在图13（a）中，第二沟槽10具有锥形形状，在该形状中宽度朝着端部变窄，并且第二沟槽10的端部具有锐角并是尖的。当第二沟槽10具有这样的形状时，电场集中很可能出现在形成伪栅极结构的第二沟槽10的端部处，且雪崩击穿很可能出现第二沟槽10的底部分处。
在图13（b）中，如上所述，第二沟槽10的宽度被设置为比第一沟槽7的宽度窄。当第二沟槽10的宽度被设置为比第一沟槽7的宽度窄时，雪崩击穿很可能出现在第二沟槽10的底部分处。
此外，通过限制第二沟槽10的形成位置，雪崩击穿更可能出现在第二沟槽的底部分处。图14（a）和图14（b）是示出指示第二沟槽10的形成位置的顶部布局的图。如图14（a）所示，可以以点状图案来散布第二沟槽10。如图14（b）所示，也可散布具有在p型柱和n型柱的纵向方向上的长度的第二沟槽10。当第二沟槽10未被以条纹图案布置在单元区Rc的整个区域中而是被散布时，与条纹图案的情况比较，电场更可能集中在伪栅极结构处。因此，雪崩击穿更可能出现在第二沟槽10的底部分处。
在上述实施例中，描述了n沟道型MOS晶体管，其中第一导电类型是n型，而第二导电类型是p型。然而，本公开也可应用于p沟道型MOS晶体管，其中形成元件的相应部件的导电类型是反转的。此外，不限于MOS晶体管，本公开也可应用于IGBT，且与上述配置的每个类似的配置可被应用。在这种情况下，可使用p+型衬底来代替n+型衬底。
在上述实施例中，沟槽2a被形成到n-型漂移层2，且沟槽2a被填充有p型区3以形成超结结构。然而，这是超结结构的形成方法的一个例子，且超结结构可通过其它方法形成。例如，当n-型漂移层2被生长时，可在使n-型漂移层2生长一预定的厚度之后执行p型杂质的离子注入以形成p形区3的一部分，且可重复它们以形成超结结构。
在上述实施例中，描述了硅被用作半导体材料的情况。然而，本公开也可应用于在半导体器件的制造中使用的半导体衬底，其中使用其它半导体材料（例如碳化硅或化合物半导体）。
上述伪栅极结构可应用于沟槽栅极结构被应用于其的各种晶体管，例如具有超结结构的MOS晶体管、DMOS或IGBT。特别是当上述伪栅极结构应用于具有超结结构的MOS晶体管时，效应很高。这是因为当包括伪沟 槽结构时，比起在DMOS或IGBT中，击穿电压在具有超结结构的MOS晶体管中更不可能降低。
图15（a）到图15（c）是分别示出在伪栅极结构应用于具有超结结构的MOS晶体管、DMOS和IGBT的情况下在深度方向上的电场强度分布的图。如在这些图中示出的，DMOS和IGBT具有如下分布，其中在深度方向上的电场强度在前表面侧上变得最大。另一方面，在具有超结结构的MOS晶体管中，虽然电场强度由于在n型柱和p型柱之间的边界处的锥形结构而恰好在栅极沟槽之下变得最大，但是在其它部分中，电场强度在深度方向上在柱的中间部分处变得最大。因此，当伪栅极结构被应用时击穿电压的降低（电场强度和深度的积分）在具有超结结构的MOS晶体管中比在DMOS和IGBT中更小，且伪栅极结构可更深一定量。因此，当伪栅极结构应用于具有超结的MOS晶体管时，与伪栅极结构应用于DMOS或IGBT的情况比较，可得到更高的效果。

Claims (16)

1.一种包括垂直半导体元件的半导体器件，所述垂直半导体元件包括：
第一导电类型或第二导电类型的半导体衬底(1)，其具有主表面(1a)和后表面(1b)；
所述第一导电类型的漂移层(2)，其形成到所述半导体衬底(1)的所述主表面(1a)侧；
第二导电类型区(3)，其形成到所述半导体衬底(1)的所述主表面(1a)侧，并与所述漂移层(2)交替地布置以形成超结结构；
所述第二导电类型的基极区(4)，其形成在所述超结结构之上；
所述第一导电类型的第一杂质区(5)，其形成在所述基极区(4)的表面部分处，并具有比所述漂移层(2)更高的杂质浓度；
第一沟槽(7)，其穿透所述第一杂质区(5)和所述基极区(4)以到达所述超结结构中的由所述漂移层(2)形成的第一导电类型区(2b)；
第一栅极绝缘膜(8)，其形成在所述第一沟槽(7)的内壁上；
栅极电极(9)，其形成在所述第一栅极绝缘膜(8)的表面上并填充所述第一沟槽(7)以形成沟槽栅极结构；
所述第二导电类型的接触区(6)，其形成在所述第一杂质区(5)中与所述第一沟槽(7)相反的侧上的所述基极区(4)的表面部分处，所述接触区(6)具有比所述基极区(4)更高的杂质浓度；
前表面电极(15)，其电连接到所述第一杂质区(5)和所述接触区(6)；
后表面电极(16)，其电连接到所述半导体衬底(1)；
第二沟槽(10)，其穿透所述基极区(4)以到达所述超结结构并形成为比所述第一沟槽(7)更深；
第二栅极绝缘膜(11)，其形成在所述第二沟槽(10)的内壁上；以及
伪栅极电极(12)，其形成在所述第二栅极绝缘膜(11)的表面上并填充所述第二沟槽(10)以形成伪栅极结构，
其中，电流基于对所述栅极电极(9)的电压施加在所述前表面电极(15)和所述后表面电极(16)之间流动，
其中，所述垂直半导体元件还包括具有比所述基极区(4)更高的杂质浓度的所述第二导电类型的主体层(13)，
其中，多个所述第一沟槽(7)在第一方向上延伸并在垂直于所述第一方向的第二方向上进行布置，并且
其中，所述主体层(13)被布置在相邻两行的所述第一沟槽(7)之间。
2.根据权利要求1所述的半导体器件，
其中，通过以条纹图案交替地布置所述漂移层(2)和所述第二导电类型区(3)来形成所述超结结构，
其中，多个所述第一沟槽(7)在第一方向上延伸并在垂直于所述第一方向的第二方向上被布置，
其中，所述第一导电类型区(2b)和所述第二导电类型区(3)在所述第一方向上延伸，并且
其中，所述第二沟槽(10)在所述第一方向上在相邻两行的所述第一沟槽(7)之间延伸，并在形成所述第二导电类型区(3)的位置处形成。
3.根据权利要求1所述的半导体器件，
其中，通过以条纹图案交替地布置所述漂移层(2)和所述第二导电类型区(3)来形成所述超结结构，
其中，多个所述第一沟槽(7)在第一方向上延伸并在垂直于所述第一方向的第二方向上被布置，
其中，所述第一导电类型区(2b)和所述第二导电类型区(3)在所述第一方向上延伸，并且
其中，所述第二沟槽(10)在所述第一方向上在相邻两行的所述第一沟槽(7)之间延伸，并在形成所述第一导电类型区(2b)的位置处形成。
4.根据权利要求1所述的半导体器件，
其中，通过以条纹图案交替地布置所述漂移层(2)和所述第二导电类型区(3)来形成所述超结结构，
其中，多个所述第一沟槽(7)在第一方向上延伸并在垂直于所述第一方向的第二方向上被布置，
其中，所述第一导电类型区(2b)和所述第二导电类型区(3)在与所述第一方向相交的方向上延伸，
其中，所述第二沟槽(10)在所述第一方向上在相邻两个所述第一沟槽(7)之间延伸。
5.根据权利要求1所述的半导体器件，
其中，所述第二沟槽(10)的一行相对于多个所述第一沟槽(7)而形成。
6.根据权利要求1所述的半导体器件，
其中，所述第二沟槽(10)以点状图案散布。
7.根据权利要求1所述的半导体器件，
其中，所述第二沟槽(10)具有朝着端部变窄的锥形形状。
8.根据权利要求1所述的半导体器件，
其中，所述第二沟槽(10)比所述第一沟槽(7)更窄。
9.根据权利要求1所述的半导体器件，
其中，所述超结结构由以条纹图案交替布置的所述漂移层(2)和所述第二导电类型区(3)形成。
10.根据权利要求1所述的半导体器件，
其中，通过将所述第二导电类型区以点状图案布置在所述漂移层(2)中来形成所述超结结构。
11.根据权利要求1所述的半导体器件，
其中，所述伪栅极电极(12)连接到所述前表面电极(15)或所述栅极电极(9)。
12.一种包括垂直半导体元件的半导体器件的制造方法，包括：
制备具有主表面(1a)和后表面(1b)的第一导电类型或第二导电类型的半导体衬底(1)；
将所述第一导电类型的漂移层(2)形成到所述半导体衬底(1)的所述主表面(1a)侧，并且在所述漂移层(2)中形成第二导电类型区(3)以形成超结结构，在所述超结结构中交替地布置第一导电类型区(2b)和所述第二导电类型区(3)，所述第一导电类型区(2b)由所述漂移层(2)中未形成所述第二导电类型区(3)的其余区提供；
在所述超结结构之上形成所述第二导电类型的基极区(4)；
将具有第一开口部分(20a)和比所述第一开口部分(20a)更宽的第二开口部分(20b)的掩模(20)布置在所述基极区(4)之上，并且通过使用所述掩模(20)进行蚀刻，来形成具有对应于所述第一开口部分(20a)的宽度的第一沟槽(7)和具有对应于所述第二开口部分(20b)的宽度并且比所述第一沟槽(7)更深的第二沟槽(10)；
形成覆盖所述第一沟槽和所述第二沟槽(7、10)的内壁的栅极绝缘膜(8、11)；
通过在所述第一沟槽(7)中的所述栅极绝缘膜(8)的表面上形成栅极电极(9)来形成沟槽栅极结构，并通过在所述第二沟槽(10)中的所述栅极绝缘膜(11)的表面上形成伪栅极电极(12)来形成伪结构；
在所述基极区(4)的表面部分处形成具有比所述漂移层(2)更高的杂质浓度的所述第一导电类型的第一杂质区(5)；
在所述第一杂质区(5)中的与所述第一沟槽(7)相反的侧上的所述基极区(4)的表面部分处形成所述第二导电类型的接触区(6)，所述接触区(6)具有比所述基极区(4)更高的杂质浓度；
形成电连接到所述第一杂质区(5)和所述接触区(6)的前表面电极(15)；以及
形成电连接到所述半导体衬底(1)的后表面电极(16)。
13.根据权利要求12所述的制造方法，
其中，形成所述超结结构包括在形成所述第一导电类型的所述漂移层之后在所述漂移层(2)中形成多个沟槽(2a)，利用所述第二导电类型区(3)填充所述沟槽(2a)，从而交替地布置所述第一导电类型区(2b)和所述第二导电类型区(3)，所述第一导电类型区(2b)由所述漂移层(2)中在所述沟槽(2a)之间剩余的区提供。
14.一种包括垂直半导体元件的半导体器件，所述垂直半导体元件包括：
第一导电类型或第二导电类型的半导体衬底(1)，其具有主表面(1a)和后表面(1b)；
所述第一导电类型的漂移层(2)，其形成到所述半导体衬底(1)的所述主表面(1a)侧；
第二导电类型区(3)，其形成到所述半导体衬底(1)的所述主表面(1a)侧，并与所述漂移层(2)交替地布置以形成超结结构；
所述第二导电类型的基极区(4)，其形成在所述超结结构之上；
所述第一导电类型的第一杂质区(5)，其形成在所述基极区(4)的表面部分处，并具有比所述漂移层(2)更高的杂质浓度；
第一沟槽(7)，其穿透所述第一杂质区(5)和所述基极区(4)以到达所述超结结构中的由所述漂移层(2)形成的第一导电类型区(2b)；
第一栅极绝缘膜(8)，其形成在所述第一沟槽(7)的内壁上；
栅极电极(9)，其形成在所述第一栅极绝缘膜(8)的表面上并填充所述第一沟槽(7)以形成沟槽栅极结构；
所述第二导电类型的接触区(6)，其形成在所述第一杂质区(5)中与所述第一沟槽(7)相反的侧上的所述基极区(4)的表面部分处，所述接触区(6)具有比所述基极区(4)更高的杂质浓度；
前表面电极(15)，其电连接到所述第一杂质区(5)和所述接触区(6)；
后表面电极(16)，其电连接到所述半导体衬底(1)；
第二沟槽(10)，其穿透所述基极区(4)以到达所述超结结构并形成为比所述第一沟槽(7)更深；
第二栅极绝缘膜(11)，其形成在所述第二沟槽(10)的内壁上；以及
伪栅极电极(12)，其形成在所述第二栅极绝缘膜(11)的表面上并填充所述第二沟槽(10)以形成伪栅极结构，
其中，电流基于对所述栅极电极(9)的电压施加在所述前表面电极(15)和所述后表面电极(16)之间流动，
其中，通过以条纹图案交替地布置所述漂移层(2)和所述第二导电类型区(3)来形成所述超结结构，
其中，多个所述第一沟槽(7)在第一方向上延伸并在垂直于所述第一方向的第二方向上被布置，
其中，所述第一导电类型区(2b)和所述第二导电类型区(3)在所述第一方向上延伸，并且
其中，所述第二沟槽(10)在所述第一方向上在相邻两行的所述第一沟槽(7)之间延伸，并在形成所述第一导电类型区(2b)的位置处形成。
15.一种包括垂直半导体元件的半导体器件，所述垂直半导体元件包括：
第一导电类型或第二导电类型的半导体衬底(1)，其具有主表面(1a)和后表面(1b)；
所述第一导电类型的漂移层(2)，其形成到所述半导体衬底(1)的所述主表面(1a)侧；
第二导电类型区(3)，其形成到所述半导体衬底(1)的所述主表面(1a)侧，并与所述漂移层(2)交替地布置以形成超结结构；
所述第二导电类型的基极区(4)，其形成在所述超结结构之上；
所述第一导电类型的第一杂质区(5)，其形成在所述基极区(4)的表面部分处，并具有比所述漂移层(2)更高的杂质浓度；
第一沟槽(7)，其穿透所述第一杂质区(5)和所述基极区(4)以到达所述超结结构中的由所述漂移层(2)形成的第一导电类型区(2b)；
第一栅极绝缘膜(8)，其形成在所述第一沟槽(7)的内壁上；
栅极电极(9)，其形成在所述第一栅极绝缘膜(8)的表面上并填充所述第一沟槽(7)以形成沟槽栅极结构；
所述第二导电类型的接触区(6)，其形成在所述第一杂质区(5)中与所述第一沟槽(7)相反的侧上的所述基极区(4)的表面部分处，所述接触区(6)具有比所述基极区(4)更高的杂质浓度；
前表面电极(15)，其电连接到所述第一杂质区(5)和所述接触区(6)；
后表面电极(16)，其电连接到所述半导体衬底(1)；
第二沟槽(10)，其穿透所述基极区(4)以到达所述超结结构并形成为比所述第一沟槽(7)更深；
第二栅极绝缘膜(11)，其形成在所述第二沟槽(10)的内壁上；以及
伪栅极电极(12)，其形成在所述第二栅极绝缘膜(11)的表面上并填充所述第二沟槽(10)以形成伪栅极结构，
其中，电流基于对所述栅极电极(9)的电压施加在所述前表面电极(15)和所述后表面电极(16)之间流动，
其中，通过以条纹图案交替地布置所述漂移层(2)和所述第二导电类型区(3)来形成所述超结结构，
其中，多个所述第一沟槽(7)在第一方向上延伸并在垂直于所述第一方向的第二方向上被布置，
其中，所述第一导电类型区(2b)和所述第二导电类型区(3)在与所述第一方向相交的方向上延伸，
其中，所述第二沟槽(10)在所述第一方向上在相邻两个所述第一沟槽(7)之间延伸。
16.一种包括垂直半导体元件的半导体器件，所述垂直半导体元件包括：
第一导电类型或第二导电类型的半导体衬底(1)，其具有主表面(1a)和后表面(1b)；
所述第一导电类型的漂移层(2)，其形成到所述半导体衬底(1)的所述主表面(1a)侧；
第二导电类型区(3)，其形成到所述半导体衬底(1)的所述主表面(1a)侧，并与所述漂移层(2)交替地布置以形成超结结构；
所述第二导电类型的基极区(4)，其形成在所述超结结构之上；
所述第一导电类型的第一杂质区(5)，其形成在所述基极区(4)的表面部分处，并具有比所述漂移层(2)更高的杂质浓度；
第一沟槽(7)，其穿透所述第一杂质区(5)和所述基极区(4)以到达所述超结结构中的由所述漂移层(2)形成的第一导电类型区(2b)；
第一栅极绝缘膜(8)，其形成在所述第一沟槽(7)的内壁上；
栅极电极(9)，其形成在所述第一栅极绝缘膜(8)的表面上并填充所述第一沟槽(7)以形成沟槽栅极结构；
所述第二导电类型的接触区(6)，其形成在所述第一杂质区(5)中与所述第一沟槽(7)相反的侧上的所述基极区(4)的表面部分处，所述接触区(6)具有比所述基极区(4)更高的杂质浓度；
前表面电极(15)，其电连接到所述第一杂质区(5)和所述接触区(6)；
后表面电极(16)，其电连接到所述半导体衬底(1)；
第二沟槽(10)，其穿透所述基极区(4)以到达所述超结结构并形成为比所述第一沟槽(7)更深；
第二栅极绝缘膜(11)，其形成在所述第二沟槽(10)的内壁上；以及
伪栅极电极(12)，其形成在所述第二栅极绝缘膜(11)的表面上并填充所述第二沟槽(10)以形成伪栅极结构，
其中，电流基于对所述栅极电极(9)的电压施加在所述前表面电极(15)和所述后表面电极(16)之间流动，
其中，通过将所述第二导电类型区以点状图案布置在所述漂移层(2)中来形成所述超结结构。
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