JP7699188B2 - パッケージの構成及び製造の方法 - Google Patents

Description

［０００１］ 本開示の実施形態は、概して、半導体パッケージ構造及びその形成方法に関する。より具体的には、本明細書に記載された実施形態は、薄型フォームファクタ（ｔｈｉｎ－ｆｏｒｍ－ｆａｃｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）半導体パッケージの構造及びその形成方法に関する。

［０００２］ 小型化された電子デバイス及び部品に対する需要がますます高まっているため、集積回路は、単一のチップ上に何百万ものトランジスタ、コンデンサ、及びレジスタを含むことができる複雑な２．５Ｄ及び３Ｄデバイスに進化してきた。チップ設計の進化は、集積回路のプロセス能力と速度を改善するために、より大きな回路密度をもたらした。回路密度がより大きい、より高速な処理能力が要求されることにより、集積回路パッケージの製造に使用される材料、構造、及びプロセスにも相応の要求が課せられている。しかしながら、これらのより大きな集積化及び性能への傾向に加えて、製造コストを削減することが常に求められている。

［０００３］ 従来、有機複合材料に関連するパッケージ製造コストが比較的低いだけではなく、内部に特徴及び接続を形成することが容易であるために、集積回路パッケージが有機パッケージ基板上に製造されてきた。しかしながら、回路密度が増加し、電子デバイスが更に小型化されるにつれて、デバイスのスケーリング及び関連する性能要件を維持するための材料構造化の解像度に制限があるため、有機パッケージ基板の利用が実用的でなくなっている。より最近では、有機パッケージ基板に関連する制限の一部を補うために、再分配層として有機パッケージ基板上に載置された受動シリコンインターポーザを利用して、２．５Ｄ及び／又は３Ｄ集積回路パッケージが製造されている。シリコンインターポーザの利用は、高度なパッケージング用途における高帯域幅密度、低電力チップ間通信、及び異種集積化要件の可能性によって推進される。しかしながら、Ｓｉ貫通電極（ＴＳＶ）のようなシリコンインターポーザにおける特徴の形成は、依然として困難であり、かつコストがかかる。特に、高アスペクト比シリコンビアエッチング、化学機械的平坦化、及び半導体バックエンドオブライン（ＢＥＯＬ）相互接続によって、高いコストが課される。

［０００４］ 従って、当該技術分野で必要とされるものは、高度なパッケージング用途のための改良された半導体パッケージ構造及びそれを形成する方法である。

［０００５］ １つの実施形態では、パッケージアセンブリが提供される。パッケージアセンブリは、第２の表面の反対側にある第１の表面と、半導体ダイが内部に配置された少なくとも１つの空洞とを有するシリコンフレームを含む。フレームは、第１の表面から第２の表面までフレームを通って延びる開口部を画定するビア表面を有するビアを更に含む。絶縁層が、第１の表面及び第２の表面の上方に形成され、半導体ダイの各側面の少なくとも一部と接触する。電気的接続がビア内に配置され、絶縁層は電気的相互接続とビア表面との間に配置される。

［０００６］ １つの実施形態では、パッケージアセンブリが提供される。パッケージアセンブリは、ケイ素を含むフレーム、フレームの表面上方に配置された酸化物層、及びフレーム内に配置された１つ又は複数の半導体ダイであって、集積回路が上部に形成された１つ又は複数の半導体ダイを含む。絶縁層は、酸化物層上に形成され、セラミック粒子が内部に配置されたエポキシ樹脂材料を含む。パッケージアセンブリは、埋め込み型ダイアセンブリの一部分内に配置された１つ又は複数の金属相互接続を更に含む。いくつかの構成では、酸化物層は、フレームのすべての露出表面上方に配置され、したがって、フレームを取り囲む。

［０００７］ １つの実施形態では、パッケージアセンブリが提供される。パッケージアセンブリは、ケイ素を含むフレームと、フレーム内に配置された１つ又は複数の半導体ダイと、フレーム上に形成された第１の絶縁層と、フレーム又は第１の絶縁層を通って配置された１つ又は複数の電気的相互接続とを有する埋め込み型ダイアセンブリを含む。第１の絶縁層は、セラミック粒子を有するエポキシ樹脂材料で形成される。再分配層は、埋め込み型ダイアセンブリ上に更に形成され、第１の絶縁層上に形成された第２の絶縁層と、それを通して配置された１つ又は複数の電気的再分配接続とを含む。

［０００８］ 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明が、実施形態を参照することによって得られ、そのいくつかを添付の図面に示す。しかしながら、添付図面は例示的な実施形態を示しているにすぎず、従って、本開示の範囲を限定すると見なされるべきではなく、その他の等しく有効な実施形態を許容しうることに留意されたい。

［０００９］ 本明細書に記載の実施形態による、半導体パッケージを形成するためのプロセスのフロー図を示す。 ［００１０］ 本明細書に記載の実施形態による、半導体パッケージを形成するための基板構造化のためのプロセスのフロー図を示す。 ［００１１］ Ａ－Ｄは、図２に示した基板構造化プロセスの様々な段階における基板の断面図を概略的に示す。 ［００１２］ Ａ－Ｆは、本明細書に記載の実施形態による、特徴形成及びその後のダメージ除去の様々な段階における基板の断面図を概略的に示す。 ［００１３］ Ａ－Ｆは、本明細書に記載の実施形態による、特徴形成及びその後のダメージ除去の様々な段階における基板の断面図を概略的に示す。 ［００１４］ Ａ－Ｅは、本明細書に記載の実施形態による、特徴形成及びその後のダメージ除去の様々な段階における基板の断面図を概略的に示す。 ［００１５］ Ａ－Ｄは、本明細書に記載の実施形態による、特徴形成及びその後のダメージ除去の様々な段階における基板の断面図を概略的に示す。 ［００１６］ 本明細書に記載の実施形態による、図２、３Ａ－３Ｄ、４Ａ－４Ｆ、５Ａ－５Ｆ、６Ａ－６Ｅ、及び７Ａ－７Ｄに示されるプロセスで構造化された基板の概略上面図を示す。 ［００１７］ 本明細書に記載の実施形態による、アセンブリ貫通ビア及びコンタクト孔を有する埋め込み型ダイアセンブリを形成するためのプロセスのフロー図を示す。 ［００１８］ Ａ－Ｋは、図９に示すプロセスの様々な段階における埋め込み型ダイアセンブリの断面図を概略的に示す。 ［００１９］ 本明細書に記載の実施形態による、アセンブリ貫通ビア及びコンタクト孔を有する埋め込み型ダイアセンブリを形成するためのプロセスのフロー図を示す。 ［００２０］ Ａ－Ｇは、図１１に示したプロセスの様々な段階における埋め込み型ダイアセンブリの断面図を概略的に示す。 ［００２１］ 本明細書に記載の実施形態による、埋め込み型ダイアセンブリ内に相互接続を形成するためのプロセスのフロー図を示す。 ［００２２］ Ａ－Ｈは、図１３に示す相互接続形成プロセスの様々な段階における埋め込み型ダイアセンブリの断面図を概略的に示す。 ［００２３］ 本明細書に記載の実施形態による、埋め込み型ダイアセンブリ上に再分配層を形成し、その後パッケージシンギュレーションを行うためのプロセスのフロー図を示す。 ［００２４］ Ａ－Ｌは、図１５に示すように、再分配層を形成し、その後パッケージシンギュレーションを行う様々な段階における埋め込み型ダイアセンブリの断面図を概略的に示す。 ［００２５］ 本明細書に記載の実施形態による、図１－１６Ｌに示されたプロセスを利用して形成される複数の半導体パッケージを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックの断面図を概略的に示す。 本明細書に記載の実施形態による、図１－１６Ｌに示されたプロセスを利用して形成される複数の半導体パッケージを含む、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックの断面図を概略的に示す。

［００２６］ 理解を容易にするために、図に共通する同一の要素を指し示すために、可能な場合には、同一の参照番号を使用した。１つの実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれうると想定される。

［００２７］ 本開示は、薄型フォームファクタ半導体パッケージを形成するための方法及び装置に関する。１つの実施形態では、基板は、それを通る相互接続の形成を可能にするために、マイクロブラスティングによって構造化又は成形される。別の実施形態では、基板は、直接レーザパターニングによって構造化される。その後、基板は、ダイが内部に配置された１つ又は複数の半導体パッケージを形成するためのパッケージフレームとして利用される。更に他の実施形態では、基板は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックなどの半導体デバイススタックのためのフレームとして利用される。

［００２８］ 本明細書に開示される方法及び装置は、ガラス繊維充填エポキシフレーム及びシリコンインターポーザを再分配層として利用する、より従来型のパッケージ構造に取って代わることを意図した新規な薄型フォームファクタ半導体パッケージ構造を更に含む。概して、現在のパッケージのスケーラビリティは、様々なパッケージ構造を形成するために利用される材料（例えば、エポキシ樹脂バインダを有するエポキシ成形コンパウンド、ＦＲ－４及びＦＲ－５グレードのガラス繊維織布など）の剛性及び平面性によって制限される。これらの材料の固有の特性により、微細な（例えば、５０μｍ未満の）特徴を内部にパターニングすることが困難になる。更に、現在のパッケージ材料の熱特性の結果として、熱膨張係数（ＣＴＥ）の不整合が、パッケージ基板、成形コンパウンド、及び内部に集積された任意の半導体ダイの間で生じうる。したがって、現在のパッケージ構造は、ＣＴＥの不整合によって生じるいかなる反りをも軽減するために、より大きな間隔を有するより大きなはんだバンプを必要とする。従って、従来のパッケージ構造は、低いダイ対パッケージ面積比及び低いパッケージ貫通帯域幅によって特徴付けられ、その結果、全体の電力効率が低下する。本明細書に開示される方法及び装置は、上述の従来のパッケージ構造に関連する欠点の多くを克服する半導体パッケージ構造を提供する。

［００２９］ 図１は、薄型フォームファクタ半導体パッケージを形成する代表的な方法１００のフロー図を示す。方法１００は、複数の工程１１０、１２０、１３０、及び１４０を有する。各工程は、図２－１６Ｌを参照してより詳細に説明される。この方法は、定義された工程のいずれかの前に、定義された工程のうちの２つの間に、又は定義された工程のすべての後に、実行される１つ又は複数の追加の工程を含みうる（文脈が可能性を除外する場合を除く）。

［００３０］ 概して、方法１００は、図２、図３Ａ－３Ｄ、図４Ａ－４Ｆ、図５Ａ－５Ｆ、図６Ａ－６Ｅ、図７Ａ－７Ｄ、及び図８を参照して更に詳細に説明される、工程１１０においてパッケージフレームとして使用される基板を構造化することを含む。工程１２０において、１つ又は複数の埋め込み型ダイ及び絶縁層を有する埋め込み型ダイアセンブリが形成され、これは、図９及び１０Ａ－１０Ｋ、並びに図１１及び１２Ａ－１２Ｇを参照してより詳細に記載される。工程１３０では、図１３及び１４Ａ－１４Ｈを参照してより詳細に説明される、埋め込み型ダイフレームセットの相互接続のために、埋め込み型ダイアセンブリ内及び／又は埋め込み型ダイアセンブリを通って、１つ又は複数の相互接続が形成される。工程１４０では、埋め込み型ダイアセンブリ上に第１の再分配層が形成され、埋め込み型ダイアセンブリ表面上の所望の横方向位置に相互接続の接点を再配置する。いくつかの実施形態では、個々のパッケージが埋め込み型ダイアセンブリから分離される前に、第１の再分配層に加えて、１つ又は複数の追加の再分配層が形成されうる。これについては、図１５及び１６Ａ－１６Ｌを参照してより詳細に説明される。

［００３１］ 図２は、半導体パッケージの形成中にフレームとして利用される基板を構造化するための代表的な方法２００のフロー図を示す。図３Ａ－３Ｄは、図２に表される基板構造化プロセス２００の異なる段階における基板３０２の断面図を概略的に示す。したがって、図２及び図３Ａ－３Ｄは、明確にするために本明細書ではまとめて説明される。

［００３２］ 方法２００は、工程２１０及び対応する図３Ａから始まる。基板３０２は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化ケイ素、シリコンゲルマニウム、ドープされた又はドープされていないシリコン、ドープされた又はドープされていないポリシリコン、窒化ケイ素、石英、ホウケイ酸ガラス、ガラス、サファイア、アルミナ、及びセラミックを含むがこれらに限定されない任意の適切なフレーム材料から形成される。１つの実施形態では、基板３０２は、単結晶ｐ型又はｎ型シリコン基板である。１つの実施形態では、基板３０２は、多結晶ｐ型又はｎ型シリコン基板である。別の実施態様では、基板３０２は、ｐ型又はｎ型シリコンソーラー基板である。基板３０２は、多角形又は円形の形状を更に有しうる。例えば、基板３０２は、約１２０ｍｍと約１８０ｍｍとの間の横寸法を有する実質的に正方形のシリコン基板を含み、チャンファー型エッジを有しても有しなくてもよい。別の例では、基板３０２は、直径が約２０ｍｍと約７００ｍｍとの間（約１００ｍｍと約５００ｍｍとの間など（例えば約３００ｍｍ））の円形シリコン含有ウエハを含みうる。

［００３３］ 別途明記されない限り、本明細書に記載の実施形態及び実施例は、厚さが約５０μｍと約１０００μｍとの間（約９０μｍと約７８０μｍとの間など）の基板上で行われる。例えば、基板３０２は、約１００μｍと約３００μｍとの間（約１１０μｍと約２００μｍとの間など）の厚さを有する。別の例では、基板３０２は、約６０μｍと約１６０μｍとの間（約８０μｍと約１２０μｍとの間など）の厚さを有する。

［００３４］ 工程２１０の前に、基板３０２は、ワイヤソーイング、スクライビング及びブレーキング、機械的研磨ソーイング、又はレーザ切断によって、バルク材料からスライスされ、分離されうる。スライシングは、典型的には、スクラッチ、マイクロクラック、チッピング、及び他の機械的欠陥といった、機械的欠陥又は変形を、形成される基板表面に引き起こす。したがって、基板３０２は、工程２１０において第１の損傷除去プロセスに曝露され、その表面を平滑化及び平坦化し、その後の構造化及びパッケージング工程に備えて、どんな機械的欠陥をも除去する。いくつかの実施形態では、第１の損傷除去プロセスのプロセスパラメータを調整することによって、基板３０２は更に薄くなりうる。例えば、基板３０２の厚さは、第１の損傷除去プロセスへの曝露が増加するにつれて、減少しうる。

［００３５］ 工程２１０における損傷除去プロセスは、基板３０２を基板研磨プロセス及び／又はエッチングプロセスに曝露することを含み、その後、すすぎ及び乾燥プロセスに続く。いくつかの実施形態では、工程２１０は、化学機械研磨（ＣＭＰ）プロセスを含む。１つの実施形態では、エッチングプロセスは、所望の材料（例えば、汚染物質及び他の望ましくない化合物）の除去に対して選択的である緩衝エッチングプロセスを含む湿式エッチングプロセスである。他の実施形態では、エッチングプロセスは、等方性水性エッチングプロセスを利用する湿式エッチングプロセスである。湿式エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。１つの実施形態では、基板３０２は、エッチングのためにＨＦエッチング水溶液に浸漬される。別の実施形態では、基板３０２は、エッチングのためにＫＯＨエッチング水溶液に浸漬される。

［００３６］ いくつかの実施形態では、エッチャントは、エッチング処理中に約３０℃と約１００℃との間（約４０℃と約９０℃との間など）の温度まで加熱される。例えば、エッチング液は、約７０℃の温度まで加熱される。更に他の実施形態では、工程２１０におけるエッチングプロセスは、ドライエッチングプロセスである。ドライエッチングプロセスの一例は、プラズマベースのドライエッチングプロセスを含む。基板３０２の厚さは、エッチングプロセス中に使用されるエッチャント（例えば、エッチング液）への基板３０２の曝露時間を制御することによって調整される。例えば、基板３０２の最終的な厚さは、エッチャントへの曝露が増すにつれて、減少する。あるいは、基板３０２は、エッチャントへの曝露を減らすにつれ、より大きな最終的な厚さを有しうる。

［００３７］ 工程２２０及び２３０において、現在平坦化され、実質的に欠陥のない基板３０２は、内部にパターニングされ平滑化された、ビア３０３及び空洞３０５のような、１つ又は複数の特徴を有している（１つの空洞３０５及び４つのビア３０３は、図３Ｂの基板３０２の下側の断面に描かれている）。ビア３０３は、基板３０２を通って直接接触電気的相互接続を形成するために利用され、空洞３０５は、その中に１つ又は複数の半導体ダイを受容し包み込む（即ち、埋め込む）ために利用される。図４Ａ－４Ｃ、図５Ａ－５Ｃ、図６Ａ－６Ｃ、及び図７Ａ－７Ｂは、本明細書に記載の実施形態による、特徴形成及び損傷又は欠陥除去（例えば、平滑化）プロセスの異なる段階における基板３０２の断面図を示す。したがって、これより、工程２２０及び２３０について、図４Ａ－４Ｃ、図５Ａ－５Ｃ、図６Ａ－６Ｃ、及び図７Ａ－７Ｂを参照し、より詳細に説明する。

［００３８］ 基板３０２が、約２００μｍ未満の厚さ（約１００μｍの厚さ、又は約５０μｍの厚さなど）を有する実施形態では、基板３０２は、まず、図４Ａ及び図５Ａに示されるように、オプションのキャリアプレート４０６に連結されうる。キャリアプレート４０６は、基板構造化プロセス２００中に基板３０２に機械的支持を提供し、基板３０２が破損するのを防止する。キャリアプレート４０６は、ガラス、セラミック、金属などを含むがこれらに限定されない、任意の適切な化学的及び熱的に安定した剛性材料から形成される。キャリアプレート４０６は、約１ｍｍと約１０ｍｍとの間（約２ｍｍと約５ｍｍとの間など）の厚さを有する。１つの実施形態では、キャリアプレート４０６は、テクスチャ加工された表面を有する。他の実施形態では、キャリアプレート４０６は、研磨又は平滑化された表面を有する。

［００３９］ 基板３０２は、接着層４０８を介してキャリアプレート４０６に連結されうる。接着層４０８は、ワックス、接着剤、又は類似の接着材料を含むが、これらに限定されない、任意の適切な一時的な結合材料で形成される。接着層４０８は、機械的ローリング、プレス、ラミネーション、スピンコーティング、又はドクターブレーディングによってキャリアプレート４０６上に適用される。１つの実施形態では、接着層４０８は、水溶性又は溶媒溶性接着層である。他の実施形態では、接着層４０８は、ＵＶ剥離接着層である。更に他の実施形態では、接着層４０８は、熱剥離接着層である。そのような実施形態では、接着層４０８の結合特性は、例えば、１１０℃を超える（例えば、１５０℃を超える）温度に接着層４０８を曝露することによって、熱処理に曝露されると劣化する。接着層４０８は、ライナ、ベース膜、感圧膜、及び他の適切な層などの追加の膜（図示せず）の１つ又は複数の層を更に含みうる。

［００４０］ いくつかの実施形態では、基板３０２をキャリアプレート４０６に結合した後に、レジスト膜が基板３０２に適用され、図４Ａ及び図５Ａに示すレジスト層４０４を形成する。基板３０２が約２００μｍより大きい厚さ（約２５０μｍの厚さなど）を有する実施形態では、最初に基板３０２をキャリアプレート４０６に連結することなく、レジスト層４０４が基板３０２上に形成される。レジスト層４０４は、後続の処理工程中にレジスト層４０４が形成される基板３０２に所望のパターンを転写するために使用される。パターニングされた後に、レジスト層４０４は、後の構造化工程中に、下にある基板３０２の選択された領域を保護する。

［００４１］ 基板３０２は、概して、その上にレジスト層４０４が形成される実質的に平面の表面を有する。図５Ａに示すようないくつかの実施形態では、レジスト層４０４は、レジスト接着層４０９を介して基板３０２に結合される。レジスト接着層４０９は、ポリビニルアルコール、２エチル－２－（ヒドロキシメチル）－１，３プロパンジオールとのトリエステル、及び他の水溶性又は溶媒溶性材料を含むが、これらに限定されない、任意の適切な一時的結合材料から形成される。１つの実施形態では、レジスト接着層４０９は、接着層４０８とは異なる材料で形成される。１つの実施形態では、レジスト接着層４０９は、接着層４０８と実質的に組成が類似している。レジスト接着層４０９は、機械的ローリング、プレス、ラミネーション、スピンコーティング、又はドクターブレーディングによって基板３０２上に適用される。他の実施形態では、レジスト層４０４は、ポリビニルアルコールなどの一時的な結合材料で形成され、したがって、レジスト層４０４を基板３０２の表面に直接適用し、結合させることができる。レジスト層４０４は、１つ又は複数の層、例えば、第１のレジスト層及び第２のレジスト層（図示せず）を含みうる。

［００４２］ 図４Ａに示す実施形態などの１つの実施形態では、レジスト層４０４は、感光層（例えば、フォトレジスト）である。レジスト層４０４は、溶剤、フォトレジスト樹脂、及び光酸発生剤を含みうる。フォトレジスト樹脂は、任意のポジ型フォトレジスト樹脂又は任意のネガ型フォトレジスト樹脂でありうる。代表的なフォトレジスト樹脂は、アクリレート、ノボラック樹脂、ポリ（メチルメタクリレート）、及びポリ（オレフィンスルホン）を含む。他のフォトレジスト樹脂も使用されうる。電磁放射に曝露されると、光酸発生剤は、酸カチオン及びアニオンのような荷電種を発生させる。光酸発生剤はまた、分極種を発生させうる。光酸発生剤は、樹脂を電磁放射に感光性を与える。代表的な光酸発生剤は、例えば、スルホン酸塩、スルホン酸エステル、及びスルホニルオキシケトンなどのスルホン酸化合物を含む。他の適した光酸発生剤は、アリールジアゾニウム塩、ハロニウム塩、芳香族スルホニウム塩及びスルホキソニウム塩などのオニウム塩又はセレニウム塩を含む。他の代表的な光酸発生剤は、ニトロベンジルエステル、ｓ－トリアジン誘導体、イオン性ヨードニウムスルホン酸、パーフルオロアルカンスルホン酸、アリールトリフラート及びこれらの誘導体及び類似体、ピロガロール誘導体、並びにアルキルジスルホンを含む。他の光酸発生剤も使用されうる。図５Ａに示す実施形態のような１つの実施形態では、レジスト層４０４はレーザ感応性レジストである。

［００４３］ レジスト層４０４の形成後に、レジスト層４０４が上部に形成された基板３０２は、図４Ｂ及び図５Ｂに示されるように、レジスト層４０４をパターニングするために電磁放射に露光される。図４Ｂに示す実施形態では、レジスト層４０４が上部に形成された基板３０２は、紫外線（ＵＶ）範囲の電磁放射に露光される。レジスト層４０４の一部は選択的に露光され、レジスト層４０４の一部は選択的にＵＶ放射に露光されない。ＵＶ放射に露光されると、レジスト層４０４の選択的に露光された部分は構造的に弱められ（ハッチングで示す）、一方で、選択的に露光されていない部分は構造的完全性を維持する。１つの実施形態では、所望のパターンを有するマスク４１２が、ＵＶ放射露光の前に、感光性レジスト層４０４上又はそれに隣接して形成される。他の実施形態では、マスク４１２は、レジスト層４０４とＵＶ放射源との間に位置付けられたレチクルである。マスク４１２は、所望のパターンのＵＶ放射をレジスト層４０４に転写するように構成される。マスク４１２は、ＰＴＦＥ、ＰＶＤＦ、ＦＥＰ、ポリイミドなどを含むがこれらに限定されない、任意の適切なポリマー材料から形成される。

［００４４］ 図５Ｂによって示される実施形態では、レーザ感受性レジスト層４０４が上部に形成された基板３０２は、ＵＶ放射線源の代わりに、レーザ源３０７によって生成された電磁放射に曝露される。そのように、パターニングは、マスクを使用せずに、ターゲットレーザアブレーションによって達成される。レーザ源３０７は、レジスト層４０４のパターニングのための任意の適切なタイプのレーザでありうる。いくつかの例では、レーザ源３０７は、フェムト秒緑色レーザである。他の例では、レーザ源３０７は、フェムト秒ＵＶレーザである。レーザ源３０７は、レジスト層４０４のパターニングのための連続又はパルスレーザビーム３１０を生成する。例えば、レーザ源３０７は、１００ｋＨｚと１２００ｋＨｚとの間（約２００ｋＨｚと約１０００ｋＨｚとの間のなど）の周波数を有するパルスレーザビーム３１０を生成しうる。レーザ源３０７は、概して、レジスト層４０４に任意の所望のパターンを形成するように構成される。動作時の電磁放射は、代替的には、レーザビームの代わりに電子ビーム又はイオンビームを含みうることが更に考えられる。

［００４５］ レジスト層４０４は、レジスト層４０４がパターニングされた後に、例えば、ネガ型フォトレジストを電磁放射に露光してレジスト中の材料を架橋させた後などに、適切な硬度を有する任意の材料で形成されうる。概して、レジスト層４０４は、レジスト層４０４がパターニングされた（例えば、堆積された、露光された、及び現像された）後に、１つ又は複数の望ましい機械的特性を有する必要がある。１つの実施形態では、レジスト層４０４は、パターニング後に４０と９０との間（６０と７０との間など）のショアＡスケール硬度値を有する材料から形成される。例えば、レジスト層４０４は、パターニング後のショアＡスケール硬度値が約６５の材料で形成される。１つの実施形態では、レジスト層４０４は、パターニング後に、約０．５ＭＰａと約１０ＭＰａとの間（約１ＭＰａと約８ＭＰａとの間など）の引張強度を有する材料で形成される。例えば、レジスト層４０４は、パターニング後に、約７ＭＰａの引張強度を有する材料から形成されうる。１つの実施形態では、レジスト層４０４は、ポリジメチルシロキサン材料から形成される。他の実施形態では、レジスト層４０４は、ポリビニルアルコール、２－エチル－２－（ヒドロキシメチル）－１を有するトリエステル、３－プロパンジオールなどから形成される。

［００４６］ レジスト層４０４のパターニングに続いて、レジスト層４０４が上部に形成された基板３０２は、図４Ｃ及び図５Ｃに示されるように、基板３０２に所望のパターンを形成するためにマイクロブラストされる。マイクロブラストプロセス中に、粉末粒子３０９の流れは、高圧キャリアガスを使用することにより、基板３０２に向かって推進され、基板３０２の露出部分及び／又は上部に形成された層を移動させる。マイクロブラストプロセスは、任意の適切な基板研磨システムを使用して実行される。

［００４７］ マイクロブラストプロセスは、粉末粒子３０９の材料特性、基板３０２の露出表面に衝突する粉末粒子の運動量、及び基板３０２の材料特性によって、適用可能な場合には、レジスト層４０４の選択的に露出された部分と共に、決定される。所望の基板パターニング特性を達成するために、粉末粒子３０９の種類及びサイズ、研磨システムのアプリケータノズルの基板３０２までのサイズ及び距離、粉末粒子３０９を推進するために利用されるキャリアガスの、速度及び流速に相関する圧力、並びに流体の流れにおける粉末粒子３０９の密度に対して調整が行われる。例えば、所望の固定マイクロブラストデバイスノズルオリフィスサイズについて粉末粒子３０９を基板３０２に向けて推進するために使用されるキャリアガスの所望の流体圧力は、基板３０２及び粉末粒子３０９の材料に基づいて決定される。１つの実施形態では、基板３０２をマイクロブラストするために利用される流体圧力は、約５０ｐｓｉと約１５０ｐｓｉとの間（約７５ｐｓｉと約１２５ｐｓｉとの間など）の範囲であり、約３００メートル／秒（ｍ／ｓ）と約１０００ｍ／ｓとの間のキャリアガス及び粒子速度、並びに／又は約０．００１立方メートル／秒（ｍ^３／ｓ）と約０．００２ｍ^３／ｓとの間の流量を達成する。例えば、マイクロブラスト中に粉末粒子３０９を推進するために利用される不活性ガス（例えば、窒素（Ｎ_２）、ＣＤＡ、アルゴン）の流体圧力は、約９５ｐｓｉであり、約２３５０ｍ／ｓのキャリアガス及び粒子速度を達成する。１つの実施形態では、基板３０２をマイクロブラストするために利用されるアプリケータノズルは、基板３０２から約１ミリメートル（ｍｍ）と約５ｍｍとの間（約２ｍｍと約４ｍｍとの間など）の距離に配置される、約０．１ｍｍと約２．５ｍｍとの間の内径を有する。例えば、アプリケータノズルは、マイクロブラスト中に、基板３０２から約３ｍｍの距離に配置される。

［００４８］ 概して、マイクロブラストプロセスは、基板３０２及び／又はその上に形成された任意の層と接触すると粒子付着を防止するために十分な硬度及び高い融点を有する粉末粒子３０９を用いて行われる。例えば、マイクロブラストプロセスは、セラミック材料から形成された粉末粒子３０９を用いて行われる。１つの実施形態では、マイクロブラストプロセスで利用される粉末粒子３０９は、酸化アルミニウム（Ａｌ_２Ｏ_３）から形成される。別の実施形態では、粉末粒子３０９は、炭化ケイ素（ＳｉＣ）から形成される。粉末粒子３０９に適した他の材料も考えられる。粉末粒子３０９は、概して、直径が約１５μｍと約６０μｍとの間（直径が約２０μｍと約４０μｍとの間）のサイズの範囲にある。例えば、粉末粒子３０９は、直径が約２７．５μｍの平均粒径である。別の例では、粉末粒子３０９は、直径約２３μｍの平均粒径を有する。

［００４９］ 工程２２０における、図４Ｃ及び図５Ｃに示されるマイクロブラストプロセスの有効性は、更に、レジスト層４０４の材料特性に依存する。ショアＡスケール硬度が高すぎる材料を使用すると、レジスト層４０４の側壁間の粉末粒子３０９の望ましくない跳飛（ｒｉｃｏｃｈｅｔｉｎｇ）が発生し、したがって、粉末粒子３０９が基板３０２に衝突する速度が低下し、最終的に、基板３０２の露出領域を浸食又は移動する際の粉末粒子３０９の有効性が低下する可能性がある。逆に、ショアＡスケール硬度が低すぎる材料を使用すると、粉末粒子３０９がレジスト層４０４に不要に付着することがある。約４０と約９０との間のショアＡスケール硬度値が、上述のように、レジスト層４０４材料に利用されることが企図される。

［００５０］ レジスト層４０４が、図４Ｃに示される実施形態のようなフォトレジストである実施形態では、基板３０２は、マイクロブラストプロセスの開始時に露光されないままである。したがって、粉末粒子３０９は、最初にフォトレジストの表面に衝突し、ＵＶ露光され構造的に弱められたフォトレジストの部分からの材料を移動させ除去する。粉末粒子３０９は、最終的に、脆いＵＶ露光部分を貫通して除去し、レジスト層４０４内にボイドを形成し、よって、基板３０２の所望の領域を露光し、他の領域は、フォトレジストのＵＶが露光されない部分によって遮蔽されたままである。次いで、粉末粒子３０９が基板３０２の露出領域から所望の量又は深さの材料を移動させ除去し、それによって基板３０２に所望のパターンを形成するまで、マイクロブラストが続けられる。図５Ｃに示される実施形態のように、レジスト層４０４がレーザアブレーションによってパターニングされる実施形態では、基板３０２の所望の領域は、マイクロブラストプロセスの前に、レジスト層４０４内のボイドを通って既に露出されている。したがって、マイクロブラスト中にレジスト層４０４が除去されるのを最小限にするか、又は全く除去されないようにすることが考えられる。

［００５１］ 工程２２０において基板３０２内に特徴を形成するために上述されたプロセスは、チッピング及びクラッキングなどの望ましくない機械的欠陥を基板３０２の表面上に発生させうる。したがって、基板３０２内に所望の特徴を形成するために工程２２０を実行した後に、基板３０２は、工程２３０で第２の損傷除去及び洗浄プロセスに曝されて、基板３０２の表面を平滑化し、不要な破片を除去し、続いて、レジスト層４０４を剥離し、オプションで、キャリアプレート４０６から基板３０２を結合解除する。図４Ｄ－４Ｆ及び図５Ｄ－５Ｆは、本明細書に記載の実施形態による、第２の損傷除去、洗浄、レジスト剥離、及び基板結合解除のプロセスの異なる段階における、基板３０２の断面図を示す。したがって、ここより、図４Ｄ－４Ｆ及び図５Ｄ－５Ｆを参照して、工程２３０をより詳細に説明する。

［００５２］ 工程２３０における第２の損傷除去プロセスは、工程２１０における第１の損傷除去プロセスと実質的に類似しており、基板３０２をエッチングプロセスに曝露し、続いて、すすぎ及び乾燥することを含む。エッチングプロセスは、基板３０２の表面、特にマイクロブラストプロセスに曝露される表面を平滑化するために、所定の持続時間にわたって進行する。別の態様では、エッチングプロセスは、マイクロブラストプロセスから残留する望ましくない破片を除去するために利用される。基板３０２に付着した残った粉末粒子は、エッチングプロセス中に除去されうる。図４Ｄ及び図５Ｄは、破片の除去及び表面平滑化後の基板３０２を示す。

［００５３］ １つの実施形態では、エッチングプロセスは、基板表面対レジスト層４０４材料を優先的にエッチングする緩衝エッチングプロセスを利用する湿式エッチングプロセスである。例えば、緩衝エッチングプロセスは、ポリビニルアルコールに対して選択的である。他の実施形態では、エッチングプロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。湿式エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。１つの実施形態では、基板３０２は、エッチングのためにＨＦエッチング水溶液に浸漬される。別の実施形態では、基板３０２は、エッチングのためにＫＯＨエッチング水溶液に浸漬される。エッチング液は、エッチング処理中に、約４０℃と約８０℃との間（約５０℃と約７０℃との間）の温度まで更に加熱されうる。例えば、エッチング液は、約６０℃の温度まで加熱される。エッチングプロセスは、等方性であっても異方性であってもよい。更に他の実施形態では、工程２３０におけるエッチングプロセスは、ドライエッチングプロセスである。ドライエッチングプロセスの一例は、プラズマベースのドライエッチングプロセスを含む。

［００５４］ 破片が除去され、基板表面が平滑化された後に、基板３０２はレジスト剥離プロセスに曝露される。剥離プロセスは、図４Ｅ及び図５Ｅに示されるように、基板３０２からレジスト層４０４を結合解除するために利用される。１つの実施形態では、レジスト接着層４０９を溶解／可溶化することによって、基板３０２からレジスト層４０４を結合解除するために、湿式プロセスが使用される。レジスト接着層４０９を解放するために、他のタイプのエッチングプロセスも考えられる。１つの実施形態では、基板３０２からレジスト層４０４又はレジスト接着層４０９を物理的に剥離するために、機械的ローリングプロセスが使用される。１つの実施形態では、例えば、酸素プラズマ支援プロセスを使用することにより、基板３０２からレジスト層４０４を除去するために、アッシングプロセスが使用される。

［００５５］ レジスト剥離プロセスの後に、基板３０２は、図４Ｆ及び図５Ｆに示されるように、オプションのキャリア結合解除プロセスに曝露される。キャリア結合解除プロセスの利用は、基板３０２がキャリアプレート４０６に連結されるかどうか、及び基板３０２とキャリアプレート４０６とを連結するために利用される結合材料のタイプに依存する。上述し、図４Ａ－４Ｆ及び図５Ａ－５Ｆに示すように、基板３０２が約２００μｍ未満の厚さを有する実施形態では、基板３０２は、工程２２０での特徴形成中の機械的支持のためにキャリアプレート４０６に連結される。基板３０２は、接着層４０８を介して、キャリアプレート４０６に連結される。したがって、マイクロブラスト及びその後の基板エッチング及びレジスト剥離の後に、キャリアプレート４０６に連結された基板３０２は、接着層４０８を解放することによってキャリアプレート４０６から基板３０２を結合解除するために、キャリア結合解除プロセスに曝露される。

［００５６］ １つの実施形態では、接着層４０８は、基板３０２をベークプロセスに曝すことによって解放される。基板３０２は、約５０℃と約３００℃との間の温度（約１００℃と約２５０℃との間の温度など）に曝露される。例えば、基板３０２は、接着層４０８を解放するために、約１５０℃と約２００℃との間（約１６０℃など）の温度に所望の時間曝露される。他の実施形態では、接着層４０８は、基板３０２をＵＶ放射に曝露することによって解放される。

［００５７］ 図４Ｆ及び図５Ｆは、工程２１０－２３０の完了後の基板３０２を示す。図４Ｆ及び図５Ｆにおける基板３０２の断面は、そこを通って形成され、２つのビア３０３によって両側に囲まれた単一の空洞３０５を示す。図４Ａ－４Ｆ及び５Ａ－５Ｆを参照して説明される動作の完了時の基板３０２の概略上面図が、図８に描かれ、以下に更に詳細に説明される。

［００５８］ 図６Ａ－６Ｅは、上述したものに類似の工程２２０及び２３０の代替シーケンス中の基板３０２の概略断面図を示す。工程２２０及び２３０について示される代替シーケンスは、１つの表面のみと比較して、２つの反対側にある主要面上に基板３０２をパターニングすることを含み、したがって、基板３０２の構造化中の効率を向上させることができるようにする。図６Ａ－図６Ｅに示される実施形態は、図４Ａ－図４Ｆ及び図５Ａ－図５Ｆを参照して説明されるプロセスの実質的にすべてを含む。例えば、図６Ａは図４Ａ及び図５Ａに対応し、図６Ｂは図４Ｂ及び図５Ｂに対応し、図６Ｃは図４Ｃ及び図５Ｃに対応し、図６Ｄは図４Ｄ及び図５Ｄに対応し、図６Ｅは図４Ｆ及び図５Ｆに対応する。しかしながら、前述の実施形態とは異なり、図６Ａ－６Ｅに示す工程２２０の実施形態は、単一の表面上に形成された１つのレジスト層４０４とは対照的に、その反対側にある主要面６０６、６０８上に形成された２つのレジスト層４０４を有する基板３０２を含む。したがって、工程２１０－２３０中に実行されるプロセスは、各動作中に基板の両側で同じ時間に（即ち、同時に）又は次々に（即ち、順次）実行される必要があるだろう。図６Ａ－６Ｅは、ビア３０３の形成のみを示しているが、本明細書に記載のプロセスはまた、空洞３０５、又は空洞３０５及びビア３０３を形成するために使用することもできる。

［００５９］ したがって、表面６０８を含む側面などの、基板３０２の片側のレジスト層４０４を、パターニングのために電磁放射に曝露した後に、図６Ｂに描かれるように、反対側の表面６０６上のレジスト層４０４もまた、パターニングのために電磁放射に曝露されるために、基板３０２をオプションで反転させてもよい。同様に、基板３０２の表面６０８にマイクロブラストプロセスを行った後に、図６Ｃに示すように、反対側の表面６０６に対してマイクロブラストプロセスが行われうるように、基板３０２をオプションで反転させてもよい。その後、基板３０２は、図６Ｄ－６Ｅに示されるように、第２の損傷除去及び洗浄プロセス及びレジスト剥離プロセスに曝露される。基板３０２の反対側にある主要面６０６、６０８上の２つのレジスト層４０４を利用し、両面６０６及び６０８に対してマイクロブラストプロセスを行うことにより、マイクロブラストプロセスによって内部に形成される特徴の潜在的なテーパリングが低減又は除去され、基板３０２を構造化するために使用されるプロセスの有効性を高めることができる。

［００６０］ 図７Ａ－７Ｄは、工程２２０及び２３０の別の代替シーケンス中の基板３０２の概略断面図を示し、ここで、直接レーザアブレーションによって基板３０２に所望のパターンが形成される。図７Ａに示すように、ソーラー基板又は半導体ウエハなどの基板３０２は、レーザアブレーションシステム（図示せず）のスタンド７０６上に載置される。スタンド７０６は、レーザアブレーション中に基板３０２を機械的に支持するための、任意の適切な剛性で平面の又はテクスチャ加工された（例えば、構造化された）表面でありうる。いくつかの実施形態では、スタンド７０６は、基板３０２をスタンド７０６に静電チャックするための静電チャックを含む。いくつかの実施態様において、スタンド７０６は、基板３０２をスタンド７０６に真空チャックするための真空チャックを含む。基板３０２をスタンド７０６上に配置した後に、図７Ｂに示すように、レーザアブレーションによって基板３０２に所望のパターンが形成される。

［００６１］ レーザアブレーションシステムは、基板３０２をパターニングするための任意の適切なタイプのレーザ源３０７を含みうる。いくつかの例では、レーザ源３０７は赤外線（ＩＲ）レーザである。いくつかの例では、レーザ源３０７は、ピコ秒ＵＶレーザである。他の例では、レーザ源３０７は、フェムト秒ＵＶレーザである。更に他の例では、レーザ源３０７は、フェムト秒緑色レーザである。レーザ源３０７は、基板３０２のパターニングのための連続レーザビーム又はパルスレーザビーム３１０を生成する。例えば、レーザ源３０７は、５ｋＨｚと５００ｋＨｚとの間（１０ｋＨｚと約２００ｋＨｚとの間など）の周波数を有するパルスレーザビーム３１０を生成しうる。一例において、レーザ源３０７は、約１０ワットと約１００ワットとの間の出力電力により、約２００ｎｍと約１２００ｎｍとの間の波長で、かつ約１０ｎｓと約５０００ｎｓとの間のパルス持続時間で、パルスレーザビームを送達するように構成される。レーザ源３０７は、空洞３０５及びビア３０３を含む任意の所望のパターン及び特徴を基板３０２内に形成するように構成される。

［００６２］ マイクロブラストプロセスと同様に、基板３０２の直接レーザパターニングのプロセスは、チッピング及びクラッキングを含む、基板３０２の表面上に望ましくない機械的欠陥を生じさせることがある。したがって、直接レーザパターニングによって基板３０２に所望の特徴を形成した後に、基板３０２は、上述の実施形態と実質的に類似の第２の損傷除去及び洗浄プロセスに曝露される。図７Ｃ－７Ｄは、第２の損傷除去及び洗浄プロセスを実行する前及び後の構造化基板３０２を示し、その結果、空洞３０５及び４つのビア３０３が内部に形成された平滑化基板３０２が得られる。

［００６３］ ここで再び図２及び図３Ｄを参照すると、工程２３０で基板３０２内の機械的欠陥を除去した後に、工程２４０で基板３０２を酸化プロセスに曝露して、その所望の表面上に絶縁酸化膜（即ち層）３１４を成長又は堆積させる。例えば、酸化膜３１４は、基板３０２を囲むように、基板３０２のすべての表面上に形成されうる。絶縁酸化膜３１４は、基板３０２上の不動態化層として作用し、腐食及び他の形態の損傷に対する保護外側バリアを提供する。１つの実施形態では、酸化プロセスは熱酸化プロセスである。熱酸化プロセスは、約８００℃と約１２００℃との間（約８５０℃と約１１５０℃との間など）の温度で行われる。例えば、熱酸化プロセスは、約９００℃と約１１００℃との間の温度（約９５０℃と約１０５０℃との間の温度など）で行われる。１つの実施形態では、熱酸化プロセスは、酸化剤として水蒸気を利用する湿式酸化プロセスである。１つの実施形態では、熱酸化プロセスは、酸化剤として分子状酸素を利用するドライプロセスである。基板３０２は、その上に酸化膜３１４を形成するために、工程２４０において任意の適切な酸化プロセスに曝されうることが企図される。酸化膜３１４は、概して、約１００ｎｍと約３μｍとの間（約２００ｎｍと約２．５μｍとの間など）の厚さを有する。例えば、酸化膜３１４は、約３００ｎｍと約２μｍとの間（約１．５μｍなど）の厚さを有する。

［００６４］ 図８は、１つの実施形態による例示的な構造化基板３０２の概略上面図を示す。基板３０２は、図２、図３Ａ－３Ｄ、図４Ａ－４Ｆ、図５Ａ－５Ｆ、図６Ａ－６Ｅ、及び図７Ａ－７Ｄを参照して上述したように、工程２１０－２４０中に構造化されうる。基板３０２は、２つの四辺形空洞３０５を有するものとして示されており、各空洞３０５は、複数のビア３０３によって取り囲まれている。１つの実施形態では、各空洞３０５は、四辺形空洞３０５の各エッジ３０６ａ－ｄに沿って配置されたビア３０３の２つの列８０１、８０２によって取り囲まれている。各列８０１、８０２には１０個のビア３０３が示されているが、任意の所望の数のビア３０３が１つの列に形成されうることが企図される。更に、空洞３０５及びビア３０３の任意の所望の数及び配置が、工程２２０中に基板３０２に形成されうる。例えば、基板３０２は、その中に形成された、２つより多い又は少ない空洞３０５を有しうる。別の例では、基板３０２は、空洞３０５の各エッジ３０６ａ－ｄに沿って形成された、２つより多い又は少ないビア３０３を有しうる。別の例では、基板３０２は、ビア３０３の２つ以上の列を有しうる。各列のビア３０３は、別の列のビア３０３と互い違いに配置され、位置合わせされていない。

［００６５］ １つの実施形態では、空洞３０５及びビア３０３は、基板３０２の厚さに等しい深さを有し、したがって、基板３０２の反対側にある表面上に（例えば、基板３０２の厚さを通って）孔を形成する。例えば、基板３０２内に形成された空洞３０５及びビア３０３は、基板３０２の厚さに応じて、約５０μｍと約１ｍｍとの間（約１００μｍと約２００μｍとの間（例えば約１１０μｍと約１９０μｍとの間）など）の深さを有しうる。他の実施形態では、空洞３０５及び／又はビア３０３は、基板３０２の厚さ以下の深さを有しうる。したがって、基板３０２の一方の表面（例えば、側面）のみに孔が形成される。

［００６６］ １つの実施形態では、各空洞３０５は、パッケージ製造中にその中に埋め込まれる１つ又は複数の半導体ダイ１０２６（図１０Ｂに示される）のサイズに応じて、約３ｍｍと約５０ｍｍとの間（約８ｍｍと約１２ｍｍとの間、約９ｍｍと約１１ｍｍとの間など）の範囲の横寸法を有する。半導体ダイは、概して、一片の半導体材料などの基板材料上及び／又は基板材料内に形成された複数の集積電子回路を含む。１つの実施形態では、空洞３０５は、その中に埋め込まれるダイ１０２６の横寸法と実質的に類似の横寸法を有するようにサイズ決めされる。例えば、各空洞３０５は、ダイ１０２６の横寸法を約１５０μｍ未満（約１２０μｍ未満（例えば１００μｍ未満）など）超える横寸法を有するように形成される。空洞３０５及びその中に埋め込まれるダイ１０２６のサイズのばらつきが低減されると、その後に利用される間隙充填材料の量が低減される。

［００６７］ １つの実施形態では、各ビア３０３は、約５０μｍと約２００μｍとの間（約６０μｍと約１３０μｍとの間（例えば約８０μｍと１１０μｍとの間）など）の範囲の直径を有する。列８０１のビア３０３の中心と列８０２の隣接するビア３０３の中心との間の最小ピッチ８０７は、約７０μｍと約２００μｍとの間（約８５μｍと約１６０μｍとの間（例えば約１００μｍと１４０μｍとの間）など）である。図８を参照して実施形態を説明するが、任意の所望の深さ、横寸法、及び形態を有するパターニングされた特徴を基板３０２に形成するために、工程２１０－２４０並びに図２、図３Ａ－３Ｂ、図４Ａ－４Ｃ、図５Ａ－５Ｃ、図６Ａ－６Ｃ、及び７図Ａ－７Ｂを参照して上述した基板構造化プロセスが利用されうる。

［００６８］ 基板３０２の構造化後に、基板３０２をフレームとして利用することによって、基板３０２の周囲に１つ又は複数のパッケージが形成される。図９及び図１１は、最終パッケージ形成前に、基板３０２の周囲に中間埋め込み型ダイアセンブリ１００２を製造するための代表的な方法９００及び１１００のフロー図をそれぞれ示す。図１０Ａ－１０Ｋは、図９に示される方法９００の異なる段階における基板３０２の断面図を概略的に示し、図１２Ａ－１２Ｇは、図１１に示される方法１１００の異なる段階における基板３０２の断面図を概略的に示す。明確にするために、図９及び図１０Ａ－１０Ｋが本明細書でまとめて説明され、図１１及び図１２Ａ－１２Ｇが本明細書でまとめて説明される。

［００６９］ 概して、方法９００は、工程９０２及び図１０Ａで始まり、ここで所望の特徴がその中に形成された基板３０２の第１の側面１０７５（例えば、表面６０６）が、第１の絶縁膜１０１６ａ上に配置される。１つの実施形態では、第１の絶縁膜１０１６ａは、ポリマーベースの誘電体材料で形成された１つ又は複数の層を含む。例えば、第１の絶縁膜１０１６ａは、流動性ビルドアップ材料から形成された１つ又は複数の層を含む。図１０Ａに示す実施形態では、第１の絶縁膜１０１６ａは、流動性エポキシ樹脂層１０１８ａを含む。エポキシ樹脂層１０１８ａは、シリカ（ＳｉＯ_２）粒子が充填された（例えば、シリカ（ＳｉＯ_２）粒子を含有する）エポキシ樹脂などのセラミック充填剤含有エポキシ樹脂から形成されうる。エポキシ樹脂層１０１８ａ及び絶縁膜１０１６ａの他の層を形成するために利用されうるセラミック充填剤の他の例は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ_３Ｎ_４）、Ｓｒ_２Ｃｅ_２Ｔｉ_５Ｏ_１６、ケイ酸ジルコニウム（ＺｒＳｉＯ_４）、ウォラストナイト（ＣａＳｉＯ_３）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ_２）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ_３Ｔｉ_４Ｏ_１２）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ_２）、酸化亜鉛（ＺｎＯ）などを含む。いくつかの例では、エポキシ樹脂層１０１８ａを形成するために利用されるセラミック充填剤は、約４０ｎｍと約１．５μｍとの間（約８０ｎｍと約１μｍとの間）のサイズの範囲に及ぶ粒子を有する。例えば、エポキシ樹脂層１０１８ａを形成するために利用されるセラミック充填剤は、約２００ｎｍと約８００ｎｍとの間（約３００ｎｍと約６００ｎｍとの間など）のサイズの範囲の粒子を有する。いくつかの実施形態では、エポキシ樹脂層１０１８ａを形成するために利用されるセラミック充填剤は、所望の特徴（例えば、ビア、空洞、又はアセンブリ貫通ビア）の幅又は直径の約２５％未満（所望の特徴の幅又は直径の約１５％未満など）のサイズを有する粒子を含む。

［００７０］ エポキシ樹脂層１０１８ａは、通常、約６０μｍ未満、例えば約５μｍと約５０μｍとの間の厚さを有する。例えば、エポキシ樹脂層１０１８ａは、約１０μｍと約２５μｍとの間の厚さを有する。１つの実施形態では、絶縁膜１０１６ａは、１つ又は複数の保護層を更に含む。例えば、絶縁膜１０１６ａは、ポリエチレンテレフタレート（ＰＥＴ）保護層１０２２ａを含む。しかし、絶縁膜１０１６ａには、層と絶縁材料との任意の適切な組み合わせが考えられる。いくつかの実施形態では、絶縁膜１０１６ａ全体は、約１２０μｍ未満の厚さ（約９０μｍ未満の厚さなど）を有する。

［００７１］ 基板３０２は、その第１の側面１０７５上の絶縁膜１０１６ａに、特に絶縁膜１０１６ａのエポキシ樹脂層１０１８ａに連結されており、後の処理動作中に機械的に支持するために、オプションでキャリア１０２４上に更に載置されうる。キャリアは、任意の適切な機械的及び熱的に安定した材料から形成される。キャリア１０２４は、例えば、ポリテトラフルオロエチレン（ＰＴＦＥ）により形成される。別の例では、キャリア１０２４は、ＰＥＴで形成される。

［００７２］ 工程９０４において、かつ図１０Ｂに描かれるように、１つ又は複数の半導体ダイ１０２６は、基板３０２内に形成された空洞３０５内に載置され、その結果、半導体ダイ１０２６は、ここで片側の絶縁膜１０１６ａによって結合される（単一の半導体ダイ１０２６が図１０Ｂに描かれる）。１つの実施形態では、ダイ１０２６は、集積回路がその活性面１０２８上に形成された多目的ダイである。ダイ１０２６は、空洞３０５内に載置され、空洞３０５を通して露出された絶縁膜１０１６ａの表面上に配置される。１つの実施形態では、ダイ１０２６は、絶縁膜１０１６ａ上に配置又は形成された接着層（図示せず）上に載置される。

［００７３］ 空洞３０５内にダイ１０２６を配置した後に、工程９０６及び図１０Ｃにおいて、基板３０２の第２の側面１０７７（例えば、表面６０８）上方に、第１の保護膜１０６０が載置される。保護膜１０６０は、空洞３０５内に配置されたダイ１０２６の活性面１０２８に接触して覆うように、基板３０２の第２の側面１０７７と、第１の絶縁膜１０１６ａの反対側に連結される。１つの実施形態では、保護膜１０６０は、保護層１０２２ａと類似の材料で形成される。保護膜１０６０は、例えば、二軸ＰＥＴ等のＰＥＴにより形成される。しかしながら、保護膜１０６０は、任意の適切な保護材料から形成されてもよい。いくつかの実施形態では、保護膜１０６０は、約５０μｍと約１５０μｍとの間の厚さを有する。

［００７４］ ここで、基板３０２は、第１の側面１０７５上の絶縁膜１０１６ａと、第２の側面１０７７上の保護膜１０６０とに固着され、更に、その中に配置されたダイ１０２６を有しており、工程９０８において、積層プロセスに曝露される。積層プロセスの間、基板３０２は、高温にさらされ、絶縁膜１０１６ａのエポキシ樹脂層１０１８ａを軟化させ、
絶縁膜１０１６ａと保護膜１０６０との間の開放されたボイド又は空間（ｖｏｌｕｍｅ）（例えば、空洞３０５の内壁とダイ１０２６との間のビア３０３及び間隙１０５１に）に流入させる。従って、半導体ダイ１０２６は、図１０Ｄに描かれるように、絶縁膜１０１６ａ及び基板３０２の材料内に少なくとも部分的に埋め込まれるようになる。

［００７５］ １つの実施形態では、積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約５秒と約１．５分との間（約３０秒と約１分との間）の期間で、行われる。いくつかの実施形態では、積層プロセスは、約１ｐｓｉｇと約５０ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、約５秒と約１．５分との間の期間、基板３０２及び絶縁膜１０１６ａに加えられる。例えば、積層プロセスは、約５ｐｓｉｇと約４０ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約１０秒と約１分との間、行われる。積層プロセスは、例えば、約１１０℃の温度で、約２０秒間、行われる。

［００７６］ 工程９１０では、保護膜１０６０が除去され、ここで基板３０２及び１つ又は複数のダイ１０２６を少なくとも部分的に取り囲むエポキシ樹脂層１０１８ａの積層絶縁材料を有する基板３０２が、第２の保護膜１０６２上に載置される。図１０Ｅに描かれるように、第２の保護膜１０６２が、絶縁膜１０１６ａの保護層１０２２ａに対して（例えば、隣接して）配置されるように、第２の保護膜１０６２は、基板３０２の第１の側面１０７５に連結される。いくつかの実施形態では、ここで保護膜１０６２に連結された基板３０２は、第１の側面１０７５上の追加の機械的支持のために、オプションでキャリア１０２４上に載置されうる。いくつかの実施形態では、保護膜１０６２は、保護膜１０６２を基板３０２に連結する前に、キャリア１０２４上に載置され、ここで絶縁膜１０１６ａと積層される。概して、保護膜１０６２は、保護膜１０６０と組成が実質的に類似する。例えば、保護膜１０６２は、二軸ＰＥＴなどのＰＥＴから形成されうる。しかしながら、保護膜１０６２は、任意の適切な保護材料から形成されてもよい。いくつかの実施形態では、保護膜１０６２は、約５０μｍと約１５０μｍとの間の厚さを有する。

［００７７］ 基板３０２を第２の保護膜１０６２に連結すると、第１の絶縁膜１０１６ａに実質的に類似の第２の絶縁膜１０１６ｂが、工程９１２及び図１０Ｆにおいて基板３０２の第２の側面１０７７上に載置され、したがって、保護膜１０６０に取って代わる。１つの実施形態では、第２の絶縁膜１０１６ｂのエポキシ樹脂層１０１８ｂが空洞３０５内のダイ１０２６の活性面１０２８に接触し、これを覆うように、第２の絶縁膜１０１６ｂが基板３０２の第２の側面１０７７上に配置される。１つの実施形態では、基板３０２上の第２の絶縁膜１０１６ｂの載置は、絶縁膜１０１６ｂと、１つ又は複数のダイ１０２６を部分的に取り囲むエポキシ樹脂層１０１８ａの既に積層された絶縁材料との間に、１つ又は複数のボイドを形成しうる。第２の絶縁膜１０１６ｂは、ポリマー系誘電体材料から形成された１つ又は複数の層を含みうる。図１０Ｆに示すように、第２の絶縁膜１０１６ｂは、上述のエポキシ樹脂層１０１８ａに類似したエポキシ樹脂層１０１８ｂを含む。第２の絶縁膜１０１６ｂは、ＰＥＴなどの保護層１０２２ａに類似の材料で形成された保護層１０２２ｂを更に含みうる。

［００７８］ 工程９１４では、図１０Ｇに示されるように、第３の保護膜１０６４が、第２の絶縁膜１０１６ｂの上方に載置される。概して、保護膜１０６４は、保護膜１０６０、１０６２と組成が実質的に類似する。保護膜１０６４は、例えば、二軸ＰＥＴ等のＰＥＴにより形成される。しかしながら、保護膜１０６４は、任意の適切な保護材料から形成されてもよい。いくつかの実施形態では、保護膜１０６４は、約５０μｍと約１５０μｍとの間の厚さを有する。

［００７９］ ここで第２の側面１０７７上の絶縁膜１０１６ｂ及び保護層１０６４、並びに第１の側面１０７５上の保護膜１０６２及びオプションのキャリア１０２４に固着された基板３０２は、工程９１６及び図１０Ｈにおいて、第２の積層プロセスに曝露される。工程９０８における積層プロセスと同様に、基板３０２は、高温にさらされ、絶縁膜１０１６ｂのエポキシ樹脂層１０１８ｂを軟化させ、絶縁膜１０１６ｂとエポキシ樹脂層１０１８ａの既に積層された絶縁材料との間の任意の開放されたボイド又は空間（ｖｏｌｕｍｅ）に流入させ、したがって、それ自身をエポキシ樹脂層１０１８ａの絶縁材料と統合させる。したがって、空洞３０５及びビア３０３は、絶縁材料で充填（例えば、パック、シール）され、空洞３０５内に先に載置された半導体ダイ１０２６は、エポキシ樹脂層１０１８ａ、１０１８ｂの絶縁材料内に完全に埋め込まれるようになる。

［００８０］ １つの実施形態では、積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約１分と約３０分との間の期間で、行われる。いくつかの実施形態では、積層プロセスは、約１０ｐｓｉｇと約１５０ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、基板３０２及び絶縁膜１０１６ｂに、約１分と約３０分との期間、加えられる。例えば、積層プロセスは、約２０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約２分と１０分との間の期間、行われる。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。

［００８１］ 積層後に、基板３０２は、キャリア１０２４から係合解除され、保護膜１０６２、１０６４は、工程９１８で除去され、積層埋め込み型ダイアセンブリ１００２が得られる。図１０Ｉに示すように、埋め込み型ダイアセンブリ１００２は、１つ又は複数の空洞３０５及び／又はビア３０３が内部に形成され、エポキシ樹脂層１０１８ａ、１０１８ｂの絶縁誘電体材料で充填された基板３０２、並びに空洞３０５内の埋め込み型ダイ１０２６を含む。エポキシ樹脂層１０１８ａ、１０１８ｂの絶縁誘電体材料は、絶縁材料が、２つの主要面６０６、６０８などの基板３０２の少なくとも２つの表面又は側面を覆い、埋め込み型半導体ダイ１０２６のすべての側面を覆うように、基板３０２を収容する。いくつかの例では、保護層１０２２ａ、１０２２ｂもまた、工程９１８で埋め込み型ダイアセンブリ１００２から除去される。概して、保護層１０２２ａ及び１０２２ｂ、キャリア１０２４、並びに保護膜１０６２及び１０６４は、任意の適当な機械的プロセス（例えば、そこから剥離するなど）によって、埋め込み型ダイアッセンブリ１００２から除去される。

［００８２］ 保護層１０２２ａ、１０２２ｂ及び保護膜１０６２、１０６４を除去すると、埋め込み型ダイアセンブリ１００２は、エポキシ樹脂層１０１８ａ、１０１８ｂの絶縁誘電体材料を完全に硬化させる（即ち、化学反応及び架橋を通して強固にする）ために硬化プロセスに曝され、よって、硬化絶縁層１０１８が形成される。絶縁層１０１８は、実質的に、基板３０２と、その中に埋め込まれた半導体ダイ１０２６とを取り囲む。例えば、絶縁層１０１８は、基板３０２の少なくとも側面１０７５、１０７７（表面６０６、６０８を含む）と、図１０Ｉに示されるような直角プリズム形状を有する（即ち、２Ｄビューで示される４つの表面１０２８及び１０２９のみ）、各半導体ダイ１０２６の少なくとも６つの側面又は表面とを接触させ又は封入する。

［００８３］ １つの実施形態では、硬化プロセスは、埋め込み型ダイアセンブリ１００２を完全に硬化させるために高温で実行される。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に（例えば、約１６０℃と約２００℃との間の温度で、約２５分と約３５分との間の期間に）
行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程９１８における硬化プロセスは、周囲（例えば、大気）圧力条件又はその付近で行われる。

［００８４］ 硬化後に、１つ又は複数のアセンブリ貫通ビア１００３が、工程９２０において、埋め込み型ダイアセンブリ１００２を通って穿孔され、その後の相互接続形成のために、埋め込み型ダイアセンブリ１００２の全厚さを通してチャネルを形成する。いくつかの実施形態では、埋め込み型ダイアセンブリ１００２は、アセンブリ貫通ビア１００３及び後続のコンタクト孔１０３２の形成中の機械的支持のために、キャリア１０２４などのキャリア上に載置されうる。アセンブリ貫通ビア１００３は、基板３０２内に形成され、続いて絶縁層１０１８で充填されたビア３０３を通って穿孔される。したがって、アセンブリ貫通ビア１００３は、ビア３０３内に充填された絶縁層１０１８によって周方向に囲まれうる。絶縁層１０１８のセラミック充填剤含有エポキシ樹脂材料をビア３０３の壁に並べることによって、導電性シリコンベースの基板３０２と相互接続１４４４（図１３及び図１４Ｅ－１４Ｈを参照して説明される）との間の容量性の連結、したがって、隣接して配置されたビア３０３及び／又は再分配接続１６４４（図１５及び図１６Ｈ－１６Ｌを参照して説明される）の間の容量性の連結が、完成したパッケージ１６０２（図１５及び図１６Ｋ及び図１６Ｌを参照して説明される）において、従来のビア絶縁ライナ又は膜を利用する他の従来の相互接続構造と比較して、大幅に低減される。更に、エポキシ樹脂材料の流動性によって、より一貫した信頼性のある封入及び絶縁が可能になり、したがって、完成したパッケージ１６０２の漏れ電流を最小限に抑えることによって電気的性能を向上させる。

［００８５］ １つの実施形態では、アセンブリ貫通ビア１００３は、約１００μｍ未満（約７５μｍ未満など）の直径を有する。例えば、アセンブリ貫通ビア１００３は、約６０μｍ未満（約５０μｍ未満など）の直径を有する。１つの実施形態では、アセンブリ貫通ビア１００３は、約２５μｍと約５０μｍとの間の直径（約３５μｍと約４０μｍとの間の直径など）を有する。１つの実施形態では、アセンブリ貫通ビア１００３は、任意の適切な機械的プロセスを使用して形成される。例えば、アセンブリ貫通ビア１００３は、機械的穿孔プロセスを使用して形成される。１つの実施形態では、アセンブリ貫通ビア１００３は、レーザアブレーションによって、埋め込み型ダイアセンブリ１００２を通して形成される。例えば、アセンブリ貫通ビア１００３は、紫外線レーザを使用して形成される。１つの実施形態では、レーザアブレーションに利用されるレーザ源は、約５ｋＨｚと約５００ｋＨｚとの間の周波数を有する。１つの実施形態では、レーザ源は、約５０マイクロジュール（μＪ）と約５００μＪとの間のパルスエネルギーにより、約１０ｎｓと約１００ｎｓとの間のパルス持続時間で、パルスレーザビームを送達するように構成される。小さなセラミック充填剤粒子を有するエポキシ樹脂材料を利用することは、その中の小さなセラミック充填剤粒子が、レーザアブレーションプロセス中にビアが形成される領域から離れるレーザ光の減少したレーザ光反射、散乱、回折及び透過を示すように、ビア１００３のような小径ビアのより精密で正確なレーザパターニングを更に促進する。

［００８６］ 工程９２２及び図１０Ｋでは、１つ又は複数のコンタクト孔１０３２が絶縁層１０１８を通って穿孔され、各埋め込み型ダイ１０２６の活性面１０２８上に形成される１つ又は複数の接点１０３０を露出させる。コンタクト孔１０３２は、レーザアブレーションによって絶縁層１０１８を通して穿孔され、半導体ダイ１０２６の全ての外部表面は、絶縁層１０１８及び接点１０３０により覆われ取り囲まれたまま露出される。このように、コンタクト孔１０３２を形成することにより、接点１０３０が露出する。１つの実施形態では、レーザ源は、約１００ｋＨｚと約１０００ｋＨｚとの間の周波数を有するパルスレーザビームを生成しうる。１つの実施形態では、レーザ源は、約１００ｎｍと約２０００ｎｍとの間の波長、かつ約１０Ｅ－４ｎｓと約１０Ｅ－２ｎｓとの間のパルス持続時間で、約１０μＪと約３００μＪとの間のパルスエネルギーにより、パルスレーザビームを送達するように構成される。１つの実施形態では、コンタクト孔１０３２は、ＣＯ_２、緑色、又はＵＶレーザを使用して穿孔される。１つの実施形態では、コンタクト孔１０３２は、約５μｍと約６０μｍとの間の直径（約２０μｍと約５０μｍとの間の直径など）を有する。

［００８７］ コンタクト孔１０３２の形成後に、埋め込み型ダイアセンブリ１００２は、アセンブリ貫通ビア１００３及びコンタクト孔１０３２の形成中にレーザアブレーションによって引き起こされた任意の望ましくない残留物及び／又は破片を除去するために、工程９２２においてデスミアプロセスに曝露される。よって、デスミアプロセスは、アセンブリ貫通ビア１００３及びコンタクト孔１０３２を洗浄し、その後のメタライゼーションのために、埋め込み型ダイ１０２６の活性面１０２８上の接点１０３０を完全に露出させる。１つの実施形態では、デスミアプロセスは、湿式デスミアプロセスである。任意の適切な水性エッチャント、溶媒、及び／又はこれらの組み合わせは、湿式デスミアプロセスのために利用されうる。一例では、過マンガン酸カリウム（ＫＭｎＯ_４）溶液が、エッチャントとして利用されうる。残留物の厚さに応じて、工程９２２における湿式デスミアプロセスへの埋め込み型ダイアセンブリ１００２の曝露は、変更されうる。別の実施形態では、デスミアプロセスは、ドライデスミアプロセスである。例えば、デスミアプロセスは、Ｏ_２：ＣＦ_４混合ガスを用いたプラズマデスミアプロセスでありうる。プラズマデスミアプロセスは、約７００Ｗの電力を印加し、約６０秒と約１２０との間の期間、約１０：１（例えば、１００：１０ｓｃｃｍ）の比率でＯ_２：ＣＦ_４を流すことによって、プラズマを発生させることを含みうる。更なる実施形態では、デスミアプロセスは、湿式プロセスとドライプロセスとの組み合わせである。

［００８８］ 工程９２２におけるデスミアプロセスに続いて、埋め込み型ダイアセンブリ１００２は、図１３及び図１４Ａ－１４Ｈを参照して以下に説明するように、内部に相互接続経路を形成する準備が整う。

［００８９］ 上述のように、図９及び図１０Ａ－１０Ｋは、中間埋め込み型ダイアセンブリ１００２を形成するための代表的な方法９００を示す。図１１及び図１２Ａ－１２Ｇは、方法９００と実質的に類似であるが、工程がより少ない代替方法１１００を示す。方法１１００は、概して、７つの工程１１１０－１１７０を含む。しかしながら、方法１１００の工程１１１０、１１２０、１１６０、及び１１７０は、方法９００の工程９０２、９０４、９２０、及び９２２とそれぞれ実質的に類似である。したがって、図１２Ｃ、図１２Ｄ、及び図１２Ｅにそれぞれ示される工程１１３０、１１４０、及び１１５０のみが、明確にするために本明細書で説明される。

［００９０］ 空洞３０５を通して露出した絶縁膜１０１６ａの表面上に１つ又は複数の半導体ダイ１０２６を載置した後に、第２の絶縁膜１０１６ｂは、積層前に、工程１１３０及び図１２Ｃにおいて、基板３０２の第２の側面１０７７（例えば、表面６０８）の上方に配置される。いくつかの実施態様において、第２の絶縁膜１０１６ｂは、第２の絶縁膜１０１６ｂのエポキシ樹脂層１０１８ｂが空洞３０５内でダイ１０２６の活性面１０２８と接触し、これを覆うように、基板３０２の第２の側面１０７７上に配置される。いくつかの実施形態では、第２のキャリア１０２５は、後の処理動作中に追加の機械的支持のために、第２の絶縁膜１０１６ｂの保護層１０２２ｂに固着される。図１２Ｃに描かれるように、１つ又は複数のボイド１０５０は、ビア３０３を通って絶縁膜１０１６ａ及び１０１６ｂと、半導体ダイ１０２６と空洞３０５の内部壁との間の間隙１０５１との間に形成される。

［００９１］ 工程１１４０及び図１２Ｄでは、基板３０２は、ここで絶縁膜１０１６ａ及び１０１６ｂに固着され、ダイ１０２６がその中に配置されており、単一の積層プロセスに曝露される。単一積層プロセスの間、基板３０２は、高温に曝され、両方の絶縁膜１０１６ａ、１０１６ｂのエポキシ樹脂層１０１８ａ及び１０１８ｂを軟化させ、絶縁膜１０１６ａと１０１６ｂとの間の開放されたボイド又は空間（ｖｏｌｕｍｅ）に（空洞３０５の内壁とダイ１０２６との間のビア３０３及び間隙１０５１などに）流入させる。したがって、半導体ダイ１０２６は、絶縁膜１０１６ａ、１０１６ｂ及びそれが充填されたビア３０３の材料内に埋め込まれるようになる。

［００９２］ 図９及び図１０Ａ－１０Ｋを参照して記載された積層プロセスと同様に、工程１１４０における積層プロセスは、オートクレーブ又は他の適切なデバイスにおいて実行されうる真空積層プロセスでありうる。別の実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約１分と約３０分との間の期間で、行われる。いくつかの実施形態では、積層プロセスは、約１ｐｓｉｇと約１５０ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、約１分と約３０分との間の期間に、基板３０２及び絶縁膜１０１６ａ、１０１６ｂ層に加えられる。例えば、積層プロセスは、約１０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約２分と１０分との間の期間、行われる。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。

［００９３］ 工程１１５０において、絶縁膜１０１６ａ及び１０１６ｂの１つ又は複数の保護層は、基板３０２から除去され、結果として、積層埋め込み型ダイアセンブリ１００２がもたらされる。図１２Ｅに示すように、埋め込み型ダイアセンブリ１００２は、１つ又は複数の空洞３０５及び／又はビア３０３が内部に形成され、エポキシ樹脂層１０１８ａ、１０１８ｂの絶縁誘電体材料で充填された基板３０２、並びに空洞３０５内の埋め込み型ダイ１０２６を含む。絶縁材料は、絶縁材料が、基板３０２の少なくとも２つの表面又は側面、例えば、表面６０６、６０８を覆うように、基板３０２を収容する。一例では、保護層１０２２ａ、１０２２ｂは、埋め込み型ダイアセンブリ１００２から除去され、よって、埋め込み型ダイアセンブリ１００２は、キャリア１０２４、１０２５から係合解除される。概して、保護層１０２２ａ、１０２２ｂ及びキャリア１０２４、１０２５は、任意の適切な機械的プロセス（例えば、そこらから剥離するなど）によって除去される。

［００９４］ 保護層１０２２ａ、１０２２ｂを除去すると、埋め込み型ダイアセンブリ１００２は、エポキシ樹脂層１０１８ａ、１０１８ｂの絶縁誘電体材料を完全に硬化させるための硬化プロセスに曝露される。絶縁材料の硬化は、硬化絶縁層１０１８の形成をもたらす。図１２Ｅに描かれ、図１０Ｉに対応する工程９１８に類似するように、絶縁層１０１８は、実質的に、基板３０２及びその中に埋め込まれた半導体ダイ１０２６を取り囲む。

［００９５］ １つの実施形態では、硬化プロセスは、埋め込み型ダイアセンブリ１００２を完全に硬化させるために高温で実行される。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に（例えば、約１６０℃と約２００℃との間の温度で、約２５分と約３５分との間の期間に）行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程１１５０における硬化プロセスは、周囲（例えば、大気）圧力条件又はその付近で行われる。

［００９６］ 工程１１５０での硬化後に、方法１１００は、方法９００の工程９２０及び９２２と実質的に類似する。例えば、埋め込み型ダイアセンブリ１００２は、１つ又は複数のアセンブリ貫通ビア１００３と、絶縁層１０１８を通って穿孔される１つ又は複数のコンタクト孔１０３２とを有する。その後、埋め込み型ダイアセンブリ１００２は、デスミアプロセスに曝露され、その後、埋め込み型ダイアセンブリ１００２は、以下に説明するように、内部に相互接続経路を形成する準備が整う。

［００９７］ 図１３は、埋め込み型ダイアセンブリ１００２を通して電気的相互接続を形成する代表的な方法１３００のフロー図を示す。図１４Ａ－１４Ｈは、図１３に示される方法１３００のプロセスの異なる段階における埋め込み型ダイアセンブリ１００２の断面図を概略的に示す。したがって、図１３及び図１４Ａ－１４Ｈは、明確にするために本明細書でまとめて説明される。

［００９８］ １つの実施形態では、埋め込み型ダイアセンブリ１００２を通して形成される電気的相互接続は、銅で形成される。したがって、方法１３００は、オプションで、工程１３１０及び図１４Ａから開始しうる。ここで、アセンブリ貫通ビア１００３及びコンタクト孔１０３２が内部に形成された埋め込み型ダイアセンブリ１００２には、接着層１４４０及び／又はシード層１４４２がその上部に形成されている。埋め込み型ダイアセンブリ１００２上に形成された接着層１４４０及びシード層１４４２の拡大部分図が、参照用に図１４Ｈに示されている。接着層１４４０は、埋め込み型ダイアセンブリ１００２の主要面１００５、１００７のような絶縁層１０１８の所望の表面、並びに各ダイ１０２６上のコンタクト孔１０３２の活性面１０２８及びアセンブリ貫通ビア１００３の内壁上に形成され、続いて形成されるシード層１４４２及び銅相互接続１４４４の接着を促進し、拡散を阻止するのを支援しうる。したがって、１つの実施形態では、接着層１４４０は接着層として作用し、別の実施形態では、接着層１４４０はバリア層として作用する。しかしながら、両方の実施形態において、接着層１４４０は、以下では「接着層」として記載されることになる。

［００９９］ １つの実施形態では、オプションの接着層１４４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルト、又は任意の他の適切な材料又はそれらの組合せから形成される。１つの実施形態では、接着層１４４０は、約１０ｎｍと約３００ｎｍとの間（約５０ｎｍと約１５０ｎｍとの間など）の厚さを有する。例えば、接着層１４４０は、約７５ｎｍと約１２５ｎｍとの間（約１００ｎｍなど）の厚さを有する。接着層１４４０は、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）などを含むがこれらに限定されない、任意の適切な堆積プロセスによって形成される。

［００１００］ オプションのシード層１４４２は、接着層１４４０上に、又は絶縁層１０１８上に直接（例えば、接着層１４４０を形成せずに）形成されうる。シード層１４４２は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料又はこれらの組み合わせなどの導電性材料から形成される。１つの実施形態では、シード層１４４２は、約５０ｎｍと約５００ｎｍとの間（約１００ｎｍと約３００ｎｍとの間など）の厚さを有する。例えば、シード層１４４２は、約１５０ｎｍと約２５０ｎｍとの間（約２００ｎｍなど）の厚さを有する。１つの実施形態では、シード層１４４２は、約０．１μｍと約１．５μｍとの間の厚さを有する。接着層１４４０と同様に、シード層１４４２は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤドライプロセス、湿式無電解メッキプロセスなどの任意の適切な堆積プロセスによって形成される。１つの実施形態では、モリブデン接着層１４４０は、銅シード層１４４２と組み合わせて埋め込み型ダイアセンブリ上に形成される。Ｍｏ－Ｃｕ接着及びシード層の組み合わせは、絶縁層１０１８の表面との改善された接着を可能にし、工程１３７０における後続のシード層エッチングプロセス中の導電性相互接続線のアンダーカットを低減する。

［００１０１］ 工程１３２０及び１３３０では、図１４Ｂ及び１４Ｃにそれぞれ対応して、フォトレジストなどのスピンオン／スプレーオン又はドライレジスト膜１４５０が、埋め込み型ダイアセンブリ１００２の両方の主要面１００５、１００７に適用され、その後、パターニングされる。１つの実施形態では、レジスト膜１４５０は、ＵＶ放射への選択的露光を介してパターニングされる。１つの実施形態では、接着促進剤（図示せず）が、レジスト膜１４５０の形成前に、埋め込み型ダイアセンブリ１００２に塗布される。接着促進剤は、レジスト膜１４５０のための界面結合層を生成することによって、及び埋め込み型ダイアセンブリ１００２の表面からいずれの水分をも除去することによって、埋め込み型ダイアセンブリ１００２へのレジスト膜１４５０の接着を改善する。いくつかの実施形態では、接着促進剤は、ビス（トリメチルシリル）アミン又はヘキサメチルジシラザン（ＨＭＤＳ）及びプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）から形成される。

［００１０２］ 工程１３４０及び図１４Ｄでは、埋め込み型ダイアセンブリ１００２は、レジスト膜現像プロセスに曝露される。図１４Ｄに示すように、レジスト膜１４５０を現像すると、アセンブリ貫通ビア１００３及びコンタクト孔１０３２が露光され、ここで接着層１４４０及びシード層１４４２がその上部に形成される。１つの実施形態では、膜現像プロセスは、レジストを溶媒に露光することを含む湿式プロセスなどの湿式プロセスである。１つの実施形態では、膜現像プロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、膜現像プロセスは、所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。任意の適切な湿式溶剤又は湿式エッチャントの組み合わせが、レジスト膜現像プロセスに使用されうる。

［００１０３］ 工程１３５０及び１３６０では、図１４Ｅ及び１４Ｆにそれぞれ対応して、相互接続１４４４が、露出したアセンブリ貫通ビア１００３を通して形成され、コンタクト孔１０３２及びレジスト膜１４５０がその後除去される。相互接続１４４４は、電気メッキ及び無電解メッキを含む任意の適切な方法によって形成される。１つの実施形態では、レジスト膜１４５０は、湿式プロセスによって除去される。図１４Ｅ及び１４Ｆに描かれているように、形成された相互接続１４４４は、アセンブリ貫通ビア１００３及びコンタクト孔１０３２を充填し、及び／又はその内周壁を覆い、レジスト膜１４５０を除去すると、埋め込み型ダイアセンブリ１００２の表面１００５、１００７、及び１０２８から突出する。１つの実施形態では、相互接続１４４４は銅で形成される。他の実施形態では、相互接続１４４４は、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない任意の適切な導電性材料で形成されうる。

［００１０４］ 工程１３７０及び図１４Ｇにおいて、内部に相互接続１４４４が形成された埋め込み型ダイアセンブリ１００２は、接着層１４４０及びシード層１４４２を除去するために、接着及び／又はシード層エッチングプロセスに曝露される。１つの実施形態では、シード層エッチングは、埋め込み型ダイアセンブリ１００２のすすぎ及び乾燥を含む湿式エッチングプロセスである。１つの実施形態では、シード層エッチングプロセスは、銅、タングステン、アルミニウム、銀、又は金などの所望の材料に対して選択的な緩衝エッチングプロセスである。他の実施形態では、エッチングプロセスは、水性エッチングプロセスである。シード層エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。

［００１０５］ 工程１３７０におけるシード層エッチングプロセスに続いて、１つ又は複数の電気的に機能するパッケージが、埋め込み型ダイアセンブリ１００２から分離されうる。あるいは、埋め込み型ダイアセンブリ１００２は、必要に応じて、１つ又は複数の再分配層１６５８及び／又は１６６０（図１６Ｋ－１６Ｌに示される）がその上に形成され、埋め込み型ダイアセンブリ１００２の表面上の所望の位置への相互接続１４４４の接点のルート変更が可能になりうる。図１５は、埋め込み型ダイアセンブリ１００２上に再分配層１６５８を形成する代表的な方法１５００のフロー図を示す。図１６Ａ－１６Ｌは、図１５に示される方法１５００の異なる段階における埋め込み型ダイアセンブリ１００２の断面図を概略的に示す。したがって、図１５及び図１６Ａ－１６Ｌは、明確にするために本明細書でまとめて説明される。

［００１０６］ 方法１５００は、上述の方法９００、１１００、及び１３００と実質的に類似する。概して、方法１５００は、工程１５０２及び図１６Ａで始まり、ここで、絶縁膜１６１６は、埋め込み型ダイアセンブリ１００２上に形成され、その後、積層される。絶縁膜１６１６は、絶縁膜１０１６と実質的に類似することがあり、ポリマーベースの流動性誘電体材料から形成された１つ又は複数の層を含む。１つの実施形態では、図１６Ａに示すように、絶縁膜１６１６は、流動性エポキシ樹脂層１６１８と、１つ又は複数の保護層１６２２とを含む。１つの実施形態では、絶縁膜１６１６は、セラミック充填剤含有エポキシ樹脂層１６１８と、１つ又は複数の保護層１６２２とを含みうる。別の例では、絶縁膜１６１６は、感光性ポリイミド層１６１８及び１つ又は複数の保護層１６２２を含みうる。感光性ポリイミドの材料特性は、絶縁膜１６１６から形成された結果としての相互接続層を通して、より小さい（例えば、より狭い）ビアの形成を可能にする。しかしながら、絶縁膜１６１６には、層及び絶縁材料の任意の適切な組み合わせが考えられる。例えば、絶縁膜１６１６は、非感光性ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、二酸化ケイ素、及び／又は窒化ケイ素で形成されうる。いくつかの例では、絶縁膜１６１６は、絶縁膜１０１６とは異なるポリマーベースの流動性誘電体材料から形成される。例えば、絶縁膜１０１６は、セラミック充填剤含有エポキシ樹脂層を含み、絶縁膜１６１６は、感光性ポリイミド層を含みうる。別の例では、絶縁膜１６１６は、絶縁膜１０１６とは異なる無機誘電体材料から形成される。例えば、絶縁膜１０１６は、セラミック充填剤含有エポキシ樹脂層を含み、絶縁膜１６１６は、二酸化ケイ素層を含みうる。

［００１０７］ 断熱膜１６１６は、約１２０ｍｍ未満（約４０ｍｍと約１００ｍｍとの間など）の厚さを有する。例えば、エポキシ樹脂層１６１８及びＰＥＴ保護層１６２２を含む絶縁膜１６１６は、約５０μｍと約９０μｍとの間の合計の厚さを有する。１つの実施形態では、エポキシ樹脂層１６１８は、約６０μｍ未満の厚さ、例えば約５μｍと約５０μｍとの間の厚さ（例えば約２０μｍの厚さ）を有する。絶縁膜１６１６は、ダイ１０２６の活性面１０２８上の接点１０３０に連結される、及び／又は金属化アセンブリ貫通ビア１００３に連結される、露出した相互接続１４４４を有する埋め込み型ダイアセンブリ１００２の表面（主要面１００５など）上に載置される。

［００１０８］ 絶縁膜１６１６の載置の後に、埋め込み型ダイアセンブリ１００２は、工程９０８、９１６、及び１１４０を参照して説明される積層プロセスと実質的に類似の積層プロセスに曝露される。埋め込み型ダイアセンブリ１００２は、高温に曝されて、エポキシ樹脂層１６１８を軟化させ、その後、埋め込み型ダイアセンブリ１００２上に既に形成された絶縁層１０１８に結合する。したがって、１つの実施形態では、エポキシ樹脂層１６１８は、絶縁層１０１８と統合され、その延長部を形成する。エポキシ樹脂層１６１８と絶縁層１０１８との統合は、結果として、以前に露出した相互接続１４４４を覆う、拡張及び統合された絶縁層１０１８をもたらす。したがって、ここでは、結合されたエポキシ樹脂層１６１８と絶縁層１０１８とを合わせて、絶縁層１０１８として説明することになる。しかしながら、他の実施形態では、エポキシ樹脂層１６１８の積層及びその後の硬化は、絶縁層１０１８上に第２の絶縁層（図示せず）を形成する。いくつかの例では、第２の絶縁層は、絶縁層１０１８とは異なる材料層で形成される。

［００１０９］ １つの実施形態では、積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約１分と約３０分との間の期間で、行われる。いくつかの実施形態では、積層プロセスは、１０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、約１分と約３０分との間の期間、基板３０２及び絶縁膜１６１６に加えられる。例えば、積層プロセスは、約３０ｐｓｉｇと約８０ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約２分と約１０分との間の期間、行われる。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。更なる例では、積層プロセスは、約３０ｐｓｉｇと約７０ｐｓｉｇとの間（約５０ｐｓｉｇなど）の圧力で行われる。

［００１１０］ 工程１５０４及び図１６Ｂでは、保護層１６２２及びキャリア１６２４は、機械的プロセスによって、埋め込み型ダイアセンブリ１００２から除去される。保護層１６２２及びキャリア１６２４を除去した後に、埋め込み型ダイアセンブリ１００２は、硬化プロセスに曝されて、新たに拡張された絶縁層１０１８を完全に硬化させる。１つの実施形態では、硬化プロセスは、工程９１８及び１１５０を参照して説明した硬化プロセスと実質的に類似する。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に（例えば、約１６０℃と約２００℃との間の温度で、約２５分と約３５分との間の期間に）
行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程１５０４における硬化プロセスは、周囲圧力条件で又は周囲圧力条件付近で実施される。

［００１１１］ 次いで、埋め込み型ダイアセンブリ１００２は、工程１５０６及び図１６Ｃにおけるレーザアブレーションによって選択的にパターニングされる。工程１５０６におけるレーザ切除は、新たに拡大された絶縁層１０１８を通って再分配ビア１６０３を形成し、その接点の再分配のために所望の相互接続１４４４を露出する。１つの実施形態では、再配分ビア１６０３は、約５μｍと約６０μｍとの間の直径（約１０μｍと約５０μｍとの間（例えば、約２０μｍと約４５μｍとの間）の直径など）を有する。１つの実施形態では、工程１５０６におけるレーザアブレーションプロセスは、ＣＯ_２レーザを利用して行われる。１つの実施形態では、工程１５０６におけるレーザアブレーションプロセスは、ＵＶレーザを利用して行われる。１つの実施形態では、工程１５０６におけるレーザアブレーションプロセスは、緑色レーザを利用して行われる。例えば、レーザ源は、約１００ｋＨｚと約１０００ｋＨｚとの間の周波数を有するパルスレーザビームを生成しうる。一例において、レーザ源は、約１００ｎｍと約２０００ｎｍとの間の波長、かつ約１０Ｅ－４ｎｓと約１０Ｅ－２ｎｓとの間のパルス持続時間で、約１０μＪと約３００μＪとの間のパルスエネルギーにより、パルスレーザビームを送達するように構成される。

［００１１２］ 埋め込み型ダイアセンブリ１００２をパターニングすると、埋め込み型ダイアセンブリ１００２は、工程９２２及び１１７０におけるデスミアプロセスと実質的に類似のデスミアプロセスに曝露される。工程１５０６でのデスミアプロセス中に、再分配ビア１６０３の形成中にレーザアブレーションによって形成された不要な残留物及び破片が再分配ビア１６０３から除去され、その後のメタライゼーションのためにその表面をクリアに（例えば洗浄）する。１つの実施形態では、デスミアプロセスは湿式プロセスである。任意の適切な水性エッチャント、溶媒、及び／又はこれらの組み合わせは、湿式デスミアプロセスのために利用されうる。一例では、ＫＭｎＯ_４溶液が、エッチャントとして利用されうる。別の実施形態では、デスミアプロセスは、ドライデスミアプロセスである。例えば、デスミアプロセスは、Ｏ_２／ＣＦ_４混合ガスを用いたプラズマデスミアプロセスでありうる。更なる実施形態では、デスミアプロセスは、湿式プロセスとドライプロセスとの組み合わせである。

［００１１３］ 工程１５０８及び図１６Ｄでは、オプションの接着層１６４０及び／又はシード層１６４２が、絶縁層１０１８上に形成される。１つの実施形態では、接着層１６４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルト、又は任意の他の適切な材料又はこれらの組み合わせから形成される。１つの実施形態では、接着層１６４０は、約１０ｎｍと約３００ｎｍとの間（約５０ｎｍと約１５０ｎｍとの間など）の厚さを有する。例えば、接着層１６４０は、約７５ｎｍと約１２５ｎｍとの間（約１００ｎｍなど）の厚さを有する。接着層１６４０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤなどを含むがこれらに限定されない、任意の適切な堆積プロセスによって形成されうる。

［００１１４］ オプションのシード層１６４２は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料もしくはこれらの組合せなどの導電性材料から形成される。１つの実施形態では、シード層１６４２は、約５０ｎｍと約５００ｎｍとの間（約１００ｎｍと約３００ｎｍとの間など）の厚さを有する。例えば、シード層１６４２は、約１５０ｎｍと約２５０ｎｍとの間（約２００ｎｍなど）の厚さを有する。１つの実施形態では、シード層１６４２は、約０．１μｍと約１．５μｍとの間の厚さを有する。接着層１６４０と同様に、シード層１６４２は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤドライプロセス、湿式無電解メッキプロセスなどの任意の適切な堆積プロセスによって形成されうる。１つの実施形態では、工程１５２０での後続のシード層エッチングプロセス中に導電性相互接続ラインのアンダーカットを低減するために、埋め込み型ダイアセンブリ１００２上に、モリブデン接着層１６４０及び銅シード層１６４２が形成される。

［００１１５］ 図１６Ｅ、１６Ｆ、及び１６Ｇにそれぞれ対応する工程１５１０、１５１２、及び１５１４では、フォトレジストなどのスピンオン／スプレーオン又はドライレジスト膜１６５０が、埋め込み型ダイアセンブリ１００２の接着面及び／又はシード面上方に適用され、その後、パターニングされ、現像される。１つの実施形態では、レジスト膜１６５０を載置する前に、接着促進剤（図示せず）が埋め込み型ダイアセンブリ１００２に塗布される。レジスト膜１６５０の露光及び現像により、再分配ビア１６０３が開口される。したがって、レジスト膜１６５０のパターニングは、レジスト膜１６５０の一部をＵＶ放射に選択的に露光し、その後、湿式エッチングプロセスなどの湿式プロセスによってレジスト膜１６５０を現像することによって、実行されうる。１つの実施形態では、レジスト膜現像プロセスは、所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、レジスト膜現像プロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。レジスト膜現像プロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組合せが使用されうる。

［００１１６］ 図１６Ｈ及び１６Ｉにそれぞれ対応する工程１５１６及び１５１８では、再分配接続１６４４が、露出された再分配ビア１６０３を通って形成され、その後、レジスト膜１６５０が除去される。再分配接続１６４４は、電気メッキ及び無電解堆積を含む任意の適切な方法によって形成される。１つの実施形態では、レジスト膜１６５０は、湿式プロセスによって除去される。図１６Ｈ及び図１６Ｉに示されるように、再分配接続１６４４は、再分配ビア１６０３を充填し、レジスト膜１６５０を除去すると埋め込み型ダイアセンブリ１００２の表面から突出する。１つの実施形態では、再分配接続１６４４は銅で形成される。他の実施形態では、再分配接続１６４４は、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない任意の適切な導電性材料で形成されうる。

［００１１７］ 工程１５２０及び図１６Ｊにおいて、再分配接続１６４４がその上に形成された埋め込み型ダイアセンブリ１００２は、工程１３７０のものと実質的に類似のシード層エッチングプロセスに曝露される。１つの実施形態では、シード層エッチングは、埋め込み型ダイアセンブリ１００２のすすぎ及び乾燥を含む湿式エッチングプロセスである。１つの実施形態では、シード層エッチングプロセスは、シード層１６４２の所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、エッチングプロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。シード層エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。

［００１１８］ 工程１５２２において、図１６Ｋ及び１６Ｌに示される、１つ又は複数の完成パッケージ１６０２は、埋め込み型ダイアセンブリ１００２から分離される。しかし、工程１５２２の前に、図１６Ｌに示すように、上述のシーケンス及びプロセスを利用して、埋め込み型ダイアセンブリ１００２上に追加の再分配層が形成されうる（図１６Ｋは、１つの追加の再分配層１６５８を有する完成したパッケージ１６０２を示す）。例えば、１つ又は複数の追加の再分配層１６６０は、主要面１００７のような第１の追加の再分配層１６５８の反対側の埋め込み型ダイアセンブリ１００２の側面又は表面上に形成されうる。あるいは、１つ又は複数の追加の再分配層１６６０が、主要面１００５などの第１の追加の再分配層１６５８（図示せず）の同じ側面又は表面上に形成されうる。次いで、完成したパッケージ１６０２は、全ての所望の再分配層が形成された後に、埋め込み型ダイアセンブリ１００２から分離されうる。

［００１１９］ 工程１５２２で形成されたパッケージ１６０２は、任意の適切なパッケージング用途及び任意の適切な構成で利用されうる。図１７Ａに示す１つの例示的な実施形態では、積層ＤＲＡＭ構造１７００を形成するために、４つのパッケージ１６０２が利用される。したがって、各パッケージ１６０２は、基板３０２内に埋め込まれ、絶縁層１０１８によって封入された（例えば、各側面の一部が絶縁層１０１８と接触する）メモリダイ１７２６（即ち、メモリチップ）を含む。１つ又は複数の相互接続１４４４は、各パッケージ１６０２の厚さ全体を通して形成され、隣接する（即ち、上又は下に積み重ねられる）パッケージ１６０２の主要面１００５と１００７との間に配置される１つ又は複数のはんだバンプ１７４６と直接接触する。例えば、積み重ねられたＤＲＡＭ構造１７００に描かれるように、４つ以上のはんだバンプ１７４６が、隣接するパッケージ１６０２の間に配置され、各パッケージ１６０２の相互接続１４４４を、隣接するパッケージ１６０２の相互接続１４４４とブリッジ（例えば、結合、連結）する。

［００１２０］ １つの実施形態では、はんだバンプ１７４６によって接続された隣接するパッケージ１６０２の間のボイドは、はんだバンプ１７４６の信頼性を高めるために、封入材料１７４８で充填される。封入材料１７４８は、任意の適切なタイプの封入剤又はアンダーフィル（ｕｎｄｅｒｆｉｌｌ）でありうる。一例では、封入材料１７４８は、ノーフローアンダーフィル（ＮＵＦ）材料、非導電性ペースト（ＮＣＰ）材料、及び非導電性膜（ＮＣＦ）材料などのプリアセンブリアンダーフィル材料を含む。一例では、封入材料１７４８は、キャピラリアンダーフィル（ＣＵＦ）材料及び成形アンダーフィル（ＭＵＦ）材料などの組立後アンダーフィル材料を含む。１つの実施形態では、封入材料１７４８は、ＳｉＯ_２、ＡｌＮ、Ａｌ_２Ｏ_３、ＳｉＣ、Ｓｉ_３Ｎ_４、Ｓｒ_２Ｃｅ_２Ｔｉ_５Ｏ_１６、ＺｒＳｉＯ_４、ＣａＳｉＯ_３、ＢｅＯ、ＣｅＯ_２、ＢＮ、ＣａＣｕ_３Ｔｉ_４Ｏ_１２、ＭｇＯ、ＴｉＯ_２、ＺｎＯなどを充填した（例えば、含有した）エポキシ樹脂などの低膨張性充填剤含有樹脂を含む。

［００１２１］ １つの実施形態では、はんだバンプ１７４６は、スズ（Ｓｎ）及び鉛（Ｐｂ）、銀（Ａｇ）、Ｃｕ、又はこれらの任意の他の適切な金属の組み合わせなどの、１つ又は複数の金属間の化合物で形成される。例えば、はんだバンプ１７４６は、Ｓｎ－Ｐｂ、Ｓｎ－Ａｇ、Ｓｎ－Ｃｕ、又は任意の他の適切な材料又はこれらの組合せといった、はんだ合金で形成される。１つの実施形態では、はんだバンプ１７４６は、Ｃ４（制御された崩壊チップ接続）バンプを含む。１つの実施形態では、はんだバンプ１７４６は、Ｃ２（はんだキャップを有するＣｕピラーなどのチップ接続）バンプを含む。Ｃ２はんだバンプの利用により、接触パッド間ピッチがより小さくなり、積層ＤＲＡＭ構造１７００のための改良された熱的及び／又は電気的特性が可能になる。いくつかの実施形態では、はんだバンプ１７４６は、約１０μｍと約１５０μｍとの間の直径（約５０μｍと約１００μｍとの間の直径など）を有する。はんだバンプ１７４６は、更に、電気化学的堆積（ＥＣＤ）及び電気メッキを含むがこれに限定されない、任意の適切なウエハバンピングプロセスによって形成されうる。

［００１２２］ 図１７Ｂに示される別の例示的実施形態では、積層されたＤＲＡＭ構造１７０１は、４つのパッケージ１６０２を積み重ね、各パッケージ１６０２の１つ又は複数の相互接続１４４４を、１つ又は複数の隣接するパッケージ１６０２の相互接続１４４４と直接結合することによって形成される。図示されるように、パッケージ１６０２は、ハイブリッド結合によって結合されてもよく、ここで、隣接するパッケージの主要面１００５及び１００７は、平坦化され、互いに完全に接触する。したがって、各パッケージ１６０２の１つ又は複数の相互接続１４４４は、各パッケージ１６０２の全厚さを通して形成され、少なくとも別の隣接するパッケージ１６０２の１つ又は複数の相互接続１４４４と直接接触する。

［００１２３］ 積層されたＤＲＡＭ構造１７００及び１７０１は、従来のＤＲＡＭ構造を超える複数の利点を提供する。このような利点には、薄型フォームファクタ及び高いダイ対パッケージ体積比が含まれ、これにより、人工知能（ＡＩ）及び高性能コンピューティング（ＨＰＣ）の増え続ける帯域幅及び電力効率の要求を満たすために、より大きなＩ／Ｏスケーリングが可能になる。構造化シリコンフレームの利用は、３次元集積回路（３Ｄ ＩＣ）アーキテクチャの改善された電気性能、熱管理、及び信頼性のために最適な材料剛性及び熱伝導率を提供する。更に、本明細書に記載されるアセンブリ貫通ビア及びビア－イン－ビア構造（ｖｉａ－ｉｎ－ｖｉａ ｓｔｒｕｃｔｕｒｅ）のための製造方法は、従来のＴＳＶ技術と比較して、比較的低い製造コストで３Ｄ集積のための高い性能及び柔軟性を提供する。

［００１２４］ 本明細書に記載される実施形態は、有利には、高度な集積回路パッケージを製造するための基板構造化及びダイ組み立ての改善された方法を提供する。上述の方法を利用することによって、ガラス及び／又はシリコン基板上に高アスペクト比の特徴が形成され、したがって、より薄くより狭い半導体パッケージの経済的な形成が可能になる。上述の方法を利用して製造された薄型で小型のフォームファクタのパッケージは、高いＩ／Ｏ密度並びに改善された帯域幅及び電力の利点だけでなく、低減された重量／慣性及び柔軟なはんだボールの分配を可能とするパッケージアーキテクチャに起因する、低い応力によるより大きな信頼性をもたらす。上述の方法の更なるメリットは、従来のパッケージ及び先進的なパッケージの大量製造において特徴的な損傷を生じやすいフリップチップ取り付けステップ及びオーバーモールドステップを排除することにより、両面メタライゼーション能力を有する経済的な製造及び高い生産歩留りを含む。

［００１２５］ 上記は本開示の実施形態を対象としているが、本開示の他の実施形態及び更なる実施形態が、その基本的な範囲から逸脱せずに考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。

Claims (32)

1. フレームであって、前記フレームが、
   第２の側面の反対側にある第１の側面を有するケイ素の基板、
   前記基板に形成され、前記第１の側面から前記第２の側面まで前記基板を通って延びる四辺形の空洞、及び
   前記基板に形成され、前記第１の側面から前記第２の側面まで前記基板を通って延びる複数の円筒形ビアであって、前記空洞のそれぞれの側で１つ以上の列に配置されている複数の円筒形ビア、
   を含む、フレーム、
   前記空洞内に配置されたアクティブダイ、
   第１の複数の電気的相互接続であって、前記第１の複数の電気的相互接続の各々は、前記複数の円筒形ビアのうちの１つの内部に配置されている、第１の複数の電気的相互接続、及び
   前記第１の側面及び前記第２の側面の上に形成された誘電体層であって、前記誘電体層は、前記アクティブダイのそれぞれの側面の上に配置され、かつ前記第１の複数の電気的相互接続の各々と当該第１の複数の電気的相互接続の各々が中に配置される対応するビアの側壁との間に配置される、誘電体層、
   を含む、パッケージ構造。
2. 前記誘電体層と前記第１の複数の電気的相互接続の各々との間に配置された中間層を更に含む、請求項１に記載のパッケージ構造。
3. 前記中間層が、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、及び窒化コバルトのうちの少なくとも１つを含む、請求項２に記載のパッケージ構造。
4. 前記中間層が、銅、タングステン、アルミニウム、銀、及び金のうち少なくとも１つを含む、請求項２に記載のパッケージ構造。
5. 前記中間層が、モリブデンを含む第１の層と銅を含む第２の層を含む、請求項２に記載のパッケージ構造。
6. 前記基板が、結晶シリコンを含む、請求項１に記載のパッケージ構造。
7. 前記基板が、単結晶ｐ型またはｎ型シリコンを含む、請求項６に記載のパッケージ構造。
8. 前記基板が、約１１０μｍと約２００μｍの間の厚さを有する、請求項１に記載のパッケージ構造。
9. 前記誘電体層が、前記アクティブダイと前記空洞の側壁との間に約１５０μｍ未満の厚さを有する、請求項１に記載のパッケージ構造。
10. 前記誘電体層が、前記第１の複数の電気的相互接続の各々と当該第１の複数の電気的相互接続の各々が中に配置される対応するビアの側壁との間に約１５０μｍ未満の厚さを有する、請求項１に記載のパッケージ構造。
11. 前記基板の前記第１の側面及び前記第２の側面の上に形成された酸化物層を更に含む、請求項１に記載のパッケージ構造。
12. 前記酸化物層が、約３００ｎｍから約２μｍの間の厚さを有する、請求項１１に記載のパッケージ構造。
13. 前記誘電体層が、セラミック充填剤を有する積層エポキシ樹脂を含む、請求項１に記載のパッケージ構造。
14. 前記セラミック充填剤が、シリカ、窒化アルミニウム、酸化アルミニウム、炭化ケイ素、窒化ケイ素、ケイ酸ジルコニウム、ウォラストナイト、酸化ベリリウム、二酸化セリウム、窒化ホウ素、酸化カルシウム銅チタン、酸化マグネシウム、二酸化チタン、及び酸化亜鉛のうちの少なくとも１つを含む、請求項１３に記載のパッケージ構造。
15. 前記誘電体層を通して形成され、前記アクティブダイと電気的に接続する第２の複数の電気的相互接続を更に含む、請求項１に記載のパッケージ構造。
16. 前記複数の円筒形ビアの各々の間の最小ピッチが、約７０μｍから約２００μｍの間である、請求項１に記載のパッケージ構造。
17. 前記複数の円筒形ビアの各々の内部に形成され、前記ビア内の前記電気的相互接続と前記誘電体層との間に配置されたモリブデン層及び銅層を更に含む、請求項１に記載のパッケージ構造。
18. フレームであって、前記フレームが、
    半導体材料を含み、第２の側面の反対側にある第１の側面を有する、パターニングされた基板、
    前記パターニングされた基板に形成され、前記第１の側面から前記第２の側面まで延びる第１の開口部、及び
    前記パターニングされた基板に前記第１の開口部の縁部に沿って形成され、前記第１の側面から前記第２の側面まで延びる複数の第２の開口部であって、前記複数の第２の開口部の各々は、前記第１の側面に隣接する第１の横寸法と、前記第２の側面に隣接する第２の横寸法とを有し、前記複数の第２の開口部の形態は、前記第１の開口部の形態とは異なる、複数の第２の開口部、
    を含む、フレームと、
    前記第１の開口部内に配置された半導体デバイスと、
    前記複数の第２の開口部の少なくとも１つの内部に配置され、少なくとも前記第１の側面と前記第２の側面との間に延びる金属相互接続と、
    前記第１の側面及び前記第２の側面上に配置され、前記第１の開口部及び前記複数の第２の開口部の各々の内部に配置された誘電体材料であって、前記半導体デバイスの各側面上、かつ前記金属相互接続と前記複数の第２の開口部の少なくとも１つの側壁との間に配置された誘電体材料と、
    前記誘電体材料と前記複数の第２の開口部のうちの少なくとも１つの内部の前記金属相互接続との間に配置された中間層と、
    を含む、半導体デバイスパッケージ。
19. 前記誘電体材料が、エポキシ樹脂を含む、請求項１８に記載の半導体デバイスパッケージ。
20. 前記エポキシ樹脂が、セラミック充填剤粒子を含む、請求項１９に記載の半導体デバイスパッケージ。
21. 前記セラミック充填剤粒子が、シリカ、窒化アルミニウム、酸化アルミニウム、炭化ケイ素、窒化ケイ素、ケイ酸ジルコニウム、ウォラストナイト、酸化ベリリウム、二酸化セリウム、窒化ホウ素、酸化カルシウム銅チタン、酸化マグネシウム、二酸化チタン、及び酸化亜鉛のうちの少なくとも１つを含む、請求項２０に記載の半導体デバイスパッケージ。
22. 前記中間層が、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、及び窒化コバルトのうちの少なくとも１つを含む、請求項１８に記載の半導体デバイスパッケージ。
23. 前記中間層が、モリブデンを含む第１の層と銅を含む第２の層を含む、請求項１８に記載の半導体デバイスパッケージ。
24. 半導体デバイスパッケージを形成する方法であって、
    基板に形成され、当該基板を通って延びる少なくとも１つの空洞内に半導体ダイを配置することと、
    前記基板の第１の側面及び第２の側面上と前記基板に形成された少なくとも１つのビアの表面上にエポキシ樹脂材料を配置することであって、前記エポキシ樹脂材料は、前記半導体ダイの表面と前記空洞の表面の間に形成された空隙を充填し、前記エポキシ樹脂材料は、約２００ｎｍ～約８００ｎｍの間のサイズの範囲であるセラミック粒子を含み、前記第１の側面、前記第２の側面、及び前記少なくとも１つのビアの表面は、酸化物層を構成する、エポキシ樹脂材料を配置することと、
    前記少なくとも１つのビアに配置された前記エポキシ樹脂材料を通る開口部を形成することであって、前記エポキシ樹脂材料が、形成された前記開口部を画定する表面と前記少なくとも１つのビアの表面との間に配置される、前記少なくとも１つのビアに配置された前記エポキシ樹脂材料を通る開口部を形成することと、
    形成された前記開口部の表面上に導電層を堆積させること、
    を含む、方法。
25. 前記基板が、約６０μｍから約１６０μｍの間の厚さを有するシリコン含有基板である、請求項２４に記載の方法。
26. 前記少なくとも１つの空洞が、約３ｍｍから約５０ｍｍの間の横寸法を有する、請求項２４に記載の方法。
27. 前記少なくとも１つの空洞の横寸法が、前記半導体ダイの横寸法よりも約１５０μｍ未満だけ大きい、請求項２６に記載の方法。
28. 前記少なくとも１つのビアが、約５０μｍと約２００μｍの間の直径を有する、請求項２４に記載の方法。
29. 前記エポキシ樹脂材料が、約５μｍと約５０μｍの間の厚さを有する、請求項２４に記載の方法。
30. 前記セラミック粒子が、シリカ粒子を含む、請求項２４に記載の方法。
31. 形成された前記開口部に導電層を堆積させることが、
    形成された前記開口部の表面上に接着層及びシード層を堆積させることを更に含み、前記接着層及び前記シード層は前記導電層と前記エポキシ樹脂材料との間に配置される、請求項２４に記載の方法。
32. 前記接着層がモリブデンを含み、前記シード層が銅を含む、請求項３１に記載の方法。

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