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KR102566996B1 - FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지 - Google Patents

FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지 Download PDF

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KR102566996B1
KR102566996B1 KR1020160116579A KR20160116579A KR102566996B1 KR 102566996 B1 KR102566996 B1 KR 102566996B1 KR 1020160116579 A KR1020160116579 A KR 1020160116579A KR 20160116579 A KR20160116579 A KR 20160116579A KR 102566996 B1 KR102566996 B1 KR 102566996B1
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박병률
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Abstract

미세 피치를 가지며 전기적 신뢰성을 제공하는 반도체 패키지를 제공한다. 본 발명에 따른 PoP 형태의 반도체 패키지는, 서로 반대되는 제1 면 및 제2 면을 가지는 복수의 베이스층을 포함하며 복수의 베이스층을 관통하는 캐비티를 가지는 인쇄회로기판, 캐비티 내에 배치되는 제1 반도체 칩, 제1 반도체 칩의 활성면 및 인쇄회로기판의 제1 면 상에 형성되는 재배선 구조체, 재배선 구조체 상을 덮는 제1 커버층, 제1 반도체 칩의 비활성면 및 인쇄회로기판의 제2 면 상을 덮는 제2 커버층을 포함하는 하부 패키지, 및 하부 패키지의 제2 커버층 상에 배치되며 제2 반도체 칩을 포함하는 상부 패키지를 포함한다.

Description

FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지{Fan out wafer level package type semiconductor package and package on package type semiconductor package having the same}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 FOWLP(Fan Out Wafer Level Package) 형태의 반도체 패키지와 이를 가지는 PoP(Package on Package) 형태의 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자의 고집적화가 요구되고 있다. 또한 모바일용 제품들이 발전함에 따라서 소형화 및 다기능화를 함께 요구되고 있다.
이에 따라 다기능의 반도체 패키지를 제공하기 위하여 하나의 반도체 패키지 위에 다른 기능을 하는 반도체 패키지를 적층하는 PoP 형태의 반도체 패키지에 대한 연구가 진행되고 있으며, 상부 패키지가 하부 패키지보다 큰 경우에는 하부 패키지를 FOWLP 형태의 반도체 패키지로 형성하는 것이 제안되고 있다.
본 발명의 기술적 과제는, 미세 피치를 가지며, 상부 패키지와 하부 패키지 사이의 전기적 연결의 신뢰성을 제공할 수 있도록, FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지를 제공한다.
본 발명에 따른 PoP 형태의 반도체 패키지는, 서로 반대되는 제1 면 및 제2 면을 가지는 복수의 베이스층을 포함하며 상기 복수의 베이스층을 관통하는 캐비티를 가지는 인쇄회로기판, 상기 캐비티 내에 배치되는 제1 반도체 칩, 상기 제1 반도체 칩의 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 형성되는 재배선 구조체, 상기 재배선 구조체 상을 덮는 제1 커버층, 상기 제1 반도체 칩의 비활성면 및 상기 인쇄회로기판의 상기 제2 면 상을 덮는 제2 커버층을 포함하는 하부 패키지, 및 상기 하부 패키지의 상기 제2 커버층 상에 위치하며 제2 반도체 칩을 포함하는 상부 패키지를 포함하며, 상기 재배선 구조체는, 상기 제1 반도체 칩의 상기 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 배치되는 제1 서브 배선간 절연층, 상기 제1 서브 배선간 절연층을 관통하는 제1 비아층, 상기 제1 서브 배선간 절연층 상에 배치되는 제1 배선층, 상기 제1 서브 배선간 절연층 상에 배치되고 상기 제1 배선층의 적어도 일부를 덮는 적어도 하나의 제2 서브 배선간 절연층; 상기 적어도 하나의 제2 서브 배선간 절연층을 관통하는 제2 비아층, 및 상기 제2 서브 배선간 절연층 상에 배치되는 적어도 하나의 제2 배선층을 포함하고, 상기 제1 커버층, 상기 제2 커버층, 및 상기 제1 서브 배선간 절연층은 동일한 물질로 이루어진다.
본 발명에 따른 FOWLP 형태의 반도체 패키지는, 서로 반대되는 제1 면 및 제2 면을 가지는 복수의 베이스층, 상기 제1 면 및 상기 제2 면에 각각 배치되는 제1 연결 패드 및 제2 연결 패드, 상기 복수의 베이스층 각각을 관통하여 상기 제1 연결 패드와 상기 제2 연결 패드 사이를 전기적으로 연결하는 복수의 도전 비아를 포함하며, 상기 복수의 베이스층을 관통하는 캐비티를 가지는 인쇄회로기판, 상기 인쇄회로기판의 상기 캐비티의 내측면과 이격되도록 상기 캐비티 내에 배치되고, 활성면에 제1 패드가 배치되는 반도체 칩, 상기 반도체 칩의 상기 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 걸쳐서 형성되는 재배선 구조체, 상기 재배선 구조체 상을 덮는 제1 커버층, 상기 반도체 칩의 비활성면 및 상기 인쇄회로기판의 상기 제2 면 상을 덮는 제2 커버층을 포함하며, 상기 재배선 구조체는, 상기 반도체 칩의 상기 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 걸쳐서 배치되는 제1 서브 배선간 절연층, 상기 제1 서브 배선간 절연층 상에 배치되는 적어도 하나의 제2 서브 배선간 절연층, 상기 제1 서브 배선간 절연층을 관통하는 제1 비아층, 및 상기 적어도 하나의 제2 서브 배선간 절연층을 각각 관통하는 제2 비아층을 포함하고, 상기 제1 커버층, 상기 제2 커버층, 및 상기 제1 서브 배선간 절연층은 동일한 열 팽창 계수를 가지도록 동일한 물질로 이루어진다.
본 발명에 따른 반도체 패키지 및 그 제조 방법은 하부 패키지의 상측과 하측, 및/또는 내부 사이의 열 팽창 계수 불일치(CTE mismatch)를 최소화하여, 하부 패키지에 휨이 발생하는 것을 방지하여, 하부 패키지의 휨에 의하여 발생할 수 있는, 하부 패키지와 상부 패키지 사이의 전기적 연결의 신뢰성 저하를 방지할 수 있다.
또한 미세 피치를 가지도록 할 수 있고, 제조 과정에서 별도의 지지 필름을 사용하지 않으므로, 별도의 지지 필름을 사용한 후 제거하는 경우 발생할 수 있는 별도의 지지 필름의 잔여물로 인한 오염으로 인한 접촉 저항(contact resistance)의 저하를 방지할 수 있다
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 패키지가 포함하는 인쇄회로기판을 나타내는 단면도 및 평면도이다.
도 6a 내지 도 6p는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 7a 내지 도 7f는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 부분 확대도들이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다.
도 9a 내지 도 9c는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들 및 부분 확대도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 하부 패키지(100) 및 상부 패키지(200)를 포함할 수 있다. 반도체 패키지(1)는 예를 들면, 상부 패키지(200)가 하부 패키지(100) 상에 부착된 PoP(Package on Package) 형태인 반도체 패키지일 수 있다. 하부 패키지(100)는 예를 들면, FOWLP(Fan Out Wafer Level Package) 형태인 반도체 패키지일 수 있다.
하부 패키지(100)는 인쇄회로기판(300) 및 인쇄회로기판(300) 내에 매립된 제1 반도체 칩(110)을 포함할 수 있다.
제1 반도체 칩(110)을 이루는 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 칩(110)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 제1 반도체 칩(110)을 이루는 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제1 반도체 칩(110)을 이루는 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 반도체 칩(110)을 이루는 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제1 반도체 칩(110)을 이루는 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 반도체 칩(110)은 활성면(112)과 활성면(112)에 반대되는 비활성면(114)을 가질 수 있다.
제1 반도체 칩(110)은 활성면(112)에 인접하여 다양한 종류의 복수의 개별 소자 (individual devices)들이 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 칩(110)을 이루는 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 칩(110)은 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 칩(110)을 이루는 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 반도체 칩(110)은 활성면(112) 상에 배치되는 제1 패드(120)를 포함할 수 있다. 제1 패드(120)는 활성면(112) 상에 복수로 배치될 수 있다. 제1 패드(120)는 상기 개별 소자들과 전기적으로 연결될 수 있다.
일부 실시 예에서, 제1 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다. 또는 일부 실시 예에서, 제1 반도체 칩(110)은 후술할 제2 반도체 칩(210)을 제어하기 위한 컨트롤러 반도체 칩일 수 있다.
인쇄회로기판(300)은 복수의 베이스층(310)이 적층된 다층 인쇄회로기판일 수 있다. 일부 실시 예에서, 복수의 베이스층(310) 각각은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 복수의 베이스층(310) 각각은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
인쇄회로기판(300)은 제1 면(예로, 적층된 복수의 베이스층(310)의 제1 면)(312) 및 제2 면(예로, 적층된 복수의 베이스층(310)의 제2 면)(314)에 각각 배치된 제1 연결 패드(322) 및 제2 연결 패드(324)를 포함할 수 있다. 인쇄회로기판(300) 내에는 제1 연결 패드(322) 및 제2 연결 패드(324)를 연결하도록, 복수의 베이스층(310) 각각의 사이에 배치되는 내부 배선(326) 및 복수의 베이스층(310) 각각을 관통하는 복수의 도전 비아(328)가 형성될 수 있다. 즉, 제1 연결 패드(322)와 제2 연결 패드(324)는 복수의 베이스층(310) 중 서로 다른 베이스층(310) 각각을 관통하는 복수의 도전 비아(328)에 의하여 전기적으로 연결될 수 있다. 일부 실시 예에서, 인쇄회로기판(300)의 양면에는 제1 연결 패드(322) 및/또는 제2 연결 패드(324)와 도전 비아(328)를 연결하는 배선 패턴이 더 배치될 수 있다.
제1 연결 패드(322), 제2 연결 패드(324), 내부 배선(326) 및/또는 상기 배선 패턴은 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다. 도전 비아(328)는 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
인쇄회로기판(300)은 복수의 베이스층(310)을 관통하는 캐비티(350)를 가질 수 있다. 캐비티(350)는 제1 연결 패드(322), 제2 연결 패드(324), 내부 배선(326) 및 복수의 도전 비아(328)과 이격되며, 인쇄회로기판(300)의 중심부에 위치할 수 있다. 제1 반도체 칩(110)은 인쇄회로기판(300)의 캐비티(350) 내에 배치될 수 있다. 캐비티(350)의 수평 단면적은 제1 반도체 칩(110)의 수평 단면적보다 클 수 있다. 제1 반도체 칩(110)은 인쇄회로기판(300)의 캐비티(350)의 내측면과 이격되도록, 캐비티(350) 내에 배치될 수 있다. 캐비티(350)의 깊이, 즉 인쇄회로기판(300)의 복수의 베이스층(310)의 두께는 제1 반도체 칩(110)의 두께보다 같거나 클 수 있다.
제1 반도체 칩(110)의 활성면(112)과 인쇄회로기판(300)의 제1 면(312)은 동일 레벨을 가지도록 동일 평면 상에 위치할 수 있다. 제1 반도체 칩(110)의 제1 패드(120)와 인쇄회로기판(300)의 제1 연결 패드(322)는 실질적으로 동일 레벨에 위치할 수 있다.
제1 반도체 칩(110)의 활성면(112) 및 인쇄회로기판(300)의 제1 면(312) 상에는 재배선 구조체(130, 140)가 배치될 수 있다. 재배선 구조체(130, 140)는 배선간 절연층(130) 및 재배선 패턴(140)으로 이루어질 수 있다. 배선간 절연층(130)은 복수의 서브 배선간 절연층(132, 134, 136)이 적층되어 이루어질 수 있다. 재배선 패턴(140)은 복수의 서브 재배선 패턴(142, 144, 146)이 적층된 다층 구조일 수 있다. 복수의 서브 재배선 패턴(142, 144, 146)은 각각 비아층(142V, 144V, 146V) 및 배선층(142P, 144P, 146P)으로 이루어질 수 있다(도 6a 내지 도 6p 참조).
도 1에는 배선간 절연층(130) 및 재배선 패턴(140)이 각각 제1 내지 제3 서브 배선간 절연층(132, 134, 136) 및 제1 내지 제3 서브 재배선 패턴(142, 144, 146)으로 이루어진 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 배선간 절연층(130) 및 재배선 패턴(140)은 각각 2개 또는 4개 이상의 서브 배선간 절연층 및 서브 재배선 패턴으로 이루어질 수 있다. 제1 서브 배선간 절연층(132)은 인쇄회로 기판(300)의 제1 면(312) 및 제1 반도체 칩(110)의 활성면(112)과 직접 접할 수 있다.
재배선 구조체(130, 140) 상에는 제1 커버층(150)이 형성될 수 있다. 제1 커버층(150)은 재배선 패턴(140)의 일부분을 노출시킬 수 있다. 구체적으로 제1 커버층(150)은 재배선 패턴(140) 중 인쇄회로기판(300)으로부터 가장 먼 서브 재배선 패턴인 제3 서브 재배선 패턴(146)의 일부분인 제3 배선층(146p)의 부분을 노출시킬 수 있다(도 6n 참조). 제1 커버층(150)에 의하여 노출되는 제3 배선층(146p)의 부분은 반도체 패키지(1)의 외부 연결 패드라 호칭할 수 있다.
재배선 패턴(140)은 인쇄회로기판(300)의 제1 연결 패드(322) 및 제1 반도체 칩(110)의 제1 패드(120)로부터 반도체 패키지(1)의 외부 연결 패드에 해당하는 제3 배선층(146p)까지를 전기적으로 연결할 수 있다. 일부 실시 예에서, 재배선 패턴(140) 중 일부는 인쇄회로기판(300)의 제1 연결 패드(322)와 제1 반도체 칩(110)의 제1 패드(120) 사이를 전기적으로 연결할 수 있다.
제1 반도체 칩(110)의 비활성면(114) 및 인쇄회로기판(300)의 제2 면(314) 상에는 제2 커버층(160)이 형성될 수 있다. 제2 커버층(150)은 제2 연결 패드(324)의 일부분을 노출시킬 수 있다. 인쇄회로기판(300)의 캐비티(350) 중 제1 반도체 칩(110) 이외의 공간은 제2 커버층(160)에 의하여 채워질 수 있다. 즉, 인쇄회로기판(300)의 캐비티(350)의 내측면과 제1 반도체 칩(110) 사이의 이격된 공간은 제2 커버층(160)의 부분에 의하여 채워질 수 있다.
제1 커버층(150)과 제2 커버층(160)은 동일한 물질로 이루어질 수 있다. 제1 커버층(150)과 제2 커버층(160)은 예를 들면, 필러(도 7e의 150F, 도 7f의 160F)가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 일부 실시 예에서, 제1 커버층(150)과 제2 커버층(160)은 10wt% 내지 70wt%의 필러가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 상기 필러는 예를 들면, SiO2 필러일 수 있다. 일부 실시 예에서, 상기 필러는 SiO2 필러 및 유기물 쿠션 필러(organic cushion filler)로 이루어질 수 있다. 상기 필러의 평균 크기는 5㎛보다 작을 수 있다. 일부 실시 예에서, 상기 필러는 평균 크기가 약 1㎛인 SiO2 필러 및 평균 크기가 약 0.5㎛인 유기물 쿠션 필러로 이루어질 수 있다. 제1 커버층(150)과 제2 커버층(160)은 예를 들면, ABF(Ajinomoto Build-up Film)로 형성할 수 있다.
배선간 절연층(130)을 이루는 제1 내지 제3 서브 배선간 절연층(132, 134, 136) 중 적어도 하나는 나머지와 다른 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 서브 배선간 절연층(132)은 제2 서브 배선간 절연층(134) 및 제3 서브 배선간 절연층(136)과 다른 물질로 이루어질 수 있다.
제1 서브 배선간 절연층(132)은 예를 들면, 필러(도 7a 및 도 7b의 132F)가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 일부 실시 예에서, 제1 서브 배선간 절연층(132)은 제1 커버층(150) 및 제2 커버층(160)과 동일한 물질로 이루어질 수 있다. 제1 서브 배선간 절연층(132)은 예를 들면, ABF로 형성할 수 있다.
제2 서브 배선간 절연층(134) 및 제3 서브 배선간 절연층(136)은 예를 들면, 필러를 포함하지 않는 수지로 이루어질 수 있다. 제2 서브 배선간 절연층(134) 및 제3 서브 배선간 절연층(136)은 예를 들면, PID(Photo Imageable dielectric)로 형성할 수 있다. 일부 실시 예에서 제2 서브 배선간 절연층(134) 및 제3 서브 배선간 절연층(136)은 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다. 제2 서브 배선간 절연층(134) 및 제3 서브 배선간 절연층(136)은 코팅 후 경화(cure)하여 형성할 수 있다.
제1 서브 재배선 패턴(142), 제2 서브 재배선 패턴(144), 및 제3 서브 재배선 패턴(146)은 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다. 제1 서브 재배선 패턴(142), 제2 서브 재배선 패턴(144), 및 제3 서브 재배선 패턴(146) 각각을 이루는 제1 비아층(142V)과 제1 배선층(142P), 제2 비아층(144V)과 제2 배선층(144P), 및 제3 비아층(146V)과 제3 배선층(146P)은 각각 일체로 형성될 수 있다.(도 6a 내지 도 7f 참조)
제1 비아층(142V)의 수직 프로파일(verfical profile)은 제2 비아층(144V) 및 제3 비아층(146V) 각각의 수직 프로파일과 다를 수 있다. 예를 들면, 제1 비아층(142V)의 측벽 경사도는 제2 비아층(144V) 및 제3 비아층(146V) 각각의 측벽 경사도보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 비아층(142V)은 레벨에 따른 수평 단면적이 실질적으로 일정할 수 있고, 제2 비아층(144V) 및 제3 비아층(146V) 각각은 수평 단면적이 제2 배선층(144P) 및 제3 배선층(146P)으로부터 멀어질수록 감소하는 테이퍼한 형상(tapered)을 가질 수 있다. 일부 실시 예에서, 제1 비아층(142V)은 제2 비아층(144V) 및 제3 비아층(146V)보다 좋은 수직 프로파일을 가질 수 있다. 이에 대해서는 도 7a 내지 도 7f를 통하여 자세히 설명하도록 한다.
인쇄회로기판(300)의 제2 연결 패드(324) 상에는 패키지 연결 단자(260)가 부착될 수 있다. 패키지 연결 단자(260)는 예를 들면, 솔더볼 또는 범프일 수 있다. 패키지 연결 단자(260)는 하부 패키지(100)와 상부 패키지(200) 사이를 전기적으로 연결할 수 있다.
상부 패키지(200)는 패키지 연결 단자(260)에 의해, 하부 패키지(100) 상에 부착될 수 있다. 상부 패키지(200)는 제2 반도체 칩(210)을 포함할 수 있다. 제2 반도체 칩(210)은 복수의 제2 패드(220)를 포함할 수 있다.
제2 반도체 칩(210)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 제2 반도체 칩(210)은 하나의 반도체 칩일 수 있으나, 이에 한정되지 않는다. 예를 들면, 제2 반도체 칩(210)은 복수의 메모리 반도체 칩의 스택(Stack : All memory chips in the memory system taken together in one assembly, JEDEC Standard Definition)일 수 있다. 즉, 제2 반도체 칩(210)은 복수의 슬라이스(Slice : One memory chip in the stack of memory chips, JEDEC Standard Definition)로 이루어질 수 있다. 일부 실시 예에서, 상부 패키지(200)는 제2 반도체 칩(210)을 제어하기 위한 컨트롤러 반도체 칩을 더 포함할 수 있다.
상부 패키지(200)는 복수의 제2 패드(220)를 노출시키며, 제2 반도체 칩(210)의 적어도 일부를 감싸는 몰딩층(250)을 포함할 수 있다. 몰딩층(250)은 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다. 패키지 연결 단자(260)는 제2 연결 패드(324)와 제2 패드(220) 사이를 전기적으로 연결할 수 있다. 따라서 반도체 패키지(1)는 FOWLP 형태인 반도체 패키지인 하부 패키지(100) 상에 패키지 연결 단자(260)를 통하여 전기적으로 연결되는 상부 패키지(200)가 부착된 PoP 형태인 반도체 패키지일 수 있다. 상부 패키지(200)는 제2 반도체 칩(210)의 활성면(도 1의 제2 반도체 칩(210)의 하면(212))이 하부 패키지(100)를 향하도록, 하부 패키지(100) 상에 부착될 수 있다. 몰딩층(250)은 제2 반도체 칩(210)의 비활성면(도 1의 제2 반도체 칩(210)의 상면(214))을 덮는 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 몰딩층(250)은 제2 반도체 칩(210)의 활성면(212) 중 제2 패드(220)를 제외한 부분 및 제2 반도체 칩(210)의 측면을 덮고, 제2 반도체 칩(210)의 비활성면(214)을 노출시키는 노출 몰드(exposed mold)로 형성될 수 있다.
제3 서브 재배선 패턴(146)(예로, 도 6o의 제3 배선층(146p)) 상에는 외부 연결 단자(600)가 부착될 수 있다. 외부 연결 단자(600)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(600)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
본 발명의 반도체 패키지(1)는 인쇄회로기판(300)의 제1 면(312) 및 제2 면(314)에 형성되는 제1 커버층(150)과 제2 커버층(160)이 동일 물질로 이루어지므로, 동일한 열 팽창 계수(CTE, Coefficient of Thermal Expansion)를 가질 수 있다. 따라서 하부 패키지(100)의 상측와 하측 사이의 열 팽창 계수 불일치(CTE mismatch)를 최소화할 수 있다. 또한 하부 패키지(100)의 내부에 제1 커버층(150)과 제2 커버층(160)과 동일 물질로 이루어지며, 동일한 열 팽창 계수를 가지는 제1 서브 배선간 절연층(132)이 배치되므로, 하부 패키지(100)의 상측 및 하측과 내부 사이의 열 팽창 계수 불일치 또한 최소화할 수 있다. 따라서 하부 패키지(100)에 휨이 발생하는 것을 방지할 수 있으며, 하부 패키지(100)의 휨에 의하여 발생할 수 있는, 하부 패키지(100)와 상부 패키지(200) 사이의 전기적 연결의 신뢰성 저하를 방지할 수 있다.
또한 인쇄회로기판(300)의 제1 연결 패드(322)와 제2 연결 패드(324)를 복수의 도전 비아(328) 및 내부 배선들(326)을 통하여 전기적으로 연결하고, 제1 연결 패드(322) 및 제1 패드(120)상에 형성되는 제1 비아층(142V)의 수직 프로파일이 향상되므로, FOWLP 형태인 반도체 패키지인 하부 패키지(100)가 미세 피치(fine pitch)를 가지도록 할 수 있다. 따라서 반도체 패키지(1)의 신뢰성 향상 및 소형화를 이룰 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 2에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 2를 참조하면, 반도체 패키지(2)는 하부 패키지(100a) 및 상부 패키지(200)를 포함할 수 있다. 반도체 패키지(2)는 예를 들면, 상부 패키지(200)가 하부 패키지(100a) 상에 부착된 PoP 형태인 반도체 패키지일 수 있다. 하부 패키지(100a)는 예를 들면, FOWLP 형태인 반도체 패키지일 수 있다.
하부 패키지(100a)는 캐비티(350)를 가지는 인쇄회로기판(300) 및 인쇄회로기판(300)의 캐비티(350) 내에 배치되는 제1 반도체 칩(110)을 포함할 수 있다. 캐비티(350)의 깊이, 즉 인쇄회로기판(300)의 복수의 베이스층(310)의 두께는 제1 반도체 칩(110)의 두께보다 클 수 있다.
제1 반도체 칩(110)의 비활성면(114)과 제2 커버층(160) 사이에는 다이 접착층(180)이 배치될 수 있다. 다이 접착층(180)은 제1 반도체 칩(110)과 제2 커버층(160) 사이의 접착력을 향상시킬 수 있다. 다이 접착층(180)은 비-스테이지(B-stage) 상태를 가지는 다이 접착 필름(Die Attach Film)이 경화되어 형성될 수 있다. 다이 접착층(180)은 바인드 성분 및 경화 성분을 포함할 수 있다. 상기 바인드 성분은 예를 들면, 에폭시 수지로 이루어지거나, 에폭시 수지와 아크릴계 고분자 수지가 혼합되어 이루어질 수 있다. 상기 경화 성분은 예를 들면, 에폭시 수지, 페놀계 경화수지 또는 페녹시 수지로 이루어질 수 있다. 일부 실시 예에서, 다이 접착층(180)의 수평 면적은 제1 반도체 칩(110)의 수평 단면적과 동일하거나 유사한 값을 가질 수 있다.
제1 커버층(150)은 외부 연결 단자(600)에 의하여, 제1 서브 배선간 절연층(132)은 재배선 패턴(140)에 의하여 하부층과의 접착력이 상대적으로 높을 수 있다. 반면에 제2 커버층(150)은 패키지 연결 단자(260)가 부착되는 부분보다 나머지 부분, 즉 제1 반도체 칩(110)이 부착되는 부분의 접착력이 상대적으로 낮을 수 있다. 따라서 다이 접착층(180)은 제2 커버층(150) 중 상대적으로 접착력이 낮은 부분에서 제1 반도체 칩(110)과의 접착력을 향상시킬 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 3에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 반도체 패키지(3)는 하부 패키지(100b) 및 상부 패키지(200)를 포함할 수 있다. 반도체 패키지(3)는 예를 들면, 상부 패키지(200)가 하부 패키지(100b) 상에 부착된 PoP 형태인 반도체 패키지일 수 있다. 하부 패키지(100b)는 예를 들면, FOWLP 형태인 반도체 패키지일 수 있다.
제1 반도체 칩(110)의 활성면(112) 및 인쇄회로기판(300)의 제1 면(312) 상에는 재배선 구조체(130a, 140a)가 배치될 수 있다. 재배선 구조체(130a, 140)는 배선간 절연층(130a) 및 재배선 패턴(140a)으로 이루어질 수 있다. 배선간 절연층(130a)은 복수의 서브 배선간 절연층(132, 134a, 136a)이 적층되어 이루어질 수 있다. 재배선 패턴(140a)은 복수의 서브 재배선 패턴(142, 144a, 146a)이 다층 구조를 이룰 수 있다. 도 3에는 배선간 절연층(130a) 및 재배선 패턴(140a)이 각각 제1 내지 제3 서브 배선간 절연층(132, 134a, 136a) 및 제1 내지 제3 서브 재배선 패턴(142, 144a, 146a)으로 이루어진 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 배선간 절연층(130a) 및 재배선 패턴(140a)은 각각 2개 또는 4개 이상의 서브 배선간 절연층 및 서브 재배선 패턴으로 이루어질 수 있다.
제2 서브 배선간 절연층(134a) 및 제3 서브 배선간 절연층(136a)은 제1 서브 배선간 절연층(132)과 동일한 물질로 이루어질 수 있다. 제1 서브 배선간 절연층(132)을 이루는 물질에 대해서는 도 1에서 자세히 설명하였으며, 제2 서브 배선간 절연층(134a) 및 제3 서브 배선간 절연층(136a)도 제1 서브 배선간 절연층(132)과 동일한 물질로 이루어질 수 있는 바, 제2 서브 배선간 절연층(134a) 및 제3 서브 배선간 절연층(136a)을 이루는 물질에 대한 자세한 설명은 생략하도록 한다. 제1 내지 제3 서브 배선간 절연층(132, 134a, 136a)은 제1 커버층(150) 및 제2 커버층(160)과 동일한 물질로 이루어질 수 있다. 제1 내지 제3 서브 배선간 절연층(132, 134a, 136a)은 예를 들면, ABF로 형성할 수 있다.
제1 내지 제3 서브 재배선 패턴(142, 144a, 146a)은 각각 제1 내지 제3 비아층(142V, 144aV, 146aV) 및 제1 내지 제3 배선층(142P, 144aP, 146aP)으로 이루어질 수 있다(도 9a 내지 도 9c 참조). 제1 서브 재배선 패턴(142), 제2 서브 재배선 패턴(144a), 및 제3 서브 재배선 패턴(146a) 각각을 이루는 제1 비아층(142V)과 제1 배선층(142P), 제2 비아층(144aV)과 제2 배선층(144aP), 및 제3 비아층(146aV)과 제3 배선층(146aP)은 각각 일체로 형성될 수 있다.
제1 비아층(142V)의 수직 프로파일, 제2 비아층(144aV)의 수직 프로파일, 및 제3 비아층(146aV)의 수직 프로파일은 서로 동일하거나 유사할 수 있다. 예를 들면, 제1 비아층(142V)의 측벽 경사도는 제2 비아층(144aV) 및 제3 비아층(146aV 각각의 측벽 경사도와 동일하거나 유사한 값을 가질 수 있다. 일부 실시 예에서, 제1 비아층(142V), 제2 비아층(144aV), 및 제3 비아층(146aV)은 레벨에 따른 수평 단면적이 실질적으로 일정할 수 있다. 일부 실시 예에서, 제1 비아층(142V), 제2 비아층(144aV), 및 제3 비아층(146aV)은 80° 내지 90°의 측벽 경사도를 가질 수 있다. 이에 대해서는 도 9a 내지 도 9c를 통하여 자세히 설명하도록 한다.
본 발명의 반도체 패키지(3)는 인쇄회로기판(300)의 제1 면(312) 및 제2 면(314)에 형성되는 배선간 절연층(130)과 제1 커버층(150), 및 제2 커버층(160)이 동일 물질로 이루어지므로, 동일한 열 팽창 계수를 가질 수 있다. 따라서 하부 패키지(100b)의 상측와 하측 사이의 열 팽창 계수 불일치를 최소화할 수 있다. 따라서 하부 패키지(100b)에 휨이 발생하는 것을 방지할 수 있으며, 하부 패키지(100b)의 휨에 의하여 발생할 수 있는, 하부 패키지(100b)와 상부 패키지(200) 사이의 전기적 연결의 신뢰성 저하를 방지할 수 있다. 제1 내지 제3 비아층(142V, 144aV, 146aV)의 수직 프로파일이 향상되므로, FOWLP 형태인 반도체 패키지인 하부 패키지(100b)가 미세 피치를 가지도록 할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 4에 대한 설명 중 도 1 내지 도 3에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 4를 참조하면, 반도체 패키지(4)는 하부 패키지(100c) 및 상부 패키지(200)를 포함할 수 있다. 반도체 패키지(4)는 예를 들면, 상부 패키지(200)가 하부 패키지(100c) 상에 부착된 PoP 형태인 반도체 패키지일 수 있다. 하부 패키지(100c)는 예를 들면, FOWLP 형태인 반도체 패키지일 수 있다.
제1 반도체 칩(110)의 비활성면(114)과 제2 커버층(160) 사이에는 다이 접착층(180)이 배치될 수 있다. 즉, 반도체 패키지(4)의 하부 패키지(100c)는 도 3에 보인 반도체 패키지(3)의 하부 패키지(100b)와 달리, 제1 반도체 칩(110)의 비활성면(114)과 제2 커버층(160) 사이에 배치되는 다이 접착층(180)을 더 포함한다. 다이 접착층(180)에 대해서는 도 2에서 설명한 바, 자세한 설명은 생략하도록 한다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 반도체 패키지가 포함하는 인쇄회로기판을 나타내는 단면도 및 평면도이다.
도 5a 및 도 5b를 함께 참조하면, 인쇄회로기판(300)은 복수의 베이스층(310)이 적층된 다층 인쇄회로기판일 수 있다. 인쇄회로기판(300)은 적층된 복수의 베이스층(310)의 제1 면(312) 및 제2 면(314)에 각각 제1 연결 패드(322) 및 제2 연결 패드(324)를 포함할 수 있다. 인쇄회로기판(300) 내에는 제1 연결 패드(322) 및 제2 연결 패드(324)를 연결하도록, 복수의 베이스층(310) 각각의 사이에 배치되는 내부 배선(326) 및 복수의 베이스층(310) 각각을 관통하여, 제1 연결 패드(322), 제2 연결 패드(324) 및 내부 배선(326) 중 적어도 2개 사이를 연결하는 복수의 도전 비아(328)가 형성될 수 있다. 제1 연결 패드(322)와 제2 연결 패드(324)는 다른 레벨을 가지는 복수의 도전 비아(328)에 의하여 전기적으로 연결될 수 있다.
인쇄회로기판(300)은 복수의 베이스층(310)의 중심부를 관통하도록 제1 면(312)으로부터 제2 면(314)까지 연장되는 캐비티(350)를 가질 수 있다. 일부 실시 예에서, 캐비티(350)는 평면도 상에서 사각형의 형상을 가질 수 있다. 캐비티(350)는 제1 연결 패드(322), 제2 연결 패드(324), 내부 배선(326) 및 복수의 도전 비아(328)과 이격될 수 있다. 일부 실시 예에서, 캐비티(350)의 수직 및/또는 수평 단면적은 도 1 내지 도 4에서 보인 제1 반도체 칩(110)의 수직 및/또는 수평 단면적보다 클 수 있다. 일부 실시 예에서, 캐비티(350)의 공간 부피는 도 1 내지 도 4에서 보인 제1 반도체 칩(110)의 부피보다 클 수 있다.
도 6a 내지 도 6p는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다. 구체적으로 도 6a 내지 도 6p는 도 1에 보인 본 발명의 일 실시 예에 따른 반도체 패키지(1)의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 6a를 참조하면, 제1 서브 배선간 절연층(132) 상에 도 5a 및 도 5b에서 설명된 인쇄회로기판(300)을 부착한다. 인쇄회로기판(300)은 제1 면(312)이 제1 서브 배선간 절연층(132)을 향하도록 제1 서브 배선간 절연층(132) 상에 부착될 수 있다. 제1 서브 배선간 절연층(132)은 인쇄회로기판(300)의 제1 면(312)을 완전히 덮을 수 있다. 제1 연결 패드(322)는 제1 서브 배선간 절연층(132)에 의하여 완전히 덮일 수 있다. 예를 들면, 인쇄회로기판(300)에서 제1 연결 패드(322)의 상면 및 측면이 노출된 상태인 경우, 제1 서브 배선간 절연층(132)은 제1 연결 패드(322)의 상면 및 측면을 모두 덮을 수 있다. 일부 실시 예에서, ETS(Embedded Trace Structure)와 같이 인쇄회로기판(300)에서 제1 연결 패드(322)의 상면만이 노출된 상태인 경우, 제1 서브 배선간 절연층(132)은 제1 연결 패드(322)의 상면을 덮을 수 있다.
제1 서브 배선간 절연층(132)은 예를 들면, 필러(도 7a 및 도 7b의 132F)가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 일부 실시 예에서, 제1 서브 배선간 절연층(132)은 10wt% 내지 70wt%의 필러가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 상기 필러는 예를 들면, SiO2 필러일 수 있다. 일부 실시 예에서, 상기 필러는 SiO2 필러 및 유기물 쿠션 필러로 이루어질 수 있다. 상기 필러의 평균 크기는 5㎛보다 작을 수 있다. 일부 실시 예에서, 상기 필러는 평균 크기가 약 1㎛인 SiO2 필러 및 평균 크기가 약 0.5㎛인 유기물 쿠션 필러로 이루어질 수 있다.
제1 서브 배선간 절연층(132)은 예를 들면, ABF일 수 있으며, 인쇄회로기판(300) 및 도 6b에서 보이는 제1 반도체 칩(110)을 지지하는 지지 필름의 기능을 수행할 수 있다.
도 6b를 참조하면, 인쇄회로기판(300)의 캐비티(350) 내에 제1 반도체 칩(110)이 위치하도록, 캐비티(350)에 의하여 노출되는 제1 서브 배선간 절연층(132) 상에 제1 반도체 칩(110)을 부착한다. 인쇄회로기판(300)의 캐비티(350)를 통하여, 제1 반도체 칩(110)은 활성면(112)이 제1 서브 배선간 절연층(132)을 향하도록 하여, 제1 서브 배선간 절연층(132) 상에 부착될 수 있다.
제1 서브 배선간 절연층(132)은 인쇄회로기판(300)을 관통하는 캐비티(350) 내에 제1 반도체 칩(110)이 배치될 수 있도록 지지하는 지지 필름되도록 하는 지지 필름의 기능을 수행할 수 있다.
제1 반도체 칩(110)의 인쇄회로기판(300)의 캐비티(350)의 내측면과 이격되도록, 캐비티(350) 내에 배치될 수 있다. 즉, 제1 반도체 칩(110)의 측면과 인쇄회로기판(300)의 캐비티(350)의 내측면은 서로 이격되어, 제1 반도체 칩(110)의 측면과 인쇄회로기판(300)의 캐비티(350)의 내측면 사이에는 이격된 공간이 배치될 수 있다.
제1 서브 배선간 절연층(132)은 제1 반도체 칩(110)의 활성면(112)을 완전히 덮을 수 있다. 제1 패드(120)는 제1 서브 배선간 절연층(132)에 의하여 완전히 덮일 수 있다. 예를 들면, 제1 반도체 칩(110)에서 제1 패드(120)의 상면 및 측면이 노출된 상태인 경우, 제1 서브 배선간 절연층(132)은 제1 패드(120)의 상면 및 측면을 모두 덮을 수 있다. 일부 실시 예에서, 제1 패드(120)가 보호층 등에 의하여 측면이 감싸져서, 제1 반도체 칩(110)에서 제1 패드(120)의 상면만이 노출된 상태인 경우, 제1 서브 배선간 절연층(132)은 제1 패드(120)의 상면을 덮을 수 있다.
제1 서브 배선간 절연층(132)에 의하여 제1 반도체 칩(110)의 활성면(112)과 인쇄회로기판(300)의 제1 면(312)은 동일 레벨을 가지도록 동일 평면 상에 위치할 수 있다. 즉, 제1 서브 배선간 절연층(132)은 제1 반도체 칩(110) 및 인쇄회로기판(300)을 지지하는 지지 필름의 기능을 수행하므로, 제1 반도체 칩(110)의 활성면(112)과 인쇄회로기판(300)의 제1 면(312)은 제1 서브 배선간 절연층(132)의 상면과 접하여, 제1 서브 배선간 절연층(132)의 상면과 동일 레벨을 가질 수 있다.
제1 반도체 칩(110)의 비활성면(114)은 인쇄회로기판(300)의 제2 면(314)과 동일 레벨을 가지도록 동일 평면 상에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다, 일부 실시 예에서, 제1 반도체 칩(110)의 비활성면(114)은 인쇄회로기판(300)의 캐비티(350) 내부의 레벨을 가지도록 인쇄회로기판(300)의 제2 면(314)보다 낮은 곳에 위치할 수 있다.
도 6c를 참조하면, 제1 서브 배선간 절연층(132) 상에 부착된 인쇄회로기판(300)의 제2 면(314) 및 제1 반도체 칩(110)의 비활성면(114) 상에 제2 커버층(160)이 부착될 수 있다. 제2 커버층(160)은 예를 들면, 필러(도 7f의 160F)가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 제2 커버층(160)은 제1 서브 배선간 절연층(132)과 동일한 물질로 이루어질 수 있다. 제2 커버층(160)은 예를 들면, ABF일 수 있으며, 후속 공정에서 인쇄회로기판(300) 및 제1 반도체 칩(110)을 지지하는 지지 필름의 기능을 수행할 수 있다.
제2 커버층(160)은 인쇄회로기판(300)의 캐비티(350) 중 제1 반도체 칩(110)이 차지하는 공간을 제외한 부분을 모두 채울 수 있다. 제2 커버층(160)은 인쇄회로기판(300)의 캐비티(350)의 내측면과 제1 반도체 칩(110) 사이의 이격된 공간을 모두 채우도록, 상기 이격된 공간을 따라서 연장되어 제1 서브 배선간 절연층(132)과 접촉할 수 있다.
제2 커버층(160)은 인쇄회로기판(300)의 제2 면(314) 및 제1 반도체 칩(110)의 비활성면(114)을 완전히 덮을 수 있다. 제2 연결 패드(324)는 제2 커버층(160)에 의하여 완전히 덮일 수 있다. 예를 들면, 인쇄회로기판(300)에서 제2 연결 패드(324)의 상면 및 측면이 노출된 상태인 경우, 제2 커버층(160)은 제2 연결 패드(324)의 상면 및 측면을 모두 덮을 수 있다. 일부 실시 예에서, ETS와 같이 인쇄회로기판(300)에서 제2 연결 패드(324)의 상면만이 노출된 상태인 경우, 제2 커버층(160)은 제2 연결 패드(324)의 상면을 덮을 수 있다.
도 6d를 참조하면, 제1 서브 배선간 절연층(132) 상에 부착된 인쇄회로기판(300) 및 제1 반도체 칩(110) 상에, 제2 커버층(160)을 부착한 결과물을 뒤집어서, 제2 커버층(160)이 하측을 향하고, 제1 서브 배선간 절연층(132)이 상측을 향하도록 한다.
이후, 인쇄회로기판(300)의 제1 연결 패드(322) 및 제1 반도체 칩(110)의 제1 패드(120)가 노출되도록, 제1 서브 배선간 절연층(132)의 일부분을 제거하여, 제1 서브 배선간 절연층(132)을 관통하는 제1 개구부(132H)를 형성한다.
제1 개구부(132H)는 예를 들면, 레이저 드릴링 방법으로 형성할 수 있다. 일부 실시 예에서, 제1 개구부(132H)는 UV 레이저 또는 Excimer 레이저를 사용하는 레이저 드릴링 방법으로 형성할 수 있다. 일부 실시 예에서, 제1 개구부(132H)는 레벨에 따른 수평 단면적이 실질적으로 일정할 수 있다. 일부 실시 예에서, 제1 개구부(132H)는 80° 내지 90°의 측벽 경사도를 가질 수 있다. 제1 개구부(132H)의 형상에 대해서는 도 7a를 통하여 자세히 설명하도록 한다.
제1 서브 배선간 절연층(132)은 인쇄회로기판(300)을 관통하는 캐비티(350) 내에 제1 반도체 칩(110)이 배치될 수 있도록 지지하는 지지 필름의 기능을 수행하나, 이후 단계에서 제거되지 않고 배선간 절연층(도 1의 130)의 일부분으로 사용될 수 있다. 따라서 별도의 지지 필름을 사용한 후 제거하는 경우 발생할 수 있는 상기 지지 필름의 잔여물(residue)로 인한 제1 패드(120) 및 제1 연결 패드(322)의 오염 및 이에 따른 제1 패드(120) 및 제1 연결 패드(322)와 제1 서브 재배선 패턴(도 6g의 142) 사이의 접촉 저항(contact resistance)의 증가를 방지할 수 있다.
도 6e를 참조하면, 제1 서브 배선간 절연층(132) 상에 제1 마스크 개구부(510H)를 가지는 제1 마스크 패턴(510)을 형성한다. 제1 마스크 패턴(510)을 예를 들면, 포토 레지스트로 이루어질 수 있다. 제1 마스크 개구부(510H)의 수평 면적은 제1 개구부(132H)의 수평 면적보다 클 수 있다. 제1 마스크 개구부(510H)는, 제1 개구부(132H), 및 제1 개구부(132H) 주변의 제1 서브 배선간 절연층(132)의 부분을 노출시킬 수 있다.
일부 실시 예에서, 제1 마스크 패턴(510)을 형성하기 전에, 제1 서브 배선간 절연층(132)의 표면 및 제1 개구부(132H)에 의하여 노출되는 인쇄회로기판(300)의 제1 연결 패드(322) 및 제1 반도체 칩(110)의 제1 패드(120)의 표면을 덮는 시드층이 형성될 수 있다.
도 6f를 참조하면, 제1 마스크 개구부(510H)의 적어도 일부분, 및 제1 개구부(132H)를 채우는 제1 서브 재배선 패턴(142)을 형성한다. 제1 서브 재배선 패턴(142)은 제1 개구부(132H)를 채워서 인쇄회로기판(300)의 제1 연결 패드(322) 및 제1 반도체 칩(110)의 제1 패드(120)와 연결되는 제1 비아층(142V) 및 제1 마스크 개구부(510)의 하측으로부터 적어도 일부분을 채워서 제1 비아층(142V)과 연결되는 제1 배선층(142P)으로 이루어질 수 있다.
제1 서브 재배선 패턴(142)은 예를 들면, 도금 방법을 통하여 형성할 수 있다. 예를 들면, 제1 서브 재배선 패턴(142)은 구리로 이루어질 수 있다. 일부 실시 예에서, 제1 서브 재배선 패턴(142)은 도 6e에서 설명한 상기 시드층을 시드(seed)로 하여 도금 방법으로 형성할 수 있다. 예를 들면, 제1 서브 재배선 패턴(142)은 이머젼 도금(immersion plating), 무전해 도금(electroless plating), 전기도금(electroplating) 또는 이들의 조합에 의하여 형성될 수 있다.
도 6g를 참조하면, 제1 서브 재배선 패턴(142)을 형성한 후, 도 6f에 보인 제1 마스크 패턴(510)을 제거한다. 제1 마스크 패턴(510)을 제거하기 위하여 애싱(ashing) 또는 스트립(strip) 공정을 이용할 수 있다. 일부 실시 예에서, 제1 마스크 패턴(510)을 제거한 후, 노출되는 도 6e 및 도 6f에서 설명한 상기 시드층의 부분을 제거할 수 있다. 상기 시드층을 제거하기 위하여 화학적 식각 방법이 이용될 수 있다.
제1 서브 재배선 패턴(142) 중 제1 개구부(132H) 내를 채우는 부분은 제1 비아층(142V)이고, 제1 서브 배선간 절연층(132) 상에 형성되는 부분은 제1 배선층(142P)일 수 있다. 제1 서브 재배선 패턴(142)을 이루는 제1 비아층(142V)과 제1 배선층(142P)은 도금 방법을 수행하여 함께 형성하므로, 제1 비아층(142V)과 제1 배선층(142P)은 일체로 이룰 수 있다.
제1 서브 재배선 패턴(142)의 제1 비아층(142V)은 제1 개구부(132H) 내에 형성되므로, 제1 비아층(142V)의 형상은 제1 개구부(132H)의 형상과 유사할 수 있다. 일부 실시 예에서, 제1 비아층(142V)은 레벨에 따른 수평 단면적이 실질적으로 일정할 수 있다. 일부 실시 예에서, 제1 비아층(142V)은 80° 내지 90°의 측벽 경사도를 가질 수 있다. 제1 비아층(142V)의 형상에 대해서는 도 7b를 통하여 자세히 설명하도록 한다.
도 6h를 참조하면, 제1 서브 재배선 패턴(142)이 형성된 제1 서브 배선간 절연층(132) 상에 제2 서브 배선간 절연층(134)을 형성한다. 제2 서브 배선간 절연층(134)은 예를 들면, 필러를 포함하지 않는 수지를 코팅 후 경화하여 형성할 수 있다.
제2 서브 배선간 절연층(134)은 예를 들면, PID(Photo Imageable dielectric)로 형성할 수 있다. 일부 실시 예에서 제2 서브 배선간 절연층(134)은 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다.
제2 서브 배선간 절연층(134)은 제1 서브 배선간 절연층(132) 상을 완전히 덮을 수 있다. 제1 서브 재배선 패턴(142)은 제2 서브 배선간 절연층(132)에 의하여 완전히 덮일 수 있다. 예를 들면, 제2 서브 배선간 절연층(132)은 제1 서브 재배선 패턴(142)의 제1 배선층(142P)의 상면 및 측면을 모두 덮을 수 있다.
도 6i를 참조하면, 제2 서브 배선간 절연층(134) 상에 제2 마스크 개구부(520H)를 가지는 제2 마스크 패턴(520)을 형성한다. 제2 마스크 패턴(520)은 예를 들면, 포토 레지스트로 이루어질 수 있다. 제2 마스크 개구부(520H)는 수직 방향으로 제1 배선층(142P)의 일부분과 오버랩되도록 형성될 수 있다.
도 6j를 참조하면, 제2 마스크 패턴(520)의 제2 마스크 개구부(520H)에 의하여 노출되는 제2 서브 배선간 절연층(134)의 부분을 노광(expose)한 후, 노광된 제2 서브 배선간 절연층(134)의 부분을 제거하여 제1 배선층(142P)의 일부분을 노출시키는 제2 개구부(134H)를 형성한다.
일부 실시 예에서, 제2 마스크 개구부(520H)에 의하여 노출되는 제2 서브 배선간 절연층(134)에는 UV로 노광할 수 있다. 일부 실시 예에서, 노광된 제2 서브 배선간 절연층(134)의 부분은 용매(solvent)를 이용하여 제거할 수 있다.
도 6k를 참조하면, 제2 개구부(134H)를 형성한 후, 도 6j에 보인 제2 마스크 패턴(520)을 제거한다. 제2 마스크 패턴(520)을 제거하기 위하여 애싱 또는 스트립 공정을 이용할 수 있다.
일부 실시 예에서, 제2 개구부(134H)는 상측에서 하측으로 갈수록 수평 단면적이 감소하는 테이퍼한 형상을 가질 수 있다. 일부 실시 예에서, 제2 개구부(134H)는 70°보다 작은 값의 측벽 경사도를 가질 수 있다. 제2 개구부(134H)의 형상에 대해서는 도 7d를 통하여 자세히 설명하도록 한다.
도 6l을 참조하면, 도 6e 내지 도 6g에서 설명한 것과 유사한 방법으로, 제2 서브 재배선 패턴(144)을 형성한다.
제2 서브 재배선 패턴(144) 중 제2 개구부(134H) 내를 채워서 제1 배선층(도 6k의 142p)와 연결되는 부분은 제2 비아층(144V)이고, 제2 서브 배선간 절연층(134) 상에 형성되어 제2 비아층(144V)과 연결되는 부분은 제2 배선층(144P)일 수 있다. 제2 서브 재배선 패턴(144)을 이루는 제2 비아층(144V)과 제2 배선층(144P)은 도금 방법을 수행하여 함께 형성하므로, 제2 비아층(144V)과 제2 배선층(142P)은 일체로 이룰 수 있다.
제2 서브 재배선 패턴(144)의 제2 비아층(144V)은 제2 개구부(134H) 내에 형성되므로, 제2 비아층(144V)의 형상은 제2 개구부(134H)의 형상과 유사할 수 있다. 일부 실시 예에서, 제2 비아층(144V)은 상측에서 하측으로 갈수록 수평 단면적이 감소하는 테이퍼한 형상을 가질 수 있다. 일부 실시 예에서, 제2 비아층(144V)은 70°보다 작은 값의 측벽 경사도를 가질 수 있다. 제2 비아층(144V)의 형상에 대해서는 도 7c를 통하여 자세히 설명하도록 한다.
도 6m을 참조하면, 도 6h 내지 도 6k에서 설명한 것과 유사한 방법으로 제3 서브 배선간 절연층(136)을 형성하고, 도 6e 내지 도 6g에서 설명한 것과 유사한 방법으로, 제3 서브 재배선 패턴(146)을 형성한다. 결과적으로, 제1 내지 제3 서브 배선간 절연층들(132, 134, 136)을 포함하는 배선간 절연층(130) 및 제1 내지 제3 서브 재배선 패턴들(142, 144, 146)을 포함하는 재배선 패턴(140)을 포함하는 재배선 구조체(130, 140)가 형성된다. 제3 서브 재배선 패턴(146)은 제2 서브 재배선 패턴(144)와 연결되고 제3 서브 배선간 절연층(136) 내에 배치되는 제3 비아층(146V)과 제3 서브 배선간 절연층(136) 상에 배치되고 제3 비아층과 연결되는 제3 배선층(146P)으로 이루어질 수 있다. 제3 서브 재배선 패턴(146)을 이루는 제3 비아층(146V)과 제3 배선층(146P)은 도금 방법을 수행하여 함께 형성하므로, 제3 비아층(146V)과 제3 배선층(146P)은 일체로 이룰 수 있다. 제3 바이층(146V)의 형상은 제2 비아층(144V)의 형상과 유사한 바, 자세한 설명은 생략하도록 한다.
이후, 재배선 구조체(130, 140) 상에 제1 커버층(150)을 부착한다. 제1 커버층(150)은 예를 들면, 필러(도 7e의 150F)가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 제1 커버층(150)은 제2 커버층(160)과 동일한 물질로 이루어질 수 있다. 또한 제1 커버층(150)은 제1 서브 배선간 절연층(132)과 동일한 물질로 이루어질 수 있다. 제1 커버층(150)은 예를 들면, ABF일 수 있다. 제1 커버층(150)은 재배선 구조체(130, 140)를 완전히 덮을 수 있다. 예를 들면, 제1 커버층(150)은 제3 서브 재배선 패턴(146)의 제3 배선층(146P)의 상면 및 측면을 모두 덮을 수 있다.
도 6n을 참조하면, 제3 배선층(146P)의 일부분이 노출되도록, 제1 커버층(150)의 일부분을 제거하여, 제1 커버층(150)을 관통하는 제3 개구부(150H)를 형성한다.
제3 개구부(150H)는 예를 들면, 레이저 드릴링 방법으로 형성할 수 있다. 일부 실시 예에서, 제3 개구부(150H)는 UV 레이저 또는 Excimer 레이저를 사용하는 레이저 드릴링 방법으로 형성할 수 있다. 일부 실시 예에서, 제3 개구부(150H)는 레벨에 따른 수평 단면적이 실질적으로 일정할 수 있다. 일부 실시 예에서, 제3 개구부(150H)는 80° 내지 90°의 측벽 경사도를 가질 수 있다. 제3 개구부(150H)의 형상에 대해서는 도 7e를 통하여 자세히 설명하도록 한다.
도 6o를 참조하면, 제1 커버층(150)의 제3 개구부(150H)에 의하여 노출되는 제3 배선층(146p)의 부분 상에 외부 연결 단자(600)가 부착될 수 있다. 외부 연결 단자(600)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(600)는 외부 장치 사이에 전기적으로 연결될 수 있다.
도 6p를 참조하면, 제1 커버층(150) 및 외부 연결 단자(600)가 부착된 결과물을 뒤집어서, 제1 커버층(150)이 하측을 향하고, 제2 커버층(160)이 상측을 향하도록 한다.
이후, 인쇄회로기판(300)의 제2 연결 패드(324)가 노출되도록, 제2 커버층(160)의 일부분을 제거하여, 제2 커버층(160)을 관통하는 제4 개구부(160H)를 형성하여 하부 패키지(100)를 형성한다.
제4 개구부(160H)는 예를 들면, 레이저 드릴링 방법으로 형성할 수 있다. 일부 실시 예에서, 제4 개구부(160H)는 UV 레이저 또는 Excimer 레이저를 사용하는 레이저 드릴링 방법으로 형성할 수 있다. 일부 실시 예에서, 제4 개구부(160H)는 레벨에 따른 수평 단면적이 실질적으로 일정할 수 있다. 일부 실시 예에서, 제4 개구부(160H)는 80° 내지 90°의 측벽 경사도를 가질 수 있다. 제4 개구부(160H)의 형상에 대해서는 도 7f를 통하여 자세히 설명하도록 한다.
이후 도 1에 보인 것과 같이, 패키지 연결 단자(260)를 사이에 두고, 하부 패키지(100) 상에 상부 패키지(200)를 부착하여 반도체 패키지(1)를 형성할 수 있다. 일부 실시 예에서, 패키지 연결 단자(260)는 상부 패키지(200)의 제2 패드(220) 상에 먼저 부착한 후, 제4 개구부(160H)를 통하여 하부 패키지(100)의 제2 연결 패드(324)와 연결되도록 할 수 있다. 또는 일부 실시 예에서, 패키지 연결 단자(260)는 제4 개구부(160H)를 통하여 하부 패키지(100)의 제2 연결 패드(324) 상에 부착한 후, 상부 패키지(200)를 패키지 연결 단자(260) 상에 부착하여, 상부 패키지(200)의 제2 패드(220)와 패키지 연결 단자(260)가 연결되도록 할 수 있다.
또한 도 6n 내지 도 6p에서는 제3 개구부(150H)의 형성 및 외부 연결 단자(600)의 부착을 먼저 한 후에, 제4 개구부(160H)의 형성 및 상부 패키지(200)의 부착을 나중에 하는 것으로 도시 및 설명하였으나, 이에 한정되지 않는다. 일부 실시 예에서, 제4 개구부(160H)의 형성 및 상부 패키지(200)의 부착은 제3 개구부(150H)의 형성 전에 먼저 할 수 있다. 일부 실시 예에서, 제3 개구부(150H)의 형성 후, 제4 개구부(150)의 형성 및 상부 패키지(200)의 부착을 하고, 그 후에 외부 연결 단자(600)의 부착을 할 수 있다.
도 7a 내지 도 7f는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 부분 확대도들이다. 구체적으로 도 7a 내지 도 7f는 도 6d의 A 부분, 도 6f의 B 부분, 도 6k의 C 부분, 도 6l의 D 부분, 도 6n의 E 부분 및 도 6p의 F 부분을 각각 나타내는 부분 확대도들이다. 또한, 도 7a 내지 도 7f에 대한 설명에서는 도 1, 도 6a 내지 도 6p을 함께 참조할 수 있다.
도 7a를 참조하면, 제1 개구부(132H)는 제1 패드(120) 또는 제1 연결 패드(322)에 인접한 부분의 수평 단면적이 먼 부분의 수평 단면적과 동일하거나 약간 작은 값을 가질 수 있다. 따라서 제1 개구부(132H)는 레벨에 따른 수평 단면적이 실질적으로 일정한 상대적으로 좋은 수직 프로파일을 가질 수 있다. 일부 실시 예에서, 제1 개구부(132H)는 80° 내지 90°의 제1 측벽 경사도(θ1)를 가질 수 있다. 또한 제1 개구부(132H)의 제1 측벽 경사도(θ1)는 제1 패드(120) 또는 제1 연결 패드(322)에 인접한 부분으로부터 먼 부분까지 대체로 일정할 수 있다.
제1 서브 배선간 절연층(132)은 예를 들면, 필러(132F)가 함유된 탄화수소 고리화합물로 이루어질 수 있다.
도 7b를 참조하면, 제1 서브 재배선 패턴(142)의 제1 비아층(142V)은 제1 개구부(132H) 내에 형성되므로, 제1 비아층(142V)의 형상은 제1 개구부(132H)의 형상과 유사할 수 있다. 제1 비아층(142V)은 제1 패드(120) 또는 제1 연결 패드(322)에 인접한 부분의 수평 단면적이 먼 부분의 수평 단면적과 동일하거나 약간 작은 값을 가질 수 있다. 따라서 제1 비아층(142V)은 레벨에 따른 수평 단면적이 실질적으로 일정한 상대적으로 좋은 수직 프로파일을 가질 수 있다.
일부 실시 예에서, 제1 비아층(142V)은 80° 내지 90°의 제1 측벽 경사도(θ1)를 가질 수 있다. 또한 제1 비아층(142V)의 제1 측벽 경사도(θ1)는 제1 패드(120) 또는 제1 연결 패드(322)에 인접한 부분으로부터 먼 부분까지 대체로 일정할 수 있다.
도 7c를 참조하면, 제2 개구부(134H)는 제1 서브 재배선 패턴(142)의 제1 배선층(142P)에 인접한 부분의 수평 단면적이 먼 부분의 수평 단면적보다 작은 값을 가질 수 있다. 따라서 제2 개구부(134H)는 레벨에 따른 수평 단면적이 변화하는 수직 프로파일을 가질 수 있다. 일부 실시 예에서, 제2 개구부(134H)는 70°보다 작은 값의 제2 측벽 경사도(θ2)를 가질 수 있다. 또한 제2 개구부(134H)의 제2 측벽 경사도(θ2)는 제1 배선층(142P)에 인접한 부분으로부터 먼 부분까지 점차적으로(gradually) 감소할 수 있다.
제2 서브 배선간 절연층(134)은 예를 들면, 필러를 포함하지 않는 수지로 이루어질 수 있다.
도 7d를 참조하면, 제2 서브 재배선 패턴(144)의 제2 비아층(144V)은 제2 개구부(134H) 내에 형성되므로, 제2 비아층(144V)의 형상은 제2 개구부(134H)의 형상과 유사할 수 있다. 제2 비아층(144V)은 제1 배선층(142P)에 인접한 부분의 수평 단면적이 먼 부분의 수평 단면적보다 작은 값을 가질 수 있다. 즉, 제2 비아층(144V)은 수평 단면적이 제2 배선층(144P)으로부터 멀어질수록 감소하는 테이퍼한 형상을 가질 수 있다. 따라서 제2 비아층(142V)은 레벨에 따른 수평 단면적이 변화하는 수직 프로파일을 가질 수 있다.
일부 실시 예에서, 제2 비아층(144V)은 70°보다 작은 값의 제2 측벽 경사도(θ2)를 가질 수 있다. 또한 제2 비아층(144V)의 제2 측벽 경사도(θ2)는 제1 배선층(142P)에 인접한 부분으로부터 먼 부분까지 점차적으로 감소할 수 있다. 즉, 제2 비아층(144V)의 제2 측벽 경사도(θ2)는 제2 배선층(144P)에 인접한 부분으로부터 먼 부분까지 점차적으로 증가할 수 있다.
제2 개구부(134H)는 제1 배선층(142P)에 인접한 부분으로부터 먼 부분으로 갈수록 수평 단면적이 커질 수 있다. 또한 제2 배선층(144P)은 제2 비아층(144V)과 함께 형성되므로, 일부 실시 예에서, 제2 비아층(144V)과 수직 방향으로 오버랩되는 제2 배선층(144P)의 상면 상에는 딤플(144D)이 형성될 수 있다. 일부 실시 예에서, 도 7b에 보인 제1 비아층(142V)과 수직 방향으로 오버랩되는 제1 배선층(142P)의 상면 상에는 딤플(dimple)이 형성되지 않을 수 있다.
도 7e를 참조하면, 제3 개구부(150H)는 제3 서브 재배선 패턴(146)의 제3 배선층(146P)에 인접한 부분의 수평 단면적이 먼 부분의 수평 단면적과 동일하거나 약간 작은 값을 가질 수 있다. 따라서 제3 개구부(150H)는 레벨에 따른 수평 단면적이 실질적으로 일정한 상대적으로 좋은 수직 프로파일을 가질 수 있다. 일부 실시 예에서, 제3 개구부(150H)는 80° 내지 90°의 제3 측벽 경사도(θ3)를 가질 수 있다. 또한 제3 개구부(150H)의 제3 측벽 경사도(θ3)는 제1 배선층(146P)에 인접한 부분으로부터 먼 부분까지 대체로 일정할 수 있다.
제1 커버층(150)은 예를 들면, 필러(150F)가 함유된 탄화수소 고리화합물로 이루어질 수 있다.
도 7f를 참조하면, 제4 개구부(160H)는 제2 연결 패드(324)에 인접한 부분의 수평 단면적이 먼 부분의 수평 단면적과 동일하거나 약간 작은 값을 가질 수 있다. 따라서 제4 개구부(160H)는 레벨에 따른 수평 단면적이 실질적으로 일정한 상대적으로 좋은 수직 프로파일을 가질 수 있다. 일부 실시 예에서, 제4 개구부(160H)는 80° 내지 90°의 제4 측벽 경사도(θ4)를 가질 수 있다. 또한 제4 개구부(160H)의 제4 측벽 경사도(θ4)는 제2 연결 패드(324)에 인접한 부분으로부터 먼 부분까지 대체로 일정할 수 있다.
제2 커버층(160)은 예를 들면, 필러(160F)가 함유된 탄화수소 고리화합물로 이루어질 수 있다.
도 7a 내지 도 7f를 함께 참조하면, 제1 개구부(132H), 제3 개구부(150H) 및 제4 개구부(160H)는 동일하거나 거의 유사한 측벽 경사도를 가질 수 있고, 제2 개구부(134H)는 상대적으로 작은 측벽 경사도를 가질 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 나타내는 단면도이다. 구체적으로 도 8은 도 2에 보인 본 발명의 일 실시 예에 따른 반도체 패키지(2)의 제조 방법을 나타내는 단면도로 도 6a 이후 및 도 6c 이전의 단계를 나타내는 단면도이다.
도 8을 참조하면, 제1 반도체 칩(110)의 비활성면(114) 상에 다이 접착층(180)을 부착한 후, 인쇄회로기판(300)의 캐비티(350) 내에 제1 반도체 칩(110)이 위치하도록, 캐비티(350)에 의하여 노출되는 제1 서브 배선간 절연층(132) 상에 제1 반도체 칩(110)을 부착한다. 제1 서브 배선간 절연층(132)은 인쇄회로기판(300)을 관통하는 캐비티(350) 내에 제1 반도체 칩(110)이 배치될 수 있도록 지지하는 지지 필름의 기능을 수행할 수 있다.
제1 반도체 칩(110)은 인쇄회로기판(300)의 캐비티(350)의 내측면과 이격되도록, 캐비티(350) 내에 배치될 수 있다. 즉, 제1 반도체 칩(110)의 측면과 인쇄회로기판(300)의 캐비티(350)의 내측면은 서로 이격되어, 제1 반도체 칩(110)의 측면과 인쇄회로기판(300)의 캐비티(350)의 내측면 사이에는 이격된 공간이 배치될 수 있다.
인쇄회로기판(300)의 캐비티(350)를 통하여, 제1 반도체 칩(110)은 활성면(112)이 제1 서브 배선간 절연층(132)을 향하도록 하여, 제1 서브 배선간 절연층(132) 상에 부착될 수 있다.
제1 서브 배선간 절연층(132)은 제1 반도체 칩(110)의 활성면(112)을 완전히 덮을 수 있다. 제1 패드(120)는 제1 서브 배선간 절연층(132)에 의하여 완전히 덮일 수 있다. 예를 들면, 제1 반도체 칩(110)에서 제1 패드(120)의 상면 및 측면이 노출된 상태인 경우, 제1 서브 배선간 절연층(132)은 제1 패드(120)의 상면 및 측면을 모두 덮을 수 있다. 일부 실시 예에서, 제1 패드(120)가 보호층 등에 의하여 측면이 감싸져서, 제1 반도체 칩(110)에서 제1 패드(120)의 상면만이 노출된 상태인 경우, 제1 서브 배선간 절연층(132)은 제1 패드(120)의 상면을 덮을 수 있다.
제1 서브 배선간 절연층(132)에 의하여 제1 반도체 칩(110)의 활성면(112)과 인쇄회로기판(300)의 제1 면(312)은 동일 레벨을 가지도록 동일 평면 상에 위치할 수 있다. 즉, 제1 서브 배선간 절연층(132)은 제1 반도체 칩(110) 및 인쇄회로기판(300)을 지지하는 지지 필름의 기능을 수행하므로, 제1 반도체 칩(110)의 활성면(112)과 인쇄회로기판(300)의 제1 면(312)은 제1 서브 배선간 절연층(132)의 상면과 접하여, 제1 서브 배선간 절연층(132)의 상면과 동일 레벨을 가질 수 있다.
제1 반도체 칩(110)의 비활성면(114) 상의 부착한 다이 접착층(180)의 상면은 인쇄회로기판(300)의 제2 면(314)과 동일 레벨을 가지도록 동일 평면 상에 위치하는 것으로 도시되었으나, 이에 한정되지 않는다, 일부 실시 예에서, 제1 반도체 칩(110)의 비활성면(114) 상의 부착한 다이 접착층(180)의 상면은 인쇄회로기판(300)의 캐비티(350) 내부의 레벨을 가지도록 인쇄회로기판(300)의 제2 면(314)보다 낮은 곳에 위치할 수 있다. 이후 도 6c 내지 도 6p에서 설명한 방법을 통하여 도 2에 보인 반도체 패키지(2)를 형성할 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들 및 부분 확대도이다. 구체적으로, 도 9c는 도 9b의 G 부분을 나타내는 부분 확대도이고, 도 9a 내지 도 9c는 도 3에 보인 본 발명의 일 실시 예에 따른 반도체 패키지(3)의 제조 방법을 나타내는 단면도로, 도 9a는 도 6g 이후의 단계를 나타내는 단면도이다.
도 9a를 참조하면, 제1 서브 재배선 패턴(142)이 형성된 제1 서브 배선간 절연층(132) 상에 제2 서브 배선간 절연층(134a)을 형성한다. 제2 서브 배선간 절연층(134a)은 제1 서브 배선간 절연층(132)과 동일한 물질로 이루어질 수 있다. 제2 서브 배선간 절연층(134a)은 예를 들면, 필러가 함유된 탄화수소 고리화합물로 이루어질 수 있다. 제2 서브 배선간 절연층(134a)은 예를 들면, ABF일 수 있다.
도 9b를 참조하면, 도 6d 내지 도 6g에서 설명한 것과 유사한 방법으로, 제2 서브 재배선 패턴(144a), 도 9a에서 설명한 것과 유사한 방법으로 제3 서브 배선간 절연층(136a), 다시 도 6d 내지 도 6g에서 설명한 것과 유사한 방법으로 제3 서브 재배선 패턴(146a)을 형성하여, 재배선 구조체(130a, 140a)를 형성한다. 이후, 도 6m에서 설명한 것과 유사한 방법으로 제1 커버층(150)을 형성한다.
이후 도 6n 내지 도 6p에서 설명한 방법을 통하여 도 3에 보인 반도체 패키지(3)를 형성할 수 있다.
도 9c를 참조하면, 제2 서브 재배선 패턴(144a)의 제2 비아층(144aV)은 제2 개구부(134aH) 내에 형성되므로, 제2 비아층(144aV)의 형상은 제2 개구부(134aH)의 형상과 유사할 수 있다. 제2 개구부(134aH)는 도 6d 및 도 7a에서 설명한 바와 같이 제1 개구부(132H)와 유사하게 형성할 수 있으므로, 제2 개구부(134aH)의 형상 및 제2 비아층(144aV)의 형상은, 각각 도 6d 및 도 7a에서 설명한 제1 개구부(132H)의 형상 및 도 6f 및 도 7b에서 설명한 제1 비아층(142V)의 형상과 유사할 수 있다.
제2 개구부(134aH) 및 제2 비아층(144aV)은 제1 서브 재배선 패턴(142)의 제1 배선층(142P)에 인접한 부분의 수평 단면적이 먼 부분의 수평 단면적과 동일하거나 약간 작은 값을 가질 수 있다. 따라서 제2 개구부(134aH) 및 제2 비아층(144aV)은 레벨에 따른 수평 단면적이 실질적으로 일정한 상대적으로 좋은 수직 프로파일을 가질 수 있다.
일부 실시 예에서, 제2 개구부(134aH) 및 제2 비아층(144aV)은 80° 내지 90°의 제2 측벽 경사도(θ2a)를 가질 수 있다. 또한 제2 개구부(134aH) 및 제2 비아층(144aV)의 제2 측벽 경사도(θ2)는 제1 배선층(142P)에 인접한 부분으로부터 먼 부분까지 대체로 일정할 수 있다.
도 9b의 제3 개구부(136aH) 및 제3 비아층(146aV)의 형상 또한 제2 개구부(134aH) 및 제2 비아층(144aV)의 형상과 유사한 바, 자세한 설명은 생략하도록 한다.
별도로 도시하지는 않았으나, 도 9a 내지 도 9c에서 설명한 방법 및 도 8에서 설명한 방법을 통하여 도 4에 보인 반도체 패키지(4)를 형성할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 10을 참조하면, 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)을 포함할 수 있다. 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
반도체 패키지(1100)는 도 1 내지 도 4를 통하여 예시한 반도체 패키지(1, 2, 3, 4)일 수 있다. 마이크로 처리 유닛(1110) 및/또는 그래픽 처리 유닛(1140)은 도 1 내지 도 4에 예시한 하부 패키지(100, 100a, 100b, 100c)일 수 있다. 메모리(1120)는 도 1 내지 도 4에서 예시한 상부 패키지(200)일 수 있다.
인터페이스(1130) 및 기능 블록들(1150)은 도 1 내지 도 4에 예시한 하부 패키지(100, 100a, 100b, 100c)의 일부분에 해당될 수 있다.
반도체 패키지(1100)는 전기적 연결의 신뢰성이 향상되고, 미세 피치를 가지도록 하여 소형화를 이룰 수 있으므로, 고신뢰성을 가지며 고집적화할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3, 4 : 반도체 패키지, 100, 100a, 100b, 100c : 하부 패키지, 110 : 제1 반도체 칩, 130 : 배선간 절연층, 140 : 재배선 패턴, 150 : 제1 커버층, 160 : 제2 커버층, 200 : 상부 패키지, 210 : 제2 반도체 칩, 300 : 인쇄회로기판, 350 : 캐비티

Claims (20)

  1. 서로 반대되는 제1 면 및 제2 면을 가지는 복수의 베이스층을 포함하며, 상기 복수의 베이스층을 관통하는 캐비티를 가지는 인쇄회로기판; 상기 캐비티 내에 배치되는 제1 반도체 칩; 상기 제1 반도체 칩의 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 형성되는 재배선 구조체; 상기 재배선 구조체 상을 덮는 제1 커버층; 상기 제1 반도체 칩의 비활성면 및 상기 인쇄회로기판의 상기 제2 면을 직접 접하며 덮고, 상기 캐비티를 채우는 제2 커버층;을 포함하는 하부 패키지; 및
    상기 하부 패키지의 상기 제2 커버층 상에 위치하며 제2 반도체 칩을 포함하는 상부 패키지;를 포함하며,
    상기 재배선 구조체는, 상기 제1 반도체 칩의 상기 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 배치되는 제1 서브 배선간 절연층; 상기 제1 서브 배선간 절연층을 관통하는 제1 비아층; 상기 제1 서브 배선간 절연층 상에 배치되는 제1 배선층; 상기 제1 서브 배선간 절연층 상에 배치되고 상기 제1 배선층의 적어도 일부를 덮는 적어도 하나의 제2 서브 배선간 절연층; 상기 적어도 하나의 제2 서브 배선간 절연층을 관통하는 제2 비아층, 및 상기 적어도 하나의 제2 서브 배선간 절연층 상에 배치되는 제2 배선층;을 포함하고,
    상기 제1 커버층, 상기 제2 커버층, 및 상기 제1 서브 배선간 절연층은 필러가 함유된 탄화수소 고리화합물인 동일한 물질로 이루어지고,
    상기 적어도 하나의 제2 서브 배선간 절연층은, 필러를 포함하지 않는 수지로 이루어지는 PoP(Package on Package) 형태의 반도체 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 비아층의 측벽 경사도는 상기 제2 비아층의 측벽 경사도보다 큰 값을 가지는 PoP 형태의 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 비아층은 레벨에 따른 수평 단면적이 일정하고,
    상기 제1 배선층과 연결되는 상기 제2 비아층은, 상기 제1 배선층으로 먼 부분의 단면적보다 상기 제1 배선층에 인접하는 부분의 단면적이 작은 값을 가지는 PoP 형태의 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제1 비아층과 상기 제1 배선층은 일체로 이루어지고, 하나의 상기 제2 서브 배선간 절연층을 관통하는 상기 제2 비아층 및 하나의 상기 제2 서브 배선간 절연층 상에 배치되는 상기 제2 배선층은 일체로 이루어지는 PoP 형태의 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제1 비아층은 레벨에 따른 수평 단면적이 일정하고,
    상기 제2 비아층은, 일체를 이루는 상기 제2 배선층으로부터 멀어질수록 수평 단면적이 감소하는 PoP 형태의 반도체 패키지.
  7. 제5 항에 있어서,
    상기 제2 비아층은, 일체를 이루는 상기 제2 배선층으로부터 멀어질수록 측벽 경사도가 점차적으로 증가하는 PoP 형태의 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제2 배선층은, 상기 제2 비아층과 수직 방향으로 오버랩되는 상면 상에 딤플(dimple)을 가지는 PoP 형태의 반도체 패키지.
  9. 제1 항에 있어서,
    상기 인쇄회로기판은, 상기 제1 면 상에 배치되며 상기 제1 서브 배선간 절연층에 의하여 노출되는 제1 연결 패드; 상기 제2 면 상에 배치되며 상기 제2 커버층에 의하여 노출되는 제2 연결 패드; 및 상기 복수의 베이스층 각각을 관통하는 복수의 도전 비아를 포함하며,
    상기 제1 연결 패드와 상기 제2 연결 패드는 상기 복수의 베이스층 각각을 관통하는 상기 복수의 도전 비아에 의하여 전기적으로 연결되는 PoP 형태의 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 인쇄회로기판의 상기 캐비티의 내측면과 이격되도록 상기 캐비티 내에 배치되어 상기 제1 반도체 칩의 측면과 상기 인쇄회로기판의 상기 캐비티의 내측면 사이에 이격된 공간이 제공되는 PoP 형태의 반도체 패키지.
  11. 제10 항에 있어서,
    상기 이격된 공간은 상기 제2 커버층에 의하여 채워지는 PoP 형태의 반도체 패키지.
  12. 제1 항에 있어서,
    상기 제1 반도체 칩의 상기 활성면과 상기 인쇄회로기판의 제1 면은 동일 레벨을 가지도록 동일 평면 상에 위치하는 PoP 형태의 반도체 패키지.
  13. 제1 항에 있어서,
    상기 제1 커버층, 상기 제2 커버층, 및 상기 제1 서브 배선간 절연층은 동일한 열 팽창 계수를 가지는 PoP 형태의 반도체 패키지.
  14. 서로 반대되는 제1 면 및 제2 면을 가지는 복수의 베이스층, 상기 제1 면 및 상기 제2 면에 각각 배치되는 제1 연결 패드 및 제2 연결 패드, 상기 복수의 베이스층 각각을 관통하여 상기 제1 연결 패드와 상기 제2 연결 패드 사이를 전기적으로 연결하는 복수의 도전 비아를 포함하며, 상기 복수의 베이스층을 관통하는 캐비티를 가지는 인쇄회로기판;
    상기 인쇄회로기판의 상기 캐비티의 내측면과 이격되도록 상기 캐비티 내에 배치되고, 활성면에 제1 패드가 배치되는 반도체 칩;
    상기 반도체 칩의 상기 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 걸쳐서 형성되는 재배선 구조체;
    상기 재배선 구조체 상을 덮는 제1 커버층; 및
    상기 반도체 칩의 비활성면 및 상기 인쇄회로기판의 상기 제2 면을 직접 접하며 덮고 상기 캐비티를 채우는 제2 커버층;을 포함하며,
    상기 재배선 구조체는, 상기 반도체 칩의 상기 활성면 및 상기 인쇄회로기판의 상기 제1 면 상에 걸쳐서 배치되는 제1 서브 배선간 절연층, 상기 제1 서브 배선간 절연층 상에 배치되는 적어도 하나의 제2 서브 배선간 절연층, 상기 제1 서브 배선간 절연층을 관통하는 제1 비아층, 및 상기 적어도 하나의 제2 서브 배선간 절연층을 각각 관통하는 제2 비아층을 포함하고,
    상기 제1 커버층, 상기 제2 커버층, 및 상기 제1 서브 배선간 절연층은 필러가 함유된 탄화수소 고리화합물인 동일한 물질로 이루어지고,
    상기 적어도 하나의 제2 서브 배선간 절연층은, 필러를 포함하지 않는 수지로 이루어지는 FOWLP(Fan Out Wafer Level Package) 형태의 반도체 패키지.
  15. 삭제
  16. 제14 항에 있어서,
    상기 제1 비아층은 레벨에 따른 수평 단면적이 일정하고, 상기 제2 비아층의 측벽 경사도는 상기 제1 비아층의 측벽 경사도보다 작은 값을 가지는 FOWLP 형태의 반도체 패키지.
  17. 제14 항에 있어서,
    상기 반도체 칩의 상기 활성면과 상기 인쇄회로기판의 제1 면은 동일 레벨을 가지도록 동일 평면 상에 위치하여 상기 제1 서브 배선간 절연층과 접하는 FOWLP 형태의 반도체 패키지.
  18. 제14 항에 있어서,
    상기 재배선 구조체는,
    상기 제1 서브 배선간 절연층 상에 배치되는 제1 배선층; 및 상기 적어도 하나의 제2 서브 배선간 절연층의 각각 상에 배치되는 제2 배선층;을 포함하고,
    상기 제1 비아층과 상기 제1 배선층은 일체로 이루어지고, 상기 제2 비아층 및 상기 제2 배선층은 일체로 이루어지는 FOWLP 형태의 반도체 패키지.
  19. 제18 항에 있어서,
    상기 제2 배선층의 적어도 일부분은 상기 제1 커버층에 의하여 노출되는 외부 연결 패드이고, 상기 제2 연결 패드는 상기 제2 커버층에 의하여 노출되는 FOWLP 형태의 반도체 패키지.
  20. 제14 항에 있어서,
    상기 제2 커버층과 상기 반도체 칩의 비활성면 사이에 배치되는 다이 접착층을 더 포함하는 FOWLP 형태의 반도체 패키지.
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