TW201717343A - 封裝上封裝構件及其製作方法 - Google Patents

Abstract

一種封裝上封裝構件，包含一底部晶片封裝，包含一中介層，具有第一側及第二側；至少一晶片，設於中介層第一側上一晶片設置區域內；複數個導孔元件，設於中介層第一側上一週邊區域內，其中各該導孔元件包含一基材部及一連接部，且該連接部耦接該基材部；一成型模料，設於該第一側上，該成型模料包圍該晶片及該導孔元件；以及複數個焊錫凸塊，設於該第二側上。一頂部晶片封裝，設於該底部晶片封裝上且經由該些導孔元件與該底部晶片封裝電連接。

Description

封裝上封裝構件及其製作方法

本發明係有關於半導體封裝技術，特別是有關於一種採用預先製作的導孔元件（via component）的封裝上封裝（Package-on-Package, PoP）構件及其製作方法。

隨著半導體製造技術的進步，微電子組件變得更小，而微電子組件內的電路變得越來越密集。為了減少微電子組件的尺寸，組件內所封裝的結構以及與電路板組裝連接的結構也必須變得更加緻密及微細化。

為了達到更小組裝面積與更高密度的要求，目前業界已發展出3D堆疊封裝，例如封裝上封裝（PoP）構件。通常，PoP構件包括一頂部封裝，其中具有一半導體晶片，頂部封裝接合到一底部封裝，其中具有另一半導體晶片。過去PoP構件的設計，頂部封裝通常通過外圍焊球（peripheral solder ball）或穿模導孔（through mold via, TMV）互連到底部封裝。

然而，現有技術的PoP構件仍無法提供非常微細間距的堆疊封裝。此外，現有技術的PoP構件具有較大的外形因子且翹曲控制也較差。因此，該技術領域仍需要一個外型薄（具有較小的外形因子）且具有微細間距的PoP構件及其製作方法。

本發明的一主要目的在提供一種半導體裝置，具有封裝上封裝的組態。

本發明一方面披露一種封裝上封裝構件，包含：一底部晶片封裝，包含：一中介層，具有一第一側及相對該第一側的一第二側；至少一晶片，設於該中介層的該第一側上的一晶片設置區域內；複數個導孔元件，設於該中介層的該第一側上的一週邊區域內，該週邊區域鄰近該晶片設置區域，其中各該導孔元件包含一基材部及一連接部，且該連接部耦接該基材部；一成型模料，設於該第一側上，該成型模料包圍該晶片及該導孔元件；以及複數個焊錫凸塊，設於該第二側上；一頂部晶片封裝，設於該底部晶片封裝上且經由該些導孔元件與該底部晶片封裝電連接。

根據所例示實施例，各該導孔元件具有一立方體形或長方體形結構。所述導孔元件係從外部安裝在該中介層的該第一側上，並電連接該中介層。該導孔元件中的基材部可作為一加強件，其可以避免或減輕封裝翹曲問題。

在以下詳細描述中，請參考附圖，這些附圖構成本揭露書的一部分，其用來輔助說明並例示本發明具體實施方案。這些實施方案被詳細地描述以使本領域的技術人員能夠實踐本發明。當然，其他實施例也可以被利用，且在不脫離本發明的範圍下，可以做出結構上的變化。

因此，以下的詳細描述，不應被視為具有限制意義，並且本發明的範圍應由所附權利要求書所定義，其發明內容應同時考量等效物的全部範圍。

本發明的一個或多個實施方案將參照附圖描述，其中以相同標號來表示相同元件，且其中例示的結構不一定按比例繪製。以下，術語“裸晶”、“晶片”、“半導體晶片”，和“半導體裸晶”在整個說明書中係可互換使用。

本文使用的術語“晶圓”和“基材”，根據本發明，係可以包括表面已沉積一材料層的基板，用以形成電路結構中的任何結構，例如一重佈線層（redistribution layer, RDL）。術語“基材”可以理解為包括半導體晶圓，但不限於此。術語“基材”也可以指加工過程中的半導體結構，並且可包括已被製作於其上的其它層。

一方面，本揭露書係披露一種導孔元件（或者導孔晶片），以及一採用這種導孔元件的PoP構件。本揭露書還例示了製作上述導孔元件以及封裝上封裝（PoP）構件的方法。

請參閱第1圖及第2圖，其為依據一實施例所繪示的應用於PoP構件的導孔元件的製作方法。這種預先製作的導孔元件（或者導孔晶片）可以提供PoP構件中頂部封裝與底部封裝的電連接。這種預先製作的導孔元件係從外部設置在一重佈線層中介層的上表面且接近半導體晶片。各個預先製作的導孔元件中的基材部可作為一加強件，其可以避免或減輕封裝翹曲問題。

如第1圖所示，首先提供一基材（或一晶圓）100。根據一實施例，基材100可以包含一半導體基材、一玻璃基材；一陶瓷基材或一金屬基材，但不限於此。所述半導體基材可以包含一矽基材。在基材100的一上表面，可以沉積一介層堆疊102，其包括，但不限於，介電層110、112、114、116。

根據一實施例，介電層110、112、114、116可以包含有機材料或聚合物材料，例如聚醯亞胺（polyimide, PI），聚苯並噁唑（poly (p-phenylenebenzobisoxazole), PBO）或苯並環丁烯（benzocyclobutene, BCB），但不限於此。介電層110、112、114、116也可包括無機材料，例如氧化矽、氮化矽或氮氧化矽。在形成介電層110之前，基材100的上表面可以先形成一襯墊層108，例如氧化矽。應當理解，介層堆疊102可包括無機材料、有機材料或其組合。

在所述多個介電層110、112、114、116內可以形成有多個線路圖案120和122。例如，線路圖案120和122可以是平行排列的直線狀的線路圖案。然而，可以理解的是，線路圖案120和122可以具有其它圖案。平行排列的直線狀的線路圖案120可以形成在介電層110中，平行排列的直線狀的線路圖案122可以形成在介電層114中。

線路圖案120和122可包括銅、鋁、銅鋁合金、鈦、氮化鈦或類似物。例如，線路圖案120和122可以是鑲嵌銅線，但不限於此。應當理解，根據所用金屬類型，還可以選擇另形成一擴散阻擋層（圖未示），例如鈦或氮化鈦。介電層116可作為覆蓋直線狀線路圖案122的蓋層。

根據一實施例，在介電層112中並未形成任何電連接線路圖案122與線路圖案120的導孔插塞。換句話說，根據一實施例，在介電層110、112、114和116中，線路圖案120和122係彼此絕緣的。

如第2圖所示，進行一晶圓切割製程。將其上具有介電層110、112、114、116和線路圖案120和122的基板100沿切割線130切割，分離成個別的導孔元件101。經過晶圓切割製程後，線路圖案120和122被截斷成在介電層110中的金屬導孔120a以及在介電層114中的金屬導孔122a。

各導孔元件101具有一基材部100a以及與基材部100a耦合的連接部200。連接部200包括介層堆疊102以及金屬導孔120a和122a。導孔元件101可具有立方體形或長方體形結構。所述立方體形或長方體形導孔元件101具有長度L，寬度W和高度H。

根據一實施例，每個金屬導孔120a和122a具有線寬d，其小於100微米，優選小於50微米以下。每個金屬導孔120a和122a具有厚度t，其小於100微米，優選小於50微米以下。根據一實施例，每個金屬導孔120a和122a的長度相當於立方體形的導孔元件101的高度H。各金屬導孔120a和122a的兩個遠端端面從相對切割面上顯露出來，作為進一步連接的接觸面。

根據一實施例，金屬導孔120a和122a的可以用作電連接PoP構件中的頂部封裝及底部封裝的銅柱。此外，導孔元件101，特別是基材部100a，例如矽基材部，可以作為減輕或避免封裝翹曲的加強件。

第3圖及第4圖為依據本發明其它實施例所繪示的應用於PoP構件的導孔元件示意圖。如第3圖所示，導孔元件101a具有相似的立方體形或長方體形結構，包含基材部（例如矽基材部）100a、介層堆疊102以及金屬導孔120a和122a。導孔元件101a另包含一金屬片材118，例如銅箔，覆蓋介電層116的一上表面。

如第4圖所示，導孔元件101b可以另包含有複數個介電層111、113、115形成在金屬片材118上，以及複數個金屬導孔121a形成在介電層113中。根據一實施例，所述金屬片材118可以作為一電磁干擾屏蔽層，其可以避免訊號間的串擾，例如電源訊號通過金屬導孔121a傳遞，而例如高頻訊號可以通過金屬導孔120a和122a傳遞。

第5圖為依據一實施例所繪示的PoP構件的剖面示意圖。如第5圖所示，PoP構件1包含一底部晶片封裝10以及一頂部晶片封裝20，頂部晶片封裝20設置在頂部晶片封裝10上。頂部晶片封裝20係通過導孔元件101與底部晶片封裝10電連接。更明確的說，頂部晶片封裝20係通過導孔元件101中的連接部200與底部晶片封裝10電連接，導孔元件101如第2圖中所繪示。

根據一實施例，底部晶片封裝10包含一中介層400，其具有一第一側400a以及相對該第一側400a的一第二側400b。根據一實施例，中介層400可以包含有一重佈線層（RDL）410以及一鈍化層413，設置在重佈線層410上。

重佈線層410可以包含有至少一介電層412以及金屬層414、416、418。介電層412可以包含有有機材料，例如聚醯亞胺（PI），或無機材料，例如氮化矽、氧化矽等，但不限於此。金屬層414、416、418可以包含有鋁、銅、鎢、鈦、氮化鈦等。鈍化層413可以包含有聚醯亞胺（PI）或防焊材料。應當理解在其它實施例中，重佈線層410可以包含有單一金屬層。

根據一實施例，重佈線層410可以包含有複數個凸塊墊414a、414b、414c形成在金屬層414中。鈍化層413可以包括相對應的開孔（圖未明示），顯露出相應的凸塊墊414a、414b、414c。複數個凸塊416a、416b、416c，例如微凸塊，可以形成在鈍化層413中的相應的凸塊墊414a、414b、414c上。根據一實施例，凸塊墊414c係隔絕的虛設凸塊墊。根據一實施例，設置在凸塊墊414c上的凸塊416c係為虛設凸塊，無傳遞訊號的功能。

根據一實施例，於中介層400的第一側400a上的一晶片設置區域201內，設置有至少一晶片420。晶片420係通過凸塊416a與重佈線層410電連接。在晶片420的主動面上，可以設有複數個輸出/輸入（input/output, I/O）墊421。所述I/O墊421係對準凸塊416a。儘管未繪示於圖中，應當理解在所述I/O墊421上也可以形成有凸塊或柱，例如銅柱。

根據一實施例，前述導孔元件101係設於中介層400的第一側400a上的一週邊區域202內。週邊區域202鄰近晶片設置區域201，其中各導孔元件101係通過凸塊416b電連接至重佈線層410。各導孔元件101的基材部100a係直接位於凸塊416c上。

第6圖為一上視示意圖，例示出一實施例中PoP構件的導孔元件101以及晶片420的配置位置。如第6圖所示，根據一實施例，導孔元件101可以沿著晶片420的四個邊設置在週邊區域202內。然而，應當理解，在其它實施例中，導孔元件101也可以僅僅沿著晶片420的三邊、兩相對邊或兩相鄰邊設置在週邊區域202內。

承前所述，各導孔元件101具有一基材部100a以及一連接部200。所述連接部200包含介層堆疊102以及金屬導孔120a和122a。根據一實施例，連接部200的位置相對較靠近晶片420，而基材部100a的位置係相對較遠離晶片420。

第7圖為一上視示意圖，例示出另一實施例中PoP構件採用第4圖中的導孔元件101b與晶片420的配置位置。如第7圖所示，根據另一實施例，導孔元件101b可以沿著晶片420的四個邊設置在週邊區域202內。然而，應當理解，在其它實施例中，導孔元件101b也可以僅僅沿著晶片420的三邊、兩相對邊或兩相鄰邊設置在週邊區域202內。

承前所述，各導孔元件101同樣具有一基材部100a以及一連接部200。所述連接部200包含介層堆疊102、金屬導孔120a和122a、金屬片材118、介電層111、113、115以及介電層113中的金屬導孔121a。根據實施例，連接部200的位置相對較靠近晶片420，而基材部100a的位置係相對較遠離晶片420。

舉例來說，排列在內排的金屬導孔121a可以用來傳遞電源訊號或接地訊號，而排列在外排的金屬導孔120a和122a可以用還傳遞高頻訊號。介於金屬導孔121a與金屬導孔120a和122a之間的金屬片材118可以作為電磁干擾屏蔽，可以避免金屬導孔121a與金屬導孔120a和122a之間的訊號串擾。

仍然參考第5圖，在晶片420下面以及導孔元件101下面可以選擇形成一底膠430。在一些實施例中，底膠430可以省略。於中介層400的第一側400a上，另形成有一成型模料500，包圍晶片420及導孔元件101。所述成型模料500可以通過一固化製程。例如，所述成型模料500可以包括環氧樹脂及矽填充物，但不限於此。

所述成型模料500的上部可以被磨除以顯露出晶片420的一上表面以及導孔元件101的一上表面。在進行前述成型模料研磨時，部分的晶片420可以被移除，但不限於此。如此，使得晶片420的上表面、導孔元件101的上表面與成型模料500的上表面齊平。

在中介層400的第二側400b上可以形成有一鈍化層415以及一防焊層419。在鈍化層415以及防焊層419中可以形成有複數個開孔，顯露出形成在重佈線層410的金屬層418中相應的焊墊418a。在第二側400b的各個焊墊418a上，可以形成相應的焊接凸塊（例如C4）或錫球（例如BGA錫球）520。儘管未明示於圖中，應當理解在各個焊墊418a上可以形成有凸塊下金屬（under bump metal, UBM）。

根據一實施例，包含一半導體晶片220的頂部晶片封裝20係設置在底部晶片封裝10上，如此構成一PoP構件1。頂部晶片封裝20係通過複數個凸塊250、導孔元件101以及重佈線層410電連接至底部晶片封裝10。所述複數個凸塊250係分別對準金屬導孔120a和122a。

第8圖為依據另一實施例所繪示的PoP構件的剖面示意圖。如第8圖所示，PoP構件1a與前述PoP構件1之間的差異在於PoP構件1a其導孔元件101的基材部100a係介於晶片420與連接部200之間。

請參閱第9圖至第14圖，其為依據一實施例所繪示的製作PoP構件的方法示意圖。

如第9圖所示，首先提供一載板300，其可以是一可被卸下或撕除的基板材料，且可以具有一黏著層(圖未示)，但不限於此。在載板300的一上表面可以形成至少一介電層或一鈍化層415。鈍化層415可以包含有機材料，例如聚醯亞胺(polyimide)，或無機材料，例如氮化矽、氧化矽等等。

接著，在鈍化層415上形成一重佈線層(RDL)410。所述重佈線層410可以包括至少一介電層412以及金屬層414、416、418。其中，介電層412可以包括有機材料，例如聚醯亞胺，或無機材料，例如氮化矽、氧化矽等等，但不限於此。金屬層414、416、418可以包括鋁、銅、鎢、鈦、氮化鈦等等。

根據所述實施例，金屬層414可以包括複數個凸塊墊414a、414b、414c，從所述介電層412的一上表面顯露出來。所述凸塊墊414a係設置在一晶片安裝區域201內，而凸塊墊414b及虛設的凸塊墊414c則設置在一圍繞晶片安裝區域201的週邊區域202內。

如第10圖所示，在所述介電層412上形成一鈍化層413，例如聚醯亞胺或防焊材料。鈍化層413中可以包括複數個開孔（圖未明示），顯露出相應的凸塊墊414a、414b、414c。利用習知的凸塊電鍍製程，可以在相應的凸塊墊414a、414b、414c形成凸塊416a、416b、416c。

接下來，將一覆晶晶片或裸晶420，使其主動面朝下，面對重佈線層410，通過凸塊416a安裝連接到重佈線層410上，如此構成一晶片至晶圓(chip-to-wafer, C2W)堆疊結構。所述晶片420主動面上，可以提供複數個I/O墊421。所述I/O墊421對準凸塊416a。所述覆晶晶片或裸晶420可以是主動積體電路晶片，具有特定功能，例如，繪圖處理晶片、中央處理器晶片或記憶體晶片等等。儘管未繪示於圖中，應當理解在所述I/O墊421上也可以形成有凸塊或柱，例如銅柱。

前述導孔元件101係設於重佈線層410上的一週邊區域202內。週邊區域202鄰近晶片設置區域201，其中各導孔元件101係通過凸塊416b電連接至重佈線層410。各導孔元件101的基材部100a係直接位於凸塊416c上。

所述重佈線層410、重佈線層410上的鈍化層413，以及鈍化層415共同構成一中介層400。在晶片420下面以及導孔元件101下面可以選擇形成一底膠430。

如第11圖所示，接著形成一成型模料500，包覆晶片420及導孔元件101，並覆蓋中介層400的上表面。所述成型模料500可以通過一固化製程。例如，所述成型模料500可以包括環氧樹脂及矽填充物，但不限於此。

如第12圖所示，成型模料500的上部可以被磨除以顯露出晶片420的一上表面以及導孔元件101的一上表面。在進行前述成型模料研磨時，部分的晶片420可以被移除，但不限於此。此時，使得晶片420的上表面、導孔元件101的上表面與成型模料500的上表面齊平。

如第13圖所示，將載板300去除，以顯露出鈍化層415的一表面。上述去除載板300的步驟，可以利用雷射、紫外線照射、研磨或蝕刻等方式進行，但不限於此。在移除載板300後，可以繼續在鈍化層415上形成一防焊層419。在鈍化層415以及防焊層419中可以形成有複數個開孔，顯露出形成相應的焊墊418a、418b、418c。接著在各個焊墊418a、418b、418c上，可以形成相應的焊接凸塊或錫球520。接著對所形成的晶圓級封裝進行切割，形成個別的晶片封裝10。

如第14圖所示，接著將模封有一半導體晶片220的頂部晶片封裝20設置在底部晶片封裝10上，如此構成一PoP構件1。頂部晶片封裝20係通過複數個凸塊250、導孔元件101以及重佈線層410電連接至底部晶片封裝10。所述複數個凸塊250係分別對準金屬導孔120a和122a。

請參閱第15圖及第16圖，其為依據另一實施例所繪示的製作PoP構件的方法示意圖。

如第15圖所示，並同時參考第13圖，在中介層400的第二側400b形成焊接凸塊或錫球520之後，可以繼續在晶片420的上表面、導孔元件101的上表面與成型模料500的上表面形成一重佈線層510。

例如，重佈線層510可以包含有至少一介電層512以及至少一金屬層514。同樣的，介電層512可以包含有有機材料，例如聚醯亞胺（PI），或無機材料，例如氮化矽、氧化矽等，但不限於此。金屬層514可以包含有鋁、銅、鎢、鈦、氮化鈦等。金屬層514係與導孔元件101的金屬導孔120a和122a電連接。根據一實施例，重佈線層510可以包含有複數個凸塊墊514a，形成在金屬層514中。接著對所形成的晶圓級封裝進行切割，形成個別的晶片封裝10a。

如第16圖所示，接著將模封有一半導體晶片220的頂部晶片封裝20設置在底部晶片封裝10a上，如此構成一PoP構件1b。頂部晶片封裝20係通過複數個凸塊250、重佈線層510、導孔元件101以及重佈線層410電連接至底部晶片封裝10a。

第17至第20圖為依據另一實施例所繪示的製作PoP構件的方法示意圖，其中相同的層、區域、元件仍沿用相同的標號。

如第17圖所示，提供一載板600，其可以是一可被卸下或撕除的基板材料，且可以具有一黏著層602，但不限於此。接下來，將一晶片或裸晶420，使其主動面朝上，安置在黏著層602上的晶片安裝區域201內。同樣的，在晶片420的主動面上提供有複數個I/O墊421。

接著將前述的複數個導孔元件101安置在該黏著層602上的鄰近晶片安裝區域201的週邊區域202內。如前所述，各個導孔元件101具有一基材部100a以及一連接部200，其中連接部200包含金屬導孔120a和122a。

如第18圖所示，接著形成一成型模料500，覆蓋晶片420及導孔元件101。所述成型模料500可以通過一固化製程。例如，所述成型模料500可以包括環氧樹脂及矽填充物，但不限於此。成型模料500的上部可以被磨除以顯露出晶片420的主動面以及導孔元件101的一上表面。在晶片420的主動面上的I/O墊421被顯露出來。

如第19圖所示，接著在晶片420的上表面、導孔元件101的上表面與成型模料500的上表面形成一重佈線層(RDL)410。所述重佈線層410可以包括至少一介電層412以及金屬層414、416、418。其中，介電層412較佳包括有機材料，例如聚醯亞胺，其可以在相對較低溫形成，而不致於影響到下方的成型模料500。較佳者，介電層412可以在低於350℃下形成，但不限於此。金屬層414、416、418可以包括鋁、銅、鎢、鈦、氮化鈦等等。

根據例示實施例，重佈線層410的金屬層418係電連接至導孔元件101的金屬導孔120a和122a，以及晶片420主動面上的I/O墊421。

接著在重佈線層410上形成一鈍化層415以及一防銲層419。在鈍化層415以及防焊層419中可以形成有複數個開孔，顯露出形成在重佈線層410的金屬層414中相應的焊墊414a。在各個焊墊414a上，可以形成相應的焊接凸塊（例如C4）或錫球（例如BGA錫球）520。

如第20圖所示，將載板600以及黏著層602去除，以顯露出晶片420的一底面、導孔元件101的一底面以及成型模料500的一底面。上述去除載板300的步驟，可以利用雷射、紫外線照射、研磨或蝕刻等方式進行，但不限於此。在移除載板600後，可以進行晶圓切割，形成個別的晶片封裝10b。

然後，將模封有一半導體晶片220的頂部晶片封裝20設置在底部晶片封裝10b上，如此構成一PoP構件1c。頂部晶片封裝20係通過複數個凸塊250、導孔元件101以及重佈線層410電連接至底部晶片封裝10b。其中，凸塊250係對準金屬導孔120a和122a。

第21圖例示另一實施例的PoP構件示意圖。如第21圖所示，PoP構件1d與PoP構件1c的差異在於PoP構件1d具有另一重佈線層510，介於晶片封裝10b與晶片封裝20之間。

例如，重佈線層510可以包含有至少一介電層512以及至少一金屬層514。同樣的，介電層512可以包含有有機材料，例如聚醯亞胺（PI），或無機材料，例如氮化矽、氧化矽等，但不限於此。金屬層514可以包含有鋁、銅、鎢、鈦、氮化鈦等。

金屬層514係與導孔元件101的金屬導孔120a和122a電連接。根據一實施例，重佈線層510可以包含有複數個凸塊墊514a，形成在金屬層514中。頂部晶片封裝20至少通過複數個凸塊250、重佈線層510、導孔元件101及重佈線層410與底部晶片封裝10b的晶片420電連接。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1、1a、1b、1c、1d‧‧‧PoP構件
10、10a、10b‧‧‧（底部）晶片封裝
20‧‧‧（頂部）晶片封裝
100‧‧‧基材
100a‧‧‧基材部
101‧‧‧導孔元件
102‧‧‧介層堆疊
108‧‧‧襯墊層
110、112、114、116‧‧‧介電層
111、113、115‧‧‧介電層
118‧‧‧金屬片材
120、122‧‧‧線路圖案
120a、122a‧‧‧金屬導孔
121a‧‧‧金屬導孔
130‧‧‧切割線
200‧‧‧連接部
201‧‧‧晶片設置區域
202‧‧‧週邊區域
220‧‧‧半導體晶片
250‧‧‧凸塊
300、600‧‧‧載板
602‧‧‧黏著層
400‧‧‧中介層
400a‧‧‧第一側
400b‧‧‧第二側
410‧‧‧重佈線層
412‧‧‧介電層
413‧‧‧鈍化層
414、416、418‧‧‧金屬層
414a、414b、414c‧‧‧凸塊墊
416a、416b、416c‧‧‧凸塊
418a、418b、418c‧‧‧焊墊
415‧‧‧鈍化層
419‧‧‧防焊層
420‧‧‧晶片或裸晶
421‧‧‧I/O墊
430‧‧‧底膠
500‧‧‧成型模料
510‧‧‧重佈線層
512‧‧‧介電層
514‧‧‧金屬層
514a‧‧‧凸塊墊
520‧‧‧焊接凸塊或錫球
L‧‧‧長度
W‧‧‧寬度
H‧‧‧高度
d‧‧‧線寬
t‧‧‧厚度

第1圖及第2圖為依據一實施例所繪示的應用於PoP構件的導孔元件的製作方法。   第3圖及第4圖為依據本發明其它實施例所繪示的應用於PoP構件的導孔元件示意圖。   第5圖為依據一實施例所繪示的PoP構件的剖面示意圖。   第6圖為一上視示意圖，例示出PoP構件中導孔元件以及晶片的配置位置。   第7圖為一上視示意圖，例示出另一實施例中PoP構件採用第4圖中的導孔元件與晶片的配置位置。   第8圖為依據另一實施例所繪示的PoP構件的剖面示意圖。   第9圖至第14圖為依據一實施例所繪示的製作PoP構件的方法示意圖。   第15圖及第16圖為依據另一實施例所繪示的製作PoP構件的方法示意圖。   第17至第20圖為依據另一實施例所繪示的製作PoP構件的方法示意圖。   第21圖例示另一實施例的PoP構件示意圖。

1‧‧‧PoP構件

10‧‧‧(底部)晶片封裝

20‧‧‧(頂部)晶片封裝

100a‧‧‧基材部

101‧‧‧導孔元件

120a、122a‧‧‧金屬導孔

201‧‧‧晶片設置區域

202‧‧‧週邊區域

220‧‧‧半導體晶片

250‧‧‧凸塊

400‧‧‧中介層

400a‧‧‧第一側

400b‧‧‧第二側

410‧‧‧重佈線層

412‧‧‧介電層

413‧‧‧鈍化層

414、416、418‧‧‧金屬層

414a、414b、414c‧‧‧凸塊墊

416a、416b、416c‧‧‧凸塊

418a‧‧‧焊墊

415‧‧‧鈍化層

419‧‧‧防焊層

420‧‧‧晶片或裸晶

421‧‧‧I/O墊

430‧‧‧底膠

500‧‧‧成型模料

520‧‧‧焊接凸塊或錫球

Claims (20)

1. 一種封裝上封裝構件，包含：       一底部晶片封裝，包含： 一中介層，具有一第一側及相對該第一側的一第二側； 至少一晶片，設於該中介層的該第一側上的一晶片設置區域內； 複數個導孔元件，設於該中介層的該第一側上的一週邊區域內，該週邊區域鄰近該晶片設置區域，其中各該導孔元件包含一基材部及一連接部，且該連接部耦接該基材部； 一成型模料，設於該第一側上，該成型模料包圍該晶片及該導孔元件；以及 複數個焊錫凸塊，設於該第二側上；       一頂部晶片封裝，設於該底部晶片封裝上且經由該些導孔元件與該底部晶片封裝電連接。
2. 如申請專利範圍第1項所述的封裝上封裝構件，其中該基材部係為一矽基材部。
3. 如申請專利範圍第1項所述的封裝上封裝構件，其中該基材部包含矽、玻璃、陶瓷或金屬。
4. 如申請專利範圍第1項所述的封裝上封裝構件，其中該連接部包含一介層堆疊以及埋於該介層堆疊的複數個金屬導孔。
5. 如申請專利範圍第4項所述的封裝上封裝構件，其中該介層堆疊包含一有機材料。
6. 如申請專利範圍第5項所述的封裝上封裝構件，其中該有機材料包含聚醯亞胺（polyimide, PI），聚苯並噁唑（poly (p-phenylenebenzobisoxazole), PBO）或苯並環丁烯（benzocyclobutene, BCB）。
7. 如申請專利範圍第1項所述的封裝上封裝構件，其中該介層堆疊包含一無機材料。
8. 如申請專利範圍第7項所述的封裝上封裝構件，其中該無機材料包含氧化矽、氮化矽或氮氧化矽。
9. 如申請專利範圍第1項所述的封裝上封裝構件，其中各該導孔元件另包含一金屬遮蔽層，設於該介層堆疊中。
10. 如申請專利範圍第1項所述的封裝上封裝構件，其中各該導孔元件具有一立方體形或長方體形結構。
11. 如申請專利範圍第1項所述的封裝上封裝構件，其中該基材部係直接接觸該連接部。
12. 如申請專利範圍第1項所述的封裝上封裝構件，其中該中介層包含一第一重佈線層。
13. 如申請專利範圍第12項所述的封裝上封裝構件，其中該第一重佈線層包含至少一介電層以及至少一金屬層。
14. 如申請專利範圍第12項所述的封裝上封裝構件，其中並包含一第二重佈線層，介於該頂部晶片封裝與該底部晶片封裝之間。
15. 如申請專利範圍第1項所述的封裝上封裝構件，其中該晶片係經由複數個第一凸塊設於該第一側的該晶片設置區域內。
16. 如申請專利範圍第15項所述的封裝上封裝構件，其中該連接部係經由複數個第二凸塊電連接該第一重佈線層。
17. 如申請專利範圍第16項所述的封裝上封裝構件，其中該基材部係經由複數個第三凸塊連接該第一重佈線層。
18. 如申請專利範圍第17項所述的封裝上封裝構件，其中該基材部係經由該複數個第三凸塊連接該第一重佈線層中的複數個虛設墊。
19. 如申請專利範圍第1項所述的封裝上封裝構件，其中設置在該週邊區域內的該導孔元件僅僅沿著該晶片的三邊、兩相對邊或兩相鄰邊設置。
20. 如申請專利範圍第1項所述的封裝上封裝構件，其中該晶片包含一繪圖處理器、一中央處理器或一記憶體晶片。