JP4271590B2

JP4271590B2 - 半導体装置及びその製造方法

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Publication number: JP4271590B2
Application number: JP2004011666A
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Inventors: 之治竹内; 秀則高柳
Original assignee: Shinko Electric Industries Co Ltd
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Filing date: 2004-01-20
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Description

本発明は、半導体装置及びその製造方法に関し、特に、薄型化を図るために配線基板の内部に半導体素子（チップ）を実装したパッケージ構造を有する半導体装置及びその製造方法に関する。

配線基板の内部にチップを実装してなる半導体装置として、従来より種々の形態のものが提案されている。その一例として、例えば東芝セミコンダクター社製のシステム・ブロック・モジュールに代表されるように、複数のチップを内蔵し、かつ積層して所要の回路ブロックを形成するよう意図されたパッケージ構造（半導体装置）がある。この半導体装置では、上下層間の接続をチップの周囲で行うようにしており、このためにチップ周囲のパッケージの上下面には上下接続用パッドが配置されている。この上下接続用パッドは、当該パッケージ（チップ）の上下に積層されるパッケージ（チップ）間を接続するのに用いられ、上下接続用パッドの多くは当該パッケージの内部でも接続されている。

かかる半導体装置では、上下接続用パッドをパッケージ内部で接続する手段として、典型的にめっきスルーホールが用いられていた。

上記の従来技術に関連する技術としては、例えば、半導体チップをパッケージ内に埋設して実装し、パッケージの両面に外部接続端子を設け、あるいは、外部接続端子が接続されるべき配線パターンの端子形成部分（パッド部）をソルダレジスト層から露出させ、多層的に積み重ねることができるようにしたものがある（例えば、特許文献１参照）。
特開２００１−２１７３３７号公報

上述したようにチップ周囲の領域に設けた上下接続用パッドを介して複数のチップを積層できるように適応された従来のパッケージ構造（半導体装置）では、上下接続用パッドをパッケージ内部で接続する際にめっきスルーホールを利用していた。

しかし、このめっきスルーホールはドリル加工によって形成されることが多く、そのためスルーホールの径が比較的大きくなり（現状技術において２５０〜３００μｍ程度）、その分の面積を必要とするといった不都合があった。また、めっきスルーホール上に上下接続用パッドを配置することが技術的に難しいなど、デザイン上の制約があり（つまり、配線の自由度が低い）、そのために当該パッドを別の場所に形成しなければならず、チップの周囲に必要とする面積が大きくなり、小型化の障害となっていた。

本来、チップを積層しようとするのは、より小さい体積中により多くの機能素子（チップ）を収容して高機能化を図ることが主な目的の一つであるが、上記の課題はこの目的達成の大きな障害となる。つまり、チップを収容するパッケージ（半導体装置）において当該チップの周囲の領域は、半導体装置としての本来の機能を発揮する部分ではなく、単に上下に積層されるパッケージ間を接続するのに用いられる領域であるため、昨今の薄型パッケージに対する小型化、高密度化等の要求を考慮すると、チップの周囲に必要とする面積は極力小さい方が望ましい。

本発明は、かかる従来技術における課題に鑑み創作されたもので、パッケージに半導体素子（チップ）を実装するに際し小型化を図ると共に、配線の自由度を高め、また、必要に応じてチップの３次元的な配置構成及び相互間の接続を簡便に行えるようにし、ひいては高機能化に寄与することができる半導体装置及びその製造方法を提供することを目的とする。

上記の従来技術の課題を解決するため、本発明の一形態に係る半導体装置は、絶縁性基材を有する配線基板と、電極端子が前記絶縁性基材の一方の面側に向くように該絶縁性基材内に埋設された少なくとも１個の半導体素子とを備え、前記半導体素子の周囲の領域において前記絶縁性基材を一方の面から他方の面にかけて貫通する第１のビアホールが形成されるとともに該第１のビアホールに導体が充填され、該導体の一端は、導電性材料からなる第１のパッド部を介して前記絶縁性基材の他方の面側に露出しており、さらに前記半導体素子が埋設されている領域において前記絶縁性基材の一方の面から前記半導体素子の電極端子に達する第２のビアホールが形成され、前記絶縁性基材の一方の面に、前記第２のビアホールを充填して前記半導体素子の電極端子に接続され、かつ、前記導体の他端に接続される配線層が形成され、該配線層の前記導体の他端に対応する部分に画定される第２のパッド部を露出させて前記配線層及び前記絶縁性基材を覆う保護膜が形成されており、さらに前記絶縁性基材は、前記半導体素子の電極端子が形成されている側と反対側の面が前記絶縁性基材の他方の面よりも突出するように形成されていることを特徴とする。

この形態に係る半導体装置によれば、パッケージとして供される配線基板の絶縁性基材内に半導体素子（チップ）が埋設・実装されると共に、チップの周囲の領域において絶縁性基材を一方の面から他方の面にかけて厚さ方向に貫通するビアホール（第１のビアホール）が形成されており、このビアホールは、従来のようにドリル加工によって形成されるスルーホールと比べて、例えばレーザ加工により小さい径に形成することが可能である。このことは、チップの周囲に必要とする面積を相対的に小さくできることを意味し、パッケージ（半導体装置）の小型化に寄与する。
また、絶縁性基材の他方の面は、半導体素子（チップ）の電極端子が形成されている側と反対側の面に対応する部分において突出しており、言い換えると、チップの周囲の領域における絶縁性基材の厚さは相対的に薄く形成されているので、当該領域に形成されるビアホール（第１のビアホール）の深さを減らすことができる。つまり、当該ビアホールの形成に使用するレーザの照射時間を短縮できるため、当該ビアホールの径を更に小さくすることができ、パッケージ（半導体装置）の更なる小型化に寄与する。

また、第１のビアホールに導体が充填されているので、その上（導体の一端上）に第１のパッド部（上下接続用パッド）を配置することができ、従来のようにめっきスルーホールが形成されていてその上に上下接続用パッドを配置することができず、別の場所に当該パッドを形成しなければならない場合と比べて、配線の自由度を高めることができる。また、当該パッドを別の場所に形成する必要がないため、その分、チップの周囲に必要とする面積を減らすことができ、パッケージ（半導体装置）の更なる小型化に寄与する。
また、導体の充填と配線層の接続に関連して以下の利点がある。すなわち、第１のビアホールに充填される導体と、第２のビアホールを充填して半導体素子の電極端子に接続され、かつ、導体の他端に接続される配線層とは別々に設けられている（つまり、プロセス的に別工程で充填されている）ので、半導体素子と配線層との接続信頼性を確保できると共に、絶縁性基材に、好適に第１のビアホールを充填する導体を設けることができる。一般に、深さと開口径の異なるビアホールを同時に充填することは、めっき条件等の設定が非常に困難である。特に、開口径が小さく、接続信頼性が要求される半導体素子と接続されるビアホール（本発明における「第２のビアホール」に相当）と、絶縁性基材を貫通するため、このビアホールと比較して深く、かつ開口径が大きいビアホール（本発明における「第１のビアホール」に相当）を、同一のめっき条件で充填することは、実際上不可能に近い。このため、本発明では、上記のように深さと開口径の異なる第１のビアホールと第２のビアホールとに、それぞれ導体と配線層とを別々に設けている。

さらに、パッケージ（半導体装置）の両面からそれぞれ露出させた第１、第２のパッド部を上下接続用パッドとして用い、必要に応じてさらに外部接続端子を介在させることにより、本装置を多層的に積み重ねることができるので、チップの３次元的な配置構成及び相互間の接続を簡便に行うことが可能となり、高機能化に寄与する。

また、本発明の他の形態によれば、上記の形態に係る半導体装置の製造方法が提供される。この半導体装置の製造方法は、導電性基材の一方の面の半導体素子搭載領域の周囲の特定の位置に、導電性材料からなる第１のパッド部を形成し、該半導体素子搭載領域の部分に凹部を形成する工程と、前記半導体素子搭載領域に、電極端子が前記導電性基材と反対側に向くように半導体素子を搭載する工程と、前記半導体素子を埋め込むように前記導電性基材上に絶縁性基材を形成する工程と、前記絶縁性基材に、前記第１のパッド部に達するように第１のビアホールを形成する工程と、前記第１のビアホールに導体を充填する工程と、前記絶縁性基材の前記半導体素子が埋設されている領域に、前記半導体素子の電極端子に達するように第２のビアホールを形成する工程と、前記絶縁性基材上に、前記第２のビアホールを充填して前記半導体素子の電極端子に接続され、かつ、前記導体に接続されるように配線層を形成する工程と、前記配線層の前記導体に対応する部分に画定される第２のパッド部が露出するように前記配線層及び前記絶縁性基材を覆って保護膜を形成する工程と、前記導電性基材を除去する工程とを含むことを特徴とする。

図１は本発明の第１の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。

本実施形態に係る半導体装置１０は、パッケージとして供される配線基板２０と、このパッケージ（配線基板）２０内に埋設された半導体素子（シリコン（Ｓｉ）チップ）３０とによって構成されている。図示の例では、１パッケージ内に１個の半導体チップ３０が埋め込まれているが、本装置１０に要求される機能に応じて２個以上の半導体チップ３０を適宜埋め込むようにしてもよい。

パッケージ（配線基板）２０において、２１は配線基板のベースとなる絶縁性基材（例えば、エポキシ系樹脂等からなる樹脂層）を示し、この樹脂層２１において半導体チップ３０の周囲の領域には樹脂層２１を厚さ方向に貫通するビアホールＶＨ１が形成され、このビアホールＶＨ１に導体２２（例えば、銅（Ｃｕ）等の金属）が充填されている。この導体２２の一端（図示の例では下側の面）には、ビアホールＶＨ１の径よりも若干大きめの径を有する導電性材料（例えば、パラジウム（Ｐｄ）、金（Ａｕ）等）からなるパッド部２３が形成されており、このパッド部２３は樹脂層２１の一方の面（下側）に露出している。また、樹脂層２１の他方の面（上側）には、導体２２の他端に接続されて所要のパターン形状にＣｕの配線層２４が形成されており、この配線層２４の導体２２に対応する部分は、パッド部２４Ｐとして画定されている。さらに、パッド部２４Ｐの領域を除いて配線層２４及び樹脂層２１の全面を覆うようにして保護膜２５（例えば、ソルダレジスト層）が形成され、パッド部２４Ｐ上には外部接続端子２６（例えば、はんだバンプ）が接合されている。

なお、図示の例では外部接続端子２６を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子を接合できるように配線層２４の一部（パッド部２４Ｐ）がソルダレジスト層２５から露出していれば十分である。また、図示の例では外部接続端子２６をパッケージ（配線基板）２０の片面（上側）にのみ設けているが、必要に応じてパッケージ（配線基板）２０の両面に設けるようにしてもよい。この場合は、下側のパッド部２３上にも外部接続端子２６が接合される。

一方、半導体チップ３０については、その電極端子３１のうち少なくとも一部の電極端子は、ビアホールＶＨ２に充填された配線層２４を介してパッド部２４Ｐに電気的に接続されており、半導体チップ３０の裏面（電極端子３１が形成されている側と反対側の面）は、絶縁層３２を介して樹脂層２１の一方の面（下側）に露出している。また、半導体チップ３０はパッケージ（配線基板）２０内に実装するため、厚さが可及的に薄いものを使用するのが望ましい。現状の技術では、半導体チップとして５０μｍ〜１００μｍ程度の厚さのものが提供されており、この程度の厚さの半導体チップであれば基板内に埋設することは技術的に十分可能である。よって、本実施形態では、半導体チップ３０として厚さが５０μｍ程度の薄いものを使用している。

本実施形態に係る半導体装置１０は、薄い半導体チップ３０をパッケージ（配線基板）２０内に埋設すると共に、半導体チップ３０の周囲に形成したビアホールＶＨ１内を導体２２で充填し、その上に上下接続用のパッド（パッド部２３、２４Ｐ）を形成もしくは画定し、この上下接続用のパッドを介して、後述するように必要に応じて多層的に積み重ねることができるようにしたことを特徴としている。

以下、第１の実施形態に係る半導体装置１０を製造する方法について、その製造工程を順に示す図２及び図３を参照しながら説明する。

先ず最初の工程では（図２（ａ）参照）、導電性基材として銅箔２７を用意する。

次の工程では（図２（ｂ）参照）、銅箔２７の一方の面（図示の例では上側）において半導体素子搭載領域ＭＲの周囲の特定の位置（後述するビアホールが形成される部分に対応する位置）に、直径が１５０μｍ程度の導電性材料からなるパッド部２３を形成する。例えば、銅箔２７（Ｃｕ）上の当該特定の位置に、下地層としてニッケル（Ｎｉ）めっきを行った後、パラジウム（Ｐｄ）めっきを行い、さらに必要に応じてその上に金（Ａｕ）めっきを施すことで、パッド部２３を形成する。

このパッド部２３を形成する際に、半導体素子搭載領域ＭＲに、パッド部２３と同様のめっき構成により、図中破線で示すようにダイパッド部を形成してもよい。

次の工程では（図２（ｃ）参照）、銅箔２７上の半導体素子搭載領域ＭＲに、厚さが５０μｍ程度の薄い半導体チップ３０を絶縁層３２を介して搭載する。例えば、半導体素子搭載領域ＭＲにノン・コンダクティブ・ペースト（ＮＣＰ）を塗布し、又はノン・コンダクティブ・フィルム（ＮＣＦ）を貼り付け、半導体チップ３０の電極端子３１が形成されている側と反対側の面を下にしてＮＣＰ又はＮＣＦで接着する。あるいは、フリップチップ実装を行うときにチップと実装基板との間に充填されるアンダーフィル樹脂等の絶縁性樹脂を用いてもよい。

次の工程では（図２（ｄ）参照）、銅箔２７上に、半導体チップ３０を埋め込むようにして樹脂層２１を形成する。例えば、ビルドアップ基板を作製するときに層間絶縁材料として用いられるエポキシ系樹脂等の熱硬化性樹脂を用いて樹脂層２１を形成する。あるいは、エポキシ系樹脂に代えてポリイミド系樹脂を用いてもよい。この樹脂層２１は、パッケージ（配線基板）２０の絶縁性基材として機能する。

次の工程では（図２（ｅ）参照）、樹脂層２１の特定の位置（パッド部２３が形成されている部分に対応する位置）に、パッド部２３に達するようにビアホールＶＨ１を形成する。例えば、樹脂層２１の対応する部分をＣＯ₂レーザ、エキシマレーザ等により除去することで、径の小さい（１００μｍ程度の）ビアホールＶＨ１を容易に形成することができる。

次の工程では（図２（ｆ）参照）、ビアホールＶＨ１に導体２２を充填する。例えば、銅（Ｃｕ）等の金属を含有する導電性ペーストを充填し、又は銅箔２７を給電層として電解Ｃｕめっきを施してビアホールＶＨ１を充填する。

次の工程では（図３（ａ）参照）、図２（ｅ）の工程で行った処理と同様にして、レーザ加工により、樹脂層２１の特定の位置（埋設された半導体チップ３０の電極端子３１に対応する位置）に、半導体チップ３０の電極端子３１に達するようにビアホールＶＨ２を形成する。

次の工程では（図３（ｂ）参照）、樹脂層２１上に、半導体チップ３０上のビアホールＶＨ２を充填し、かつ、半導体チップ周辺のビアホールＶＨ１に充填された導体２２に接続されるように所要のパターン形状に配線層２４を形成する。具体的には、スパッタリング、無電解めっき等により、ビアホールＶＨ２の内部を含む樹脂層２１の全面に金属薄膜を形成し、その金属薄膜を種としてサブトラクティブ法、セミアディティブ法などによりパターン（配線層２４）を形成する。例えば、ビアホールＶＨ２の内部を含む樹脂層２１の全面を触媒化し、３μｍ前後の厚さの無電解Ｃｕめっきを施し（金属薄膜の形成）、次にめっきレジストでめっきパターンを形成し、パターンめっき法により、金属薄膜を給電層としてその表面に電解Ｃｕめっきを施し、メッキレジストを除去後、電解Ｃｕめっきのパターンをマスクにして不要のＣｕをエッチングし、Ｃｕパターン（配線層２４）を形成する。

さらに、必要に応じて配線層２４（Ｃｕ）上に、Ｎｉ／Ａｕめっきを施す。これは、後の段階ではんだ接合を行ったときに配線層との接着性を向上させるためである。

次の工程では（図３（ｃ）参照）、配線層２４の導体２２に対応する部分（パッド部２４Ｐ）が露出するように配線層２４及び樹脂層２１を覆ってソルダレジスト層２５を形成する。例えば、配線層２４及び樹脂層２１の全面に感光性のソルダレジストを塗布し、所要のパッド部２４Ｐの形状に従うように露光及び現像（ソルダレジストのパターニング）を行い、そのパッド部２４Ｐの領域に対応する部分のソルダレジスト層を開口する。これによって、配線層２４のパッド部２４Ｐが露出し、他の部分の配線層２４がソルダレジスト層２５によって覆われたことになる。このソルダレジスト層２５は、パッケージ（配線基板）２０の保護膜として機能する。

次の工程では（図３（ｄ）参照）、ソルダレジスト層（保護膜）２５から露出しているパッド部２４Ｐ（Ｃｕ）に、外部接続端子としてのはんだバンプ２６を形成する。このはんだバンプ２６は、例えば、めっき法により形成することができる。あるいは、パッド部２４Ｐにフラックスを塗布した後、はんだボールを搭載し、もしくは印刷法によりはんだペーストを供給し、２４０℃〜２６０℃程度の温度でリフローしてバンプ化する方法を用いてもよい。この場合、後処理として表面を洗浄し、フラックスを除去する。

最後の工程では（図３（ｅ）参照）、導電性基材として用いた銅箔２７をウエットエッチングにより除去する。これによって、第１の実施形態に係る半導体装置１０（図１）が作製されたことになる。

以上説明したように第１の実施形態によれば（図１〜図３参照）、パッケージとして供される配線基板２０内に半導体チップ３０が埋設されると共に、半導体チップ３０の周囲の特定の位置にビアホールＶＨ１がレーザ加工により形成されているので、従来のようにドリル加工によって形成されるスルーホールと比べて、ビアホールＶＨ１の径を小さくすることができる。ちなみに、現状技術ではスルーホールの径は２５０〜３００μｍ程度であるのに対し、本実施形態では、ビアホールＶＨ１の径を１００μｍ程度に小さくすることができる。これによって、半導体チップ３０の周囲に必要とする面積が相対的に小さくなるので、パッケージ２０（半導体装置１０）の小型化を図ることができる。

また、ビアホールＶＨ１に導体２２が充填されているので、その導体２２上にパッド部２３（上下接続用パッド）を配置することができる。言い換えると、従来のようにめっきスルーホールが形成されていてその上に上下接続用パッドを配置することができず、別の場所に当該パッドを形成しなければならない場合と比べて、配線の自由度を高めることができる。また、当該パッドを別の場所に形成する必要がないので、その分、半導体チップ３０の周囲に必要とする面積を減らすことができ、パッケージ２０（半導体装置１０）の更なる小型化に寄与する。
また、導体２２の充填と配線層２４の接続に関連して以下の利点がある。すなわち、ビアホールＶＨ１に充填される導体２２と、ビアホールＶＨ２を充填して半導体チップ３０の電極端子３１に接続され、かつ、導体２２の他端に接続される配線層２４とは別々に設けられている（つまり、図２（ｆ）、図３（ｂ）に示すように別工程で充填されている）ので、チップ３０と配線層２４との接続信頼性を確保することができ、また、絶縁性基材２１に、好適にビアホールＶＨ１を充填する導体２２を設けることができる。一般に、深さと開口径の異なるビアホールを同時に充填することは、めっき条件等の設定が非常に困難である。特に、開口径が小さく、接続信頼性が要求される半導体素子と接続されるビアホール（本実施形態における「ビアホールＶＨ２」に相当）と、絶縁性基材を貫通するため、このビアホールと比較して深く、かつ開口径が大きいビアホール（本実施形態における「ビアホールＶＨ１」に相当）を、同一のめっき条件で充填することは、実際上不可能に近い。かかる不都合に対処するため、本実施形態では、上記のように深さと開口径の異なるビアホールＶＨ１とビアホールＶＨ２とに、それぞれ導体２２と配線層２４とを別々に設けている。

また、パッケージ２０（半導体装置１０）の両面からそれぞれ露出させたパッド部２３及びパッド部２４Ｐを上下接続用パッドとして用い、あるいはパッド部２４Ｐ上に接合された外部接続端子（はんだバンプ２６）を介在させることで、後述するように本パッケージを必要に応じて多層的に積み重ねることができるので、半導体チップ３０の３次元的な配置構成及び相互間の接続を簡便に行うことができる。これは、半導体装置の高機能化に寄与する。

また、上述したように外部接続端子（はんだバンプ２６）は必ずしも設ける必要はないが、外部接続端子を設けておくことで以下の利点がある。すなわち、図３（ｄ）の工程で外部接続端子（はんだバンプ２６）を形成しておくことにより、半導体チップ３０が埋設されたパッケージ２０（半導体装置１０）の機能や動作等のテストが可能となるため、この段階でそのテストにパスしなければ当該パッケージを不良品としてリジェクトすることができる。つまり、良品のパッケージ（半導体装置）のみを抽出することができる。これによって、後述するように良品のパッケージを多層構造に積み重ねてモジュール化したときに、製品（半導体装置）としての歩留りを上げることができる。

図４は本発明の第２の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。

本実施形態では、第１の実施形態（図１）と同様に、半導体装置１０ａは、パッケージとして供される配線基板２０ａと、このパッケージ（配線基板）２０ａ内に埋設された半導体チップ３０とによって構成されている。本実施形態におけるパッケージ（配線基板）２０ａは、第１の実施形態におけるパッケージ（配線基板）２０と比べて、樹脂層２１ａが、絶縁層３２の露出している側の面が樹脂層２１ａの一方の面（パッド部２３が形成されている側の面）よりも突出するように形成されている点で相違する。他の構成及びその機能については、第１の実施形態の場合と同じであるので、その説明は省略する。

また、この構成上の特徴により、本実施形態の半導体装置１０ａを製造する方法についてもその製造工程の一部が相違する。すなわち、本実施形態に係る製造方法（図５、図６参照）は、第１の実施形態に係る製造方法（図２、図３参照）と比べて、図５（ｂ）の工程において銅箔２７の一方の面の半導体素子搭載領域の周囲の特定の位置にパッド部２３を形成したときに、さらに、当該半導体素子搭載領域の部分に、ハーフエッチングにより凹部ＲＰ１を形成した点で相違する。このように半導体素子搭載領域の部分に凹部ＲＰ１が形成されることにより、その後の工程で樹脂層２１ａが形成されたときに（図５（ｄ）参照）、絶縁層３２が形成されている側の面はパッド部２３が形成されている側の面よりも突出する。つまり、半導体チップ３０上の樹脂層２１ａの厚さが第１の実施形態の場合（樹脂層２１の厚さ）と同じであれば、パッド部２３上の樹脂層２１ａの厚さは相対的に薄くなる。このため、その後の工程でビアホールＶＨ１を形成したときに（図５（ｅ）参照）、そのビアホールＶＨ１の深さは相対的に減じられる。他の工程については、第１の実施形態の場合と基本的に同じであるので、その説明は省略する。

この第２の実施形態によれば（図４〜図６参照）、第１の実施形態で得られた種々の利点に加えて、さらに、上記の構成上の特徴に基づいて、半導体チップ３０の周囲に形成するビアホールＶＨ１の深さを減らすことができる（第２の実施形態に特有の利点）。つまり、レーザの照射時間を短縮できるため、ビアホールＶＨ１の径を更に小さくすることができ、パッケージ２０ａ（半導体装置１０ａ）の更なる小型化に寄与する。

図７は本発明の第３の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。

本実施形態では、第２の実施形態（図４）と同様に、半導体装置１０ｂは、パッケージとして供される配線基板２０ｂと、このパッケージ（配線基板）２０ｂ内に埋設された半導体チップ３０とによって構成されている。本実施形態におけるパッケージ（配線基板）２０ｂは、第２の実施形態におけるパッケージ（配線基板）２０ａと比べて、ビアホールＶＨ１に充填された導体２２ｂの一端が樹脂層２１ｂの一方の面（図示の例では下側）から突出し、パッド部２３ｂが、導体２２ｂの突出している面（凸面）の形状に従って形成されている点で相違する。他の構成及びその機能については、第２の実施形態の場合と同じであるので、その説明は省略する。

また、この構成上の特徴により、本実施形態の半導体装置１０ｂを製造する方法についてもその製造工程の一部が相違する。すなわち、本実施形態に係る製造方法（図８、図９参照）は、第２の実施形態に係る製造方法（図５、図６参照）と比べて、図８（ｂ）の工程において銅箔２７の一方の面の半導体素子搭載領域の部分と、当該半導体素子搭載領域の周囲の特定の位置に対応する部分に、それぞれハーフエッチングにより凹部ＲＰ１、凹部ＲＰ２を形成し、さらに凹部ＲＰ２の表面にパッド部２３ｂを形成した点で相違する。このようにパッド部２３ｂを形成すべき部分に凹部ＲＰ２が形成されることにより、その後の工程でビアホールＶＨ１に導体２２ｂが充填されたときに（図８（ｆ）参照）、導体２２ｂの一端は樹脂層２１ｂの一方の面（下側）から突出する。他の工程については、第２の実施形態の場合と基本的に同じであるので、その説明は省略する。

この第３の実施形態によれば（図７〜図９参照）、第２の実施形態で得られた種々の利点（第１の実施形態で得られた利点＋第２の実施形態に特有の利点）に加えて、さらに、上記の構成上の特徴に基づいて、本パッケージ２０ｂ（半導体装置１０ｂ）を多層構造に積み重ねてモジュール化する際に、パッド部２３ｂが突出しているため、各パッケージ間の接続に使用するはんだの量を減らすことができる。

また、図８（ｂ）の工程において凹部ＲＰ２上にパッド部２３ｂを形成する代わりに、凹部ＲＰ２内に電解はんだめっきによりはんだを充填すれば、最終的に半導体装置１０ｂの外部接続端子としてのはんだバンプを構成することができる。

なお、第３の実施形態に係る構成（図７）では、第２の実施形態に係る構成（図４）と同様に絶縁層３２の露出面が樹脂層２１ｂの一方の面（パッド部２３ｂが形成されている側の面）よりも突出しているが、絶縁層３２の露出面は必ずしも突出させる必要がないことはもちろんである。例えば、第１の実施形態に係る構成（図１）と同様に絶縁層３２の露出面が樹脂層２１ｂの一方の面と同じ面内に位置するように形成してもよい。

図１０、図１１及び図１２は、それぞれ本発明の第４、第５及び第６の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。

第４の実施形態に係る半導体装置４０（図１０）、第５の実施形態に係る半導体装置４０ａ（図１１）及び第６の実施形態に係る半導体装置４０ｂ（図１２）は、それぞれ第１の実施形態に係る半導体装置１０（図１）、第２の実施形態に係る半導体装置１０ａ（図４）及び第３の実施形態に係る半導体装置１０ｂ（図７）を３層に積み重ねてモジュール化した積層構造を有している。各半導体装置４０、４０ａ及び４０ｂにおいて、上下に隣接する２つの半導体装置１０、１０ａ及び１０ｂは、一方の上下接続用パッド（パッド部２３、２３ｂ）と他方の外部接続端子（はんだバンプ２６）を介して電気的に接続されると共に、両装置間に充填されたアンダーフィル樹脂４１を介して接着されている。

また、第４の実施形態に係る半導体装置４０（図１０）では、最上層の半導体装置１０は外部接続端子（はんだバンプ２６）を設けておらず、中間層の半導体装置１０は一方の面（上側）にのみ外部接続端子（はんだバンプ２６）を設けており、最下層の半導体装置１０は両面に外部接続端子（はんだバンプ２６）を設けている。

また、第５の実施形態に係る半導体装置４０ａ（図１１）では、最上層の半導体装置１０ａは一方の面（下側）にのみ外部接続端子（はんだバンプ２６）を設けており、中間層の半導体装置１０ａと最下層の半導体装置１０ａはそれぞれ両面に外部接続端子（はんだバンプ２６）を設けている。

また、第６の実施形態に係る半導体装置４０ｂ（図１２）では、最上層の半導体装置１０ｂは外部接続端子（はんだバンプ２６）を設けておらず、中間層の半導体装置１０ｂは一方の面（上側）にのみ外部接続端子（はんだバンプ２６）を設けており、最下層の半導体装置１０ｂは両面に外部接続端子（はんだバンプ２６、２６ｂ）を設けている。この場合、最下層の半導体装置１０ｂの下側のはんだバンプ２６ｂに使用するはんだの量は、パッド部２３ｂが凸面状に突出していることにより、相対的に少なくて済む。

なお、第４〜第６の実施形態に係る半導体装置４０、４０ａ及び４０ｂでは、それぞれ第１〜第３の実施形態に係る半導体装置１０、１０ａ及び１０ｂを３層に積み重ねて多層構造とした場合を例にとって説明したが、積み重ねる層数は３層に限定されないことはもちろんである。すなわち、モジュール化した積層構造の半導体装置に要求される機能に応じて、その積み重ねる層数を適宜選定することが可能である。

また、第４〜第６の実施形態に係る構成では、その積層構造（４０，４０ａ，４０ｂ）全体としての外部接続端子（はんだバンプ２６、２６ｂ）を最下層の半導体装置（１０，１０ａ，１０ｂ）に設けているが、これとは逆に、当該外部接続端子を最上層の半導体装置側に設けるようにしてもよい。

本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。図１の半導体装置の製造工程（その１）を示す断面図である。図１の半導体装置の製造工程（その２）を示す断面図である。本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。図４の半導体装置の製造工程（その１）を示す断面図である。図４の半導体装置の製造工程（その２）を示す断面図である。本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。図７の半導体装置の製造工程（その１）を示す断面図である。図７の半導体装置の製造工程（その２）を示す断面図である。本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。本発明の第５の実施形態に係る半導体装置の構造を示す断面図である。本発明の第６の実施形態に係る半導体装置の構造を示す断面図である。

符号の説明

１０，１０ａ，１０ｂ…半導体装置、
２０，２０ａ，２０ｂ…配線基板（パッケージ）、
２１，２１ａ，２１ｂ…絶縁性基材（樹脂層）、
２２，２２ａ，２２ｂ…導体（Ｃｕ等）、
２３，２３ｂ…パッド部、
２４…配線層（Ｃｕ等のパターン）、
２４Ｐ…パッド部、
２５…保護膜（ソルダレジスト層）、
２６，２６ｂ…外部接続端子（はんだバンプ）、
２７…導電性基材（銅箔）、
３０…半導体素子（チップ）、
３１…電極端子、
３２…絶縁層（ＮＣＰ、ＮＣＦ等）、
４０，４０ａ，４０ｂ…積層構造の半導体装置、
４１…アンダーフィル樹脂、
ＭＲ…半導体素子搭載領域、
ＲＰ１，ＲＰ２…凹部、
ＶＨ１，ＶＨ２…ビアホール。

Claims

絶縁性基材を有する配線基板と、電極端子が前記絶縁性基材の一方の面側に向くように該絶縁性基材内に埋設された少なくとも１個の半導体素子とを備え、
前記半導体素子の周囲の領域において前記絶縁性基材を一方の面から他方の面にかけて貫通する第１のビアホールが形成されるとともに該第１のビアホールに導体が充填され、該導体の一端は、導電性材料からなる第１のパッド部を介して前記絶縁性基材の他方の面側に露出しており、
さらに前記半導体素子が埋設されている領域において前記絶縁性基材の一方の面から前記半導体素子の電極端子に達する第２のビアホールが形成され、前記絶縁性基材の一方の面に、前記第２のビアホールを充填して前記半導体素子の電極端子に接続され、かつ、前記導体の他端に接続される配線層が形成され、該配線層の前記導体の他端に対応する部分に画定される第２のパッド部を露出させて前記配線層及び前記絶縁性基材を覆う保護膜が形成されており、
さらに前記絶縁性基材は、前記半導体素子の電極端子が形成されている側と反対側の面が前記絶縁性基材の他方の面よりも突出するように形成されていることを特徴とする半導体装置。
前記第１のパッド部及び第２のパッド部の少なくとも一方に外部接続端子が接合されていることを特徴とする請求項１に記載の半導体装置。
請求項２に記載の半導体装置を複数重ね合わせ、隣接する２つの半導体装置間を前記外部接続端子を介して接続したことを特徴とする半導体装置。
導電性基材の一方の面の半導体素子搭載領域の周囲の特定の位置に、導電性材料からなる第１のパッド部を形成し、該半導体素子搭載領域の部分に凹部を形成する工程と、
前記半導体素子搭載領域に、電極端子が前記導電性基材と反対側に向くように半導体素子を搭載する工程と、
前記半導体素子を埋め込むように前記導電性基材上に絶縁性基材を形成する工程と、
前記絶縁性基材に、前記第１のパッド部に達するように第１のビアホールを形成する工程と、
前記第１のビアホールに導体を充填する工程と、
前記絶縁性基材の前記半導体素子が埋設されている領域に、前記半導体素子の電極端子に達するように第２のビアホールを形成する工程と、
前記絶縁性基材上に、前記第２のビアホールを充填して前記半導体素子の電極端子に接続され、かつ、前記導体に接続されるように配線層を形成する工程と、
前記配線層の前記導体に対応する部分に画定される第２のパッド部が露出するように前記配線層及び前記絶縁性基材を覆って保護膜を形成する工程と、
前記導電性基材を除去する工程とを含むことを特徴とする半導体装置の製造方法。
前記保護膜を形成する工程と前記導電性基材を除去する工程との間に、前記配線層の第２のパッド部に外部接続端子を接合する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。