DE19930308A1 - Multichipmodul mit Silicium-Trägersubstrat - Google Patents
Multichipmodul mit Silicium-TrägersubstratInfo
- Publication number
- DE19930308A1 DE19930308A1 DE19930308A DE19930308A DE19930308A1 DE 19930308 A1 DE19930308 A1 DE 19930308A1 DE 19930308 A DE19930308 A DE 19930308A DE 19930308 A DE19930308 A DE 19930308A DE 19930308 A1 DE19930308 A1 DE 19930308A1
- Authority
- DE
- Germany
- Prior art keywords
- solder
- multichip module
- module
- carrier substrate
- support substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H10W90/701—
-
- H10W70/635—
-
- H10W90/00—
-
- H10W72/07251—
-
- H10W72/20—
Landscapes
- Wire Bonding (AREA)
Abstract
Auf der Mehrlagenverdrahtung des Silicium-Trägersubstrats (4) sind in Flip-Chip-Technik Halbleiterchips (1) montiert, während die Unterseite des Substrats (4) mit Lötkontakten in Form von Lotballungen (7) (BGA) versehen und so strukturiert ist, daß für jeden Lötkontakt eine sich trichterförmig von der Unterseite bis zur untersten Leiterbahnebene verengende Mulde (6) gebildet ist, die von der jeweiligen Lotballung (7) gefüllt ist, so daß die Lotballung (7) selbst die Mehrlagenverdrahtung kontaktiert.
Description
Die Erfindung betrifft ein Multichipmodul.
Beim Aufbau komplexer elektronischer Systeme mit mehreren
Halbleiterchips rücken im Zuge der Verringerung der Chipan
schluß-Abstände zunehmend Probleme der Verbindungs- und
Packaging-Technologie in den Vordergrund. Der konventionelle
Aufbau, bei dem die Chips individuell gehäust, mit Anschlüs
sen versehen und anschließend einzeln auf eine Leiterplatte
bestückt werden, ist wegen des relativ hohen Platzbedarfs und
wegen der erforderlichen Verdrahtung zwischen den einzelnen
Chips in vielen Fällen nicht optimal.
Zunehmend üblich ist deshalb der Systemaufbau in Form von
Multichipmodulen, bei denen ein Substrat mit einer hochdich
ten Mehrlagenverdrahtung, auf dem die Chips angebracht sind,
als Zwischenträgersubstrat für eine gemeinsame Integration
mehrerer Chips in eine nächsthöhere Architekturebene des Sy
stemaufbaus dient. Als Material für das Zwischenträgersub
strat kommen neben dem konventionellen Kunststoff heute vor
allem Keramik, Metall und Silicium in Frage. Silicium und Ke
ramik sind jedoch problematisch hinsichtlich der Kombination
mit der platzsparenden Verbindungstechnik BGA (Ball Grid
Array), da die erforderlichen Bohrungen für die Durchkontak
tierung von der Mehrlagenverdrahtung auf der Bestückungsseite
zu den flächig angeordneten Lotballungen auf der Unterseite
beispielsweise für ein Keramiksubstrat nur schwer herstellbar
sind.
Aus der internationalen Patentanmeldung WO 98/18303 ist ein
Multichipmodul mit einem speziellen, auf Silicium-Substraten
beruhenden Aufbau- und Verbindungssystem bekannt geworden.
Vorgeschlagen wird dort eine Aufteilung des Zwischenträger
substrats einerseits in kleine Pallets mit hochdichter Ver
drahtung, auf denen jeweils vorzugsweise ein einzelner Chip
in Flip-Chip-Technik angeordnet ist, und andererseits in ein
größeres Board mit Ausnehmungen für die Chips der einzelnen
Pallets. Die Pallets mit den Chips werden also selbst wieder
um in Flip-Chip-Technik auf die Kontakte des Boards gelötet.
Um eine möglichst gleichmäßige Wärmeausdehnung zu erhalten,
wird vorgeschlagen, die Pallets und das Board aus dem glei
chen Material wie die Chips, also aus Silicium zu fertigen.
Der bekannte Aufbau führt jedoch zu einem nicht optimalen
Platzverbrauch, da die Pallets etwas größer als die Chips
selbst sind, und ist aufgrund der Aufteilung bzw. Verdopplung
des Substrats in Pallet und Board von der Herstellung her re
lativ kostenaufwendig.
Ziel der vorliegenden Erfindung ist es, ein gegenüber den ge
nannten Nachteilen verbessertes Multichipmodul zu schaffen.
Erfindungsgemäß wird diese Ziel erreicht durch ein Multichip
modul
- - mit einem Silicium-Trägersubstrat,
- - auf dessen Bestückungsseite eine Mehrlagenverdrahtung auf gebracht ist,
- - deren erste, oberste Leiterbahnebene mindestens einen, je weils in Flip-Chip-Technik mittels Lotkügelchen montierten Halbleiterchip kontaktiert,
- - und bei dem die Unterseite des Silicium-Trägersubstrats mit insbesondere flächig angeordneten Lötkontakten in Form von Lotballungen (BGA) versehen ist, die zur elektrischen Ver bindung des Multichipmoduls mit einem Baugruppenträger die nen,
- - wobei diese Unterseite so strukturiert ist, daß für jeden Lötkontakt eine sich trichterförmig von der Unterseite bis zur untersten Leiterbahnebene verengende Mulde gebildet ist, die von der jeweiligen Lotballung gefüllt ist, so daß die Lotballung selbst die Mehrlagenverdrahtung kontaktiert.
Weiterbildungen der Erfindung sind Gegenstand der Unteran
sprüche.
Die Erfindung wird nachfolgend an Ausführungsbeispielen an
hand der Zeichnungen näher erläutert. Es zeigt:
Fig. 1 einen schematischen seitlichen Schnitt eines erfin
dungsgemäßen Multichipmoduls,
Fig. 2 in gleicher Darstellung, eine weitere Ausführungsform
eines Multichipmoduls gemäß der Erfindung.
Fig. 1 zeigt beispielsweise drei Halbleiterchips 1, die je
weils mit ihrer aktiven Seite mittels Lotkügelchen 2 auf der
ersten, obersten Leiterbahnebene 3 des Silicium-
Trägersubstrats 4 verlötet sind. Die Mehrlagenverdrahtung 5
ist in an sich bekannter Weise als eine Sequenz von struktu
rierten Metallebenen, die durch ein organisches Dielektrikum
elektrisch voneinander getrennt sind, ausgebildet. Dabei wer
den beispielsweise über lithographisch erzeugte Via Holes im
Dielektrikum gezielt Verbindungen zwischen den Leiterbahnebe
nen hergestellt. Bevorzugt wird eine Mehrlagenverdrahtung mit
alternierenden Cu-BCB-(Diphenylcyclobuthen)-Ebenen. Natürlich
können außer den in Fig. 1 dargestellten Chips 1 auch weite
re elektronische Bauelemente (in SMD-Technik) auf der Mehrla
genverdrahtung 5 verlötet werden. Die Mehrlagenverdrahtung 5
hat eine typische Dicke von ca. 50 µm, während das eigentli
che Silicium-Trägersubstrat 4 typischerweise einige hundert
µm dick sein kann. Erkennbar in Fig. 1 sind auch die in die
trichterförmigen Mulden 6 eingefügten Lotballungen 7, die als
Durchkontaktierung von der Mehrlagenverdrahtung 5 zur Unter
seite des Multichipmoduls dienen.
Die Fertigung eines erfindungsgemäßen Multichipmoduls beginnt
mit dem Aufbringen der Mehrlagenverdrahtung 5, vorzugsweise
mit vier Leiterbahnebenen, auf das Silicium-Trägersubstrat 4.
Im nächsten Fertigungsschritt werden die Lotkügelchen 2 auf
die Mehrlagenverdrahtung 5 aufgebracht, vorzugsweise durch
galvanisches Aufwachsen. Anschließend erfolgt die Strukturie
rung des Trägersubstrats 4, also Ausentwicklung und Tiefenät
zen, beispielsweise mit dem flüssigen Ätzmittel KOH. Je nach
Materialeigenschaften und Dicke des Trägersubstrats 4 läßt
sich dabei ein gewünschter Winkel des Trichters im Trägersub
strat 4 relativ gut einstellen. Es resultieren die in Fig. 1
dargestellten trichterförmigen Mulden 6, in die anschließend
Lotballungen 7 mechanisch eingebracht werden, wobei durch die
Mulden 6 eine größere Stabilität durch einen verbesserten
Seitenhalt der Lotballungen 7 gegenüber den konventioneller
weise nur mittels Pads befestigter Lotballungen resultiert.
Dies ist hinsichtlich der bei thermischen Ausdehnungen auf
tretenden Scherkräfte vorteilhaft. In einem weiteren Ferti
gungsschritt werden schließlich die Chips 1 auf die bereits
vorhandenen Lotkügelchen 2 aufgelötet. Dies geschieht also
durch Flip-Chip-Montage der Chips 1 direkt auf das Trägersub
strat 4. Die resultierenden Multichipmodule können mittels
SMD-Montage über ihre Lotballungen 7 in eine andere Baugruppe
verlötet werden.
Aufgrund der mehr oder weniger großen Leitfähigkeit des Sili
cium-Trägersubstrats 4 ist es normalerweise erforderlich, die
Schrägseiten der strukturierten Mulden 6 (also nicht den Bo
den der Mulde 6, d. h. den Kontakt zur Mehrlagenverdrahtung
3) vor dem Einbringen der Lotballungen 7 mit einer Isolier
schicht zu bedecken. Dies kann vorteilhafterweise am einfach
sten mittels eines schlecht planarisierenden Materials, bei
spielsweise Photoimid, erreicht werden. Ein gut planarisie
rendes Material würde demgegenüber unerwünschterweise nicht
nur die Schrägseiten, also die innere Oberfläche des Trich
ters bedecken, sondern diesen ganz ausfüllen.
In Fig. 2 ist ein Sandwich-Multichipmodul dargestellt, bei
dem die Lotballungen 8 des oberen Moduls 9 nicht flächig,
sondern nur im Außenbereich des oberen Trägersubstrats 4 an
geordnet und direkt auf der Mehrlagenverdrahtung 5 des unte
ren Moduls 10 verlötet sind. Dies setzt, wie in der Fig. 2
angedeutet, voraus, daß die Lotballungen 8 so groß bzw. dick
sind, daß ausreichend Platz für die im Zentralbereich ange
ordneten Chips 1 des unteren Multichipmoduls 10 besteht.
Das erfindungsgemäße Multichipmodul ist mit geringem Aufwand
herstellbar, da ein einheitliches Silicium-Trägersubstrat
verwendet wird und insbesondere im Vergleich zum eingangs
genannten Stand der Technik weniger Verarbeitungsschritte an
fallen. Es ergeben sich weiterhin Platzvorteile durch die
Flip-Chip-Montage der Chips 1, wodurch deren Abstand sehr ge
ring sein kann. Letztlich ergeben sich auch kurze Verbindun
gen von den Chips 1 zur externen Baugruppe. Schließlich er
möglicht das erfindungsgemäße Multichipmodul auch allgemein,
wie bei Fig. 2 nur beispielhaft anhand der dortigen speziel
len Ausführung beschrieben, ein dreidimensionales Packaging.
Claims (3)
1. Multichipmodul
- - mit einem Silicium-Trägersubstrat (4),
- - auf dessen Bestückungsseite eine Mehrlagenverdrahtung (5) aufgebracht ist,
- - deren erste, oberste Leiterbahnebene (3) mindestens einen, jeweils in Flip-Chip-Technik mittels Lotkügelchen (2) mon tierten, Halbleiterchip (1) kontaktiert,
- - und bei dem die Unterseite des Silicium-Trägersubstrats (4) mit insbesondere flächig angeordneten Lötkontakten in Form von Lotballungen (7) (BGA) versehen ist, die zur elektri schen Verbindung des Multichipmoduls mit einem Baugruppen träger dienen,
- - wobei diese Unterseite so strukturiert ist, daß für jeden Lötkontakt eine sich trichterförmig von der Unterseite bis zur untersten Leiterbahnebene verengende Mulde (6) gebildet ist, die von der jeweiligen Lotballung (7) gefüllt ist, so daß die Lotballung (7) selbst die Mehrlagenverdrahtung kon taktiert.
2. Multichipmodul nach Anspruch 1,
bei dem die Schrägseiten der Mulden (6) jeweils mit einer
Isolierschicht bedeckt sind, die aus einem schlecht planari
sierenden Material, insbesondere Photoimid, bestehen.
3. Multichipmodul nach Anspruch 1 oder 2,
bei dem zwei Multichipmodule sandwichartig übereinander ange
ordnet sind, wobei die Lotballungen (8) des oberen Moduls (9)
nicht flächig, sondern nur im Außenbereich des oberen Träger
substrats (4) angeordnet und direkt auf der Mehrlagenverdrah
tung (5) des unteren Moduls (10) verlötet sind.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19930308A DE19930308B4 (de) | 1999-07-01 | 1999-07-01 | Multichipmodul mit Silicium-Trägersubstrat |
| US09/609,508 US6359790B1 (en) | 1999-07-01 | 2000-07-03 | Multichip module having a silicon carrier substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19930308A DE19930308B4 (de) | 1999-07-01 | 1999-07-01 | Multichipmodul mit Silicium-Trägersubstrat |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19930308A1 true DE19930308A1 (de) | 2001-01-11 |
| DE19930308B4 DE19930308B4 (de) | 2006-01-12 |
Family
ID=7913274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19930308A Expired - Fee Related DE19930308B4 (de) | 1999-07-01 | 1999-07-01 | Multichipmodul mit Silicium-Trägersubstrat |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6359790B1 (de) |
| DE (1) | DE19930308B4 (de) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10004647C1 (de) * | 2000-02-03 | 2001-07-26 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterbauelementes mit einem Multichipmodul und einem Silizium-Trägersubstrat |
| DE10209204A1 (de) * | 2002-03-04 | 2003-10-02 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben |
| US6902951B2 (en) | 2002-10-29 | 2005-06-07 | Infineon Technologies Ag | Electronic device configured as a multichip module, leadframe, panel with leadframe positions, and method for producing the electronic device |
| US7667323B2 (en) | 2004-11-12 | 2010-02-23 | Analog Devices, Inc. | Spaced, bumped component structure |
| US8476591B2 (en) | 2005-09-21 | 2013-07-02 | Analog Devices, Inc. | Radiation sensor device and method |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPQ439299A0 (en) * | 1999-12-01 | 1999-12-23 | Silverbrook Research Pty Ltd | Interface system |
| JP3722209B2 (ja) * | 2000-09-05 | 2005-11-30 | セイコーエプソン株式会社 | 半導体装置 |
| JP4202641B2 (ja) * | 2001-12-26 | 2008-12-24 | 富士通株式会社 | 回路基板及びその製造方法 |
| DE10308095B3 (de) * | 2003-02-24 | 2004-10-14 | Infineon Technologies Ag | Elektronisches Bauteil mit mindestens einem Halbleiterchip auf einem Schaltungsträger und Verfahren zur Herstellung desselben |
| TWI251313B (en) * | 2003-09-26 | 2006-03-11 | Seiko Epson Corp | Intermediate chip module, semiconductor device, circuit board, and electronic device |
| US7969018B2 (en) * | 2008-07-15 | 2011-06-28 | Infineon Technologies Ag | Stacked semiconductor chips with separate encapsulations |
| US9276336B2 (en) | 2009-05-28 | 2016-03-01 | Hsio Technologies, Llc | Metalized pad to electrical contact interface |
| US9536815B2 (en) | 2009-05-28 | 2017-01-03 | Hsio Technologies, Llc | Semiconductor socket with direct selective metalization |
| WO2010138493A1 (en) | 2009-05-28 | 2010-12-02 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
| WO2011139619A1 (en) | 2010-04-26 | 2011-11-10 | Hsio Technologies, Llc | Semiconductor device package adapter |
| US9699906B2 (en) | 2009-06-02 | 2017-07-04 | Hsio Technologies, Llc | Hybrid printed circuit assembly with low density main core and embedded high density circuit regions |
| US9184527B2 (en) | 2009-06-02 | 2015-11-10 | Hsio Technologies, Llc | Electrical connector insulator housing |
| US8928344B2 (en) | 2009-06-02 | 2015-01-06 | Hsio Technologies, Llc | Compliant printed circuit socket diagnostic tool |
| WO2010141296A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit semiconductor package |
| WO2010141295A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed flexible circuit |
| WO2010141316A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit wafer probe diagnostic tool |
| US8970031B2 (en) | 2009-06-16 | 2015-03-03 | Hsio Technologies, Llc | Semiconductor die terminal |
| WO2012078493A1 (en) | 2010-12-06 | 2012-06-14 | Hsio Technologies, Llc | Electrical interconnect ic device socket |
| US9613841B2 (en) | 2009-06-02 | 2017-04-04 | Hsio Technologies, Llc | Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection |
| US8988093B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Bumped semiconductor wafer or die level electrical interconnect |
| WO2012061008A1 (en) | 2010-10-25 | 2012-05-10 | Hsio Technologies, Llc | High performance electrical circuit structure |
| WO2010141266A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit peripheral lead semiconductor package |
| US8525346B2 (en) | 2009-06-02 | 2013-09-03 | Hsio Technologies, Llc | Compliant conductive nano-particle electrical interconnect |
| WO2011002712A1 (en) | 2009-06-29 | 2011-01-06 | Hsio Technologies, Llc | Singulated semiconductor device separable electrical interconnect |
| WO2010141297A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit wafer level semiconductor package |
| US8610265B2 (en) | 2009-06-02 | 2013-12-17 | Hsio Technologies, Llc | Compliant core peripheral lead semiconductor test socket |
| WO2010141318A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit peripheral lead semiconductor test socket |
| US9318862B2 (en) | 2009-06-02 | 2016-04-19 | Hsio Technologies, Llc | Method of making an electronic interconnect |
| US9276339B2 (en) | 2009-06-02 | 2016-03-01 | Hsio Technologies, Llc | Electrical interconnect IC device socket |
| US8987886B2 (en) | 2009-06-02 | 2015-03-24 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
| WO2013036565A1 (en) | 2011-09-08 | 2013-03-14 | Hsio Technologies, Llc | Direct metalization of electrical circuit structures |
| WO2010141303A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Resilient conductive electrical interconnect |
| US9930775B2 (en) | 2009-06-02 | 2018-03-27 | Hsio Technologies, Llc | Copper pillar full metal via electrical circuit structure |
| US9196980B2 (en) | 2009-06-02 | 2015-11-24 | Hsio Technologies, Llc | High performance surface mount electrical interconnect with external biased normal force loading |
| WO2012074963A1 (en) * | 2010-12-01 | 2012-06-07 | Hsio Technologies, Llc | High performance surface mount electrical interconnect |
| WO2011002709A1 (en) | 2009-06-29 | 2011-01-06 | Hsio Technologies, Llc | Compliant printed circuit semiconductor tester interface |
| WO2010141298A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Composite polymer-metal electrical contacts |
| WO2010141311A1 (en) | 2009-06-02 | 2010-12-09 | Hsio Technologies, Llc | Compliant printed circuit area array semiconductor device package |
| US8803539B2 (en) | 2009-06-03 | 2014-08-12 | Hsio Technologies, Llc | Compliant wafer level probe assembly |
| US8981568B2 (en) | 2009-06-16 | 2015-03-17 | Hsio Technologies, Llc | Simulated wirebond semiconductor package |
| US9320144B2 (en) | 2009-06-17 | 2016-04-19 | Hsio Technologies, Llc | Method of forming a semiconductor socket |
| US20110175218A1 (en) | 2010-01-18 | 2011-07-21 | Shiann-Ming Liou | Package assembly having a semiconductor substrate |
| US20130026609A1 (en) * | 2010-01-18 | 2013-01-31 | Marvell World Trade Ltd. | Package assembly including a semiconductor substrate with stress relief structure |
| US20110186960A1 (en) * | 2010-02-03 | 2011-08-04 | Albert Wu | Techniques and configurations for recessed semiconductor substrates |
| US8758067B2 (en) | 2010-06-03 | 2014-06-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
| US9689897B2 (en) | 2010-06-03 | 2017-06-27 | Hsio Technologies, Llc | Performance enhanced semiconductor socket |
| US9350093B2 (en) | 2010-06-03 | 2016-05-24 | Hsio Technologies, Llc | Selective metalization of electrical connector or socket housing |
| US10159154B2 (en) | 2010-06-03 | 2018-12-18 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer circuit structure |
| US9865310B2 (en) * | 2011-02-24 | 2018-01-09 | Interconnect Systems, Inc. | High density memory modules |
| US9761520B2 (en) | 2012-07-10 | 2017-09-12 | Hsio Technologies, Llc | Method of making an electrical connector having electrodeposited terminals |
| US10667410B2 (en) | 2013-07-11 | 2020-05-26 | Hsio Technologies, Llc | Method of making a fusion bonded circuit structure |
| US10506722B2 (en) | 2013-07-11 | 2019-12-10 | Hsio Technologies, Llc | Fusion bonded liquid crystal polymer electrical circuit structure |
| US9559447B2 (en) | 2015-03-18 | 2017-01-31 | Hsio Technologies, Llc | Mechanical contact retention within an electrical connector |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19830158A1 (de) * | 1997-09-30 | 1999-04-22 | Siemens Ag | Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0220469B1 (de) * | 1985-10-15 | 1989-12-06 | Siemens Aktiengesellschaft | Leistungsthyristor |
| US4807021A (en) * | 1986-03-10 | 1989-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device having stacking structure |
| US5222014A (en) * | 1992-03-02 | 1993-06-22 | Motorola, Inc. | Three-dimensional multi-chip pad array carrier |
| US5367435A (en) * | 1993-11-16 | 1994-11-22 | International Business Machines Corporation | Electronic package structure and method of making same |
| CA2154409C (en) * | 1994-07-22 | 1999-12-14 | Yuzo Shimada | Connecting member and a connecting method using the same |
| US5715144A (en) * | 1994-12-30 | 1998-02-03 | International Business Machines Corporation | Multi-layer, multi-chip pyramid and circuit board structure |
| US6075711A (en) * | 1996-10-21 | 2000-06-13 | Alpine Microsystems, Inc. | System and method for routing connections of integrated circuits |
-
1999
- 1999-07-01 DE DE19930308A patent/DE19930308B4/de not_active Expired - Fee Related
-
2000
- 2000-07-03 US US09/609,508 patent/US6359790B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19830158A1 (de) * | 1997-09-30 | 1999-04-22 | Siemens Ag | Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10004647C1 (de) * | 2000-02-03 | 2001-07-26 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterbauelementes mit einem Multichipmodul und einem Silizium-Trägersubstrat |
| DE10209204A1 (de) * | 2002-03-04 | 2003-10-02 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben |
| DE10209204B4 (de) * | 2002-03-04 | 2009-05-14 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben |
| US6902951B2 (en) | 2002-10-29 | 2005-06-07 | Infineon Technologies Ag | Electronic device configured as a multichip module, leadframe, panel with leadframe positions, and method for producing the electronic device |
| SG115573A1 (en) * | 2002-10-29 | 2005-10-28 | Infineon Technologies Ag | Electronic device as multichip module and method for producing it |
| US7667323B2 (en) | 2004-11-12 | 2010-02-23 | Analog Devices, Inc. | Spaced, bumped component structure |
| US8476591B2 (en) | 2005-09-21 | 2013-07-02 | Analog Devices, Inc. | Radiation sensor device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US6359790B1 (en) | 2002-03-19 |
| DE19930308B4 (de) | 2006-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19930308A1 (de) | Multichipmodul mit Silicium-Trägersubstrat | |
| DE102005032489B3 (de) | Leiterplatten-Mehrschichtaufbau mit integriertem elektrischem Bauteil und Herstellungsverfahren | |
| DE10138278C1 (de) | Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben | |
| DE10033977B4 (de) | Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern | |
| DE102005043557B4 (de) | Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite | |
| DE102004001829A1 (de) | Halbleitervorrichtung | |
| DE10110203B4 (de) | Elektronisches Bauteil mit gestapelten Halbleiterchips und Verfahren zu seiner Herstellung | |
| DE10031951A1 (de) | Mehrchip-Halbleitermodul und Herstellungsverfahren dafür | |
| DE69723801T2 (de) | Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung | |
| DE10339770A1 (de) | FBGA-Anordnung | |
| DE10320579A1 (de) | Halbleiterwafer, Nutzen und elektronisches Bauteil mit gestapelten Halbleiterchips, sowie Verfahren zur Herstellung derselben | |
| DE102006001767A1 (de) | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben | |
| WO2011003647A1 (de) | Leiterplatte | |
| DE19830158C2 (de) | Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente | |
| DE102004010614B4 (de) | Basishalbleiterbauteil für einen Halbleiterbeuteilstapel und Verfahren zur Herstellung desselben | |
| DE10004647C1 (de) | Verfahren zum Herstellen eines Halbleiterbauelementes mit einem Multichipmodul und einem Silizium-Trägersubstrat | |
| DE102005046737A1 (de) | Bauteil mit Chip-Durchkontakten | |
| DE102008022733B4 (de) | Funktionseinheit und Verfahren zu deren Herstellung | |
| DE19821916A1 (de) | Gehäusekonstruktion einer Halbleitereinrichtung | |
| DE19931004C2 (de) | Chipmodul, insbesondere BGA-Package, mit einem Interconnect zur stressfreien Lötverbindung mit einer Leiterplatte | |
| DE10056281B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip | |
| WO2000022668A1 (de) | Elektronisches modul, insbesondere multichipmodul, mit einer mehrlagenverdrahtung und verfahren zu seiner herstellung | |
| DE102006024147B3 (de) | Elektronisches Modul mit Halbleiterbauteilgehäuse und einem Halbleiterchip und Verfahren zur Herstellung desselben | |
| EP0776041A2 (de) | Leistungs-Halbleitermodul | |
| WO2001097285A2 (de) | Elektronisches bauteil aus einem gehäuse und einem substrat |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8127 | New person/name/address of the applicant |
Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE |
|
| 8364 | No opposition during term of opposition | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |