DE10252491A1

DE10252491A1 - Verzögerungsregelkreisschaltung und -verfahren

Info

Publication number: DE10252491A1
Application number: DE10252491A
Authority: DE
Inventors: Nak-Won Heo; Young-Hyun Jun
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-11-07
Filing date: 2002-11-06
Publication date: 2003-05-28
Anticipated expiration: 2022-11-07
Also published as: US20030085744A1; JP2003203481A; TW578381B; DE10252491B4; JP4562979B2; JP2008181651A; KR20030037675A; KR100446291B1; US6621315B2

Abstract

Die Erfindung bezieht sich auf eine Verzögerungsregelkreisschaltung für ein Speicherbauelement, die eine Verzögerungsstufe (33) zum Empfang eines Eingangstaktsignals (CLKin) mit mehreren kaskadierten Einheitsverzögerungsschaltkreisen und einen Phasendetektor (31) zum Detektieren einer Phasendifferenz zwischen dem Eingangstaktsignal und einem Ausgangstaktsignal (CLKout) der Verzögerungsstufe umfasst, sowie auf ein zugehöriges Verzögerungsregelkreisverfahren. DOLLAR A Erfindungsgemäß wird die Verzögerungszeit des jeweiligen Einheitsverzögerungsschaltkreises der Verzögerungsstufe in Abhängigkeit von einer Spaltenadressenabtast(CAS)-Latenz des Speicherbauelements variabel eingestellt. DOLLAR A Verwendung z. B. in DRAM-Halbleiterspeicherbauelementen.

Description

Die Erfindung bezieht sich auf eine Verzögerungsregelkreisschaltung für ein Speicherbauelement und auf ein zugehöriges Verzögerungsregelkreisverfahren.
Verzögerungsregelkreisschaltungen (DLL-Schaltungen) und zugehörige Verfahren dienen typischerweise dazu, ein Referenztaktsignal um eine vorgebbare Zeitspanne zu verzögern, um ein gegenüber dem Referenztaktsignal verzögertes Taktsignal bereitzustellen. Die Erzeugung verzögerter Taktsignale ist häufig in bestimmten Schaltkreisen notwendig, die relativ hohe Integrationsdichten aufweisen und mit externen Taktsignalen synchronisiert werden, wie beispielsweise Schaltungen vom Typ Rambus-DRAM (RDRAM) und vom Typ synchroner DRAM (SDRAM).
Im allgemeinen werden externe Taktsignale über einen Eingabeanschluss eines integrierten Halbleiterschaltkreises zugeführt und von dort zu verschiedenen Komponenten des Schaltkreises verteilt. Ein Taktsignal, das an einer relativ weit vom Eingangsanschluss entfernten Komponente ankommt, kann verglichen mit dem gleichen Taktsignal, das an einer Komponente direkt benachbart zum Eingangsanschluss ankommt, beträchtlich verzögert sein. Mit wachsender Taktfrequenz ist es daher immer schwieriger, die Synchronisation zwischen den verschiedenen Komponenten des integrierten Halbleiterschaltkreises beizubehalten. Außerdem kann die Verzögerung des Taktsignals den Hochfrequenzbetrieb des integrierten Halbleiterschaltkreises beeinträchtigen, indem die zur Ausgabe von Daten notwendige Zeitspanne (Ausgabedaten- Zugriffszeit) ansteigt.
Im Bemühen, die Synchronisation von Komponenten zu erleichtern, kann der integrierte Halbleiterschaltkreis insbesondere mit einer DLL- Schaltung ausgerüstet sein, welche die externen Taktsignale empfängt und interne Taktsignale erzeugt, die um eine vorgebbare Zeitspanne relativ zu den externen Taktsignalen verzögert sind. Diese verzögerten internen Taktsignale werden selektiv den jeweiligen Komponenten des integrierten Halbleiterschaltkreises als Taktsignale zugeführt.
Fig. 1 veranschaulicht im Blockschaltbild eine herkömmliche registergesteuerte DLL(RDLL)-Schaltung. Diese beinhaltet, wie gezeigt, eine Verzögerungsleitung 13, im folgenden auch als Verzögerungsstufe bezeichnet, zur Verzögerung eines externen Taktsignals CLKin, um ein gegenüber diesem verzögertes internes Taktsignal CLKout zu gewinnen. Die Verzögerungsleitung 13 umfasst eine Mehrzahl nicht gezeigter Einheitsverzögerungsschaltkreise, die selektiv in Reaktion auf jeweilige Steuersignale S1 bis Sn in Funktion gesetzt werden. Das Maß an Verzögerung des internen Taktsignals CLKout relativ zum externen Taktsignal CLKin hängt von der Anzahl an Einheitsverzögerungsschaltkreisen ab, die durch die Steuersignale S1 bis Sn effektiv aktiviert werden.
Ein Verzögerungskompensator 17 gibt ein Signal CLKout' basierend auf einem internen Eingangssignal CLKout ab. Ein Phasendetektor 11detektiert die Phasendifferenz zwischen dem Signal CLKout' und dem externen Taktsignal CLKin und erzeugt ein Rechtsschiebe(SR)-Signal oder ein Linksschiebe(SL)-Signal basierend auf der Phase des internen Signals CLKout oder des Signals CLKout' relativ zu derjenigen des externen Signals CLKin. Speziell wird ein SR-Signal erzeugt, wenn das interne Signal CLKout dem externen Signal CLKin nacheilt, während ein SL- Signal erzeugt wird, wenn das interne Signal CLKout dem externen Signal CLKin voreilt.
Eine Steuerschaltung 15, die im wesentlichen ein Schieberegister darstellt, schiebt die Ausgangssteuersignale S1 bis Sn in eine Richtung, die sich nach dem SR- bzw. SL-Signal richtet. Auf diese Weise wird die Anzahl an Einheitsverzögerungsschaltkreisen, die in der Verzögerungsleitung 13 aktiviert werden, auf der Basis von Änderungen der Werte der Steuersignale S1 bis Sn variiert. Dadurch wird die Verzögerungszeit der Verzögerungsleitung 13 basierend auf der Phasendifferenz zwischen dem externen Taktsignal CLKin und dem internen Taktsignal CLKout verändert.
Fig. 2 veranschaulicht in einem Zeitablaufdiagramm die Beziehung zwischen einer Taktperiode tCC eines Funktionstaktes und einer Verzögerungszeit td der Einheitsverzögerungsschaltkreise in der herkömmlichen DLL-Schaltung von Fig. 1. Die veranschaulichten Beziehungen basieren auf einem synchronen DRAM, bei dem eine CAS-Latenz (CL) den Wert 3 hat, wenn die Frequenz des Funktionstaktes innerhalb des Bereichs von 166 MHz bis 200 MHz liegt, während die CL den Wert 4 hat, wenn die Frequenz des Funktionstaktes innerhalb des Bereichs von 200 MHz bis 250 MHz liegt, und den Wert 5 hat, wenn die Frequenz des Funktionstaktes innerhalb des Bereichs von 250 MHz bis 300 MHz liegt.
Allgemein muss die DLL-Schaltung einen weiten Regelbereich haben, um innerhalb eines weiten Frequenzbereichs zu arbeiten. Außerdem muss die DLL-Schaltung eine ausreichende Anzahl an Einheitsverzögerungsschaltkreisen aufweisen, von denen jeder eine sehr kleine Verzögerungszeit hat, um eine hohe, d. h. feine Regelungsauflösung insbesondere in einem Hochfrequenzbereich zu erhalten.
Die Verzögerungszeit td eines Einheitsverzögerungsschaltkreises definiert effektiv die Regelungsauflösung. Um beispielsweise eine spezifizierte Verzögerungsauflösung im Hochfrequenzbereich (CL = 5) zu erhalten, sollte die Verzögerungszeit td der Einheitsverzögerungsschaltkreise auf 1/6 ns ausgelegt sein. In diesem Fall sind, wie aus Fig. 2 ersichtlich, mindestens 36 Einheitsverzögerungsschaltkreise in der Verzögerungsleitung 13 von Fig. 1 erforderlich, um den Betrieb im Niederfrequenzbereich (CL = 3) sicherzustellen. Während somit die Regelungsauflösung im Niederfrequenzbereich (CL = 3) 1/6 ns beträgt, ist die Regelungsdauer im ungünstigsten Fall gleich 36 Zyklen und damit unerwünscht lang.
Andererseits sollte die Verzögerungszeit der Einheitsverzögerungsschaltkreise beim Betrieb im Niederfrequenzbereich relativ lang sein, um die Anzahl an Zyklen der Regelungszeit im ungünstigsten Fall zu reduzieren. Hingegen sollte die Verzögerungszeit der Einheitsverzögerungsschaltkreise beim Betrieb im Hochfrequenzbereich relativ kurz gehalten werden, um die erforderliche Regelungsauflösung zu erzielen, was andererseits die Anzahl an Zyklen der Regelungsdauer im ungünstigsten Fall im Niederfrequenzbereich unvermeidlicherweise erhöht. Mit anderen Worten steigt die Regelungszeit im Niederfrequenzbereich (CL = 3) an, wenn die Einheitsverzögerungszeit td verkürzt wird, um die Auflösung im Hochfrequenzbereich (CL = 5) zu steigern.
Der Erfindung liegt als technisches Problem die Bereitstellung einer Verzögerungsregelkreisschaltung und eines Verzögerungsregelkreisverfahrens der eingangs genannten Art für ein Speicherbauelement zugrunde, die einen weiten Regelungsbereich, eine hohe Regelungsauflösung und eine relativ kurze Regelungszeit in einem Niederfrequenzbereich ermöglichen.
Die Erfindung löst dieses Problem durch die Bereitstellung einer Verzögerungsregelkreisschaltung mit den Merkmalen des Anspruchs 1 oder 11 sowie eines Verzögerungsregelkreisverfahrens mit den Merkmalen des Anspruchs 18 oder 22.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 ein Blockschaltbild einer herkömmlichen registergesteuerten Verzögerungsregelkreis(RDLL)-Schaltung,
Fig. 2 ein Zeitablaufdiagramm zur Veranschaulichung der Beziehung zwischen einer Taktperiode eines Betriebstaktes und der Verzögerungszeit von Einheitsverzögerungsschaltkreisen in der herkömmlichen DLL-Schaltung von Fig. 1,
Fig. 3 ein Blockschaltbild einer ersten erfindungsgemäßen DLL- Schaltung,
Fig. 4 ein Schaltbild einer Verzögerungsstufe und eines Einheitsverzögerungszeit-Einstellschaltkreises der DLL-Schaltung von Fig. 3,
Fig. 5 ein Blockschaltbild einer weiteren Realisierung für den Einheitsverzögerungszeit-Einstellschaltkreis der DLL-Schaltung von Fig. 3,
Fig. 6 ein Zeitablaufdiagramm zur Veranschaulichung der Beziehung zwischen einer Taktperiode eines Betriebstaktes und der Verzögerungszeit von Einheitsverzögerungsschaltkreisen in der DLL- Schaltung von Fig. 3,
Fig. 7 ein Blockschaltbild einer zweiten erfindungsgemäßen DLL- Schaltung,
Fig. 8 ein Schaltbild einer Verzögerungsstufe und eines Steuerschaltkreises der DLL-Schaltung von Fig. 7,
Fig. 9 ein Blockschaltbild einer dritten erfindungsgemäßen, analogen DLL-Schaltung und
Fig. 10 ein Schaltbild einer Verzögerungsstufe in der analogen DLL- Schaltung von Fig. 9.
Fig. 3 zeigt im Blockschaltbild eine erste erfindungsgemäße DLL-Schaltung mit einem Phasendetektor 31, einer Verzögerungsleitung bzw. Verzögerungsstufe 33, einem Steuerschaltkreis 35, einem Verzögerungskompensator 37, einem Einheitsverzögerungszeit-Einstellschaltkreis 38 und einem Modusregistersatz 39.
Wie aus Fig. 3 ersichtlich, wird ein externes Taktsignal CLKin durch die Verzögerungsstufe 33 verzögert, um ein gegenüber dem externen Taktsignal CLKin verzögertes internes Taktsignal CLKout zu erzeugen. Die Verzögerungsstufe 33 umfasst eine Mehrzahl nicht gezeigter Einheitsverzögerungsschaltkreise, die in Reaktion auf jeweilige Steuersignale S1 bis Sn selektiv aktiviert werden. Die Einheitsverzögerungsschaltkreise sind als Kaskade in Reihe geschaltet, so dass das Maß an Verzögerung des internen Taktsignals CLKout relativ zum externen Taktsignal CLKin von der Anzahl an Einheitsverzögerungsschaltkreisen abhängt, die durch die Steuersignale S1 bis Sn effektiv aktiviert werden.
Der Phasendetektor 31 empfängt ein Signal CLKout', welches das interne Signal CLKout nach Durchtritt durch den Verzögerungskompensator 37 ist, sowie das externe Signal CLKin. Wenn die DLL-Schaltung in einem synchronen DRAM verwendet wird, besitzt der Verzögerungskompensator 37, der eine Art von Verzögerungsschaltkreis darstellt, eine Verzögerungsdauer, die der Summe der Verzögerungszeit eines Eingangspuffers zum Puffern des externen Signals CLKin und der Verzögerungszeit entspricht, wenn Daten in Reaktion auf das interne Signal CLKout an einen Ausgangsanschluss abgegeben werden. Der Verzögerungskompensator 37 kann alternativ in der DLL-Schaltung fehlen, wobei in diesem Fall das interne Taktsignal CLKout direkt dem Phasendetektor 31 zugeführt wird.
Der Phasendetektor 31 detektiert die Phasendifferenz zwischen dem internen Taktsignal CLKout bzw. CLKout' und dem externen Taktsignal CLKin. Außerdem erzeugt der Phasendetektor 31 ein Rechtsschiebe(SR)-Signal oder ein Linksschiebe(SL)-Signal basierend auf der Phase des internen Signals CLKout relativ zum externen Signal CLKin. Dabei wird ein SR-Signal erzeugt, wenn das interne Signal CLKout dem externen Signal CLKin nacheilt, während ein SL-Signal erzeugt wird, wenn das interne Signal CLKout dem externen Signal CLKin voreilt.
Der Steuerschaltkreis 35, der als ein Schieberegister aufgebaut sein kann, schiebt die Ausgangssteuersignale S1 bis Sn in einer auf das SR- Signal bzw. das SL-Signal ansprechenden Richtung. Auf diese Weise wird die Anzahl an Einheitsverzögerungsschaltkreisen, die in der Verzögerungsstufe 33 aktiviert sind, auf der Basis von Änderungen in den Werten der Steuersignale S1 bis Sn variiert. Dadurch wird die Verzögerungszeit der Verzögerungsstufe 33 basierend auf der Phasendifferenz zwischen dem externen Taktsignal CLKin und dem internen Taktsignal CLKout verändert.
Wie unten näher erläutert, variiert der Einheitsverzögerungszeit- Einstellschaltkreis 38 die Verzögerungszeit jedes Einheitsverzögerungsschaltkreises in der Verzögerungsstufe 33 in Reaktion auf Steuersignale, die für eine Spaltenadressenabtast(CAS)-Latenz indikativ sind. In diesem Beispiel dienen als Steuersignale ein Signal CL3 und ein Signal CL4, die vom Modusregistersatz 39 abgegeben werden. Der Modusregistersatz 39 ist typischerweise in einem synchronen DRAM enthalten, um Betriebsarten in Abhängigkeit von einer Betriebsfrequenz des synchronen DRAM zu steuern. Wenn beispielsweise die Frequenz eines externen Taktsignals CLKin als einem Betriebstakt innerhalb des Bereichs von 166 MHz bis 200 MHz liegt, ist die CAS-Latenz gleich 3, wenn die Frequenz des externen Taktsignals CLKin innerhalb des Bereichs von 200 MHz bis 250 MHz liegt, ist die CAS-Latenz gleich 4, und wenn die Frequenz des externen Taktsignals CLKin innerhalb des Bereichs von 250 MHz bis 300 MHz liegt, ist die CAS-Latenz gleich 5. Wenn die CAS-Latenz gleich 3 ist, wird das CAS-Latenzsignal CL3 aktiviert, und wenn die CAS-Latenz gleich 4 ist, wird das CAS-Latenzsignal CL4 aktiviert. Wenn die CAS-Latenz gleich 5 ist, wird keines der beiden CAS- Latenzsignale CL3 und CL4 aktiviert.
Fig. 4 zeigt im Schaltbild eine Realisierung der Verzögerungsstufe 33 und des Einheitsverzögerungszeit-Einstellschaltkreises 38 für die DLL- Schaltung von Fig. 3. Im Beispiel von Fig. 4 umfasst die Verzögerungsstufe 33 eine Mehrzahl von Einheitsverzögerungsschaltkreisen 331, 332, 333, die zueinander in Reihe geschaltet sind. Wie gezeigt, ist die Verzögerungsstufe 33 in diesem Beispiel aus drei Einheitsverzögerungsschaltkreisen aufgebaut. Die Verzögerungsstufe 33 verzögert ein externes Signal CLKin über eine Anzahl von Einheitsverzögerungsschaltkreisen, die durch die Steuersignale S1, S2 und S3 effektiv aktiviert werden, um das verzögerte externe Signal als das interne Signal CLKout abzugeben. Wenn beispielsweise die Steuersignale S1, S2 und S3 die Werte 0,1 bzw. 0 haben, wird das externe Signal CLKin durch die zwei Einheitsverzögerungsschaltkreise 332 und 333 verzögert. Wenn die Steuersignale S1, S2 und S3 durch den Steuerschaltkreis 35 von Fig. 3 nach links verschoben werden und somit die Werte 1, 0 bzw. 1 annehmen, wird das externe Signal CLKin durch die Einheitsverzögerungsschaltkreise 331, 332 und 333 verzögert.
Bevorzugt sind die Verzögerungszeiten der Einheitsverzögerungsschaltkreise 331, 332, 333 kurz genug, um eine ausreichende Regelungsauflösung in einem Hochfrequenzbereich (CL = 5) bereitzustellen. Andererseits ist es wünschenswert, dass die Verzögerungszeiten der Einheitsverzögerungsschaltkreise 331, 332, 333 lang genug sind, um die maximale Anzahl an Regelungszyklen in einem Niederfrequenzbereich zu verringern. Wie unten erläutert, arbeitet der Einheitsverzögerungszeit- Einstellschaltkreis 38 dahingehend, die Einheitsverzögerungszeit der Einheitsverzögerungsschaltkreise in Bereichen niedriger Frequenz relativ zur Einheitsverzögerungszeit in Bereichen höherer Frequenz zu erhöhen.
Wie aus Fig. 4 weiter ersichtlich, umfasst der Einheitsverzögerungszeit- Einstellschaltkreis 38 in diesem Beispiel eine Mehrzahl programmierbarer Verzögerungseinheiten 381, 382 und 383, die jeweils mit einem der Einheitsverzögerungsschaltkreise 331, 332, 333 verbunden sind. Die programmierbaren Verzögerungseinheiten 381, 382, 382 erhöhen selektiv die Verzögerungszeit des jeweiligen Einheitsverzögerungsschaltkreises 331, 332, 333 in Reaktion auf die CAS-Latenzsignale CL3 und CL4.
Im gezeigten Beispiel umfassen die programmierbaren Verzögerungseinheiten 381, 382, 383 jeweils ein erstes und zweites Schaltelement SW1, SW2 sowie einen ersten und zweiten MOS-Kondensator CP1, CP2. Die ersten Schaltelemente SW1 sind mit einem Ende an einen jeweiligen Knoten D1, D2, D3 des betreffenden Einheitsverzögerungsschaltkreises 331, 332, 333 angeschlossen und werden in Reaktion auf das CAS-Latenzsignal CL4 leitend oder sperrend geschaltet. Die zweiten Schaltelemente SW2 sind mit einem Ende ebenfalls an die Knoten D1, D2, D3 angeschlossen und werden in Reaktion auf das CAS- Latenzsignal CL3 leitend oder sperrend geschaltet. Die ersten MOS- Kondensatoren CP1 sind jeweils zwischen das andere Ende des zugehörigen ersten Schaltelementes SW1 und eine Massespannung VSS eingeschleift, während die zweiten MOS-Kondensatoren CP2 jeweils zwischen das andere Ende des zugehörigen zweiten Schaltelementes SW2 und die Massespannung VSS eingeschleift sind. In diesem Beispiel ist die Kapazität jedes zweiten MOS-Kondensators CP2 größer als diejenige jedes ersten MOS-Kondensators CP1.
Wenn im Betrieb die CAS-Latenz gleich 5 (Hochfrequenzbereich) ist, sind die CAS-Latenzsignale CL3 und CL4 auf niedrigem Logikpegel deaktiviert. Dadurch sind alle ersten und zweiten Schaltelemente SW1, SW2 sperrend geschaltet, und die Lastkapazität an jedem der Knoten D1, D2 und D3 der Einheitsverzögerungsschaltkreise 331, 332, 333 ist nicht erhöht. Folglich sind die Verzögerungszeiten der Einheitsverzögerungsschaltkreise 331, 332, 333 nicht erhöht, und es wird eine hohe Regelungsauflösung im Hochfrequenzbereich beibehalten.
Wenn die CAS-Latenz gleich 4 (Mittelfrequenzbereich) ist, ist das CAS- Latenzsignal CL4 auf hohem Logikpegel aktiviert, während das CAS- Latenzsignal CL3 auf niedrigem Logikpegel deaktiviert bleibt. Dadurch werden die ersten Schaltelemente SW1 leitend geschaltet, und die zweiten Schaltelemente SW2 bleiben gesperrt. Folglich sind die MOS- Kondensatoren CP1 aktiv an die Knoten D1, D2 und D3 angebunden, wodurch die Lastkapazität jedes Knotens D1, D2 und D3 ansteigt, so dass die Verzögerungszeit jedes der Einheitsverzögerungsschaltkreise 331, 332, 333 angehoben wird.
Wenn die CAS-Latenz den Wert 3 (Niederfrequenzbereich) hat, ist das CAS-Latenzsignal CL3 auf hohem Logikpegel aktiviert, während das CAS-Latenzsignal CL4 auf niedrigem Logikpegel deaktiviert ist. Dadurch sind die ersten Schaltelemente SW1 sperrend geschaltet, während die zweiten Schaltelemente SW2 leitend geschaltet sind. Folglich sind die zweiten MOS-Kondensatoren CP2 in aktiver Funktion mit den Knoten D1, D2 und D3 verbunden, so dass die Lastkapazität jedes Knotens D1, D2 und D3 weiter erhöht wird, was die Verzögerungszeit jedes Einheitsverzögerungsschaltkreises 331, 332, 333 weiter steigert.
Es ist selbstverständlich möglich, das Ein/Aus-Verhalten der Schaltelemente SW1 und SW2 relativ zu den Zuständen der CAS-Latenzsignale vom Wert 3 und 4 zu ändern, beispielsweise im Fall, dass die Kapazität jedes zweiten MOS-Kondensators CP2 größer als oder gleich groß wie die Kapazität jedes ersten MOS-Kondensators CP1 ist. Mit anderen Worten können ein oder beide Kondensatoren selektiv mit dem betreffenden Knoten des zugehörigen Einheitsverzögerungsschaltkreises verbunden werden, solange die Schaltelement- und Kondensatorkomponenten derart arbeiten, dass die kapazitive Last jedes Einheitsverzögerungsschaltkreises angehoben wird, wenn die CAS-Latenz den Wert 4 und nicht den Wert 5 hat, und die kapazitive Last weiter angehoben wird, wenn die CAS-Latenz den Wert 3 hat. Es versteht sich für den Fachmann, dass zur Realisierung dieser Funktionalität auch andere Konfigurationen anstelle der in Fig. 4 gezeigten Konfiguration möglich sind. In gleicher Weise sind zwar in Fig. 4 die ersten und zweiten Kondensatoren als NMOS-Transistoren dargestellt, es können jedoch alternativ andere kapazitive Elemente verwendet werden, einschließlich PMOS-Transistoren. Im Fall von PMOS-Transistoren sind die Endanschlüsse der ersten und zweiten Kondensatoren an eine jeweilige Speisespannung VDD anstatt an die Massespannung VSS angeschlossen.
Fig. 5 veranschaulicht im Schaltbild eine weitere mögliche Realisierung für den Einheitsverzögerungszeit-Einstellschaltkreis 38 der DLL- Schaltung von Fig. 3. Im Beispiel von Fig. 5 umfasst ein entsprechender Einheitsverzögerungszeit-Einstellschaltkreis 38' programmierbare Verzögerungseinheiten 381', 382' und 383' und einen Logikschaltkreis 400.
Die programmierbaren Verzögerungseinheiten 381', 382' und 383' beinhalten jeweils einen ersten und zweiten MOS-Kondensator CP3, CP4. Die ersten und zweiten MOS-Kondensatoren CP3, CP4 sind mit einem Ende an den jeweiligen Knoten D1, D2 und D3 der Einheitsverzögerungsschaltkreise 331, 332 und 333 entsprechend Fig. 4 angeschlossen. Mit ihren anderen Enden sind die ersten Kondensatoren CP3 jeweils an einen ersten Ausgangsknoten X des Logikschaltkreises 400 angeschlossen, während die zweiten Kondensatoren CP4 mit ihren anderen Enden jeweils an einen zweiten Ausgangsknoten Y des Logikschaltkreises 400 angeschlossen sind.
In diesem Beispiel umfasst der Logikschaltkreis 400 ein NOR-Gatter 401, einen Inverter 402 und ein ODER-Gatter 403. Der Logikschaltkreis 400 gibt einen niedrigen Logikpegelwert am ersten und zweiten Ausgangsknoten X, Y ab, wenn das CAS-Latenzsignal CL3 auf hohem Logikpegel liegt, während er einen niedrigen Logikpegelwert am ersten Ausgangsknoten X und einen hohen Logikpegelwert am zweiten Ausgangsknoten Y abgibt, wenn das CAS-Latenzsignal CL4 auf hohem Logikpegel liegt.
Wenn im Betrieb die CAS-Latenz gleich 5 ist, sind die CAS-Latenzsignale CL3 und CL4 auf niedrigem Logikpegel deaktiviert. Dadurch befinden sich der erste und zweite Ausgangsknoten X und Y des Logikschaltkreises 400 auf hohem Logikpegel. Folglich ist die Lastkapazität der Knoten D1, D2 und D3 der Einheitsverzögerungsschaltkreise 331, 332, 333 nicht oder allenfalls geringfügig erhöht, so dass dementsprechend die Verzögerungszeiten der Einheitsverzögerungsschaltkreise 331, 332, 333 nicht angehoben sind.
Wenn die CAS-Latenz gleich 4 ist, bleibt das CAS-Latenzsignal CL4 auf hohem Logikpegel aktiviert, während das CAS-Latenzsignal CL3 auf niedrigem Logikpegel deaktiviert ist. Dadurch ist der erste Ausgangsknoten X des Logikschaltkreises 400 auf niedrigem Logikpegel, während der zweite Ausgangsknoten Y des Logikschaltkreises 400 auf hohem Logikpegel liegt. Folglich ist die Lastkapazität an den Knoten D1, D2 und D3 durch den jeweiligen Kondensator CP3 erhöht, so dass die Verzögerungszeit der Einheitsverzögerungsschaltkreise 331, 332 und 333 gemäß Fig. 4 angehoben ist.
Wenn die CAS-Latenz den Wert 3 hat, ist das CAS-Latenzsignal CL3 auf hohem Logikpegel aktiviert, während das CAS-Latenzsignal CL4 auf niedrigem Logikpegel deaktiviert ist. Dadurch liegen der erste und zweite Ausgangsknoten X und Y des Logikschaltkreises 400 auf niedrigem Logikpegel. Folglich ist die Lastkapazität der Knoten D1, D2 und D3 durch die Kondensatoren CP3 und CP4 noch weiter erhöht, was die Verzögerungszeiten der Einheitsverzögerungsschaltkreise 331, 332 und 333 gemäß Fig. 4 weiter anhebt.
Fig. 6 veranschaulicht die Beziehung zwischen einer Taktperiode tCC eines Funktions- bzw. Betriebstaktes und der Verzögerungszeit td der Einheitsverzögerungsschaltkreise in der DLL-Schaltung von Fig. 3. Die gezeigten Beziehungen basieren auf einem synchronen DRAM, bei dem die CAS-Latenz (CL) den Wert 3 hat, wenn die Frequenz eines Betriebstaktes innerhalb des Bereichs von 166 MHz bis 200 MHz liegt, während CL den Wert 4 hat, wenn die Frequenz des Betriebstaktes innerhalb des Bereichs von 200 MHz bis 250 MHz liegt, und CL den Wert 5 hat, wenn die Frequenz des Betriebstaktes innerhalb des Bereichs von 250 MHz bis 300 MHz liegt.
Wie aus Fig. 6 ersichtlich, ist die Verzögerungszeit td und damit die Regelungsauflösung jedes Einheitsverzögerungsschaltkreises in einem Hochfrequenzbereich (CL = 5) gleich 1/6 ns, während sie in einem Mittelfrequenzbereich (CL = 4) gleich 2/6 ns und in einem Niederfrequenzbereich (CL = 3) gleich 4/6 ns beträgt.
Demgemäß wird im Hochfrequenzbereich durch das Vorhandensein von Einheitsverzögerungsschaltkreisen mit relativ kurzen Einheitsverzögerungszeiten eine, hohe Regelungsauflösung erzielt. Andererseits wird für den Betrieb im Niederfrequenzbereich das Vorhandensein einer hohen Anzahl solcher Einheitsverzögerungsschaltkreise dadurch vermieden, dass die Einheitsverzögerungszeit jedes Einheitsverzögerungsschaltkreises selektiv angehoben wird. Dadurch wird ein weiter Regelungsbereich erreicht, während die Anzahl an Regelungszyklen, die im Niederfrequenzbereich benötigt werden, reduziert ist. Im vorliegenden Beispiel ist die maximale Regelungsdauer auf neun Zyklen im Niederfrequenzbereich mit CL = 3 reduziert, verglichen mit 36 Zyklen bei der herkömmlichen DLL-Schaltung von Fig. 1.
Zur einfachen Erläuterung sind im Beispiel von Fig. 6 die Verzögerungszeiten td der Einheitsverzögerungsschaltkreise jedes Mal verdoppelt, wenn die CAS-Latenz reduziert wird. Die Erfindung ist jedoch nicht auf diese Maßnahme beschränkt, vielmehr können andere relative Erhöhungen der Einheitsverzögerungszeiten td je nach Bedarf vorgesehen werden.
Fig. 7 zeigt im Blockschaltbild eine zweite erfindungsgemäße DLL- Schaltung mit einem Phasendetektor 71, einer Verzögerungsstufe 73, einem Steuerschaltkreis 75, einem Verzögerungskompensator 77 und einem Modusregistersatz 79.
Wie aus Fig. 7 ersichtlich, wird ein externes Taktsignal CLKin durch die Verzögerungsstufe 73 verzögert, um ein relativ zum externen Taktsignal CLKin verzögertes, internes Taktsignal CLKout zu erzeugen. Die Verzögerungsstufe 73 beinhaltet eine Mehrzahl von nicht gezeigten Einheitsverzögerungsschaltkreisen, die selektiv in Reaktion auf jeweilige Steuersignale S1 bis Sn in Funktion gesetzt werden. Die Einheitsverzögerungsschaltkreise sind als Kaskade in Reihe geschaltet, so dass das Maß an Verzögerung des internen Taktsignals CLKout relativ zum externen Taktsignal CLKin von der Anzahl an Einheitsverzögerungsschaltkreisen abhängt, die durch die Steuersignale S1 bis Sn aktiviert werden.
Der Phasendetektor 71 empfängt ein Signal CLKout', welches das interne Signal CLKout nach Passieren des Verzögerungskompensators 74 darstellt, und das externe Signal CLKin. Wenn der DLL-Schaltkreis in einem synchronen DRAM verwendet wird, weist der Verzögerungskompensator 77, der eine Art Verzögerungsschaltkreis darstellt, eine Verzögerungszeit auf, die der Summe der Verzögerungszeit eines Eingangspuffers zum Puffern des externen Signals CLKin und der Verzögerungszeit vom Abgeben von Daten an einen Ausgangsanschluss in Reaktion auf das interne Signal CLKout entspricht. Der Verzögerungskompensator 77 kann alternativ bei der DLL-Schaltung fehlen, wobei in diesem Fall das interne Taktsignal CLKout direkt dem Phasendetektor 71 zugeführt wird.
Der Phasendetektor 71 detektiert die Phasendifferenz zwischen dem internen Taktsignal CLKout bzw. CLKout' und dem externen Taktsignal CLKin. Außerdem erzeugt der Phasendetektor 71 ein Rechtsschiebe(SR)-Signal oder ein Linksschiebe(SL)Signal basierend auf der Phase des internen Signals CLKout relativ zum externen Signal CLKin. Speziell wird ein SR-Signal erzeugt, wenn das interne Signal CLKout dem externen Signal CLKin nacheilt, während ein SL-Signal erzeugt wird, wenn das interne Signal CLKout dem externen Signal CLKin voreilt.
Der Steuerschaltkreis 75 arbeitet als ein Schieberegisterschaltkreis mit mehreren Schaltkreisstufen, welche die parallelen Steuersignale S1 bis Sn an den jeweiligen Einheitsverzögerungsschaltkreis der Verzögerungsstufe 73 abgeben. Die Steuersignale S1 bis Sn stellen effektiv ein Mehrbit-Ausgangssignal des Steuerschaltkreises 75 dar.
Wie im ersten Ausführungsbeispiel speichert der Modusregistersatz 79 einen Wert, der für eine CAS-Latenz des Speicherbauelements indikativ ist. Der Steuerschaltkreis 75 spricht ebenso wie im ersten Ausführungsbeispiel auf den Phasendetektor 71 an, um eine Bitverschiebung der Ausgangssteuersignale S1 bis Sn in einer Richtung auszuführen, die dem vom Phasendetektor 71 abgegebenen Signal SL bzw. SR entspricht. Der Steuerschaltkreis 75 unterscheidet sich jedoch von demjenigen des ersten Beispiels darin, dass zusätzlich zur variablen Bitschieberichtung die Anzahl an Stufen jedes Bitschiebevorgangs des Steuerschaltkreises 75 veränderlich ist und durch den im Modusregistersatz 79 gespeicherten CAS-Latenzwert gesteuert wird. Auf diese Weise variiert der Steuerschaltkreis 75 effektiv einen Phasenregelungsschritt der Verzögerungsstufe 73 in Abhängigkeit von der durch den Modusregistersatz 79 angezeigten CAS-Latenz. Struktur und Betriebsweise des Steuerschaltkreises 75 dieses Ausführungsbeispiels werden unten unter Bezugnahme auf Fig. 8 näher erläutert.
Fig. 8 veranschaulicht eine mögliche schaltungstechnische Realisierung der Verzögerungsstufe 73 und des Steuerschaltkreises 75 von Fig. 7. Die Verzögerungsleitung 73 beinhaltet in diesem Fall Einheitsverzögerungsschaltkreise 731, 732 und 733, die den Einheitsverzögerungsschaltkreisen 331, 332, 333 von Fig. 4 entsprechen. Der Steuerschaltkreis 75 ist effektiv als ein Schieberegister mit einer Mehrzahl von Stufen in Form von Flip-Flops 751, 752 und 753, einer Mehrzahl von Schaltelementen 754 bis 757 und einer Schieberegister-Steuereinheit 758 aufbaut. Beispielhaft zeigt somit Fig. 8 eine dreistufige Auslegung, wobei alternativ eine Auslegung mit einer anderen Anzahl von Stufen der Verzögerungsleitung 73 und des Steuerschaltkreises 75 möglich ist.
Die Steuersignale S1, S2 und S3 werden von den Ausgangsknoten der Stufen 751, 752 und 753 abgegeben, und die Schieberegister-Steuereinheit 758 steuert die Schieberichtung für die Steuersignale S1, S2 und S3 in Reaktion auf die vom Phasendetektor 71 der Fig. 7 abgegebenen Signale SL und SR.
Wie aus Fig. 8 ersichtlich, sind die Schaltelemente 754 bis 757 zwischen den Stufen 751, 752 und 753 eingeschleift und werden in Reaktion auf die CAS-Latenzsignale CL3, CL4 und CL5 leitend oder sperrend geschaltet. Speziell ist das Schaltelement 754 zwischen einen Eingangsknoten der Stufe 751 und einen Ausgangsknoten der Stufe 752 eingeschleift und wird leitend geschaltet, wenn das CAS-Latenzsignal CL5 auf hohem Logikpegel aktiviert ist. Das Schaltelement 755 ist zwischen einen Eingangsknoten der Stufe 752 und einen Ausgangsknoten der Stufe 753 eingeschleift und wird ebenfalls leitend geschaltet, wenn das CAS- Latenzsignal CL5 auf hohem Logikpegel aktiviert ist. Das Schaltelement 756 ist zwischen den Eingangsknoten der Stufe 751 und den Ausgangsknoten der Stufe 753 eingeschleift und ist leitend geschaltet, wenn das CAS-Latenzsignal CL4 auf hohen Logikpegel aktiviert ist. Das Schaltelement 757 ist zwischen einen Ausgangsknoten der Stufe 751 und den Ausgangsknoten der Stufe 753 eingeschleift und ist leitend geschaltet, wenn das CAS-Latenzsignal CL3 auf hohen Logikpegel aktiviert ist.
Wenn im Betrieb die CAS-Latenz den Wert 5 hat, ist das CAS-Latenzsignal CL5 auf hohem Logikpegel aktiviert, und die CAS-Latenzsignale CL3 und CL4 sind auf niedrigem Logikpegel deaktiviert. Dadurch sind die Schaltelemente 754 und 755 leitend geschaltet, und die Schaltelemente 756 und 757 sind sperrend geschaltet. Folglich wird ein über einen Eingangsknoten der Stufe 753 zugeführter Wert zum jeweiligen Zeitpunkt um eine Stufe in Reaktion auf einen Steuertakt CT verschoben. Wenn die CAS-Latenz gleich 4 ist, ist das CAS-Latenzsignal CL4 auf hohem Logikpegel aktiviert, während die CAS-Latenzsignale CL3 und CL5 auf niedrigem Logikpegel deaktiviert sind. Dadurch sind die Schaltelemente 754, 755 und 757 sperrend geschaltet, während das Schaltelement 756 leitend geschaltet ist. Der Ausgangsknoten der Stufe 752 ist in nicht gezeigter Weise auf den Wert null zurückgesetzt. Ein über den Eingangsknoten der Stufe 753 zugeführter Wert wird somit zum jeweiligen Zeitpunkt in Reaktion auf den Steuertakt CT um zwei Stufen verschoben. Wenn die CAS-Latenz gleich 3 ist, ist das CAS-Latenzsignal CL3 auf hohem Logikpegel aktiviert, während die CAS-Latenzsignale CL4 und CL5 auf niedrigem Logikpegel deaktiviert sind. Die Ausgangsknoten der Stufen 751 und 752 sind in nicht gezeigter Weise auf den Wert null zurückgesetzt. Folglich sind die Schaltelemente 754, 755 und 756 sperrend geschaltet, während das Schaltelement 757 leitend geschaltet ist. Ein über den Eingangsknoten der Stufe 753 zugeführter Wert wird somit zum jeweiligen Zeitpunkt in Reaktion auf den Steuertakt CT um drei Stufen verschoben. Die Zustände der Ausgangssignale der jeweiligen Stufen werden nach Abschluss des Regelungsvorgangs auf den gleichen Wert zwischengespeichert.
Auf diese Weise variiert der Steuerschaltkreis 75 den Phasenregelungsschritt der Verzögerungsleitung 73, d. h. die Regelungsauflösung, in Reaktion auf die CAS-Latenzsignale CL3, CL4 und CL5. Beispielhaft sei der Fall betrachtet, dass die Verzögerungszeit der Einheitsverzögerungsschaltkreise 731, 732, 733 1/6 ns beträgt. In einem Hochfrequenzbereich, in dem die CAS-Latenz den Wert 5 hat, führt der Steuerschaltkreis 75 den Bitschiebevorgang zum jeweiligen Zeitpunkt um eine Stufe aus, und die Regelungsauflösung beträgt 1/6 ns. In einem Mittelfrequenzbereich, in dem die CAS-Latenz den Wert 4 hat, führt der Steuerschaltkreis 75 den Bitschiebevorgang zum jeweiligen Zeitpunkt um zwei Stufen aus, und die Regelungsauflösung beträgt 2/6 ns. In einem Niederfrequenzbereich, in dem die CAS-Latenz den Wert 3 hat, führt der Steuerschaltkreis 75 den Bitschiebevorgang zum jeweiligen Zeitpunkt um drei Stufen aus, und die Regelungsauflösung beträgt 3/6 ns.
Dementsprechend wird im Hochfrequenzbereich durch das Vorhandensein von Einheitsverzögerungsschaltkreisen mit relativ kurzen Einheitsverzögerungszeiten eine hohe Regelungsauflösung erreicht. Andererseits wird im Niederfrequenzbereich das Vorhandensein einer hohen Anzahl solcher Einheitsverzögerungsschaltkreise vermieden, indem selektiv die Anzahl an Stufen eines Bitschiebevorgangs in Abhängigkeit von der CAS-Latenz erhöht wird. Dadurch wird ein weiter Regelungsbereich erreicht, während die Anzahl an Regelungszyklen, die im Niederfrequenzbereich benötigt werden, reduziert wird. Während beispielhaft im Fall von Fig. 8 die Anzahl an Stufen für den Bitschiebevorgang jedesmal inkrementiert wird, wenn die CAS-Latenz reduziert wird, ist die Erfindung nicht auf diese Maßnahme beschränkt, vielmehr können alternativ andere relative Erhöhungen der Anzahl an Stufen vorgesehen sein.
Fig. 9 zeigt im Blockdiagramm eine dritte erfindungsgemäße DLL-Schaltung. Während die beiden anderen gezeigten Ausführungsbeispiele als digitale DLL-Schaltungen konfiguriert sind, ist dieses dritte Ausführungsbeispiel als analoge DLL-Schaltung aufgebaut.
Wie aus Fig. 9 ersichtlich, umfasst die analoge DLL-Schaltung einen Phasendetektor 91, eine spannungsgesteuerte Verzögerungsstufe (VCDL) 93, einen Ladungspumpschaltkreis 95, ein Tiefpassfilter 97, einen Einheitsverzögerungszeit-Einstellschaltkreis 98, einen Modusregistersatz 99 und einen Verzögerungskompensator 100.
Wie aus Fig. 9 ersichtlich, wird ein externes Taktsignal CLKin durch die VCDL 93 verzögert, um ein relativ zum externen Taktsignal CLKin verzögertes internes Taktsignal CLKout zu erzeugen. Die VCDL 93 umfasst eine Mehrzahl nicht gezeigter, analoger Einheitsverzögerungsschaltkreise, die in Reaktion auf ein Steuersignal VC betrieben werden. Die Einheitsverzögerungsschaltkreise sind in Reihe geschaltet, und das Maß an Verzögerung des internen Taktsignals CLKout relativ zum externen Taktsignal CLKin hängt von der Spannung des Steuersignals VC ab.
Der Phasendetektor 91 empfängt ein Signal CLKout', welches das interne Signal CLKout nach Passieren des Verzögerungskompensators 100 darstellt, und das externe Signal CLKin. Wie in den vorigen Ausführungsbeispielen kann der Verzögerungskompensator 100 bei der DLL- Schaltung entfallen, wobei in diesem Fall das interne Taktsignal CLKout direkt dem Phasendetektor 91 zugeführt wird.
Der Phasendetektor 91 detektiert die Phasendifferenz zwischen dem internen Taktsignal CLKout bzw. CLKout' und dem externen Taktsignal CLKin. Des weiteren erzeugt der Phasendetektor 91 ein UP-Signal oder ein DOWN-Signal basierend auf der Phase des internen Signals CLKout relativ zum externen Signal CLKin. Speziell wird ein DOWN-Signal erzeugt, wenn das interne Signal CLKout dem externen Signal CLKin nacheilt, während ein UP-Signal erzeugt wird, wenn das interne Signal CLKout dem externen Signal CLKin voreilt.
Der Ladungspumpschaltkreis 95 erzeugt die Steuerspannung VC über das Tiefpassfilter 97 in Reaktion auf das UP- und DOWN-Signal, die vom Ladungspumpschaltkreis 95 abgegeben werden. Solchermaßen wird die Verzögerung der VCDL 93 in Abhängigkeit von der Phasendifferenz zwischen dem internen Taktsignal CLKout bzw. CLKout' und dem externen Taktsignal CLKin gesteuert.
Struktur und Betriebsweise des Einheitsverzögerungszeit-Einstellschaltkreises 98 und des Modusregistersatzes 99 sind gleich denen des Einheitsverzögerungszeit-Einstellschaltkreises 38 und des Modusregistersatzes 39 gemäß dem ersten Beispiel von Fig. 3. Der Einheitsverzögerungszeit-Einstellschaltkreis 98 variiert somit eine kapazitive Last für jeden der Einheitsverzögerungsschaltkreise der VCDL in Abhängigkeit von den CAS-Latenzwerten des Modusregistersatzes 99. Die erfindungsgemäße analoge DLL-Schaltung erzielt folglich die gleichen Effekte und Vorteile wie die digitale DLL-Schaltung gemäß dem ersten Beispiel von Fig. 3.
Fig. 10 veranschaulicht eine mögliche schaltungstechnische Realisierung der VCDL 93 von Fig. 9. Wie aus Fig. 10 ersichtlich, umfasst die VCDL 93 in diesem Fall eine Mehrzahl analoger variabler Verzögerungsregelkreise 101, 102, 103, welche durch die Steuerspannung VC gesteuert werden. Jeder Knoten D1, D2 und D3 ist mit dem Einheitsverzögerungszeit-Einstellschaltkreis 98 von Fig. 9 gekoppelt, wobei die kapazitive Last jedes Knotens verändert werden kann, wie oben erläutert. Beispielhaft sind in Fig. 10 die drei Verzögerungsschaltkreise 101, 102, 103 dargestellt, es versteht sich jedoch, dass in alternativen Ausführungsformen eine andere Anzahl von derartigen Verzögerungsschaltkreisen vorgesehen sein kann.
Wie im obigen ersten und zweiten Ausführungsbeispiel der Erfindung weist die analoge DLL-Schaltung gemäß dem dritten Ausführungsbeispiel einen weiten Regelungsbereich und eine reduzierte Regelungszeit ohne Erhöhen der Anzahl an Einheitsverzögerungsschaltkreisen auf.

Claims

1. Verzögerungsregelkreisschaltung für ein Speicherbauelement, mit
einer Verzögerungsstufe (33), die ein Eingangstaktsignal (CLKin) empfängt und eine Mehrzahl von kaskadierten Einheitsverzögerungsschaltkreisen (331, 332, 333) umfasst,
einem Phasendetektor (31), der die Phasendifferenz zwischen dem Eingangstaktsignal und einem Ausgangstaktsignal (CLKout) der Verzögerungsstufe detektiert, und
einem Steuerschaltkreis (35), der einen aktivierten Zustand der Einheitsverzögerungsschaltkreise in Abhängigkeit von einem Ausgangssignal (SL, SR) des Phasendetektors steuert, gekennzeichnet durch
einen Einstellschaltkreis (38), der die Verzögerungszeit der Einheitsverzögerungsschaltkreise (331, 332, 333) in Abhängigkeit von einer Spaltenadressenabtast(CAS)-Latenz des Speicherbauelements variiert.

2. Verzögerungsregelkreisschaltung nach Anspruch 1, weiter gekennzeichnet durch einen Modusregistersatz (39), der ein Signal (CL3, CL4), das für die CAS-Latenz indikativ ist, an den Einstellschaltkreis abgibt.

3. Verzögerungsregelkreisschaltung nach Anspruch 2, weiter dadurch gekennzeichnet, dass der Einstellschaltkreis eine Mehrzahl variabler Verzögerungsschaltkreise (381, 382, 383) umfasst, die jeweils mit einem der Einheitsverzögerungsschaltkreise der Verzögerungsstufe gekoppelt sind und auf das Ausgangssignal des Modusregistersatzes ansprechen, um das Maß an Verzögerung für den jeweiligen Einheitsverzögerungsschaltkreis zu steuern.

4. Verzögerungsregelkreisschaltung nach Anspruch 3, weiter dadurch gekennzeichnet, dass der jeweilige variable Verzögerungsschaltkreis mehrere parallel geschaltete Schaltkreiseinheiten zwischen einer Quellenspannung (VSS) und dem jeweiligen Einheitsverzögerungsschaltkreis umfasst, wobei die jeweilige Schaltkreiseinheit einen Kondensator (CP1, CP2) und ein dazu in Reihe geschaltetes Schaltelement (SW1, SW2) aufweist und ein EIN/AUS- Zustand des jeweiligen Schaltelements durch das Ausgangssignal des Modusregistersatzes gesteuert wird.

5. Verzögerungsregelkreisschaltung nach Anspruch 4, weiter dadurch gekennzeichnet, dass der Kondensator der jeweiligen Schaltkreiseinheit ein NMOS-Kondensator und die Quellenspannung eine Massespannung sind.

6. Verzögerungsregelkreisschaltung nach Anspruch 4, weiter dadurch gekennzeichnet, dass der Kondensator der jeweiligen Schaltkreiseinheit ein PMOS-Kondensator und die Quellenspannung eine Speisespannung sind.

7. Verzögerungsregelkreisschaltung nach Anspruch 3, weiter dadurch gekennzeichnet, dass der Einstellschaltkreis (38') einen Logikschaltkreis (400) mit mehreren Ausgangsanschlüssen zur Erzeugung eines jeweiligen Logikwertes an jedem der Ausgangsanschlüsse in Reaktion auf das Ausgangssignal des Modusregistersatzes aufweist und jeder der variablen Verzögerungsschaltkreise (381', 382', 383') mehrere Kondensatoren (CP3, CP4) aufweist, die parallel zwischen einen jeweiligen Einheitsverzögerungsschaltkreis und einen der mehreren Ausgangsanschlüsse des Logikschaltkreises geschaltet sind.

8. Verzögerungsregelkreisschaltung nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass die Einheitsverzögerungsschaltkreise digitale Schaltkreise sind und der Steuerschaltkreis einen Schieberegisterschaltkreis umfasst, der parallele Steuersignale an die jeweiligen Einheitsverzögerungsschaltkreise abgibt, wobei durch das Ausgangssignal des Phasendetektors eine Bitschieberichtung des Schieberegisterschaltkreises gesteuert wird.

9. Verzögerungsregelkreisschaltung nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass die Einheitsverzögerungsschaltkreise analoge Schaltkreise sind und der Steuerschaltkreis eine Ladungspumpe (95) und ein Tiefpassfilter (97) umfasst, wobei ein Ausgangssignal des Tiefpassfilters gemeinsam den Einheitsverzögerungsschaltkreisen zugeführt wird und durch ein Ausgangssignal (UP, DOWN) des Phasendetektors (91) eine Laderichtung der Ladungspumpe gesteuert wird.

10. Verzögerungsregelkreisschaltung nach einem der Ansprüche 1 bis 9, weiter gekennzeichnet durch einen Verzögerungskompensationsschaltkreis (37), der zwischen den Ausgang der Verzögerungsstufe und einen Eingang des Phasendetektors eingeschleift ist, wobei der Phasendetektor die Phasendifferenz zwischen dem Eingangstaktsignal und dem Ausgangstaktsignal der Verzögerungsstufe nach Verzögerung desselben durch den Verzögerungskompensationsschaltkreis detektiert.

11. Verzögerungsregelkreisschaltung für ein Speicherbauelement, mit
einer Verzögerungsstufe (73), die ein Eingangstaktsignal (CLKin) empfängt und eine Mehrzahl von kaskadierten Einheitsverzögerungsschaltkreisen (731, 732, 733) umfasst, und
einem Phasendetektor (71) zur Detektion der Phasendifferenz zwischen dem Eingangstaktsignal und einem Ausgangstaktsignal (CLKout) der Verzögerungsstufe, gekennzeichnet durch
einen Schieberegisterschaltkreis (75) mit einer Mehrzahl von Schaltkreisstufen, die parallele Steuersignale an die jeweiligen Einheitsverzögerungsschaltkreise abgeben, wobei die parallelen Steuersignale ein Mehrbit-Ausgangssignal des Schieberegisterschaltkreises bilden, die Anzahl an Stufen jedes Bitschiebevorgangs des Schieberegisterschaltkreises durch eine Spaltenadressenabtast(CAS)-Latenz des Speicherbauelements gesteuert wird und Richtung und Anzahl an Stufen des Bitschiebevorgangs des Schieberegisterschaltkreises variabel sind und die Richtung des Bitschiebevorgangs des Schieberegisterschaltkreises durch ein Ausgangssignal (SL, SR) des Phasendetektors gesteuert wird.

12. Verzögerungsregelkreisschaltung nach Anspruch 11, weiter gekennzeichnet durch einen Modusregistersatz (79), der einen für die CAS-Latenz indikativen Wert speichert.

13. Verzögerungsregelkreisschaltung nach Anspruch 12, weiter dadurch gekennzeichnet, dass der Schieberegisterschaltkreis eine Mehrzahl von Flip-Flop-Schaltkreisstufen (751, 752, 753) und eine Mehrzahl von Umschalt-Schaltkreisen (754, 755, 756, 757) aufweist, welche die mehreren Flip-Flop-Schaltkreisstufen während des Bitschiebevorgangs in Abhängigkeit von dem im Modusregistersatz gespeicherten Wert selektiv aktivieren.

14. Verzögerungsregelkreisschaltung nach Anspruch 13, weiter dadurch gekennzeichnet, dass der Schieberegisterschaltkreis folgende Elemente umfasst:

- einen ersten, zweiten und dritten Flip-Flop-Schaltkreis (751, 752, 753),

- ein erstes Schaltelement (757), das in Reihe zwischen einen Ausgangsknoten des ersten Flip-Flop-Schaltkreises (753) und einen Ausgangsknoten des dritten Flip-Flop-Schaltkreises (751) eingeschleift ist,

- ein zweites Schaltelement (756), das in Reihe zwischen den Ausgangsknoten des ersten Flip-Flop-Schaltkreises und einen Eingangsknoten des dritten Flip-Flop-Schaltkreises eingeschleift ist, ein drittes Schaltelement (755), das in Reihe zwischen den Ausgangsknoten des ersten Flip-Flop-Schaltkreises und einen Eingangsknoten des zweiten Flip-Flop-Schaltkreises (752) eingeschleift ist, und

- ein viertes, Schaltelement (754), das in Reihe zwischen einen Ausgangsknoten des zweiten Flip-Flop-Schaltkreises und den Eingangsknoten des dritten Flip-Flop-Schaltkreises eingeschleift ist.

15. Verzögerungsregelkreisschaltung nach Anspruch 14, weiter dadurch gekennzeichnet, dass ein Ausgangssignal des Modusregistersatzes einen EIN/AUS-Zustand jedes der vier Schaltelemente steuert.

16. Verzögerungsregelkreisschaltung nach Anspruch 14 oder 15, weiter dadurch gekennzeichnet, dass das erste Schaltelement geschlossen und das zweite bis vierte Schaltelement geöffnet sind, wenn die Anzahl an Stufen jedes Bitschiebevorgangs gleich drei ist, das zweite Schaltelement geschlossen und das erste, dritte und vierte Schaltelement geöffnet sind, wenn die Anzahl an Stufen jedes Bitschiebevorgangs gleich zwei ist, und das dritte und vierte Schaltelement geschlossen sowie das erste und zweite Schaltelement geöffnet sind, wenn die Anzahl an Stufen jedes Bitschiebevorgangs gleich eins ist.

17. Verzögerungsregelkreisschaltung nach einem der Ansprüche 11 bis 16, weiter gekennzeichnet durch einen Verzögerungskompensationsschaltkreis (77), der zwischen den Ausgang der Verzögerungsstufe und einen Eingang des Phasendetektors eingeschleift ist, welcher die Phasendifferenz zwischen dem Eingangstaktsignal und dem Ausgangstaktsignal der Verzögerungsstufe nach Verzögerung durch den Verzögerungskompensationsschaltkreis detektiert.

18. Verzögerungsregelkreisverfahren für ein Speicherbauelement, bei dem
ein Eingangstaktsignal (CLKin) verzögert wird, um ein verzögertes Taktsignal (CLKout) zu erhalten, indem das Eingangstaktsignal über eine Verzögerungsstufe mit einer Mehrzahl kaskadierter Einheitsverzögerungsschaltkreise geleitet wird, und
ein aktivierter Zustand des jeweiligen Einheitsverzögerungsschaltkreises in Abhängigkeit von einer Phasendifferenz zwischen dem Eingangstaktsignal und dem verzögerten Taktsignal gesteuert wird, dadurch gekennzeichnet, dass
die Verzögerungszeit des jeweiligen Einheitsverzögerungsschaltkreises in Abhängigkeit von einer Spaltenadressenabtast(CAS)- Latenz des Speicherbauelements variiert wird.

19. Verzögerungsregelkreisverfahren nach Anspruch 18, weiter dadurch gekennzeichnet, dass die Verzögerungszeit des jeweiligen Einheitsverzögerungsschaltkreises mit abnehmender CAS-Latenz des Speicherbauelements erhöht wird.

20. Verzögerungsregelkreisverfahren nach Anspruch 18 oder 19, weiter dadurch gekennzeichnet, dass die Verzögerungszeit des jeweiligen Einheitsverzögerungsschaltkreises dadurch variiert wird, dass eine mit dem betreffenden Einheitsverzögerungsschaltkreis funktionell verbundene, kapazitive Last verändert wird.

21. Verzögerungsregelkreisverfahren nach einem der Ansprüche 18 bis 20, weiter dadurch gekennzeichnet, dass ein für die CAS- Latenz des Speicherbauelements indikativer Wert gespeichert und ein EIN/AUS-Zustand mehrerer schaltbarer Kondensatorschaltkreise in Abhängigkeit von dem für die CAS-Latenz indikativen, gespeicherten Wert gesteuert wird, wobei die schaltbaren Kondensatorschaltkreise funktionell mit dem jeweiligen Einheitsverzögerungsschaltkreis verbunden sind.

22. Verzögerungsregelkreisverfahren für ein Speicherbauelement, bei dem
ein Eingangstaktsignal (CLKin) verzögert wird, um ein verzögertes Taktsignal (CLKout) zu erhalten, indem das Eingangstaktsignal über eine Verzögerungsstufe mit einer Mehrzahl kaskadierter Einheitsverzögerungsschaltkreise geleitet wird, dadurch gekennzeichnet, dass
ein Mehrbit-Steuersignal zur Steuerung eines aktivierten Zustands des jeweiligen Einheitsverzögerungsschaltkreises erzeugt wird und
eine Bitverschiebung des Mehrbit-Steuersignals in einer Richtung entsprechend einer Phasendifferenz zwischen dem Eingangstaktsignal (CLKin) und dem verzögerten Taktsignal (CLKout) und um eine von einer Spaltenadressenabtast(CAS)-Latenz des Speicherbauelements abhängige Bitanzahl ausgeführt wird.

23. Verzögerungsregelkreisverfahren nach Anspruch 22, weiter dadurch gekennzeichnet, dass die Anzahl an verschobenen Bits durch die Bitverschiebung des Mehrbit-Steuersignals mit abfallender CAS-Latenz des Speicherbauelements erhöht wird.

24. Verzögerungsregelkreisverfahren nach Anspruch 22 oder 23, weiter dadurch gekennzeichnet, dass ein für die CAS-Latenz des Speicherbauelements indikativer Wert gespeichert und ein aktivierter Zustand einer Mehrzahl von Schieberegisterstufen in Abhängigkeit von dem für die CAS-Latenz indikativen, gespeicherten Wert gesteuert wird, wobei die mehreren Schieberegisterstufen das Mehrbit-Steuersignal erzeugen.