DE10312260A1

DE10312260A1 - Verzögerungsregelschleife, die einen Kantendetektor und eine feste Verzögerung aufweist

Info

Publication number: DE10312260A1
Application number: DE10312260A
Authority: DE
Inventors: Georg W Alexander; Torsten Partsch
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2002-03-19
Filing date: 2003-03-19
Publication date: 2003-10-09
Also published as: US20030179025A1; US6777990B2

Abstract

Eine Verzögerungsregelschleifenschaltung umfaßt eine Vorwärtsverzögerungsschaltung, die ein Referenztaktsignal empfängt und ein erstes verzögertes Taktsignal ausgibt. Die Vorwärtsverzögerungsschaltung verschiebt das erste verzögerte Taktsignal einstellbar zeitlich relativ zu dem Referenztaktsignal. Eine Festverzögerungsschaltung empfängt das erste verzögerte Taktsignal und gibt ein zweites verzögertes Taktsignal aus. Eine Rückkopplungsverzögerungsschaltung empfängt ein ausgewähltes des ersten verzögerten und des zweiten verzögerten Taktsignals und gibt ein Rückkopplungstaktsignal aus. Das Rückkopplungstaktsignal ist zeitlich relativ zu dem ausgewählten des ersten verzögerten und des zweiten verzögerten Taktsignals verschoben.

Description

Die vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltungen und insbesondere auf eine Verzögerungsregelschleifenschaltung.
Taktsignale werden in praktisch jeder integrierten Schaltung (IC) verwendet, um die Betriebszeitgebung der IC und/oder die Übertragung von Daten innerhalb und zwischen ICs zu steuern. Alle einzelnen Schaltungen oder Vorrichtungen, wie z. B. Flip-Flops und/oder Latche, in einer bestimmten IC können einen Zustand z. B. bei einer einzelnen ansteigenden oder abfallenden Flanke bzw. Kante eines gemeinsamen Taktsignals ändern. Relativ große ICs, wie z. B. Speicherchips, programmierbare Logikarrays oder jede andere IC, die eine Taktzeitversatzeinstellung erfordert, umfassen tausende oder sogar Millionen derartiger einzelner Schaltungen oder Vorrichtungen. Das Taktsignal wird üblicherweise an einen Takteingangsanschlußstift der IC zur Verteilung zu jeder dieser zahlreichen Vorrichtungen innerhalb der IC angelegt. So wird das Taktsignal von dem Takteingangsanschlußstift zu Vorrichtungen auf der IC übertragen oder weitergeleitet, die sowohl relativ nahe als auch relativ weit entfernt von dem Takteingangsanschlußstift sind. Bis zu der Zeit, zu der das Taktsignal die Vorrichtungen erreicht, die auf Abschnitten der IC angeordnet sind, die relativ weit entfernt von dem Eingangsanschlußstift sind, hat das Taktsignal wahrscheinlich an einer wesentlichen Laufzeitverzögerung bzw. Ausbreitungsverzögerung gelitten.
Das an dem IC-Takteingang empfangene Taktsignal wird im folgenden als das Eingangs- oder Referenztaktsignal REF_CLK bezeichnet, wohingegen das Taktsignal, das durch die zuletzt bediente Vorrichtung auf der IC empfangen wird, hierin als das ausgebreitete Taktsignal P_CLK bezeichnet wird, Die Laufzeitverzögerung zwischen den Signalen REF_CLK und P_CLK, die im folgenden als t_P bezeichnet wird, kann unter Umständen Schwierigkeiten beim schnittstellenmäßigen Verbinden zwischen ICs und/oder ein Verlangsamen der Gesamtbetriebsgeschwindigkeit eines Systems bewirken. Daten können z. B. auf eine bezüglich des Referenztaktsignals zeitausgerichtete Weise an eine IC geliefert oder in dieselbe eingegeben werden, wohingegen Daten, die von der IC ausgegeben werden, wahrscheinlich auf eine mit dem ausgebreiteten Taktsignal zeitausgerichtete Weise bereitgestellt werden.
Die Laufzeitverzögerung t_P für eine bestimmte IC hängt zumindest teilweise von der Konfiguration dieser bestimmten IC ab. So variiert für eine bestimmte IC, die unter standardmäßigen oder Nenn-Betriebsbedingungen, -Temperaturen und -Spannungen arbeitet, t_P allgemein nicht wesentlich. t_P variiert jedoch aufgrund externer Faktoren, wie z. B. Veränderungen der Umgebungstemperatur und/oder angelegter Spannung. Es ist von Vorteil, die Auswirkung derartiger externer Faktoren auf die Laufzeitverzögerung t_P des Referenztaktsignals durch eine Zeitausrichtung des ausgebreiteten Taktsignals P_CLK einer IC mit dem Referenztaktsignal REF_CLK auszugleichen. Verzögerungsregelschleifenschaltungen sind eine Art und Weise, auf die eine derartige Zeitausrichtung von Signalen durchgeführt wird.
Verzögerungsregelschleifen-(DLL-)Schaltungen empfangen das Referenztaktsignal REF_CLK und erzeugen ein Ausgangstaktsignal CLK_OUT, das bezüglich des Referenztaktsignals REF_CLK vorgestellt oder verzögert wird. Zur Bequemlichkeit werden alle Signale, die durch eine DLL erzeugt werden, im folgenden bezeichnet, um relativ zu dem Signal REF_CLK verzögert zu sein, und zwar unabhängig davon, ob das bestimmte Signal tatsächlich relativ zu dem Referenztaktsignal vorgestellt oder verzögert wird. Eine DLL verzögert das Ausgangstaktsignal CLK_OUT um einen Zeitbetrag, der im wesentlichen gleich der Laufzeitverzögerung t_P der IC ist, d. h. um den Zeitbetrag, den das Referenztaktsignal REF_CLK benötigt, um sich unter standardmäßigen oder normalen Betriebsbedingungen durch die IC auszubreiten. Ferner stellt eine DLL das Signal CLK_OUT ein, um Veränderungen an t_P aufgrund der zuvor genannten externen Faktoren auszugleichen. Vorrichtungen, die an Abschnitten der IC gebildet sind, die nahe an dem Takteingangsanschlußstift sind, werden üblicherweise mit dem Signal REF_CLK versorgt, wohingegen Vorrichtungen, die an Abschnitten der IC gebildet sind, die relativ weit entfernt von dem Eingangstaktsignal sind, üblicherweise mit dem Signal CLK_OUT versorgt werden. So empfangen alle Vorrichtungen auf der IC Taktsignale, die zeitlich ausgerichtet sind.
Die DLL stellt den Zeitbetrag, um den das Signal CLK_OUT relativ zu dem Signal REF_CLK verzögert ist, durch ein Vergleichen des Signals REF_CLK mit einem Rückkopplungstaktsignal FB_CLK ein. Das Signal FB_CLK ist im wesentlichen eine verzögerte Version des Signals CLK_OUT. Das Signal FB_CLK wird durch eine Rückkopplungsverzögerungsschaltung verzögert, die die Laufzeitverzögerung durch die integrierte Schaltung modelliert. So ist die Zeitverzögerung des Signals FR CLK relativ zu dem Signal CLK_OUT z. B. proportional zu der Laufzeitverzögerung t_P der IC oder gleich derselben. Da die zuvor genannten externen Faktoren die Laufzeitverzögerung durch die IC beeinflussen, verändert sich die Zeitverzögerung, die durch die Rückkopplungsverzögerungsschaltung eingeführt wird, entsprechend.
Das Signal CLK_OUT ist im wesentlichen eine verzögerte Version des Signal REF_CLK. Die Verzögerung des Signals CLK_OUT wird durch eine Vorwärtsverzögerungsschaltung eingestellt, die eine Vorwärtsverzögerungsleitung aufweist, wie z. B. eine vorbestimmte Anzahl von Puffern oder Invertern, die in Serie miteinander geschaltet sind. Die Länge der Vorwärtsverzögerungsleitung ist basierend auf einem Vergleich des Signals REF_CLK mit dem Rückkopplungstaktsignal FB_CLK eingestellt, um dadurch die Verzögerung des Signals CLK_OUT einzustellen und das Signal CLK_OUT mit dem Signal REF_CLK an dem Ende des Taktbaumes auszurichten. So werden Veränderungen der Laufzeitverzögerung aufgrund der externen Faktoren ausgeglichen und die Taktsignale werden für einen Bereich von Betriebsbedingungen und -parametern ausgerichtet.
Beim Entwerfen von DLLs war bisher ein Kompromiß zwischen in Konflikt stehenden Entwurfszielen erforderlich. Das erste Entwurfsziel einer herkömmlichen DLL besteht darin, eine maximale Verzögerungszeit zu liefern, die in etwa gleich der längsten erwarteten Zykluszeit (d. h. der niedrigsten Betriebsfrequenz) des Signals REF_CLK ist, um eine Ausrichtung unter Betriebsbedingungen eines ungünstigsten Falls sicherzustellen. Das zweite Entwurfsziel besteht darin, eine hohe Auflösung, d. h. kleine Zeitinkremente, bei der Einstellung der Verzögerung des Signals CLK_OUT zu liefern, um die Ausrichtung der Takte und dadurch die Betriebsgeschwindigkeit der IC zu maximieren. Ein Erfüllen beider Ziele erfordert eine DLL, die eine Verzögerungsleitung mit einer Mehrzahl von Verzögerungsstufen aufweist, um dadurch sowohl eine hohe Auflösung als auch einen breiten Frequenzeinstellungsbereich zu schaffen.
Mit zunehmender Auflösung der Vorwärtsverzögerungsleitung jedoch muß die DLL in entsprechend kleinen Zeitinkrementen durch die Verzögerungsleitung sequenzieren. So erfordert eine DLL, die eine Hochauflösungsverzögerungsleitung aufweist, verglichen mit einer DLL mit niedrigerer Auflösung einen längeren Zeitraum, um durch ihre entsprechend kleinen Zeitinkremente zu sequenzieren, um einen verriegelten Zustand zu erreichen. Ferner verbrauchen derartige Hochauflösungsverzögerungsleitungen relativ große Mengen an wertvollem Raum auf dem Substrat der integrierten Schaltung. Ferner wird die gesamte Länge der Verzögerungsleitung nur unter Betriebsbedingungen eines ungünstigsten Falls verwendet.
Deshalb wird in der Technik eine DLL benötigt, die sowohl die Zeitverzögerung, die für Betriebsbedingungen eines ungünstigsten Falls erforderlich ist, als auch eine relativ hohe Auflösung erzielt und trotzdem relativ wenige Verzögerungsstufen aufweist.
Ferner wird in der Technik eine DLL benötigt, die einen verriegelten Zustand selbst unter Betriebsbedingungen in einem relativ kurzen Zeitraum erzielt, die sich Betriebsbedingungen eines ungünstigsten Falls annähern oder gleich denselben sind.

Es ist die Aufgabe der vorliegenden Erfindung, eine Verzögerungsregelschleifenschaltung mit verbesserten Charakteristika, eine integrierte Schaltung mit verbesserten Charakteristika oder ein verbessertes Verfahren zur zeitlichen Ausrichtung eines Ausgangstaktsignals mit einem Rückkopplungstaktsignal zu schaffen.

Diese Aufgabe wird durch eine Verzögerungsregelschleifenschaltung gemäß Anspruch 1, eine integrierte Schaltung gemäß Anspruch 7 oder ein Verfahren gemäß Anspruch 13 gelöst.

Die vorliegende Erfindung liefert eine Verzögerungsregelschleifenschaltung zur zeitlichen Ausrichtung eines Referenztaktsignals mit einem internen Rückkopplungstaktsignal, die Veränderungen der Laufzeitverzögerung einer integrierten Schaltung verfolgt.

Die Erfindung weist in einer Form derselben eine Vorwärtsverzögerungsschaltung auf, die ein Referenztaktsignal empfängt und ein erstes verzögertes Taktsignal ausgibt. Die Vorwärtsverzögerungsschaltung verschiebt das erste verzögerte Taktsignal einstellbar zeitlich relativ zu dem Referenztaktsignal. Eine Festverzögerungsschaltung empfängt das erste verzögerte Taktsignal und gibt ein zweites verzögertes Taktsignal aus. Eine Rückkopplungsverzögerungsschaltung empfängt ein ausgewähltes des ersten verzögerten und des zweiten verzögerten Taktsignals und gibt ein Rückkopplungstaktsignal aus. Das Rückkopplungstaktsignal wird zeitlich relativ zu dem ausgewählten des ersten verzögerten und des zweiten verzögerten Taktsignals verschoben.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß eine relativ hohe Auflösung mit relativ wenigen Verzögerungsstufen erzielt wird.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß eine Zeitausrichtung selbst unter Betriebsbedingungen in einem relativ kurzen Zeitbetrag erzielt wird, die sich einem ungünstigsten Fall annähern oder derselbe sind.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert, wobei entsprechende Bezugszeichen in den mehreren Ansichten entsprechende Teile anzeigen. Es zeigen:
Fig. 1 ein Blockdiagramm einer herkömmlichen DLL;
Fig. 2 ein Zeitdiagramm, das das Verhältnis eines ungünstigsten Falls zwischen einem Referenztaktsignal und einem Rückkopplungstaktsignal, angelegt an eine herkömmliche DLL, zeigt;
Fig. 3 ein Blockdiagramm eines Ausführungsbeispiels einer DLL der vorliegenden Erfindung; und
Fig. 4 ein Zeitdiagramm, das den Betrieb der DLL der vorliegenden Erfindung unter dem Verhältnis eines ungünstigsten Falls zwischen dem Referenztaktsignal und dem Rückkopplungssignal zeigt.
Bezug nehmend auf Fig. 1 ist ein Blockdiagramm einer herkömmlichen DLL-Schaltung gezeigt. Die DLL-Schaltung 10 umfaßt eine Vorwärtsverzögerungsschaltung 12, eine Rückkopplungsverzögerungsschaltung 14, eine Vergleichsschaltung COMP 16 und eine Steuerungsschaltung CTRL 18. Üblicherweise ist die DLL-Schaltung 10 auf einem gemeinsamen Substrat mit einer integrierten Schaltung (IC) 20, wie z. B. einem Chip eines dynamischen Direktzugriffsspeichers (DRAM), gebildet oder gemeinsam mit derselben gehäust und mit derselben verbunden. Allgemein empfängt die DLL-Schaltung 10 ein Referenztaktsignal REF_CLK 22, vergleicht das Signal REF_CLK 22 mit einem Rückkopplungstaktsignal FB_CLK 24 und gibt ein Ausgangstaktsignal CLK_OUT 26 zumindest teilweise basierend auf dem Vergleich aus. Ein Signal CLK_OUT 26 wird durch ein Verzögern des Signals REF_CLK 22 erzeugt. Der Vergleich wird iterativ wiederholt, bis das Signal REF_CLK 22 mit dem Signal FB_CLK 24 ausgerichtet ist, wobei so sichergestellt wird, daß das Signal CLK_OUT 26 die korrekte Phase an dem Ende des Taktbaums aufweist.
Die Vorwärtsverzögerungsschaltung 12 ist elektrisch mit der CTRL-Schaltung 18 verbunden und empfängt ein Signal CTRL 28 von derselben. Die Vorwärtsverzögerungsschaltung 12 empfängt das Signal REF_CLK 22 und gibt das Signal CLK_OUT 26 aus, das allgemein eine verzögerte Version des Signals REF_CLK 22 ist. Der Zeitbetrag, um den die Vorwärtsverzögerungsschaltung 12 das Signal CLK_OUT 26 relativ zu dem Signal REF_CLK 22 verzögert, hängt zumindest teilweise von dem CTRL-Signal 28 ab. Die Vorwärtsverzögerungsschaltung 12 umfaßt eine Mehrzahl von Verzögerungselementen (nicht gezeigt), wie z. B. Puffer oder Inverter, die in Serie geschaltet sind. Jedes der Verzögerungselemente weist eine Verzögerungszeit von einer Einheitsverzögerung, oder t_U, auf. Eine Einheitsverzögerung kann jeder Zeitraum sein, der geeignet für die Anwendung auf die DLL 10 ist, wie z. B. einige 10, 100 oder 1000 Pikosekunden oder länger.
Die Rückkopplungsverzögerungsschaltung 14 ist elektrisch mit der Vorwärtsverzögerungsschaltung 12 verbunden und empfängt von derselben das Signal CLK_OUT 26. Die Rückkopplungsverzögerungsschaltung 14 ist ferner elektrisch mit dem Signal COMP 16 der Vergleichsschaltung verbunden und gibt das Signal FB_CLK 24 an dieselbe aus, wobei dasselbe allgemein eine verzögerte Version des Signals CLK_OUT 26 ist. Das Signal FB_CLK 24 ist relativ zu dem Signal CLK_OUT 26 um eine Rückkopplungsverzögerungszeit t_FB verzögert. Die Rückkopplungsverzögerungszeit t_FB ist z. B. im wesentlichen gleich der Laufzeitverzögerung t_P des Signals REF_CLK 22 durch die IC 20. Die Rückkopplungsverzögerungsschaltung 14 umfaßt eines oder mehrere Verzögerungselemente (nicht gezeigt), wie z. B. Puffer oder Inverter, die das Signal FB_CLK 24 relativ zu dem Signal CLK_OUT 26 um die Rückkopplungszeit t_FB verzögern. Die Rückkopplungsverzögerungszeit t_FB verfolgt Veränderungen an t_P aufgrund der zuvor genannten externen Faktoren und so modelliert die Rückkopplungsverzögerungsschaltung 14 die Laufzeitverzögerung durch die IC 20 über einen vordefinierten Bereich von Betriebsbedingungen und -parametern.
Die Vergleichsschaltung COMP 16 empfängt die Signale REF_CLK 22 und FB_CLK 24. Die Vergleichsschaltung 16 vergleicht das Signal REF_CLK 22 mit dem Signal FB_CLK 24 und gibt ein COMP-Signal 30 an die Steuerungsschaltung CTRL 18 aus. Die Vergleichsschaltung COMP 16 weist einen herkömmlichen Aufbau und einen herkömmlichen Entwurf auf, wie z. B. ein Phasendetektor, und ist Fachleuten auf diesem Gebiet bekannt. Das COMP-Signal 30 zeigt die Phase des Signals REF_CLK 22 relativ zu dem Signal FB_CLK 24 an und zeigt so an, ob das Signal REF_CLK 22 dem Signal FB_CLK 24 vorauseilt oder nacheilt.
Die Steuerungsschaltung CTRL 18 ist elektrisch mit der COMP-Schaltung 16 und mit der Vorwärtsverzögerungsschaltung 12 verbunden. Die CTRL-Schaltung 18 gibt das CTRL-Signal 28 an die Vorwärtsverzögerungsschaltung 12 aus und empfängt das COMP-Signal 30 von der COMP-Schaltung 16. Abhängig zumindest teilweise von dem COMP-Signal 30 stellt die CTRL- Schaltung 18 das CTRL-Signal 28 ein, um dadurch den Zeitbetrag, um den die Vorwärtsverzögerungsschaltung 12 das Signal CLK_OUT 26 relativ zu dem Signal REF_CLK 22 verzögert, zu erhöhen, zu senken oder unverändert zu lassen, d. h. das CTRL-Signal 28 stellt die Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 12 ein. Die Steuerungsschaltung CTRL 18 ist z. B. als ein Schieberegister konfiguriert, das bewirkt, daß gespeicherte Daten basierend auf dem Phasenunterschied zwischen dem Signal REF_CLK 22 und dem Signal FB_CLK 24 um eine Bitposition nach rechts oder links bewegt werden, wie Fachleuten auf diesem Gebiet bekannt ist.
Im Gebrauch wird das Signal REF_CLK 22 durch z. B. ein externes Taktnetz (nicht gezeigt) an die DLL-Schaltung 10 geliefert. Auf einen Betriebsbeginn hin wird die DLL- Schaltung 10 derart rückgesetzt, daß die Vorwärtsverzögerungsschaltung 12 im wesentlichen keine Verzögerung einführt. Das Signal REF_CLK 22 wird so im wesentlichen unverzögert durch die Vorwärtsverzögerungsschaltung 12 geleitet. Das Signal CLK_OUT 26, d. h. die nicht verzögerte Version des Signals REF_CLK 22, das aus der Vorwärtsverzögerungsschaltung 12 hervorgeht, wird an die Rückkopplungsverzögerungsschaltung 14 geliefert, die das Signal FB_CLK 24 ausgibt. Das Signal FB_CLK 24 wird relativ zu dem Signal REF_CLK 22 um t_FB verzögert. Das Signal FB_CLK 24 wird durch die Vergleichsschaltung COMP 16 mit dem Signal REF_CLK 22 verglichen. Die COMP-Schaltung 16 bestimmt das Phasenverhältnis der Signale und gibt das COMP-Signal 30, das dieses Phasenverhältnis anzeigt, an die Steuerungsschaltung CRTL 18 aus.
Die Steuerungsschaltung CTRL 18 wiederum gibt das Signal CTRL 28 aus, um, falls nötig, die Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 12 einzustellen. Unter der Annahme, daß die Signale REF_CLK 22 und FB_CLK 24 exakt in Phase sind, setzt das Signal CTRL 28 die Vorwärtsverzögerungsschaltung 12, um keine zusätzliche Verzögerung zu dem Signal CLK_OUT 26 relativ zu dem Signal REF_CLK 22 hinzuzufügen. So ist CLK_OUT 26 der DLL 10 zu Beginn mit der Laufzeitverzögerung der IC 20 ausgerichtet. Wenn sich die Betriebsbedingungen der IC 20 verändern und die Laufzeitverzögerung t_P derselben zu- oder abnimmt, verändert sich t_FB entsprechend. Der oben beschriebene Vergleich des Signals REF_CLK 22 mit dem Signal FB_CLK 24 wird wiederholt, wobei jede Veränderung an t_P durch eine entsprechende Veränderung an t_FB verfolgt wird. Die Veränderung an t_FB verändert entsprechend die Verzögerung des Signals FB_CLK 24 und so verfolgt die Länge der Zeit, um die die Vorwärtsverzögerungsschaltung 12 CLK_OUT 26 relativ zu dem Signal REF_CLK 22 verzögert, die Veränderung an t_P.
Um über die Fähigkeit zu verfügen, die Takte in allen Fällen auszurichten, muß die Verzögerungsleitung der Vorwärtsverzögerungsschaltung 12 in der Lage sein, die Verzögerung des Signals CLK_OUT 26 bis zu der Länge der Zykluszeit der niedrigsten Betriebsfrequenz des Signals REF_CLK 22 und/oder der IC 20 zu erhöhen. Bezug nehmend auf Fig. 2 ist ein Szenario eines ungünstigsten Falls für die Zeitausrichtung des Signals FB_CLK 24 und des Signals REF_CLK 22 gezeigt. Wenn das Signal REF_CLK 22 in einem logischen hohen Zustand ist, wenn die ansteigende Flanke 24a des Signals FB_CLK 24 auftritt, kann sich die Vorwärtsverzögerung, die notwendig ist, um das Signal FB_CLK 24 mit dem Signal REF_CLK 22 auszurichten, wie durch t_DELAY bzw. _VERZÖGERUNG angezeigt ist, der gesamten Periode des Signals REF_CLK 22 annähern.
Insbesondere existiert dieses Szenario eines ungünstigsten Falls, wenn die ansteigende Flanke 22a des Signals REF_CLK 22 leicht vor der ansteigenden Flanke 24a des Signals FB_CLK 24 ist oder derselben vorauseilt. Um die Takte in dieser Situation auszurichten, muß das Signal FB_CLK 24 derart verzögert werden, daß die ansteigende Flanke 24a desselben mit der nächsten ansteigenden Flanke 22b des Signals REF_CLK 22 zusammenfällt. So muß, da das Signal FB_CLK 24 eine verzögerte Version des Signals CLK_OUT 26 ist, das Signal CLK_OUT 26 um einen Zeitraum t_DELAYverzögert werden, der sich der Periode des Signals REF_CLK 22 annähert, wenn er nicht im wesentlichen gleich derselben ist. Ein Einführen einer derartigen relativ langen Verzögerung in das Signal CLK_OUT 26 macht es erforderlich, daß die Vorwärtsverzögerungsschaltung 12 eine Mehrzahl leistungsverbrauchender Verzögerungselemente umfaßt, und erhöht so den Zeitbetrag, den die DLL 10 benötigt, um die Taktsignale zu "verriegeln", d. h. zeitlich auszurichten.
Bezug nehmend auf Fig. 3 ist ein Blockdiagramm eines Ausführungsbeispiels der DLL der vorliegenden Erfindung gezeigt. Eine DLL 50 umfaßt eine Vorwärtsverzögerungsschaltung 52, eine Rückkopplungsverzögerungsschaltung 54, eine Komparatorschaltung COMP 56 und eine Steuerungsschaltung CTRL 58. Die DLL 50 umfaßt ferner eine Festverzögerungsschaltung 62, einen Taktmultiplexer 64 und eine Kantendetektorschaltung 66. Die DLL-Schaltung 50 ist z. B. auf einem gemeinsamen Substrat mit einer integrierten Schaltung (IC) 70, wie z. B. einem Chip eines dynamischen Direktzugriffsspeichers (DRAM), gebildet oder gemeinsam mit derselben gehäust und mit derselben verbunden.
Allgemein empfängt die DLL-Schaltung 50 ein Referenztaktsignal REF_CLK 72, erfaßt Übergänge, wie z. B. die ansteigenden Flanken, des Signals REF_CLK 71 und des Signals FB_CLK 74 während eines Rücksetzens der DLL 50 und verzögert das Signal CLK_OUT 76 selektiv um eine feste Verzögerungszeit. Durch ein selektives Verzögern des Signals CLK_OUT 76 um eine feste Verzögerungszeit zumindest teilweise abhängig von den relativen Übergängen des Signals REF_CLK 72 und des Signals FB_CLK 74 werden die Länge der Verzögerungsleitung und der Zeitbetrag, der benötigt wird, um eine Verriegelung oder Zeitausrichtung zu erzielen, wesentlich reduziert. Ferner wird die Auflösung der Vorwärtsverzögerungsschaltung 52 erhöht, ohne einen entsprechenden Anstieg des Zeitbetrags, der benötigt wird, um einen Verriegelungszustand zu erzielen, mit sich zu bringen.
Die Vorwärtsverzögerungsschaltung 52 empfängt das Signal REF_CLK 72 und ist elektrisch mit sowohl der Steuerungsschaltung CTRL 58, der Festverzögerungsschaltung 62 als auch dem Taktmultiplexer (MUX) 64 verbunden. Die Vorwärtsverzögerungsschaltung 52 gibt ein verzögertes Zwischentaktsignal DLY_CLK 80 aus, das im wesentlichen eine verzögerte Version des Signals REF_CLK 72 ist. Insbesondere ist die Vorwärtsverzögerungsschaltung 52 elektrisch mit der CTRL- Schaltung 58 verbunden und empfängt das Signal CTRL 78 von derselben. Die Vorwärtsverzögerungsschaltung 52 gibt das Signal DLY_CLK 80 an sowohl die Festverzögerungsschaltung 62 als auch den Eingang 64A des MUX 64 aus. Der Zeitbetrag, um den die Vorwärtsverzögerungsschaltung 52 das Signal DLY_CLK 80 relativ zu dem Signal. REF_CLK 72 verzögert, hängt zumindest teilweise von dem Signal CTRL 78 ab. Die Vorwärtsverzögerungsschaltung 52 umfaßt eine Vorwärtsverzögerungsleitung, die eine Mehrzahl von Verzögerungselementen (nicht gezeigt) aufweist, wie z. B. Puffer oder Inverter, die elektrisch in Serie geschaltet sind. Jedes der Verzögerungselemente weist eine Verzögerungszeit von einer Einheitsverzögerung oder t_U auf. Eine Einheitsverzögerung kann jeder Zeitraum sein, der geeignet zur Anwendung auf die DLL 50 ist, wie z. B. einige zehn, hundert oder tausend Picosekunden oder länger.
Die Rückkopplungsverzögerungsschaltung 54 ist elektrisch mit einem Ausgang 64B des MUX 64 verbunden und empfängt das Signal CLK_OUT 76 von demselben. Die Rückkopplungsverzögerungsschaltung 54 ist ferner elektrisch mit der Vergleichsschaltung COMP 56 und der Kantenerfassungsschaltung 66 verbunden. Die Rückkopplungsverzögerungsschaltung gibt das Signal FB_CLK 74 an sowohl die Vergleichsschaltung COMP 56 als auch die Kantenerfassungsschaltung 66 aus. Das Signal FB_CLK 74 ist im wesentlichen eine verzögerte Version des Signals CLK_OUT 76. Das Signal FB-CLK 74 ist relativ zu dem Signal CLK_OUT 76 um eine Rückkopplungsverzögerungszeit t_FB verzögert. Die Rückkopplungsverzögerungszeit t_FB ist im wesentlichen gleich der Laufzeitverzögerung t_P des Signals REF_CLK 72 durch die IC 70 und verfolgt Veränderungen der Laufzeitverzögerung durch die IC 70 aufgrund der zuvor genannten externen Faktoren. So verfolgt die Rückkopplungsverzögerungszeit t_FB, wenn sich die Betriebsbedingungen und -parameter der IC 70 verändern, jede Veränderung an t_P. Die Rückkopplungsverzögerungsschaltung 54 umfaßt eines oder mehrere Verzögerungselemente (nicht gezeigt), die das Signal FB_CLK 74 relativ zu dem Signal CLK_OUT 76 um die Rückkopplungszeit t_FB verzögern.
Die Vergleichsschaltung COMP 56 empfängt das Signal REF_CLK 72 und das Signal FB_CLK 74. COMP 56 vergleicht das Signal REF_CLK 72 mit dem Signal FB_CLK 74 und gibt das Signal COMP 80 an die Steuerungsschaltung CTRL 58 aus. Die Vergleichsschaltung COMP 56 weist einen herkömmlichen Aufbau und einen herkömmlichen Entwurf auf, wie z. B. ein Phasendetektor, und ist Fachleuten auf diesem Gebiet bekannt.
Die Steuerungsschaltung CTRL 58 ist elektrisch mit COMP 56 und der Vorwärtsverzögerungsschaltung 52 verbunden. Die CTRL-Schaltung 58 empfängt das COMP-Signal 80 von COMP 56 und gibt das Signal CTRL 78 an die Vorwärtsverzögerungsschaltung 52 aus. Zumindest teilweise abhängig von dem COMP-Signal 82 stellt die CTRL-Schaltung 58 das CTRL-Signal 78 ein, um dadurch den Zeitbetrag, um den die Vorwärtsverzögerungsschaltung 54 das Zwischensignal DLY_CLK 80 relativ zu dem Signal REF_CLK 72 verzögert, zu erhöhen, zu senken oder unverändert zu lassen. Die Steuerungsschaltung CTRL 58 ist z. B. als ein Schieberegister konfiguriert, das bewirkt, daß gespeicherte Daten basierend auf dem Unterschied zwischen dem Signal REF_CLK 72 und dem Signal FB_CLK 74, wie durch das Signal COMP 82 angezeigt ist, um eine Position nach rechts oder links bewegt werden, wie für Fachleute auf diesem Gebiet ersichtlich ist.
Die Festverzögerungsschaltung 62 ist elektrisch mit der Vorwärtsverzögerungsschaltung 54 und einem Eingang 64C des MUX 64 verbunden. Die Festverzögerungsschaltung 62 empfängt das Signal DLY_CLK 80 von der Vorwärtsverzögerungsschaltung 54 und gibt das Signal DLY_CLK1 84 an den Eingang 64C des MUX 64 aus. Das Signal DLY_CLK1 84 wird relativ zu dem Signal DLY_CLK 80 um einen vorbestimmten und festen Zeitbetrag, wie z. B. von etwa 25% bis etwa 75% der niedrigsten Betriebs-/Taktfrequenz der IC 70, verzögert. Die Festverzögerungsschaltung 62 umfaßt eine oder mehrere Verzögerungseinheiten, wie z. B. Inverter oder Puffer, um dadurch die vorbestimmte Festverzögerungszeit zu schaffen.
Der Multiplexer MUX 64 weist die Eingänge 64A und 64C auf, die elektrisch mit dem Ausgang der Vorwärtsverzögerungsschaltung 52 bzw. dem Ausgang der Festverzögerungsschaltung 62 verbunden sind, und empfängt deshalb sowohl das Signal DLY_CLK 80 als auch das Signal DLY_CLK1 84. Der MUX 64 ist außerdem elektrisch mit der Kantenerfassungsschaltung 66 verbunden und empfängt ein Auswahlsignal SEL 88 von derselben. Der MUX 64 wählt zumindest teilweise abhängig von dem Signal SEL 88 entweder das Signal DLY_CLK 80 oder das Signal DLY_CLK1 84 aus. Das ausgewählte Signal von DLY_CLK 80 und DLY_CLK1 84 wird an den Ausgang 64B als das Signal CLK_OUT 76 ausgegeben. So wählt der MUX 64 aus, welches Signal von DLY_CLK 80 und DLY_CLK1 84 mit der Rückkopplungsverzögerungsschaltung 54 verbunden ist. Der MUX 64 weist einen herkömmlichen Aufbau und einen herkömmlichen Entwurf auf.
Die Kantenerfassungsschaltung 66 umfaßt einen Ausgang 66A. Die Kantenerfassungsschaltung 66 empfängt das Signal REF_CLK 72 und das Signal FB_CLK 74. Die Kantenerfassungsschaltung 66 empfängt außerdem ein Rücksetzsignal RES 86. Das Signal RES 86 wird während eines Rücksetzens der IC 70 aktiv. Die IC 70 wird z. B. während eines Hochfahrens rückgesetzt. Die Kantenerfassungsschaltung 66 wird zumindest teilweise abhängig von dem Signal RES 86 freigegeben, wobei so die Zeit, während der das Signal RES 86 aktiv ist, im folgenden als das Kantenerfassungsfenster bezeichnet wird. Wenn das Signal RES 86 nicht aktiv ist oder inaktiv wird, wird der Ausgang 66A der Kantenerfassungsschaltung 66 auf den Wert oder die logische Ebene verriegelt, den/die er während des Kantenerfassungsfensters erzielt hat. Der Ausgang 66A ist elektrisch mit dem MUX 64 verbunden und gibt das Signal SEL 88 an denselben aus. Das Signal SEL 88 wird aktiv, wie z. B. ein logisches Hoch, wenn die Kantenerfassungsschaltung 66 einen Übergang, wie z. B. eine ansteigende Flanke, sowohl bei dem Signal FB_CLK 74 als auch dem Signal REF_CLK 72 während des Kantenerfassungsfensters erfaßt. Die Kantenerfassungsschaltung 66 weist einen herkömmlichen Entwurf und einen herkömmlichen Aufbau auf.
Im Betrieb wirkt die DLL 50 allgemein, um entweder das Signal DLY_CLK 80 oder das Signal DLY_CLK1 84 zur Ausgabe als das Signal CLK_OUT 76 zumindest teilweise abhängig von den relativen Übergängen des Signals REF_CLK 72 und des Signals FB_CLK 74 während des Rücksetzens der IC 70 auszuwählen. Der Ausgang 64B des MUX 64 ist elektrisch mit dem Eingang der Rückkopplungsverzögerungsschaltung 54 verbunden. So wird das ausgewählte der Signale DLY_CLK 80 und DLY_CLK1 84, das als das Signal CLK_OUT 76 ausgegeben wird, in die Rückkopplungsverzögerungsschaltung 54 eingegeben. Wie oben angemerkt ist, wird das Signal DLY_CLK1 84 relativ zu dem Signal CLY CLK 80 um einen vorbestimmten und festen Zeitbetrag, wie z. B. von etwa 25% bis etwa 75% der niedrigsten Betriebs-/Taktfrequenz der IC 70, verzögert. Durch ein Auswählen, für einen bestimmten Satz relativer Übergänge, die bei dem Signal REF_CLK 72 und dem Signal FB_CLK 74 auftreten, des geeigneten Signals von DLY_CLK und DLY_CLK1 84 zur Ausgabe als das Signal CLK_OUT 76 und so als der Eingang in die Rückkopplungsverzögerungsschaltung 54 wird die Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 52 wesentlich reduziert. Ferner wird der Zeitbetrag, der benötigt wird, um einen Verriegelungszustand zu erzielen, wesentlich reduziert, ohne eine entsprechende Reduzierung der Auflösung der DLL 50 mit sich zu bringen.
Der Betrieb der DLL 50 wird nun besonders beschrieben und in Gegensatz zu dem Betrieb einer herkömmlichen DLL- Schaltung, wie z. B. der DLL 10, unter dem Betriebsszenario eines ungünstigsten Falls, wie oben beschrieben und in Fig. 2 gezeigt ist, gesetzt. Das Szenario eines ungünstigsten Falls, wie in Fig. 2 gezeigt ist, existiert, wenn die ansteigende Flanke 22a des Signals REF_CLK 22 leicht vor der ansteigenden Flanke 24a des Signals FB_CLK 24 ist oder derselben vorauseilt. Um die Taktkanten bei diesem Szenario eines ungünstigsten Falls auszurichten, muß die herkömmliche DLL 10 das Signal FB_CLK 24 derart verzögern, daß die ansteigende Flanke 24a desselben mit der nächsten ansteigenden Flanke 22b des Signals REF_CLK 22 übereinstimmt. So muß die herkömmliche DLL 10 das Signal CLK_OUT 26, auf dem das Signal FB_CLK 24 basiert, um einen Zeitraum t_DELAY verzögern, der sich der Periode des Signals REF_CLK 22 annähert. Ein Einführen einer derartigen relativ langen Verzögerung in das Signal CLK_OUT 26 macht es erforderlich, daß die Vorwärtsverzögerungsschaltung 12 eine Mehrzahl von Verzögerungselementen umfaßt, und erhöht deshalb den Zeitbetrag, der benötigt wird, damit die DLL 10 die Taktsignale verriegelt oder zeitlich ausrichtet, wesentlich.
Im Gegensatz dazu ist der Betrieb der DLL 50 unter den gleichen Betriebsbedingungen eines ungünstigsten Falls im folgenden beschrieben und in Fig. 4 gezeigt. Das Signal RES 86 wird z. B. während eines Hochfahrens der IC 70 für einen vorbestimmten Zeitbetrag, d. h. das Kantenerfassungsfenster, aktiviert. Das Signal RES 86 wird durch die Kantenerfassungsschaltung 66 empfangen und gibt dieselbe frei. Die Kantenerfassungsschaltung 66 empfängt außerdem sowohl das Signal REF_CLK 72 als auch das Signal FB_CLK 74. Die Kantenerfassungsschaltung 66 gibt das Signal SEL 88 zumindest teilweise abhängig von den relativen Übergängen des Signals REF_CLK 72 und des Signals FB_CLK 74 während des Kantenerfassungsfensters aus. Das Signal SEL 88 wird durch den MUX 64 empfangen, der zumindest teilweise abhängig von dem Signal SEL 88 entweder das Signal DLY_CLK 80 oder das Signal DLY_CLK1 84 auswählt, um dasselbe als das Signal CLK_OUT 76 an dem Ausgang 64B auszugeben. Die Rückkopplungsverzögerungsschaltung 54 ist elektrisch mit dem Ausgang 64B des MUX 64 verbunden und empfängt so das Signal CLK_OUT 76. Kurz gesagt wählt die DLL 50 abhängig von den relativen Übergängen des Signals REF_CLK 72 und des Signals FB_CLK 74 während des Kantenerfassungsfensters entweder das Signal DLY_CLK 80 oder das Signal DLY_CLK1 84 aus, um als das Signal CLK_OUT 76 ausgegeben und in die Rückkopplungsverzögerungsschaltung 54 eingegeben zu werden.
Wenn die DLL 50 das Signal DLY_CLK 80 auswählen würde, um dasselbe als das Signal CLK_OUT 76 unter diesen Betriebsbedingungen eines ungünstigsten Falls auszugeben, würde im wesentlichen die gleiche Situation wie die, die bei der herkömmlichen DLL 10 erzielt und in Fig. 2 dargestellt ist, resultieren. Insbesondere eilt unter den Betriebsbedingungen eines ungünstigsten Falls die ansteigende Flanke 72a des Signals REF_CLK 72 der ansteigenden Flanke 74a des Signals FB_CLK 74 (Signal DLY_CLK 80) leicht voraus. Um die beiden Signale auszurichten, wenn das Signal DLY_CLK 80 als der Eingang in die Rückkopplungsverzögerungsschaltung 52 ausgewählt wurde, müßte die ansteigende Flanke 74a des Signals FB_CLK 74 (Signal DLY_CLK 80) um einen Zeitbetrag t_DELAY1 verzögert werden. Das Verzögern des Signals FB_CLK 74 (Signal DLY_CLK 80) um t_DELAY1 wurde die ansteigende Flanke 74ä desselben mit der ansteigenden Flanke 72b des Signals REF_CLK 72 ausrichten. Die Zeit t_DELAY1 würde sich jedoch unter diesen Betriebsbedingungen eines ungünstigsten Falls der Periode des Signals REF_CLK 72 annähern. So würde, wenn das Signal DLY_CLK 80 unter diesen Betriebsbedingungen als der Eingang in die Rückkopplungsverzögerungsschaltung 54 ausgewählt würde, die Vorwärtsverzögerungsschaltung 52 die gleiche relativ lange Vorwärtsverzögerungsleitung erfordern, die durch die herkömmliche DLL 10 benötigt wird.
Im Gegensatz dazu reduziert die DLL 50 die Länge der erforderlichen Vorwärtsverzögerungsleitung wesentlich durch ein Auswählen zwischen dem Signal DLY_CLK 80 und dem Signal DLY_CLK1 84 als dem Eingang in die Rückkopplungsverzögerungsschaltung 54. Unter den Betriebsbedingungen eines ungünstigsten Falls aus Fig. 4 wählt die DLL 50 das Signal DLY_CLK1 84 und nicht das Signal DLY_CLK 80 als den Eingang in die Rückkopplungsverzögerungsschaltung 54 aus. Da das Signal DLY_CLK1 84 im wesentlichen eine verzögerte Version des Signals DLY_CLK 80 ist, wird der Zeitunterschied zwischen der ansteigenden Flanke 72b des Signals REF_CLK 72 und der ansteigenden Flanke 74c des Signals FB_CLK 74 (Signal DLY_CLK1 84) wesentlich reduziert. Insbesondere muß mit dem Signal DLY_CLK1 84 als dem Eingang in die Rückkopplungsverzögerungsschaltung 52 die ansteigende Flanke 74c des Signals FB_CLK 74 (Signal DLY_CLK1 84) um einen Zeitbetrag t_DELAY2 verzögert werden, um die ansteigende Flanke 74c desselben mit der ansteigenden Flanke 72b des Signals REF_CLK 72 auszurichten. Der Zeitraum t_DELAY2 ist wesentlich kleiner als der Zeitraum t_DELAY1. So hat die DLL 50 durch ein Auswählen des Signals DLY_CLK1 84 als dem Eingang in die Rückkopplungsverzögerungsschaltung 54 den Zeitbetrag, um den das Signal FB_CLK 74 einstellbar verzögert werden muß, reduziert.
Da das Signal CLK_OUT 76 der Eingang in die Rückkopplungsverzögerungsschaltung 54 ist, wird das Signal FB_CLK 74 einstellbar durch ein Verzögern des Signals CLK_OUT 76 verzögert. Die Vorwärtsverzögerungsschaltung 52 stellt die Verzögerung des Signal CLK_OUT 76 und deshalb des Signals FB_CLK 74 ein. Da die DLL 50 den Zeitbetrag, um den das Signal FB_CLK 74 verzögert werden muß, wesentlich reduziert, wird auch die erforderliche Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 52 wesentlich reduziert. Folglich benötigt die Vorwärtsverzögerungsschaltung 52 der DLL 50 eine kürzere Vorwärtsverzögerungsleitungslänge, um die Taktsignale unter Betriebsbedingungen eines ungünstigsten Falls zu verriegeln, und kann deshalb Verzögerungseinheiten mit relativ hoher Auflösung umfassen, ohne bei der Geschwindigkeit eines Betriebs hinsichtlich einer herkömmlichen DLL-Schaltung einzubüßen.
Bei dem gezeigten Ausführungsbeispiel ist die Verzögerungsregelschleifenschaltung der vorliegenden Erfindung als zur Verwendung mit relativ großen ICs, wie z. B. Speicherchips und programmierbaren Logikarrays, beschrieben. Es wird jedoch darauf verwiesen, daß die Verzögerungsregelschleifenschaltung der vorliegenden Erfindung bei jeder anderen IC verwendet werden kann, die eine Taktzeitversatzeinstellung erfordert oder von derselben profitieren könnte.
Bei dem gezeigten Ausführungsbeispiel ist die Kantenerfassungsschaltung während eines Rücksetzens der IC 70 und während der Zeit freigegeben, in der das Fenster auf ansteigende Flanken des Referenztakt- und des Rückkopplungstaktsignales prüft. Es wird jedoch darauf verwiesen, daß die vorliegende Erfindung alternativ konfiguriert sein kann, wie z. B. ein Prüfen auf abfallende Flanken oder anderen Übergängen bei dem Referenz- und dem Rückkopplungstaktsignal.

Claims

1. Verzögerungsregelschleifenschaltung, die ein Referenztaktsignal (REF_CLK) empfängt, wobei die Verzögerungsregelschleifen-(DLL-)Schaltung zur zeitlichen Ausrichtung eines Ausgangstaktsignals derselben mit einem internen Rückkopplungstaktsignal (FB_CLK) dient, wobei die DLL-Schaltung folgende Merkmale aufweist:
eine Vorwärtsverzögerungsschaltung (52), die das Referenztaktsignal (REF_CLK) empfängt, wobei die Vorwärtsverzögerungsschaltung ein erstes verzögertes Taktsignal ausgibt, und wobei die Vorwärtsverzögerungsschaltung das erste verzögerte Taktsignal einstellbar zeitlich relativ zu dem Referenztaktsignal verschiebt;
eine Festverzögerungsschaltung (62), die das erste verzögerte Taktsignal empfängt, wobei die Festverzögerungsschaltung ein zweites verzögertes Taktsignal ausgibt, und wobei das zweite verzögerte Taktsignal zeitlich relativ zu dem ersten verzögerten Taktsignal verschoben ist; und
eine Rückkopplungsverzögerungsschaltung (54), die ein ausgewähltes des ersten verzögerten und des zweiten verzögerten Taktsignals empfängt und ein Rückkopplungstaktsignal ausgibt, wobei das Rückkopplungstaktsignal zeitlich relativ zu dem ausgewählten des ersten verzögerten und des zweiten verzögerten Taktsignals verschoben ist.

2. Verzögerungsregelschleifenschaltung gemäß Anspruch 1, die ferner eine Auswahleinrichtung aufweist, wobei die Auswahleinrichtung eines des ersten verzögerten und des zweiten verzögerten Taktsignals auswählt, um als das Ausgangstaktsignal ausgegeben und durch die Rückkopplungsverzögerungsschaltung (54) empfangen zu werden.

3. Verzögerungsregelschleifenschaltung gemäß Anspruch 2, bei der die Auswahleinrichtung folgende Merkmale aufweist:
eine Vergleichseinrichtung (COMP), die das Rückkopplungstaktsignal (FB_CLK) mit dem Referenztaktsignal (REF_CLK) vergleicht, wobei die Vergleichseinrichtung ein Auswahlsignal ausgibt, und wobei das Auswahlsignal eine Zeitverschiebung des Rückkopplungstaktsignals relativ zu dem Referenztaktsignal anzeigt; und
einen Multiplexer (64), der sowohl das erste verzögerte und das zweite verzögerte Taktsignal als auch das Auswahlsignal empfängt, wobei der Multiplexer (64) eines des ersten verzögerten und des zweiten verzögerten Taktsignals zumindest teilweise abhängig von dem Auswahlsignal mit der Rückkopplungsverzögerungsschaltung (54) verbindet, wobei das ausgewählte des ersten verzögerten und des zweiten verzögerten Taktsignals als das Ausgangstaktsignal ausgegeben wird.

4. Verzögerungsregelschleifenschaltung gemäß Anspruch 3, bei der die Vergleichseinrichtung eine Kantendetektorschaltung (66) aufweist, wobei die Kantendetektorschaltung (66) das Rückkopplungstaktsignal (FB_CLK) und das Referenztaktsignal (REF_CLK) empfängt, wobei die Kantendetektorschaltung konfiguriert ist, um durch ein Rücksetzsignal freigegeben zu werden, und wobei der Kantendetektor das Auswahlsignal ausgibt.

5. Verzögerungsregelschleifenschaltung gemäß Anspruch 4, bei der das Auswahlsignal bewirkt, daß der Multiplexer (64) das zweite verzögerte Taktsignal mit der Rückkopplungsverzögerungsschaltung (54) verbindet und dasselbe als das Taktausgangssignal ausgibt, wenn ein jeweiliger Übergang bei sowohl dem Referenztaktsignal (REF_CLK) als auch dem Rückkopplungstaktsignal (FB_CLK) auftritt, während der Kantendetektor freigegeben ist.

6. Verzögerungsregelschleifenschaltung gemäß Anspruch 4, bei der das Auswahlsignal bewirkt, daß die Multiplexerschaltung (64) das erste verzögerte Taktsignal mit der Rückkopplungsverzögerungsschaltung (54) verbindet und dasselbe als das Taktausgangssignal ausgibt, wenn kein jeweiliger Übergang bei sowohl dem Referenztaktsignal als auch dem Rückkopplungstaktsignal (FB_CLK) auftritt, während der Kantendetektor freigegeben ist.

7. Integrierte Schaltung (70), die ein Substrat aufweist, wobei die integrierte Schaltung folgendes Merkmal aufweist:
eine Verzögerungsregelschleifen-(DLL-)Schaltung, die zumindest entweder integriert auf dem Substrat gebildet ist oder elektrisch mit der integrierten Schaltung verbunden ist, wobei die DLL-Schaltung ein Referenztaktsignal (REF_CLK) empfängt und ein Ausgangstaktsignal zeitlich mit einem internen Rückkopplungstaktsignal (FB_CLK) ausrichtet, wobei die DLL-Schaltung folgende Merkmale umfaßt:
eine Vorwärtsverzögerungsschaltung (52), die das Referenztaktsignal (REF_CLK) empfängt, wobei die Vorwärtsverzögerungsschaltung ein erstes verzögertes Taktsignal ausgibt, wobei die Vorwärtsverzögerungsschaltung das erste verzögerte Taktsignal einstellbar zeitlich relativ zu dem Referenztaktsignal (REF_CLK) verschiebt;
eine Festverzögerungsschaltung (62), die das erste verzögerte Taktsignal empfängt, wobei die Festverzögerungsschaltung ein zweites verzögertes Taktsignal ausgibt, und wobei das zweite verzögerte Taktsignal zeitlich relativ zu dem ersten verzögerten Taktsignal verschoben ist; und
eine Rückkopplungsverzögerungsschaltung (54), die ein ausgewähltes des ersten verzögerten und des zweiten verzögerten Taktsignals empfängt und ein Rückkopplungstaktsignal (FB_CLK) ausgibt, wobei das Rückkopplungstaktsignal zeitlich relativ zu dem ausgewählten des ersten verzögerten und des zweiten verzögerten Taktsignals verschoben ist.

8. Integrierte Schaltung (70) gemäß Anspruch 7, die ferner eine Auswahleinrichtung aufweist, wobei die Auswahleinrichtung auswählt, welches des ersten verzögerten und des zweiten verzögerten Taktsignals durch die Rückkopplungsverzögerungsschaltung (54) empfangen und als das Ausgangstaktsignal ausgegeben wird.

9. Integrierte Schaltung (70) gemäß Anspruch 8, bei der die Auswahleinrichtung folgende Merkmale aufweist:
eine Vergleichseinrichtung (COMP), die das Rückkopplungstaktsignal (FB_CLK) mit dem Referenztaktsignal (REF_CLK) vergleicht, wobei die Vergleichseinrichtung ein Auswahlsignal ausgibt, und wobei das Auswahlsignal eine Zeitverschiebung des Rückkopplungstaktsignals relativ zu dem Referenztaktsignal anzeigt; und
einen Multiplexer (64), der sowohl das erste verzögerte und das zweite verzögerte Taktsignal als auch das Auswahlsignal empfängt, wobei der Multiplexer (64) eines des ersten verzögerten und des zweiten verzögerten Taktsignals zumindest teilweise abhängig von dem Auswahlsignal mit der Rückkopplungsverzögerungsschaltung (54) verbindet, wobei das ausgewählte des ersten verzögerten und des zweiten verzögerten Taktsignals als das Ausgangstaktsignal ausgegeben wird.

10. Integrierte Schaltung (70) gemäß Anspruch 9, bei der die Vergleichseinrichtung eine Kantendetektorschaltung (66) aufweist, wobei die Kantendetektorschaltung das Rückkopplungstaktsignal (FB_CLK) und das Referenztaktsignal (REF_CLK) empfängt, wobei die Kantendetektorschaltung (66) konfiguriert ist, um durch ein Rücksetzsignal freigegeben zu werden, und wobei der Kantendetektor das Auswahlsignal ausgibt.

11. Integrierte Schaltung (70) gemäß Anspruch 10, bei der das Auswahlsignal bewirkt, daß der Multiplexer (64) das zweite verzögerte Taktsignal mit der Rückkopplungsverzögerungsschaltung (54) verbindet und dasselbe als das Taktausgangssignal ausgibt, wenn ein jeweiliger Übergang bei sowohl dem Referenztaktsignal (REF_CLK) als auch dem Rückkopplungstaktsignal (FB_CLK) auftritt, während der Kantendetektor freigegeben ist.

12. Integrierte Schaltung (70) gemäß Anspruch 10, bei der das Auswahlsignal bewirkt, daß die Multiplexerschaltung das erste verzögerte Taktsignal mit der Rückkopplungsverzögerungsschaltung (54) verbindet und dasselbe als das Taktausgangssignal ausgibt, wenn kein jeweiliger Übergang bei sowohl dem Referenztaktsignal (REF_CLK) als auch dem Rückkopplungstaktsignal (FB_CLK) auftritt, während der Kantendetektor freigegeben ist.

13. Verfahren zum zeitlichen Ausrichten eines Ausgangstaktsignals mit einem Rückkopplungstaktsignal (FB_CLK), wobei das Rückkopplungstaktsignal zeitlich relativ zu einem Referenztaktsignal verzögert ist, um dadurch eine Laufzeitverzögerung einer integrierten Schaltung (70) zu simulieren, wobei das Verfahren folgende Schritte aufweist:
Empfangen des Referenztaktsignals (REF_CLK);
Ausgeben eines ersten verzögerten Taktsignals, das um eine Vorwärtsverzögerungszeit relativ zu dem Referenztaktsignal (REF_CLK) verzögert ist;
Ausgeben eines zweiten verzögerten Taktsignals, das um eine zweite Verzögerungszeit relativ zu dem ersten verzögerten Taktsignal verzögert ist;
Auswählen eines des ersten verzögerten Taktsignals und des zweiten verzögerten Taktsignals zur Ausgabe als das Ausgangstaktsignal;
Verzögern des Ausgangstaktsignals um eine Rückkopplungsverzögerungszeit, um dadurch ein Rückkopplungstaktsignal (FB_CLK) zu erzeugen;
Vergleichen des Rückkopplungstaktsignals (FB_CLK) mit dem Referenztaktsignal (REF_CLK);
Einstellen der Vorwärtsverzögerungszeit des Ausgangstaktsignals zumindest teilweise abhängig von dem Vergleichsschritt; und
Wiederholen des Vergleichs- und des Einstellungsschritts, um dadurch das Ausgangstaktsignal zeitlich mit dem Rückkopplungstaktsignal (FB_CLK) auszurichten.

14. Verfahren gemäß Anspruch 13, bei dem der Auswahlschritt folgende Schritte aufweist:
Empfangen eines Rücksetzsignals;
Überwachen sowohl des Referenztaktsignals (REF_CLK) als auch des Rückkopplungstaktsignals (FB_CLK) nach einem Übergang während eines Aktivzustands des Rücksetzsignals;
Ausgeben des zweiten verzögerten Taktsignals als das Ausgangstaktsignal, wenn ein jeweiliger Übergang bei sowohl dem Referenztaktsignal als auch dem Rückkopplungstaktsignal während des Überwachungsschritts erfaßt wird; und
andernfalls Ausgeben des ersten verzögerten Taktsignals als das Ausgangstaktsignal.