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DE20113507U1 - Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor - Google Patents

Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor

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DE20113507U1
DE20113507U1 DE20113507U DE20113507U DE20113507U1 DE 20113507 U1 DE20113507 U1 DE 20113507U1 DE 20113507 U DE20113507 U DE 20113507U DE 20113507 U DE20113507 U DE 20113507U DE 20113507 U1 DE20113507 U1 DE 20113507U1
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signal
internal clock
output
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DE20113507U
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Hynix Semiconductor Inc
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Publication date
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Description

Ringregister-gesteuerter DLL mit Feinverzögerungsleitung und direktem Zeitversatzerfassungsdetektor
Bereich der Erfindung
Die vorliegende Erfindung'bezieht sich auf eine Verzögerungsregelschleife (DLL) in einer Halbleiterspeicheranordnung; und insbesondere auf eine Ringregister-gesteuerte DLL mit feiner Verzögerungsleitung und einem direkten Zeitversatzerfassungsdetektor, welcher zum Kompensieren des Zeitversatzes zwischen externen und internen Taktgebern in der Schaltkreistechnik anwendbar ist.
Beschreibung des Standes der Technik
Im Allgemeinen wurde bei Systemschaltkreisen von Halbleiteranordnungen ein Taktsignal als ein Referenzsignal verwendet, um das Betriebszeitverhalten zu justieren oder einen Hochgeschwindigkeitsbetrieb ohne einen Fehler zu garantieren. Wenn ein Taktsignal von einem externen Schaltkreis in einem internen Sehaltkreis verwendet wird, wird eine Verzögerungszeit (oder ein Taktversatz) erzeugt, und es wurde dann eine DLL verwendet, um eine solche Zeitverzögerung zu kompensieren, indem die gleiche Phase zwischen den externen und internen Taktsignalen geliefert wurde. Verglichen mit der Phasenregelschleife (PLL) hat die DLL den Vorteil, dass sie weniger rauschempfindli.ch ist als die PLL. Bewundernswerterweise wurde die DLL verbreitet in synchronen Speichern, wie z.B. DDR SDRAMs (Synchronen Doppeldatenraten-DRAMs) verwendet, und es wurde auch eine registergesteuerte DLL allgemein als ein DLL-Schaltkreis verwendet.
Mit Bezug auf Fig. 1 beinhaltet eine konventionell registergesteuerte DLL erste und zweite Taktpuffer 11 und 12, einen Taktteiler 13, einen Phasenkomparator 19, eine Verzögerungseinheit 10, welche erste bis dritte Verzögerungsleitungen 14 bis 16 aufweist, eine Überwachung bzw. einen Monitor 23 der Verzögerung, welche ein Schieberegister 17 und eine Schiebesteuerung 18 in einer DLL-Schleife aufweist, erste und zweite DLL-Treiber 20 und 21 und einen Verzögerungsmodul bzw. ein Verzögeungsmodell 22. Der erste Taktpuffer 11 empfängt ein invertiertes externes Taktsignal/clk und erzeugt ein erstes Taktsignal fall_clk, welches mit der abfallenden Flanke des Taktsignals/clk synchronisiert ist. Ähnlich empfängt der zweite Taktpuffer 12 das externe Taktsignal clk und erzeugt ein zweites Taktsignal rise_clk, welches mit einer ansteigenden Flanke des Taktsignals clk synchronisiert ist. Der Taktteiler 13 teilt das zweite Taktsignal rise_clk in &eegr; (&eegr;: eine positive ganze Zahl (integer), typischerweise n=8) Signale auf und produziert dann ein Referenzsignal ref und ein die Verzögerung anzeigendes Signal dly_in. Die erste Verzögerungsleitung 14 empfängt das erste Taktsignal fall_clk entsprechend einem Verzögerungsbetrag aus dem Schieberegister 17, welches durch die Schiebesteuerung 18 gesteuert wird, und erzeugt ein erstes internes Taktsignal ifclk. Ebenso empfängt die zweite Verzögerungsleitung 15 das zweite Taktsignal rise_clk, entsprechend einem Verzögerungsbetrag vom Schieberegister 17, welches auch durch die Schiebesteuerung 18 gesteuert wird, und erzeugt ein zweites internes Taktsignal irclk. Die ersten und zweiten DLL-Treiber 20 und 21 empfangen jeweils die ersten und zweiten internen Taktsignale ifclk und irclk und erzeugen jeweils erste und zweite DLL-Taktsignale fclk_dll und rclk_dll. Die dritte Verzögerungsleitung 16 empfängt das die Verzögerung anzeigende Signal dly_in vom Taktteiler 13 und erzeugt ein verzögertes Taktsignal feedback_dly. Der Verzögerungsmodul 22, welcher das verzögerte Taktsignal feedback_dly empfängt, stellt den gleichen Signalverarbeitungspfad für das verzögerte Taktsignal : ::.. · :: : *· ·. ···.: : .· : : :
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feedback_dly bereit entsprechend dem aktuellen Signalverarbeitungspfad. Der Phasenkomparator bzw. -vergleicher 19 vergleicht das Ausgangssignal des Verzögerungsmoduls 22 mit dem Referenzsignal ref und stellt ein Steuersignal ctrl für die Schiebesteuerung 18 entsprechend einer Phasendifferenz bereit. Das Schiebesteuerelement 18 gibt ein Schiebesignal rechts oder links SR oder SL an ein Schieberegister 17 entsprechend dem Steuersignal ctrl aus, und die ersten bis dritten Verzögerungsleitungen 14 bis 16 schieben die eingehenden Taktsignale (d.h. fall_clk und rise_clk) entsprechend einem Schiebebetrag, welcher in dem Schieberegister 17 gespeichert ist. Ebenso gibt das Schiebesteuerelement 18 ein DLL-Sperrsignal dll_lockb aus, wenn keine Phasendifferenz zwischen dem Ausgang des Verzögerungsmoduls 22 und dem Referenzsignal ref besteht. Der Verzögerungsmodul 22 beinhaltet einen Schein-Taktpuffer, einen Schein-Ausgangspuffer und eine Scheinladung, welche als Kopieschaltkreis bezeichnet werden. Das Schieberegister 17 und die Schiebesteuerung 18 bilden einen Signalgenerator für die Verzögerungssteuerung 23, um die ersten bis dritten Verzögerungsleitungen 14 bis 16 innerhalb einer Verzögerungseinheit 10 zu steuern.
Die Funktionsweise der DLL in Fig. 1 wird nachfolgend detailliert beschrieben. Der erste Taktpuffer 11, welcher das externe Taktsignal clk von dem externen Schaltkreis empfängt, erzeugt das erste Taktsignal fall_clk, und'der zweite Taktpuffer 12, welcher das invertierte externe Taktsignal /clk empfängt, erzeugt das zweite Taktsignal rise_clk. Der Takt- bzw. Taktsignalteiler 13 erzeugt &eegr; Taktsignale als Antwort auf das zweite Taktsignal rise_clk, wobei er das Referenztaktsignal bildet, und das die Verzögerung anzeigende Signal dly_in, welche mit dem externen Taktsignal clk bei jedem durch &eegr; teilbaren Taktsignal synchronisiert sind.
Beim Startbetrieb läuft das die Verzögerung anzeigende Signal dly_in durch die dritte Verzögerungsleitung 16 in den Verzögerungsmonitor 10, wobei ein verzögertes Taktsignal feedback dly gebildet wird, und das verzögerte Taktsignal feedback_dly wird im Verzögerungsmodul 22 verzögert, um ein anderes verzögertes Taktsignal (ein anderes Feedback- bzw. Rückkopplungssignal) zu bilden.
Der Phasenkomparator 19 vergleicht die Anstiegsflanke des Referenzsignals ref mit dem des Rückkopplungssignals und erzeugt dann das Steuersignal ctrl. Die Schiebesteuerung 18 erzeugt Schiebesteuersignale SR und SL, welche jeweils die rechte oder linke Verschiebung im Schieberegister 17 bestimmen, in Antwort auf das Steuersignal ctrl des Phasenkomparators 19. Das Schieberegister 17 bestimmt auch einen Betrag des Nach-rechts- oder Nach-links-Schiebens der ersten bis dritten Verzögerungsleitungen in der Verzögerungseinheit 10 in Antwort auf die Schiebesteuersignale SR und SL. Beim Vergleich des verzögerten Rückkopplungssignals feedback mit dem Referenzsignal ref in der Rückantwortschleife der DLL wird ein Regeln der Verzögerung erreicht, sobald ein Minimal-Jitter zwischen ihnen gemacht wird, und es wird ein die Verzögerung regelndes Signal dll_lockb als ein Signal hergestellt, welches dieses Regeln anzeigt.
Wenn diese Phasenregelung einmal erreicht ist, ist das DLL-Taktsignal fortwährend festgelegt, außer für erneute und Abschalt-Vorgänge. Entsprechend steigert dieses fortwährende Festhalten des DLL-Taktsignals den Leistungsverbrauch, und dieser Leistungsverbrauch ist besonders bei Betrieb mit hoher Frequenz sehr viel höher.
Da, wie oben erwähnt, die konventionelle registergesteuerte DLL eine Zeitdifferenz zwischen dem Referenzsignal -ref und dem die Verzögerung anzeigenden Signal dly in proportional zu ei-
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ner Periode des externen Taktsignals (tCK) aufweist, ist eine große Anzahl von Verzögerungselementen in der Verzögerungsleitung notwendig, um solch eine Verzögerung zu kompensieren, damit diese beiden Signale in Phase sind. Entsprechend bedingt die Zunahme der Verzögerungselemente der Einheit eine größere Aufbaufläche für die DLL, und es dauert länger, um das Phasenregeln zu erreichen. Die längere Zeit zum Phasenregeln verbraucht auch unausweichlich einen großen Betrag an Strom.
Außerdem muss die verzögerungsgeregelte Schleife von einem kleinen Jitter begleitet sein. Im Falle jedoch, wenn ein Verzögerungsbetrag in jedem Einheitsverzögerungselement nicht klein ist, kann der Jitter, welcher durch die Differenz zwischen dem Referenzsignal ref und dem Feedback-Signal verursacht wird, einen großen Betrag annehmen.
Zusammenfassung der Erfindung
Es ist deshalb Aufgabe der vorliegenden Erfindung, eine verzögerungsgeregelte Schleife zu liefern, um dessen Platzbedarf zu reduzieren und einen gewünschten Betrag an Verzögerung zu erhalten, indem ein Ringregister-gesteuerter Typ einer verzögerungsgeregelten Schleife implementiert wird.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine verzögerungsgeregelte Schleife zu liefern, um einen Jitter effektiv zu minimieren, indem die Verzögerungselemente der Einheit in zwei Klassen eingeordnet werden, d.h. in Grobeinheitsverzögerungselemente und Feineinheitsverzögerungselemente.
Entsprechend einem Gesichtspunkt der vorliegenden Erfindung wird eine Ringregister-gesteuerte, verzögerungsgeregelte Schleife bereitgestellt, welche aufweist: eine erste Verzögerungsgruppe, welche eine Vielzahl von Einheitsverzögerungselementen beinhaltet, welche geradlinig miteinander gekoppelt
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sind, um ein Eingangstaktsignal zu verzögern; eine zweite Verzögerungsgruppe, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche in einem Kreis miteinander gekoppelt sind, um ein Ausgangssignal der ersten Verzögerungsgruppe zu verzögern; eine erste Steuereinrichtung, um einen Betrag der geradlinigen Verzögerung in der ersten Verzögerungsgruppe zu berechnen; und eine zweite Steuereinrichtung, um einen Betrag der zirkulären Verzögerung in der ersten Verzögerungsgruppe zu berechnen.
Entsprechend einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine Ringregister-gesteuerte verzögerungsgeregelte Schleife bereitgestellt, welche aufweist: eine Vorrichtung zum Phasendetektieren, um ein internes Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregister-gesteuerten, verzögerungsgeregelten Schleife zurückgeführt wird und um ein Steuersignal zu erzeugen, um damit das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren; eine Vorrichtung zum Feinverzögern, um eine Feinverzögerung des internen Taktsignals in Antwort auf das Steuersignal der Vorrichtung zum Phasendetektieren auszuführen oder um das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen; eine Vorrichtung zum Grobverzögern, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart angeordnet sind, um grob das verzögerte interne Taktsignal aus der Vorrichtung der Feinverzögerung in Antwort auf das umgangene Steuersignal zu verzögern; eine Vorrichtung zum Erzeugen eines Ausgangstaktsignales für das Ausgangstaktsignal, wenn eine gewünschte Verzögerung in der Vorrichtung zum groben Verzögern erreicht ist; und einen Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Erfassen der Phase zu übertragen.
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Entsprechend einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine Ringregister-gesteuerte, verzögerungsgeregelte Schleife bereitgestellt, welche aufweist: eine Vorrichtung zum Erfassen eines Zeitversatzes, um ein internes Taktsignal zu empfangen und um ein internes Taktsynchronisiersignal, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und einen verzögerten Puls auszugeben, welcher einem Verzögerungsbetrag in einem Verzögerungsmodul entspricht; eine Vorrichtung zum Phasendetektieren, um das interne Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss an die Ringregistergesteuerte, verzögerungsgeregelte Schleife zurückgeführt wird, und um ein Steuersignal zu erzeugen, um das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren; eine Vorrichtung zum Feinverzögern, um eine Feinverzögerung des internen Taktsignals in Antwort auf das Steuersignal der Vorrichtung zum Phasendetektieren auszuführen oder um das Steuersignal aus der Vorrichtung vom Phasendetektieren zu umgehen; eine Vorrichtung zum Grobverzögern, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringform gekoppelt sind, um das verzögerte interne Taktsignal aus der Vorrichtung zum Feinverzögern in Antwort auf das interne Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Detektiervorrichtung und das umgangene Steuersignal aus der Vorrichtung für die Feinverzögerung grob zu verzögern; eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals für das Ausgangstaktsignal, wenn eine gewünschte Verzögerung in der Vorrichtung für die Grobverzögerung erreicht wurde; und ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Detektieren der Phase zu übertragen.
Entsprechend einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine Ringregister-gesteuerte, verzögerungsgeregelte Schleife bereitgestellt, welche aufweist: eine Zeitver-
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satz-Detektiervorrichtung, um ein internes Taktsignal zu empfangen und um ein internes Taktsynchronisiersignal, welches mit dem empfangenen internen Taktsignal synchronisiert ist und einen verzögerten Puls auszugeben, welcher einem Verzögerungsbetrag in einem Verzögerungsmodul entspricht; eine Vorrichtung zum Phasendetektieren, um ein externes Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregister-gesteuerten, verzögerungsgeregelten Schleife zurückgeführt wird und um ein Steuersignal zu erzeugen, um das externe Taktsignal mit dem Ausgangstaktsignal zu synchronisieren; eine Vorrichtung zum Feinverzögern, um eine Feinverzögerung des internen Taktsignals in Antwort auf das Steuersignal aus der Vorrichtung zum Phasendetektieren auszuführen oder um das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen; eine Vorrichtung zum Grobverzögern, welche eine Vielzahl von Einheitsverzögerelementen aufweist, welche miteinander in einer Ringform gekoppelt sind, um das verzögerte interne Taktsignal aus der Vorrichtung vom Feinverzögern in Antwort auf das interne Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Erfassungsvorrichtung und das umgangene Steuersignal aus der Vorrichtung zum Feinverzögern grob zu verzögern; eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals für das Ausgangstaktsignal, wenn eine gewünschte Verzögerung in der Vorrichtung zum Grobverzögern erreicht ist; und ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Phasendetektieren zu übertragen.
Entsprechend einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine Ringregister-gesteuerte, verzögerungsgeregelte Schleife bereitgestellt, welche aufweist: eine Zeitversatz-Erfassungseinrichtung, um ein internes Taktsignal zu empfangen und um ein Taktsynchronisiersignal auszugeben, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und einen verzögerten Puls auszugeben, welcher einem Verzöge-
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rungsbetrag in einem Verzögerungsmodul entspricht; eine Vorrichtung zum Detektieren der Phase, um ein externes Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregister-gesteuerten, verzögerungsgeregelten Schleife zurückgeführt wird und um ein erstes Steuersignal zu erzeugen, um das externe Taktsignal mit dem Ausgangstaktsignal zu synchronisieren; eine Vorrichtung zum Grobverzögern, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringform gekoppelt sind, um das verzögerte interne Taktsignal aus der Vorrichtung zum Feinverzögern in Antwort auf das Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Detektiervorrichtung und ein zweites Steuersignal grob zu verzögern; eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals zum Erzeugen des Ausgangstaktsignals, während die grobe Verzögerung in der Vorrichtung zum groben Verzögern benötigtwird; eine Vorrichtung zum Feinverzögern, um eine feine Verzögerung des internen Taktsignals in Antwort auf das erste Steuersignal aus der Vorrichtung zum Phasendetektieren oder für das Umgehen des ersten Steuersignals aus der Vorrichtung zum Phasendetektieren auszuführen und dann das zweite Steuersignal zu erzeugen; und ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Phasendetektieren zu übertragen.
Entsprechend einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine Ringregister-gesteuerte, verzögerungsgeregelte Schleife bereitgestellt, welche aufweist: eine Zeitversatz-Erfassungseinrichtung, um ein internes Taktsignal zu empfangen und um ein Taktsynchronisiersignal, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und einen verzögerten Puls auszugeben, welcher einem Verzögerungsbetrag in einem Verzögerungsmodul entspricht, zu empfangen; eine Vorrichtung zum Phasendetektieren, um das interne Taktsignal mit
einem Ausgangstaktsignal zu vergleichen, welches von einem &Ggr;:·::· ···::":·! -J"! K":":"" | { -j :..= ·... .::.:..: .:. .:.·..· «······ ' ■■· ■■■
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Ausgangsanschluss der Ringregister-gesteuerten, verzögerungsgeregelten Schleife zurückgeführt wird, und um ein erstes Steuersignal zu erzeugen, um das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren; eine Vorrichtung zum Grobverzögern, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Vorrichtung zum Feinverzögern in Antwort auf das Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Erfassungsvorrichtung und ein zweites Steuersignal grob zu verzögern; eine Vorrichtung zum Erzeugen eines Ausgangstaktsignal zum Erzeugen des Ausgangstaktsignals, während die grobe Verzögerung in der Vorrichtung zum Grobverzögern benötigt wird; eine Vorrichtung zum Feinverzögern, um eine Feinverzögerung des internen Taktsignals in Antwort auf das erste Steuersignal aus der Phasendetektiervorrichtung auszuführen, oder um das erste Steuersignal aus der Phasendetektiervorrichtung zu umgehen und dann das zweite Steuersignal zu erzeugen; und ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Phasendetektiervorrichtung zu übertragen.
Kurze Beschreibung der Zeichnungen
Fig. 1 ist ein Blockschaltbild, welches eine registergesteuerte DLL eines konventionellen DDR SDRAM erläutert;
Fig. 2 ist ein Blockschaltbild, welches eine Ringregistergesteuerte, verzögerungsgeregelte Schleife entsprechend einer ersten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 3A ist ein detailliertes Blockschaltbild, welches eine grobe Verzögerungseinheit und einen Erzeuger eines Ausgangstaktsignals entsprechend der ersten Ausführungsform der vorliegenden Erfindung zeigt;
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Fig. 3B und 3C sind Blockschaltbilder, welche ein Schieberegister und einen Vorwärtszähler entsprechend der ersten Ausführungsform der vorliegenden Erfindung erläutern;
Fig. 4 ist ein Zeitdiagramm der groben Verzögerungseinheit und des Erzeugers des Ausgangstaktsignals aus Fig. 3A;
Fig. 5A ist ein Blockschaltbild, welches die Wirkungsweise einer feinen Verzögerungseinheit und eines Teiles der groben Verzögerungseinheit entsprechend der ersten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 5B ist ein Blockschaltbild, welches die Funktionsweise eines Verzögerungssteuerelements und des Schieberegisters entsprechend der ersten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 5C ist ein Blockschaltbild, welches eine Zeitverzögerung in der Feinverzögerungseinheit entsprechend der ersten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 6 ist ein Blockschaltbild, welches eine Ringregistergesteuerte, verzögerungsgeregelte Schleife entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 7A ist ein detailliertes Blockschaltbild, welches die Grobverzögerungseinheit und einen Erzeuger eines Ausgangstaktsignals entsprechend der zweiten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 7B ist ein detailliertes Blockschaltbild, welches einen direkten Zeitversatz-Erfassungsdetektor entsprechend der zweiten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 7C ist ein Zeitdiagramm, welches die Wirkungsweise einer Vorwärtsringverzögerung und eines Vorwärtszählers entsprechend der zweiten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 8 ist ein Zeitdiagrairtm der Grobverzögerungseinheit und des Erzeugers des Ausgangstaktsignals aus Fig. 7A;
Fig. 9 ist ein Diagramm, welches die Beziehung zwischen einer Verzögerungsregelzeit und einem Jitter entsprechend der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 10 ist ein Blockschaltbild, welches eine Ringregistergesteuerte, verzögerungsgeregelte Schleife entsprechend einer dritten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 11 ist ein Blockschaltbild, welches eine Ringregistergesteuerte, verzögerungsgeregelte Schleife entsprechend einer vierten Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 12 ist ein Blockschaltbild, welches eine Ringregistergesteuerte, verzögerungsgeregelte Schleife entsprechend einer fünften Ausführungsform der vorliegenden Erfindung erläutert;
Fig. 13A ist ein Blockschaltbild, welches eine andere Feinverzögerungseinheit entsprechend der vorliegenden Erfindung erläutert; und
Fig. 13B ist ein Zeitdiagramm der Eingangs-/Ausgangstaktsignale eines Phasenmischers in der Feinverzögerungseinheit aus Fig. 13A.
Detaillierte Beschreibung der bevorzugten Ausführungsformen der Erfindung
Nachfolgend wird eine Hochleistungs-Ringregister-gesteuerte DLL mit Fein- und Grobverzögerungseinheiten im Detail mit Bezug auf die beigefügten Zeichnungen beschrieben.
Mit Bezug auf Fig. 2 beinhaltet die Ringregister-gesteuerte DLL entsprechend einer ersten Ausführungsform der vorliegenden Erfindung: einen Phasendetektor 210, um eine Phasendifferenz zwischen einem internen Taktsignal CLKin und einem Rückkopplungssignal zu detektieren, welches durch Verzögern eines Ausgangssignals CLKout durch einen Verzögerungsmodul erzeugt wird, und um das verzögerte Ausgangstaktsignal CLKout zurückzuführen und ein Schiebesignal nach links SL und ein Schiebesignal nach rechts SR auszugeben; eine Feinverzögerungseinheit 220, um das interne Taktsignal CLKin in Antwort auf das Schiebesignal nach links und das Schiebesignal nach rechts SL und SR fein zu verzögern oder um die Schiebesignale nach links SL und nach rechts SR zu umgehen; eine Grobverzögerungseinheit 230, welche eine Vielzahl von Einheitsverzögerungen in einer Ringart aufweist, um einen Ausgang aus der Feinverzögerungseinheit 220 in Antwort auf die Schiebesignale nach links und rechts SL und SR zu verzögern; eine Ausgangseinheit 240, um das Ausgangstaktsignal CLKout zu erzeugen, wenn eine gewünschte Verzögerung erreicht ist; und ein Verzögerungsmodul 250, um das Ausgangstaktsignal CLKout um eine Verzögerungszeit (tDM) über eine Rückkopplungsschleife zu verzögern.
Wenn das Regeln der Verzögerung gut ausgeführt ist, eilt eine Phase des Referenzsignals (CLKin der vorliegenden Erfindung) aus dem Phasendetektor 210 dem Ausgangstaktsignal CLKout um eine Verzögerungszeit (tDM) aus dem Verzögerungsmodul 250 nach. Entsprechend kann eine Gestaltung des Betrages der Verzögerung im Verzögerungsmodul 250, d.h. tDM, die Phase des
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Ausgangstaktsignals CLKout bestimmen, und das Gleiche passiert auch, wenn tDM den Wert "0" hat.
Die detaillierte Funktionsweise der Grobverzögerungseinheit 230 und ein Teil der Ausgangseinheit 240 werden in den Fig. 3A bis 3C und 4 gezeigt, und die Feinverzögerungseinheit 220 wird in den Fig. 5A bis 5C gezeigt. Die Einheitsverzögerungszeit in der Grobverzögerungseinheit 230 ist im allgemeinen länger als die in der Feinverzögerungseinheit 220.
Zunächst mit Bezug auf Fig. 3A beinhaltet die Grobverzögerungseinheit 230: ein Schieberegister 231, welches eine Vielzahl von vielstufigen logischen Schaltkreisen aufweist, um nur ein Signal mit hohem Spannungspegel in Antwort auf das umgangene Schiebesignal nach links oder rechts SL oder SR aus der Feinverzögerungseinheit 220 auszugeben; und eine Rückwärtsringverzögerung 233, welche sechs Stufen CDI bis CD6 in einer Ringart aufweist, von denen jede ein NAND-Gate-Einheitselement beinhaltet, um das verzögerte interne Taktsignal outb in Antwort auf ein Ausgangssignal aus dem Schieberegister 231 auszugeben.
Die Rückwärtsringverzögerung 233 ist aus einer Vielzahl von NAND-Gates mit einer symmetrischen Struktur zusammengesetzt, so dass eine konstante Verzögerungszeit ungeachtet von Hochzu-hoch- und Niedrig-zu-niedrig-Signalübertragung erhalten wird. Dementsprechend darf die Pulsweite, welche in dem Ring der Rückwärtsringverzögerung 233 umläuft, nicht verändert werden, auch wenn eine spezielle Gestaltung und ein spezielles Element hierfür nicht vorgesehen ist. Ferner hat das Schieberegister 231 eine Vielzahl logischer Schaltkreise, welche miteinander in einer Art von Ring verbunden sind, und liefert die Anzahl der Pulsumläufe an einen Vorwärtszähler 241.
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Das verzögerte interne Taktsignal CLKin_d wird in eine der sechs Stufen der Rückwärtsringverzögerung 233 in Antwort auf eines der Verzögerungsauswahlsignale CSLl bis CSL6 (Ausgangssignale aus den logischen Schaltkreisen in einem Schieberegister) vom Schieberegister 231 eingegeben. Wenn eines der Verzögerungsauswahlsignale CSLl bis CSL6 einen hohen Spannungspegel aufweist, und andere Signale haben einen niedrigen Spannungspegel, ist das verzögerte interne Taktsignal CLKin_d, welches in die Stufe eingegeben wurde, welche das Verzögerungssignal mit einem hohen Spannungspegel empfängt, ausser Phase. Wenn z.B. eines der Verzögerungsauswahlsignale CSLl bis CSL6 aus dem Schieberegister 231, das Verzögerungsauswahlsignal CSL2, einen hohen Spannungspegel hat, wird das verzögerte interne Taktsignal CLKin_d in die zweite Stufe CD2 eingegeben, und ein Ausgangssignal aus der zweiten Stufe CD2 wird an die erste Stufe CDI übertragen. Dieser kontinuierliche Pulsumlauf in der Rückwärtsringverzögerung 233 wird durch einen Pulsumlauf bei einem niedrigen Spannungspegel erreicht. Das Ausgangstaktsignal CLKout wird ausgegeben, wenn ein Freigabesignal enb von einem Vergleichszähler 245 bei einem niedrigen Spannungspegel aktiviert wird. Ein Rücksetzsignal rstb mit einem niedrigen Spannungspegel wird in jede der Stufen CDI bis CD6 in Antwort auf das Freigabesignal aus dem Vergleichszähler 245 eingegeben.
Das Rücksetzsignal rstb geht von einem niedrigen Spannungspegel in einen hohen Spannungspegel, sofort nachdem das Freigabesignal enb von einem Vergleichszähler 245 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel geht, über und setzt dadurch die Rückwärtsringverzögerung 233 zurück. In dem Fall, wo das Schieberegister 231 initialisiert ist, hat das Verzögerungsauswahlsignal CSLl einen hohen Spannungspegel, und die übrigen CSL2 bis CSL6 sind auf einem niedrigen Spannungspegel .
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Auf der anderen Seite wird das Vorwärtszählen, welches auf dem Betrieb des Schieberegisters 231 beruht, in den Fig. 3B und C beschrieben.
Mit Bezug auf Fig. 3B weist das Schieberegister 231 eine Vielzahl von Registern auf, welche kreisförmig in einer Ringart miteinander verbunden sind und welche jeweils die Verzögerungsauswahlsignale CSLl bis CSL6 erzeugen.
Mit Bezug auf Fig. 3C weist eines der Verzögerungsauswahlsignale CSLl bis CSL6 einen hohen Spannungspegel auf, und anschließend wird dieser Puls mit hohem Pegel nach links oder rechts im Schieberegister 231 in Antwort auf ein grobes Schiebesignal nach links oder rechts SL_C oder SR_C verschoben. Da das Schieberegister 231 eine Ringart aufweist, wird der Puls mit hohem Pegel linksdrehend mit dem Schieberegister 231 in Antwort auf das fortlaufende grobe Schiebesignal nach rechts SR C in Umlauf gebracht. Auf der anderen Seite wird das grobe Schiebesignal nach links SL_C fortlaufend ausgegeben, und der Puls mit hohem Pegel wird rechtsdrehend in dem Schieberegister 231 in Umlauf gebracht.
Der Vorwärtszähler 241 zählt die Anzahl der Umläufe des Pulses mit hohem Pegel, welcher durch eine Eingabe der Verzögerungsauswahlsignale CSLl bis CSL6 erzeugt wird. D.h., wann immer das Schiebesignal nach rechts SR C fortlaufend erzeugt wird, und dann das Signal mit hoher Spannung von der sechsten Stufe CD6 an die erste Stufe CDI übertragen wird, erhöht der Vorwärtszähler 241 den Zählwert jeweils um eins. Auf der anderen Seite, wann immer das Schiebesignal nach links SL_C kontinuierlich erzeugt wird und dann das Signal mit hoher Spannung von der ersten Stufe CDI an die sechste Stufe CD6 übertragen wird, setzt der Vorwärtszähler 241 den Zählwert jeweils um eins herab. Auf diese Weise zeigt der Wert, der durch den Vorwärtszähler 241 gezählt wird, an, wie weit das verzögerte in-
terne Taktsignal CLKin_d, welches in die Rückwärtsringverzögerung 233 eingegeben wurde, darin umgelaufen ist. Das vorwärtsgerichtete Auf- und Abzählen wird durch eine Verschiebung zwischen den Verzögerungsauswahlsignalen CSLl und CSL6 ausgeführt, wie dies durch die schwarzen Pfeile in Fig. 3C aufgezeigt wird.
Der Rückwärtszähler 243 zählt die Umlaufanzahl des verzögerten internen Taktsignals CLKin_d innerhalb der Rückwärtsringverzögerung 233, indem er ein Ausgangssignal der ersten Stufe CDI anzeigt. Der Vergleichszähler 245 vergleicht die gezählten Werte des Rückwärtszählers 243 und des Vorwärtszählers 241. Wenn die gezählten Werte miteinander übereinstimmen, geht das Freigabesignal enb von einem hohen Spannungspegel auf einen niedrigen Spannungspegel über, und dann wird ein Ausgangssignal outb von der ersten Stufe CDI als ein Ausgangstaktsignal CLKout über ein NOR-Gate 247 ausgegeben.
Fig. 4 ist ein Zeitdiagramm der groben Verzögerungseinheit und des Ausgangstaktsignalgenerators für den Fall, bei dem der Wert, welcher in dem Vorwärtszähler 241 gezählt wurde, "2" ist und das Verzögerungsauswahlsignal CSLl einen hohen Spannungspegel aufweist. Fig. 4 ist auch ein Diagramm, welches aufgenommen wurde, wenn das verzögerte interne Taktsignal CLKin_d zweimal ab dem Start von der ersten Stufe CDI in die Rückwärtsringverzögerung 233 umgelaufen ist. Das heißt, dieser Umlauf bedeutet, dass das verzögerte interne Taktsignal CLKin d durch dreizehn Einheitsverzögerungen (Verzögerungszeit = 13tCd) läuft, wobei tCd eine Einheitsverzögerungszeit innerhalb einer Stufe in der Rückwärtsringverzögerung 233 ist, und Xring eine Verzögerungszeit für einen Umlauf in der rückwärtigen Ringverzögerung 233 ist. In dieser Ausführungsform der vorliegenden Erfindung ist xRim das Gleiche wie 6tCü, da die Rückwärtsring-
verzögerung 233 sechs Stufen aufweist, von denen jede ein Einheitsverzögerungselement hat.
Wenn das Verzögerungsauswahlsignal CSLl einen hohen Spannungspegel hat und das verzögerte interne Taktsignal CLKin_d, welches in die erste Stufe CDI eingegeben wurde, auch einen hohen Spannungspegel aufweist, wird im Schieberegister 231 der niedrige Puls in der Rückwärtsringverzögerung 233 in Umlauf gebracht. Nach einer Zeitspanne von tCd, welche durch die erste Stufe CDI benötigt wird, wird das Ausgangssignal outb (das umlaufende Signal mit niedrigem Spannungspegel) von der ersten Stufe CDI sowohl in die sechste Stufe CD6 und den Rückwärtszähler 243 eingegeben, so dass der Rückwärtszähler 243 den Zählwert als Antwort auf das Ausgangssignal outb der ersten Stufe CDI anhebt.
Da das Signal mit niedrigem Spannungspegel rechtsdrehend in der Rückwärtsringverzögerung 233 in Umlauf gebracht wird, hebt das nächste Ausgangssignal der ersten Stufe CDI den Zählwert in dem Rückwärtszähler 243 an. Die Umlaufzahl der Signale mit niedrigem Spannungspegel wird in dem Rückwärtszähler 243 gezählt. Im Fall, dass die Umlaufzahl 2 ist, ist der Zählwert im Rückwärtszähler 243 der gleiche wie der im Vorwärtszähler 241, und dann erzeugt der Vergleichszähler 245 das Freigabesignal enb mit niedrigem Spannungspegel. Das Freigabesignal enb steuert das NOR-Gate 247, um das nächste umlaufende Ausgangssignal outb (dritter Puls des Ausgangssignals outb aus Fig. 4) von der ersten Stufe CDI zu passieren bzw. zu übergehen. Das Ruhesignal rstb wird ausgegeben und lässt den Rückwärtszähler 243, den Vergleichszähler 245 und die Rückwärtsringverzögerung 233 zu der Zeit ruhen, wenn das Ausgangssignal outb von einem niedrigen Spannungspegel zu einem hohen Spannungspegel geht.
Da das Ausgangstaktsignal CLKout erzeugt wird, nachdem das verzögerte jjjtgjyie Jak,tsi£nal £kKj.rud..in..die erste Stufe ein-
gegeben wird und es zweimal in der Rückwärtsringverzögerung 233 umläuft, wird als ein Ergebnis der gesamte Betrag der Verzögerung 13xcd/ wie oben erwähnt. Dieser Verzögerungsbetrag wird durch die Verzögerungsauswahlsignale CSLl und CSL6 gesteuert, welche durch einen Betrag der Phasendifferenz berechnet werden, die im Phasendetektor 210 detektiert wurde. Wenn z.B. das Verzögerungsauswahlsignal CSL2 einen hohen Spannungspegel aufweist und das verzögerte interne Taktsignal CLKin_d in die zweite Stufe CD2 der Fig. 3A eingegeben wird, kann der Gesamtbetrag der Verzögerung 14tCd sein.
Da, wie oben beschrieben, der gewünschte Verzögerungszeitbetrag erreicht werden kann, indem die Umlaufzahl des verzögerten internen Taktsignals CLKin_d in der Rückwärtsringverzögerung 233 angehoben wird, benötigt die DLL entsprechend der vorliegenden Erfindung nur eine kleine Anzahl von vielstufigen Verzögerungseinheiten und von diesen Zählern, wenn sie auch eine sehr lange Verzögerungszeit benötigt. Dementsprechend kann die vorliegende Erfindung den Platzbedarf auf einem Halbleiterchip reduzieren.
Wenn die DLL entsprechend der vorliegenden Erfindung initialisiert wird, umgeht ein Verzögerungssteuergerät 223 in der Feinverzögerungseinheit 220 das Ausgangssignal des Phasendetektors 210, um die Grobverzögerung auszuführen. Nachdem eine solche Grobverzögerung vollendet wurde, wird die Feinverzögerung ausgeführt, indem das Ausgangstaktsignal CLKout genutzt wird.
Fig. 5A ist ein Blockschaltbild, welches den Betrieb der Feinverzögerungseinheit 220 erläutert, welche drei Einheitsverzögerungselemente und einen Teil der Grobverzögerungseinheit 230 entsprechend der ersten Ausführungsform der vorliegenden Erfindung beinhaltet, Fig. 5B ist ein Blockschaltbild, welches den Betrieb.des..VersögerungssteueiieserätB.223 und des Schiebe-
registers 231 entsprechend der ersten Ausführungsform der vorliegenden Erfindung erläutert, und Fig. 5C ist ein Blockschaltbild, welches eine Zeitverzögerung in der Feinverzögerungseinheit 220 entsprechend der ersten Ausführungsform der vorliegenden Erfindung erläutert.
Das Verzögerungssteuergerät 223 erzeugt drei Arten von Steuersignalen, Feinverzögerungsauswahlsignale FSLl bis FSL3 (Ausgangssignale aus den logischen Schaltkreisen in einem Schieberegister) , von denen jedes den Schaltbetrieb steuert, um eine kapazitive Ladung an das verzögerte interne Taktsignal CLKin für dessen Zeitverzögerung zu liefern. Wenn alle Feinverzögerungsauswahlsignale FSLl bis FSL3 einen hohen Spannungspegel aufweisen, verbinden die Schalter SWl bis SW3 alle Kondensatoren Cl bis C3 mit der Signalleitung des verzögerten internen Taktsignals CLKin, so dass das verzögerte interne Taktsignal CLKin durch die verbundenen Kondensatoren verzögert wird. Wenn alle Feinverzögerungsauswahlsignale FSLl bis FSL3 einen niedrigen Spannungspegel haben, werden die Kondensatoren nicht mit der Signalleitung des verzögerten internen Taktsignals CLKin verbunden, und dann gibt es keine Verzögerung, welche durch die Kondensatoren verursacht wird. Im Falle, dass keine Verzögerung vorhanden ist, welche durch die Kondensatoren verursacht wird, wird das verzögerte interne Taktsignal CLKin nur in der Grobverzögerungseinheit 230 verzögert, ohne irgendeine Verzögerung in der Feinverzögerungseinheit 220.
Wenn das Feinverzögerungsauswahlsignal FSLl einen hohen Spannungspegel hat, wird die Ladung des Kondensators Cl an das verzögerte interne Taktsignal CLKin gelegt, und der Verzögerungsbetrag wird durch die kapazitive Ladung erhöht. Zu diesem Zeitpunkt beträgt die vergrößerte Verzögerung "Te-d" (die oberste Stufe in Fig. 5B).
Im Fall, dass das Verzögerungsauswahlsignal CSL2 des Schieberegisters 231 einen hohen Spannungspegel aufweist und das Schiebesignal nach rechts SR vom Phasendetektor 210 ausgegeben wird, wird der hohe Spannungspegel des Feinverzögerungsauswahlsignals FSLl nach rechts verschoben, um die Feinverzögerungsauswahlsignale FSL2 auf hohen Spannungspegel zu bringen. Zu diesem Zeitpunkt werden die Verzögerungsauswahlsignale CSLl bis CSL6 in der Grobverzögerungseinheit 230 nicht durch die Feinverzögerungseinheit beeinträchtigt. Da die kapazitive Ladung C2 an das interne Taktsignal CLKin angelegt wird, beträgt der Gesamtbetrag der Verzögerung "2xFD" (die zweite Stufe in Fig. 5B).
In ähnlicher Weise wird, wenn das Schiebesignal nach rechts SR wieder vom Phasendetektor 210 ausgegeben wird, der hohe Spannungspegel der Feinverzögerungsauswahlsignale FSL2 nach rechts verschoben, um das Feinverzögerungsauswahlsignal FSL3 auf einen hohen Spannungspegel zu bringen, und die kapazitive Ladung C3 wird an das verzögerte interne Taktsignal CLKin angelegt. Entsprechend wird der Gesamtbetrag der Verzögerung "3xFD" (die dritte Stufe in Fig. 5B). Wenn das Schiebesignal nach rechts SR wieder von dem Phasendetektor 210 ausgegeben wird, befinden sich alle Feinverzögerungsauswahlsignale FSL3 auf einem niedrigen Spannungspegel, da es keinen logischen Schaltkreis gibt, zu dem die Feinverzögerungsauswahlsignale FSL3 übergehen. Zu dieser Zeit wird der hohe Spannungspegel der Verzögerungsauswahlsignale CSL2 verschoben, um das Verzögerungsauswahlsignal CSL3 auf den hohen Spannungspegel im Schieberegister 231 zu bringen, und dies wird ausgeführt, wenn die Verzögerungssteuereinheit 223 das Schiebesignal nach rechts SR aus dem Phasendetektor 210 zum Schieberegister 231 umgeht (die vierte Stufe in Fig. 5B) . Wenn die Einheitsverzögerung (Xcd) in der Rückwärtsringverzögerung 233 auf 4tFd gesetzt wird (d.h. tCd=4te-d) , kann ein Verzögerungsbetrag größer als 4tfd auf der Basis einer
Feinverzögerungseinheit innerhalb der Grobverzögerungseinheit 230 erhalten werden.
Im Falle, dass alle Feinverzögerungsauswahlsignale FSLl bis FSL3 einen niedrigen Spannungspegel aufweisen, befindet sich das Verzögerungsauswahlsignal CSL3 in einem hohen Spannungspegel (die vierte Stufe in Fig. 5B), und dann wird das Schiebesignal nach links SL vom Phasendetektor 210 eingegeben, die Verzögerungssteuereinheit 223 bringt den hohen Spannungspegel des Verzögerungsauswahlsignals CSL3 dazu, auf das Verzögerungsauswahlsignal CSL2 überzugehen, und bringt das Feinverzögerungsauswahlsignal FSL3 hoch, da es keinen logischen Schaltkreis gibt, um die Verzögerungszeit zu vermindern. Als Ergebnis wird, da eine Einheitsverzögerung (Tcd=4tfd) in der Rückwärtsringverzögerung 233 vermindert wird und drei Einheitsverzögerungen 3tfd in der feinen Verzögerungseinheit 220 erreicht werden, der verminderte Betrag der Verzögerung "tFd" (die dritte Stufe in Fig. 5B). Wenn das linke Schiebesignal SL wieder von dem Phasendetektor 210 ausgegeben wird, wird das verzögerte interne Taktsignal CLKin nur in der Feinverzögerungseinheit 220 verzögert, ohne irgendwelche Verzögerung in der Grobverzögerungseinheit 230, so dass der hohe Spannungspegel des Feinverzögerungsauswahlsignals FSL3 nach links verschoben wird auf das Feinverzögerungsauswahlsignal FSL2 mit der verminderten Verzögerung von tFd (die vierte Stufe in Fig. 5B).
Wie oben festgestellt, kann der Verzögerungsbetrag auf der Basis einer Feinverzögerungseinheit durch Vergleich der Grobverzögerungseinheit 230 mit der Feinverzögerungseinheit 220 gesteuert werden, so dass der Jitter um 1 xFD vermindert wird. Ebenso, je geringer die Einheitsverzögerungszeit in der Feinverzögerungseinheit 220 ist, umso geringer ist der Jitter.
Mit Bezug auf Fig. 5C ist die gesamte Verzögerungszeit in einem Feinverzögerungselement 221 einer Feinverzögerungseinheit 220 die Summe aus einer festgelegten Verzögerungszeit (Xfix) und einer variablen Verzögerungszeit (Xvar) &igr; wobei die feste Verzögerungszeit einen spezifischen Wert hat, welcher durch zwei Inverter in der ersten Ausführungsform der vorliegenden Erfindung erzeugt wird. Der Verzögerungsmodul 250 kann zwei Inverter für solch eine feste Verzögerungszeit ersetzen.
Auf der anderen Seite kann die Grobeinheitsverzögerungszeit xCd und eine maximale Feinverzögerungszeit xVAR,max gegeben werden durch:
XcD~XvAR,maxl ^
Auch genügt die variable Verzögerungszeit der folgenden Glei chung:
— m &khgr; xFd (2
wobei m die Anzahl der Stufen der Feinverzögerungsleitung darstellt. Wenn O < m < N, wird xVAR,max = N &khgr; xFd· Wenn die Gleichung (2) bei der Gestaltung der DLL der vorliegenden Erfindung nicht erfüllt wird, beträgt der Gesamtjitter der Feineinheitsverzögerungszeit nicht xFD, sondern wird durch 1 XcD-XvAR,maxl bestimmt. Mit anderen Worten, der Gesamtjitter wird durch den größeren Anteil der Feinverzögerungszeit von xFd und von I xCd~ XvAR,maxl bestimmt.
Fig. 6 ist ein Blockschaltbild, welches eine Ringregistergesteuerte, verzögerungsgeregelte Schleife entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung erläutert. In der zweiten Ausführungsform der vorliegenden Erfindung wer
den ferner ein direkter Zeitversatz-Erfassungsdetektor 260 und eine Vorwärtsringverzögerung 235 gezeigt.
Der direkte Zeitversatz-Erfassungsdetektor 260 kann das Regeln innerhalb zweier Zyklen liefern, indem die synchrone Spiegelverzögerungstechnik (nachfolgend als SMD bezeichnet) verwendet wird. Die SMD hat zwei Spiegelverzögerungsleitungen und benötigt ein Registerfeld, um diese Spiegelverzögerungsleitungen zu steuern. Eine der beiden Spiegelverzögerungsleitungen wird "Vorwärtsverzögerungsleitung" genannt, und die andere wird "Rückwärtsverzögerungsleitung" genannt. Da die registergesteuerte DLL typischerweise eine Verzögerungsleitung und ein Schieberegister hat, um die Verzögerungsleitung zu steuern, kann die SMD an die registergesteuerte DLL adaptiert werden, indem einfach die Vorwärtsverzögerungsleitung an ihren Aufbau angefügt wird.
Die zweite Ausführungsform der Ringregister-gesteuerten DLL entsprechend der vorliegenden Erfindung detektiert den Zeitversatz, indem die Vorwärtsringverzögerung 235 an die erste Ausführungsform angefügt wird, welche die Rückwärtsringverzögerung 233 und das Schieberegister 231 aufweist.
Fig. 7A ist ein detailliertes Blockschaltbild, welches die Grobverzögerungseinheit und den Generator des Ausgangstaktsignals entsprechend der zweiten Ausführungsform der vorliegenden Erfindung erläutert;. Fig. 7B ist ein detailliertes Blockschaltbild, welches einen direkten Zeitversatz-Erfassungsdetektor entsprechend der zweiten Ausführungsform der vorliegenden Erfindung erläutert; und Fig. 7C ist ein Zeitdiagramm, welches den Betrieb der Vorwärtsringverzögerung und den Vorwärtszähler entsprechend der zweiten Ausführungsform der vorliegenden Erfindung erläutert.
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Mit Bezug auf Fig. 7B, wenn das interne Anfangstaktsignal CLKin an den Übertrager C eines D-Flip-Flops 2 61 eingegeben wird, weist ein Stoppsignal stopb (niedrig aktiv) einen hohen Spannungspegel auf, ein Startsignal startb wird generiert, indem das Stoppsignal stopb durch die Verzögerungszeit tDM in einem Verzögerungsmodul 263 verzögert wird, wobei das verzögerte Stoppsignal in einem Inverter 265 invertiert wird und wobei es durch einen Generator mit niedriger Frequenz 2 67 laufen gelassen wird. Mit anderen Worten, das Startsignal startb behält einen niedrigen Spannungspegel für eine gewisse Dauer und erhält dann einen hohen Spannungspegel. Hier ist die Verzögerungszeit toM des Verzögerungsmoduls 263 die gleiche wie das tDM des Verzögerungsmoduls 250.
Mit Bezug auf Fig. 7A, wenn das Startsignal startb in eine erste Stufe in die Vorwärtsringverzögerung 235 eingeführt wird und umläuft, bis ein nächstes verzögertes internes Taktsignal CLKin eingegeben wird und das Stoppsignal stopb auf niedrigem Spannungspegel gewechselt wird, zählt der Vorwärtszähler 241 die Umlaufzahl in Antwort auf ein Vorwärtsring-Verzögerungsausgangssignal Fcntlb und das Schieberegister 231 speichert die Nummer der Stufe FCD, in die das Signal L mit niedrigem Spannungspegel schließlich übertragen wird. Es wird aufgenommen, mit welcher Anzahl von Umläufen und mit welcher Stufe FCD in der Vorwärtsringverzögerung 235 die Verzögerungszeit tDM in. dem Verzögerungsmodul 263 korrespondiert. In Fig. 7C wird die Vorwärtsverzögerung zweimal umlaufen.
Wenn bekannt ist, mit welcher Umlaufnummer und mit welcher Vorwärtsgrobverzögerung FCD in der Vorwärtsringsverzögerung 235 die Zeitdifferenz tCK-tDM korrespondiert, wird die Grobverzögerung über die Rückwärtsringverzögerung 233 ausgeführt, auf der Grundlage der Umlaufnummer und der Vorwärtsgrobverzögerung, und dann wird die Feinverzögerung ausgeführt. Da die O-perationen in der Grobverzögerung der Rückwärtsringverzögerung
233 und der Feinverzögerung der Feinverzögerungseinheit gleich sind wie jene in der ersten Ausführungsform, wird der Einfachheit wegen die detaillierte Beschreibung der Grobverzögerung und der Feinverzögerung bei dieser Ausführungsform ausgelassen.
In den meisten Fällen wird die Grobverzögerung, die durch die Vorwärtsringverzögerung ausgeführt wird, nur einmal ausgeführt, die Feinverzögerung wird mit einer vorbestimmten Anzahl, welche auf dem Verhältnis zwischen der Grobverzögerung und der Vorwärtsringverzögerung und der Feinverzögerung der Feinverzögerungseinheit beruht, mehrmals ausgeführt. Jedoch kann die Grobverzögerung zweimal oder mehrmals ausgeführt werden.
Fig. 8 ist ein Zeitdiagramm der Grobverzögerungseinheit und des Generators des Ausgangstaktsignals aus Fig. 7A.
Die direkte Zeitversatzerfassung wird durch die Vorwärtsringverzögerung ausgeführt, das Regeln der Verzögerung der Grobverzögerung wird durch die Rückwärtsringverzögerung ausgeführt, und dann wird das Regeln der Verzögerung der Feinverzögerung wird durch die Feinverzögerungseinheit ausgeführt.
Fig. 9 ist ein Diagramm, welches die Beziehung zwischen einer Verzögerungsregelzeit und einem Jitter entsprechend der zweiten Ausführungsform der vorliegenden Erfindung zeigt.
Mit Bezug auf Fig. 9 beträgt die Verzögerungsregelzeit für zwei Frequenzen nur 15 Umläufe. Wenn die Feineinheitsverzögerungszeit xFd abnimmt, nimmt jedoch die gesamte Verzögerungsregelzeit zu, während sich das Verzögerungsregeln durch die grobe Verzögerung nicht ändert. In dieser Simulation beträgt der Gesamtjitter ungefähr 50 psec.
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Fig. 10 ist ein Blockschaltbild, welches eine Ringregistergesteuerte, verzögerungsgeregelte Schleife entsprechend einer dritten Ausführungsform der vorliegenden Erfindung zeigt.
Der Aufbau der Ringregister-gesteuerten, verzögerungsgeregelten Schleife in dieser Ausführungsform ist ähnlich der in der zweiten Ausführungsform, außer dass das externe Taktsignal in den Phasendetektor 210 anstatt das verzögerte internen Taktsignal CLKin eingegeben wird. In diesem Fall, da es nicht notwendig ist, eine Verzögerung in dem Taktempfänger zu berücksichtigen, welcher der Puffer des Verzögerungsmoduls 250 ist, kann die Ringregister-gesteuerte, verzögerungsgeregelte Schleife mit größerer Genauigkeit gegenüber Variationen an Temperatur/Ablauf/Spannung betrieben werden.
Fig. 11 ist ein Blockschaltbild, welches eine Ringregistergesteuerte, verzögerungsgeregelte Schleife entsprechend einer vierten Ausführungsform der vorliegenden Erfindung erläutert.
Aufbau und Betrieb der Ringregister-gesteuerten, verzögerungsgeregelten Schleife in der vierten Ausführungsform sind ähnlich zu denen in der zweiten Ausführungsform, außer dass die feine Verzögerungseinheit an einem anderen Ort platziert ist. Der einfachen Beschreibung wegen werden deshalb der Aufbau und der Betrieb der Ringregister-gesteuerten, verzögerungsgeregelten Schleife in dieser Ausführungsform ausgelassen.
Fig. 12A ist ein Blockschaltbild, welches eine andere Feinverzögerungseinheit entsprechend der vorliegenden Erfindung erläutert; und Fig. 12B ist ein Zeitdiagramm eines Eingangs-/ Ausgangssignals eines Phasenmischers in der Feinverzögerungseinheit aus Fig. 12A.
Der Phasenmixer in der feinen Verzögerungsleitung 221 empfängt zwei Eingangssignale, welche jeweils eine unterschiedliche
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Phase haben, und erzeugt ein Signal, dessen Phase zwischen jenen der Eingangssignale liegt. Wie aus Fig. 13A gesehen werden kann, ist in dem Fall, wo die Phasendifferenz der Eingangssignale die Grobverzögerungszeit tCd ist, der Ausgangs des Phasenmixers in Fig. 13B erläutert. Da das Ausgangssignal die gleiche Phase wie ein Bruchteil der groben Einheitsverzögerungszeit Tcd haben kann und xVAR,max gleich xCd ist, genügt die Feinverzögerungseinheit in dieser Ausführungsform den Erfordernissen der Feinverzögerungseinheit, die für diese Erfindung notwendig ist.
Wie aus Obigem ersichtlich wird, hat die verzögerungsgeregelte Schleife entsprechend der vorliegenden Erfindung einen einfachen Aufbau, eine kleine Fläche, niedrigen Leistungs- bzw. Stromverbrauch, eine gute Jitter-Charakteristik und eine schnelle Verzögerungsregelzeit.
Während die vorliegende Erfindung mit Bezug auf gewisse bevorzugte Ausführungsformen beschrieben wurde, werden für Fachleute verschiedene Änderungen und Modifikationen offensichtlich werden, ohne vom Umfang der Erfindung, wie sie in den folgenden Ansprüchen definiert werden, abzuweichen.

Claims (29)

1. Eine Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Vorrichtung zum Phasendetektieren, um ein internes Taktsignal mit einem Ausgangstaktsignal, welches von einem Ausgangsanschluss der Ringregister-gesteuerten Verzögerungsregelschleife zurückgeführt wird, zu vergleichen und um ein Steuersignal zu erzeugen, um das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Vorrichtung zum Feinverzögern, um eine feine Verzögerung des internen Taktsignals in Antwort auf das Steuersignal aus der Vorrichtung zum Phasendetektieren auszuführen oder um das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen;
eine Vorrichtung zum Grobverzögern, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das interne Taktsignal aus der Vorrichtung zum Feinverzögern in Antwort auf das umgangene Steuersignal grob zu verzögern;
eine Vorrichtung zum Erzeugen eines Ausgangstaktsignales, um ein Ausgangstaktsignal auszugeben, wenn eine gewünschte Verzögerung in der Vorrichtung zum Grobverzögern erreicht ist; und
ein Verzögerungsmodul bzw. -modell, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Phasendetektieren zu übertragen.
2. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 1, wobei die Vorrichtung zum Feinverzögern beinhaltet:
eine Feinverzögerungsleitung, um das interne Taktsignal zu verzögern, indem das interne Taktsignal mit kapazitiver Ladung versehen wird, welche eine Vielzahl von Kondensatoren hat, die mit einem Signalpfad des internen Taktsignals verbunden sind; und
eine Steuervorrichtung, um selektiv die Kondensatoren mit dem Signalpfad des internen Taktsignals in Antwort auf das Steuersignal aus der Vorrichtung zum Phasendetektieren zu verbinden oder das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen.
3. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 2, wobei die Vorrichtung zum Grobverzögern beinhaltet:
eine Rückwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen hat, welche kreisförmig miteinander verbunden sind, um das verzögerte interne Taktsignal durch die Feinverzögerungsvorrichtung grob zu verzögern; und
eine Registervorrichtung, um einen Verzögerungsbetrag des internen Taktsignals aus der Feinverzögerungsvorrichtung in den kreisförmig verbundenen Verzögerungsstufen in Antwort auf das umgangene Steuersignal aus der Vorrichtung zum Phasendetektieren zu steuern.
4. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 3, wobei jede der Verzögerungsstufen der Rückwärtsring-Verzögerungsvorrichtung beinhaltet:
ein erstes NAND-Gate, welches ein Ausgangssignal aus der Registervorrichtung und das interne Taktsignal aus der Feinverzögerungsvorrichtung empfängt;
ein zweites NAND-Gate, welches ein Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisförmig verbunden Verzögerungsstufe empfängt; und
ein drittes NAND-Gate, welches ein Ausgangssignal aus dem zweiten NAND-Gate und ein Rücksetzsignal empfängt.
5. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 3, wobei die Grobverzögerungsvorrichtung die folgende Beziehung erfüllt:

|&tau;CD - &tau;VAR,max| &le; &tau;FD
wobei &tau;CD eine Verzögerungszeit in der Verzögerungsstufe der Grobverzögerungsvorrichtung, &tau;VAR,max eine maximale Verzögerungszeit in der Feinverzögerungsvorrichtung und &tau;CD eine Verzögerungszeit jedes Kondensators in der Feinverzögerungsvorrichtung darstellt.
6. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 3, wobei die Vorrichtung zum Erzeugen des Ausgangstaktsignales beinhaltet:
einen Rückwärtszähler, der mit der Rückwärtsring- Verzögerungsvorrichtung verbunden ist, um den Umlauf der Verzögerung des internen Taktsignals zu zählen;
einen Vorwärtszähler, der mit der Registervorrichtung verbunden ist; und
eine Vorrichtung zum Ausgeben eines internen Taktsignals, welche einen Vergleichszähler aufweist, um die Zählwerte aus dem Rückwärtszähler und dem Vorwärtszähler zu vergleichen und um das im Umlauf verzögerte interne Taktsignal auszugeben.
7. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Zeitversatz-Erfassungseinrichtung, welche ein internes Taktsignal empfängt, und zum Ausgeben eines internen Taktsynchronisiersignales, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pulses, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul übereinstimmt;
eine Vorrichtung zum Phasendetektieren, um ein externes Taktsignal mit einem Ausgangstaktsignal, welches von einem Ausgangsanschluss der Ringregister-gesteuerten Verzögerungstegelschleife zurückgeführt wird, zu vergleichen und ein Steuersignal zu erzeugen, um das externe Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Feinverzögerungsvorrichtung, um eine feine Verzögerung des internen Taktsignals in Antwort auf das Steuersignal aus der Vorrichtung zum Phasendetektieren auszuführen oder um das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen;
eine Grobverzögerungsvorrichtung, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Feinverzögerungsvorrichtung in Antwort auf das interne Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Detektiervorrichtung und das umgangene Steuersignal aus der Feinverzögerungsvorrichtung grob zu verzögern;
eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals für das Ausgangstaktsignal, wenn eine gewünschte Verzögerung in der Grobverzögerungsvorrichtung erreicht ist; und
ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Phasendetektieren zu übertragen.
8. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 7, wobei die Feinverzögerungsvorrichtung beinhaltet:
eine Feinverzögerungsleitung, um das interne Taktsignal durch Versehen des internen Taktsignals mit einer kapazitiven Ladung zu verzögern, welche eine Vielzahl von Kondensatoren aufweist, welche mit einem Signalpfad des internen Taktsignals verbunden sind; und
eine Steuervorrichtung, um selektiv die Kondensatoren mit dem Signalpfad des internen Taktsignals in Antwort auf das Steuersignal aus der Vorrichtung zum Phasendetektieren zu verbinden oder um das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen.
9. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 8, wobei die Grobverzögerungsvorrichtung beinhaltet:
eine Vorwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen hat, welche kreisförmig miteinander verbunden sind, um das interne Taktsynchronisiersignal aus der Zeitversatz-Erfassungsvorrichtung um einen Verzögerungsbetrag in dem Verzögerungsmodul grob zu verzögern;
eine Rückwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen hat, welche kreisförmig miteinander verbunden sind, um das durch die Feinverzögerungsvorrichtung verzögerte interne Taktsignal grob zu verstellen; und
eine Registervorrichtung, um einen Verzögerungsbetrag des internen Taktsignals aus der Feinverzögerungsvorrichtung in den kreisförmig verbundenen Verzögerungsstufen in Antwort auf das umgangene Steuersignal aus der Vorrichtung zum Phasendetektieren zu steuern und um eine Position der Verzögerungsstufe, welche mit dem gerade umlaufenden Verzögerungspuls korrespondiert, zu speichern.
10. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 9, wobei jede der Verzögerungsstufen der Rückwärtsring-Verzögerungsvorrichtungen beinhaltet:
ein erstes NAND-Gate, welches ein Ausgangssignal aus der Registervorrichtung und das interne Taktsignal aus der Feinverzögerungsvorrichtung empfängt;
ein zweites NAND-Gate, welches ein Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisförmig verbundenen Verzögerungsstufe empfängt; und
ein drittes NAND-Gate, welches ein Ausgangssignal aus dem zweiten NAND-Gate und ein Rücksetzsignal empfängt.
11. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 9, wobei jede der Verzögerungsstufen der Vorwärtsring-Verzögerungsvorrichtung beinhaltet:
ein erstes NAND-Gate, welches ein erstes Ausgangssignal aus der Zeitversatz-Detektiervorrichtung und ein Ausgangssignal aus der kreisförmig verbundenen Verzögerungsstufe empfängt; und
ein zweites NAND-Gate, welches ein zweites Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisförmig verbunden Verzögerungsstufe empfängt.
12. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 9, wobei die Grobverzögerungsvorrichtung der folgenden Beziehung genügt:

|&tau;CD - &tau;VAR,max| &le; &tau;FD

wobei &tau;CD eine Verzögerungszeit in der Verzögerungsstufe der Grobverzögerungsvorrichtung, &tau;VAR,max eine maximale Verzögerungszeit in der Feinverzögerungsvorrichtung und &tau;CD eine Verzögerungszeit jedes einzelnen Kondensators in der Feinverzögerungsstufe darstellt.
13. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 12, wobei die Erzeugungsvorrichtung für das Ausgangstaktsignal beinhaltet:
einen Rückwärtszähler, der mit der Rückwärtsring-Verzögerungsvorrichtung verbunden ist, um den Umlauf der Verzögerung des internen Taktsignals zu zählen;
einen Vorwärtszähler, welcher mit der Registervorrichtung verbunden ist, um den Umlauf für das verzögerte interne Taktsignal in der Vorwärtsring-Verzögerungsvorrichtung zu zählen und um eine Position der Verzögerungsstufe zu detektieren, die mit dem gerade umlaufenden Puls korrespondiert; und
eine Vorrichtung zum Ausgeben eines internen Taktsignals, welche einen Vergleichszähler hat, um die Zählwerte aus dem Rückwärtszähler und dem Vorwärtszähler zu vergleichen und um das kreisförmig verzögerte interne Taktsignal auszugeben.
14. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Zeitversatz-Detektiervorrichtung, welche ein internes Taktsignal empfängt, und zum Ausgeben eines internen Taktsynchronisiersignales, welches mit dem empfangenen internen Taktsignals synchronisiert ist, und eines verzögerten Pulses, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul korrespondiert;
eine Vorrichtung zum Phasendetektieren, um das interne Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregistergesteuerten Verzögerungsregelschleife rückgeführt wird und um ein Steuersignal zu erzeugen, um das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Feinverzögerungsvorrichtung, um eine feine Verzögerung des internen Taktsignals in Antwort auf das Steuersignal aus der Vorrichtung zum Phasendetektieren auszuführen oder um das Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen;
eine Grobverzögerungsvorrichtung, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Feinverzögerungsvorrichtung in Antwort auf das interne Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Erfassungsvorrichtung und das umgangene Steuersignal aus der Feinverzögerungsvorrichtung grob zu verzögern,
eine Vorrichtung zum Erzeugen eines Ausgangstaktsignales für das Ausgangstaktsignal, wenn eine gewünschte Verzögerung in der Grobverzögerungsvorrichtung erreicht ist; und
ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Phasendetektieren zu übertragen.
15. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Zeitversatz-Erfassungsvorrichtung, welche ein internes Taktsignal empfängt, und zum Ausgeben eines Taktsynchronisiersignales, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pulses, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul korrespondiert;
eine Vorrichtung zum Phasendetektieren, um ein externes Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregistergesteuerten Verzögerungsregelschleife rückgeführt wird, und um ein erstes Steuersignal zu erzeugen, um das externe Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Grobverzögerungsvorrichtung, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Feinverzögerungsvorrichtung in Antwort auf das Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Erfassungsvorrichtung und ein zweites Steuersignal grob zu verzögern;
eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals, um das Ausgangstaktsignal zu erzeugen, während die Grobverzögerung in der Grobverzögerungsvorrichtung erforderlich ist;
eine Feinverzögerungsvorrichtung, um eine feine Verzögerung des internen Taktsignals in Antwort auf das erste Steuersignal aus der Vorrichtung zum Phasendetektieren auszuführen oder um das erste Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen und um dann das zweite Steuersignal zu erzeugen; und
ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und das verzögerte Ausgangstaktsignal an die Vorrichtung zum Phasendetektieren zu übertragen.
16. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine Zeitversatz-Erfassungsvorrichtung, welche ein internes Taktsignal empfängt, und zum Ausgeben eines Taktsynchronisiersignales, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pulses, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul korrespondiert;
eine Vorrichtung zum Phasendetektieren, um das interne Taktsignal mit einem Ausgangstaktsignal zu vergleichen, welches von einem Ausgangsanschluss der Ringregistergesteuerten Verzögerungsregelschleife rückgeführt wird und um ein erstes Steuersignal zu erzeugen, um das interne Taktsignal mit dem Ausgangstaktsignal zu synchronisieren;
eine Grobverzögerungsvorrichtung, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche miteinander in einer Ringart gekoppelt sind, um das verzögerte interne Taktsignal aus der Feinverzögerungsvorrichtung in Antwort auf das Taktsynchronisiersignal und den verzögerten Puls aus der Zeitversatz-Erfassungsvorrichtung und einem zweiten Steuersignal grob zu verzögern; eine Vorrichtung zum Erzeugen eines Ausgangstaktsignals,
um das Ausgangstaktsignal zu erzeugen, während die Grobverzögerung in der Grobverzögerungsvorrichtung erforderlich ist;
eine Feinverzögerungsvorrichtung, um eine Feinverzögerung des internen Taktsignals in Antwort auf das erste Steuersignal aus der Vorrichtung zum Phasendetektieren auszuführen oder um das erste Steuersignal aus der Phasendetektiervorrichtung zu umgehen und dann das zweite Steuersignal zu erzeugen; und
ein Verzögerungsmodul, um das Ausgangstaktsignal zu verzögern und um das verzögerte Ausgangstaktsignal an die Vorrichtung zum Phasendetektieren zu übertragen.
17. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 16, wobei die Feinverzögerungsvorrichtung beinhaltet:
eine Feinverzögerungsleitung, um das interne Taktsignal zu verzögern, indem eine kapazitive Ladung dem internen Taktsignal bereitgestellt wird, welche eine Vielzahl von Kondensatoren aufweist, die mit einem Signalpfad des internen Taktsignals verbunden sind; und
eine Steuervorrichtung, um die Kondensatoren selektiv mit dem Signalpfad des internen Taktsignals in Antwort auf das erste Steuersignal aus der Vorrichtung zum Phasendetektieren zu verbinden oder um das erste Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen.
18. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 17, wobei die Grobverzögerungsvorrichtung beinhaltet:
eine Vorwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen aufweist, welche kreisförmig miteinander verbunden sind, um das interne Taktsynchronisiersignal aus der Zeitversatz-Erfassungsvorrichtung um einen Verzögerungsbetrag in dem Verzögerungsmodul grob zu verzögern;
eine Rückwärtsring-Verzögerungsvorrichtung, welche eine Vielzahl von Verzögerungsstufen aufweist, welche kreisförmig miteinander verbunden sind, um das interne Taktsignal durch die Feinverzögerungsvorrichtung grob zu verzögern; und
eine Registervorrichtung, um einen Verzögerungsbetrag des internen Taktsignals aus der Feinverzögerungsvorrichtung in den kreisförmig verbundenen Verzögerungsstufen in Antwort auf das umgangene Steuersignal aus der Vorrichtung zum Phasendetektieren zu steuern und um eine Position der Verzögerungsstufe, die mit dem aktuell umlaufenden Verzögerungspuls korrespondiert, zu speichern.
19. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 18, wobei jede der Verzögerungsstufen der Rückwärtsring-Verzögerungsvorrichtung beinhaltet:
ein erstes NAND-Gate, welches ein Ausgangssignal aus der Registervorrichtung und das interne Taktsignal aus der Feinverzögerungsvorrichtung empfängt;
ein zweites NAND-Gate, welches ein Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisförmig verbunden Verzögerungsstufe empfängt; und
ein drittes NAND-Gate, welches ein Ausgangssignal aus dem zweiten NAND-Gate und ein Rücksetzsignal empfängt.
20. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 19, wobei jede der Verzögerungsstufen der Vorwärtsring-Verzögerungsvorrichtung beinhaltet:
ein erstes NAND-Gate, welches ein erstes Ausgangssignal aus der Zeitversatz-Erfassungsvorrichtung und ein Ausgangssignal aus der kreisförmig verbundenen Verzögerungsstufe empfängt; und
ein zweites NAND-Gate, welches ein zweites Ausgangssignal aus dem ersten NAND-Gate und ein Ausgangssignal aus der kreisförmig verbundenen Verzögerungsstufe empfängt.
21. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 18, wobei die Grobverzögerungsvorrichtung die folgende Beziehung erfüllt:

|&tau;CD - &tau;VAR,max| &le; &tau;FD

wobei &tau;CD eine Verzögerungszeit in der Verzögerungsstufe der Grobverzögerungsvorrichtung, &tau;VAR,max eine maximale Verzögerungszeit in der Feinverzögerungsvorrichtung und TOD eine Verzögerungszeit jedes Kondensators in der Feinverzögerungsvorrichtung darstellt.
22. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 21, wobei die Vorrichtung zum Erzeugen des Ausgangstaktsignals beinhaltet:
einen Rückwärtszähler, der mit der Rückwärtsring- Verzögerungsvorrichtung verbunden ist, um den Umlauf der Verzögerung des internen Taktsignals zu zählen;
einen Vorwärtszähler, der mit der Registervorrichtung verbunden ist, um den Umlauf des verzögerten internen Taktsignals in der Vorwärtsring-Verzögerungsvorrichtung zu zählen und um eine Position der Verzögerungsstufe, die mit dem aktuell umlaufenden Puls korrespondiert, zu detektieren; und
eine Vorrichtung zum Ausgeben eines internen Taktsignals, welche einen Vergleichszähler aufweist, um die Zählwerte aus dem Rückwärtszähler und dem Vorwärtszähler zu vergleichen und um das kreisförmig verzögerte interne Taktsignal auszugeben.
23. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 16, wobei die Feinverzögerungsvorrichtung beinhaltet:
einen Phasenmischer, um das interne Taktsignal und ein verzögertes internes Taktsignal, welches durch eine Verzögerungszeit in der Grobverzögerungsvorrichtung verzögert ist, zu mischen und um die Einheitsverzögerungszeit der Grobverzögerungsvorrichtung in eine Vielzahl von Feinverzögerungszeiten zu unterteilen; und
eine Steuervorrichtung, um selektiv die Kondensatoren mit dem Signalpfad des internen Taktsignals in Antwort auf das erste Steuersignal aus der Vorrichtung zum Phasendetektieren zu verbinden oder um das erste Steuersignal aus der Vorrichtung zum Phasendetektieren zu umgehen.
24. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 23, wobei die Feinverzögerungsleitung eine Vielzahl von Verzögerungselementen beinhaltet, welche miteinander in Reihe verbunden sind und von denen jede die gleiche Verzögerungszeit wie das Einheitsverzögerungselement in der Grobverzögerungsvorrichtung aufweist.
25. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine erste Verzögerungsgruppe, welche eine Vielzahl von Einheitsverzögerungselementen beinhaltet, welche in einer Reihe miteinander gekoppelt sind, um ein Eingangstaktsignal zu verzögern;
eine zweite Verzögerungsgruppe, welche eine Vielzahl von Einheitsverzögerungselementen beinhaltet, welche kreisförmig miteinander gekoppelt sind, um ein Ausgangssignal aus der ersten Verzögerungsgruppe zu verzögern, eine erste Steuervorrichtung, um einen linearen Verzögerungsbetrag in der ersten Verzögerungsgruppe zu bestimmen;
eine zweite Steuervorrichtung, um einen kreisförmigen Verzögerungsbetrag in der zweiten Verzögerungsgruppe zu bestimmen.
26. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 25, welche ferner eine Zeitversatz-Erfassungsvorrichtung aufweist, um das interne Taktsignal zu empfangen und um ein internes Taktsynchronisiersignal, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pulses auszugeben, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul korrespondiert.
27. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 25, wobei jedes der Einheitsverzögerungselemente in der ersten Verzögerungsgruppe die gleiche Verzögerungszeit hat wie jedes der Einheitsverzögerungselemente in der zweiten Verzögerungsgruppe.
28. Ringregister-gesteuerte Verzögerungsregelschleife, welche aufweist:
eine erste Verzögerungsgruppe, welche wenigstens ein Einheitsverzögerungselement aufweist;
eine Vorrichtung zum Modifizieren einer Phase, um ein Ausgangssignal aus der ersten Verzögerungsgruppe zu modifizieren;
eine zweite Verzögerungsgruppe, welche eine Vielzahl von Einheitsverzögerungselementen aufweist, welche kreisförmig miteinander gekoppelt sind, um ein Ausgangssignal aus der ersten Verzögerungsgruppe zu verzögern;
eine erste Steuervorrichtung, um einen linearen Verzögerungsbetrag in der ersten Verzögerungsgruppe zu bestimmen; und
eine zweite Steuervorrichtung, um einen kreisförmigen Verzögerungsbetrag in der zweiten Verzögerungsgruppe zu bestimmen.
29. Ringregister-gesteuerte Verzögerungsregelschleife nach Anspruch 27, welche ferner eine Zeitversatz-Erfassungsvorrichtung aufweist, um das interne Taktsignal zu empfangen und um ein internes Taktsynchronisiersignal, welches mit dem empfangenen internen Taktsignal synchronisiert ist, und eines verzögerten Pulses auszugeben, welcher mit einem Verzögerungsbetrag in einem Verzögerungsmodul korrespondiert.
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