JPH11203864A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作環境の変化にかかわらず常時一定の遅延
量を持つ、コントローラのデータ入力タイミングを最適
化するためのバーニアを実現する。 【解決手段】 外部クロック信号から内部クロック信号
を生成するＰＬＬ回路（１）に含まれる電圧制御発振器
（ＶＣＯ）とループを除いて同じ構成の電圧制御遅延回
路（５ａ）をこのＰＬＬ回路の制御電圧（Ｖｃｎｔ）で
制御し、この電圧制御遅延回路の遅延出力を、バーニア
を調整するカウンタ（５ｂ）の出力信号に従って選択回
路（５ｃ）で選択して読出クロック信号（ＶＣＬＫ＿
Ｏ）を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部クロック信
号に同期して動作する同期型半導体記憶装置に関し、特
に、データと、このデータのサンプリングタイミングを
決定する読出クロック信号をともに出力する同期型半導
体記憶装置に関する。より特定的には、このデータ読出
時に出力される読出クロック信号の出力タイミングを調
整するための回路に関する。

【０００２】

【従来の技術】プロセサの高速動作に応じて高速でデー
タを転送するために、たとえばシステムクロックである
外部クロック信号に同期してデータの入出力を行なう同
期型半導体記憶装置が主記憶として広く用いられてきて
いる。このような同期型半導体記憶装置の１つに、シン
クリンクＤＲＡＭ（ＳＬＤＲＡＭ：シンクリンク・ダイ
ナミック・ランダム・アクセス・メモリ）がある。

【０００３】図１０は、シンクリンクＤＲＡＭを用いた
メモリシステムの構成例を示す図である。図１０におい
て、このメモリシステムは、８個のシンクリンクＤＲＡ
Ｍ♯０Ｓ〜♯７ＳとこれらのシンクリンクＤＲＡＭ♯０
Ｓ〜♯７Ｓに対するアクセスを制御するためのコントロ
ーラ９００を含む。

【０００４】シンクリンクＤＲＡＭ♯０Ｓ〜♯７Ｓは、
コントローラ９００から与えられる制御クロック信号Ｃ
ＣＬＫを伝達する制御クロック線９０２と、動作モード
を指定するコマンドおよびアクセスされるメモリ位置を
示すアドレスを伝達するコマンド／アドレスバス９０４
と、データ書込／読出タイミングを与えるデータクロッ
ク信号ＤＣＬＫを伝達するデータクロック線９０６と、
書込／読出データを伝達するデータバス９０８に共通に
結合される。制御クロック線９０２およびコマンド／ア
ドレスバス９０４は、コントローラ９００から出力され
る制御クロック信号ＣＣＬＫおよびコマンド／アドレス
を一方方向に沿って伝達する単一方向バスである。一
方、データクロック線９０６およびデータバス９０８
は、コントローラ９００とシンクリンクＤＲＡＭ♯０Ｓ
〜♯７Ｓの間で双方向にデータクロック信号ＤＣＬＫお
よびデータを伝達する双方向バスである。

【０００５】シンクリンクＤＲＡＭ♯０Ｓ〜♯７Ｓは、
スレーブＩＤと呼ばれる識別子により識別され、コント
ローラ９００からコマンド／アドレスバス９０４上に伝
達されるスレーブＩＤが指定するシンクリンクＤＲＡＭ
において、このコマンドが指定する動作が行なわれる。
次に、この図１０に示すメモリシステムのデータ読出時
の動作について図１１に示すタイミングチャート図を参
照して説明する。

【０００６】データ読出時においては、コントローラ９
００は、制御クロック線９０２上に与えられるクロック
信号ＣＣＬＫに同期してパケットの形態でデータ読出を
指示するコマンドをコマンド／アドレスバス９０４上に
与える。このリードリクエストコマンドは、シンクリン
クＤＲＡＭを特定するスレーブＩＤをも併せて含んでお
り、このスレーブＩＤにより指定されたシンクリンクＤ
ＲＡＭが、制御クロックＣＣＬＫの立上がりエッジおよ
び立下がりエッジ両者においてコマンド／アドレスバス
９０４上に与えられたコマンドを取込む。指定されたシ
ンクリンクＤＲＡＭにおいては、データの読出が行なわ
れ、所定のレイテンシが経過すると、データバス９０８
上に読出クロック信号ＤＣＬＫとともにデータＤ０を出
力する。

【０００７】このデータバス９０８上に現われるデータ
が、読出クロック信号ＤＣＬＫの立上がりエッジおよび
立下がりエッジ両端と同期して変化し、クロックサイク
ル♯７〜♯１０にわたって８つのデータＤ０〜Ｄ７が連
続的に出力される。リードリクエストコマンドが与えら
れてから実際にデータが読出されるまでに必要となる期
間がリードレイテンシと呼ばれ、１つのコマンドにより
連続的に読出されるデータの数をバースト長と呼ぶ。ク
ロック信号線９０６上の読出クロック信号ＤＣＬＫ（書
込時においても同様用いられる）は、スタンバイサイク
ル時においてはハイインピーダンス状態にあり、データ
読出前に、指定されたシンクリンクＤＲＡＭが一旦この
読出クロック信号ＤＣＬＫをローレベルに立下げた後に
実際にデータが読出されるサイクルの１クロックサイク
ル前からこの読出クロック信号ＤＣＬＫを活性化する。

【０００８】この読出クロック信号ＤＣＬＫは、制御ク
ロック信号ＣＣＬＫに基づいて生成されており、コント
ローラ９００は、この読出クロックＤＣＬＫに従ってデ
ータバス９０８上に現われたデータをサンプリングす
る。コントローラ９００と各シンクリンクＤＲＡＭとの
間の距離が異なるため、コントローラ９００がリードコ
マンドを与えてから実際に読出データが到達するまでの
時間を等しくするために、この読出クロック信号ＤＣＬ
Ｋはコントローラ９００からの距離に応じてその発生タ
イミングがずらされる。リードレイテンシは、制御クロ
ック信号ＣＣＬＫの半サイクル単位で指定される。読出
クロック信号ＤＣＬＫの遅延量については、リードデー
タバーニアと呼ばれるコマンドにより制御クロック信号
ＣＣＬＫに対する遅延量が決定され、また読出クロック
信号ＤＣＬＫとデータとの間のオフセットもデータ・オ
フセット・バーニアにより与えられる。読出クロック信
号ＤＣＬＫを、一旦Ｌレベルに設定することにより、コ
ントローラ９００内部で、その先頭サイクルにおいてデ
ータサンプリングエッジを調整することができる。

【０００９】この図１１に示すように、クロック信号Ｄ
ＣＬＫの立上がりおよび立下がりエッジに同期してデー
タ転送を行なうことにより、高速のデータ転送が可能と
なる。

【００１０】図１２は、コントローラ９００のデータ入
力部の構成を概略的に示す図である。図１２において、
コントローラ９００の入力部は、クロック信号線９０６
上の読出クロック信号ＤＣＬＫを所定時間遅延する遅延
回路９１０と、この遅延回路９１０からの遅延クロック
信号ＤＣＬＫ＿Ｄの立上がりエッジおよび立下がりエッ
ジでデータバス９０８上に与えられたデータＤを取込む
入力バッファ９１２と、この入力バッファ９１２から内
部高速データバスｉｎｔＤａｔａ＿Ｆ上のデータを制御
クロック信号ＣＣＬＫに従ってパラレルデータに変換し
て低速データバスｉｎｔＤａｔａ＜０＞およびｉｎｔＤ
ａｔａ＜１＞へ伝達するデータＳ／Ｐ（シリアル／パラ
レル）変換器９１４を含む。通常、外部インターフェイ
スの周波数が高い場合には、このコントローラ内部は、
制御クロックＣＣＬＫを分周したクロック信号に従って
動作する。特に、データ転送が制御クロック信号ＣＣＬ
Ｋの２倍の周波数で転送されるため、このデータＳ／Ｐ
変換器９１４を用いてデータ転送周波数を２分周して、
制御クロック信号ＣＣＬＫの周波数で内部回路を動作さ
せる。

【００１１】図１３は、図１２に示す入力バッファの構
成の一例を示す図である。図１３において、入力バッフ
ァ９１２は、遅延クロック信号ＤＣＬＫ＿Ｄを反転する
インバータ９１２ａと、インバータ９１２ａの出力信号
がＨレベルのときに導通し、データＤを通過させるｎチ
ャネルＭＯＳトランジスタで構成されるトランスファゲ
ート９１２ｂと、トランスファゲート９１２ｂから与え
られたデータをラッチするインバータラッチ９１２ｃ
と、インバータラッチ９１２ｃのラッチデータを反転す
るインバータ９１２ｉと、遅延クロック信号ＤＣＬＫ＿
ＤのＨレベルのときに導通し、インバータ９１２ｉの出
力信号を通過させるｎチャネルＭＯＳトランジスタで構
成されるトランスファゲート９１２ｄと、遅延クロック
信号ＤＣＬＫ＿ＤがＨレベルのときに導通しデータＤを
通過させるｎチャネルＭＯＳトランジスタで構成される
トランスファゲート９１２ｅと、トランスファゲート９
１ｅから与えられたデータをラッチするインバータラッ
チ９１２ｆと、インバータラッチ９１２ｆのラッチデー
タを反転するインバータ９１２ｇと、インバータ９１２
ａの出力信号がＨレベルのときに導通し、インバータ９
１２ｇの出力信号を内部高速データバスｉｎｔＤａｔａ
＿Ｆへ伝達するｎチャネルＭＯＳトランジスタで構成さ
れるトランスファゲート９１２ｈを含む。

【００１２】この図１３に示す入力バッファ９１２の構
成においては、一方のインバータラッチにおける外部デ
ータのラッチ動作時、他方のインバータラッチがそのラ
ッチデータを内部高速データバスｉｎｔＤａｔａ＿Ｆへ
伝達する。したがって遅延クロック信号ＤＣＬＫ＿Ｄの
ＨレベルおよびＬレベルごとに、インバータラッチ９１
２ｃおよび９１２ｆが交互にラッチ動作を行なうため、
各遅延クロック信号ＤＣＬＫ＿Ｄの変化ごとに異なるデ
ータが内部高速データバスｉｎｔＤａｔａ＿Ｆに伝達さ
れる。

【００１３】図１４は、図１２に示すデータＳ／Ｐ変換
器９１４の構成の一例を示す図である。図１４におい
て、データＳ／Ｐ変換器９１４は、制御クロック信号Ｃ
ＣＬＫを反転するインバータ９１４ａと、インバータ９
１４ａの出力信号がＨレベルのとき導通し、内部高速デ
ータバスｉｎｔＤａｔａ＿Ｆ上のデータを通過させるｎ
チャネルＭＯＳトランジスタで構成されるトランスファ
ゲート９１４ｂと、トランスファゲート９１４ｂから与
えられたデータをラッチするインバータラッチ９１４ｃ
と、制御クロック信号ＣＣＬＫがＨレベルのとき導通
し、インバータラッチ９１４ｃのラッチデータを通過さ
せるｎチャネルＭＯＳトランジスタで構成されるトラン
スファゲート９１４ｄと、トランスファゲート９１４ｄ
を介して与えられるデータを第１の内部低速データバス
ｉｎｔＤａｔａ＜０＞へ伝達するインバータラッチ９１
４ｅと、制御クロック信号ＣＣＬＫがＨレベルのとき導
通し、内部高速データバスｉｎｔＤａｔａ＿Ｆ上のデー
タを通過させるｎチャネルＭＯＳトランジスタで構成さ
れるトランスファゲート９１４ｆと、トランスファゲー
ト９１４ｆを介して与えられるデータをラッチするイン
バータラッチ９１４ｇと、インバータ９１４ａの出力信
号がＨレベルのとき導通し、インバータラッチ９１４ｇ
のラッチデータを通過させるｎチャネルＭＯＳトランジ
スタで構成されるトランスファゲート９１４ｈと、トラ
ンスファゲート９１４ｈから与えられたデータを第２の
内部低速データバスｉｎｔＤａｔａ＜１＞へ伝達すると
ともにラッチするインバータラッチ９１４ｉを含む。

【００１４】この図１４に示すデータＳ／Ｐ変換器９１
４においては、内部低速データバスｉｎｔＤａｔａ＜０
＞およびｉｎｔＤａｔａ＜１＞上に制御信号ＣＣＬＫの
各クロックサイクルごとに新たなデータが伝達される。
このデータＳ／Ｐ変換器９１４においては、内部のデー
タ転送速度は制御信号ＣＣＬＫを２分周した周波数の速
度であるが、３分周以上の変換が行なわれる場合もあ
る。次に、この図１２から図１４に示すコントローラデ
ータ入力部の動作を、図１５に示すタイミング図を参照
して説明する。

【００１５】図１５に示すように、制御クロック信号Ｃ
ＣＬＫとシンクリンクＤＲＡＭから出力される読出クロ
ック信号ＤＣＬＫの位相はずれている。これは、データ
バス９０８を介してデータが転送されるとともに、クロ
ック信号線９０６を介して読出クロック信号ＤＣＬＫも
伝達されるため、この読出クロック信号線上の信号の伝
播遅延に起因する。読出クロック信号ＤＣＬＫとデータ
Ｄとは、同期してすなわち同一位相で転送される（デー
タオフセットバーニアが０に設定されている場合）。

【００１６】図１２に示す遅延回路９１０が、読出クロ
ック信号ＤＣＬＫを所定時間遅延して、遅延クロック信
号ＤＣＬＫ＿Ｄを生成する。この遅延クロック信号ＤＣ
ＬＫ＿Ｄに従って、シンクリンクＤＲＡＭから伝達され
たデータの取込、ラッチおよび内部データバスへの転送
が行なわれる。遅延クロック信号ＤＣＬＫ＿ＤがＨレベ
ルのときには、図１３に示す入力バッファにおいてトラ
ンスファゲート９１２ｄおよび９１２ｅが導通、トラン
スファゲート９１２ｂおよび９１２ｈが非導通である。
したがって、この遅延クロック信号ＤＣＬＫ＿ＤがＬレ
ベルのときにインバータラッチ９１２ｃよりラッチされ
たデータＤ０が内部高速データバスｉｎｔＤａｔａ＿Ｆ
へ伝達される。この間、インバータラッチ９１２ｆが次
のデータを取込む状態となる。したがって、この遅延ク
ロック信号ＤＣＬＫ＿Ｄの変化ごとに、内部高速データ
ｉｎｔＤａｔａ＿Ｆ上にデータＤ０、Ｄ１、Ｄ２および
Ｄ３が順次出力される。

【００１７】データＳ／Ｐ変換器９１４は、制御クロッ
ク信号ＣＣＬＫに同期して動作する。このデータＳ／Ｐ
変換器９１４においては、制御クロック信号ＣＣＬＫが
Ｈレベルのときには、インバータラッチ９１４ｃにより
ラッチされたデータが内部低速データバスｉｎｔＤａｔ
ａ＜０＞上に伝達され、一方、内部低速データバスｉｎ
ｔＤａｔａ＜１＞上のデータはラッチ状態にある。制御
クロック信号ＣＣＬＫがＬレベルとなると、内部低速デ
ータバスｉｎｔＤａｔａ＜０＞上のデータがラッチ状態
となり、一方、内部低速データバスｉｎｔＤａｔａ＜１
＞上のデータに新たなデータが伝達される。したがっ
て、内部低速データバスｉｎｔＤａｔａ＜０＞およびｉ
ｎｔＤａｔａ＜１＞上には、この制御クロック信号ＣＣ
ＬＫのクロックサイクル周期で交互にデータが伝達され
る。これにより、制御クロック信号ＣＣＬＫの２倍の速
度で伝達されるデータを、制御クロック信号ＣＣＬＫの
速度に変換することができる。コントローラ９００内部
は、この制御クロック信号ＣＣＬＫに同期して動作して
いる。したがって、コントローラの動作速度に合せたデ
ータ転送が実現される。

【００１８】図１６は、図１０に示すシンクリンクＤＲ
ＡＭのメモリシステムにおける各シンクリンクＤＲＡＭ
のデータ読出タイミングを示す図である。図１０に示す
ように、メモリシステム内のシンクリンクＤＲＡＭは、
コントローラからの距離が異なる。したがって、コント
ローラからコマンドが出された場合、アドレス指定され
たシンクリンクＤＲＡＭが異なれば、コントローラに読
出クロック信号ＤＣＬＫおよび読出データが到達する時
間が異なる。コントローラに最も近い位置に配置される
シンクリンクＤＲＡＭ＜０＞（♯０Ｓ）からの読出クロ
ック信号ＤＣＬＫおよびデータが最も速くコントローラ
に到達する。このシンクリンクＤＲＡＭ＜０＞に隣接す
るシンクリンクＤＲＡＭ＜１＞（♯１Ｓ）からの読出ク
ロック信号ＤＣＬＫは、シンクリンクＤＲＡＭ＜０＞か
らの読出クロックよりも時間ｄ１遅れる。コントローラ
から最も遠い位置にあるシンクリンクＤＲＡＭ＜７＞
（♯７Ｓ）からの読出クロック信号はさらに到達時間が
遅れる。図１６においては、このシンクリンクＤＲＡＭ
＜７＞からの読出クロック信号ＤＣＬＫは、シンクリン
クＤＲＡＭ＜０＞からの読出クロック信号ＤＣＬＫより
も遅延時間ｄ２遅れて到達する状態が示される。リード
レイテンシは、制御クロック信号ＣＣＬＫの半サイクル
単位で規定される。したがって、リードレイテンシが同
じであっても、コントローラからコマンドが出されてか
ら実際に読出クロック信号およびデータが到達するまで
の時間が異なる。このため、以下のようなデータ入力ミ
スがコントローラにおいて生じる。

【００１９】図１７は、データ入力ミス時の動作タイミ
ングを示す図である。図１７においては、データバスお
よび読出クロック信号線の伝播遅延が大きく、読出クロ
ック信号ＤＣＬＫと制御クロック信号ＣＣＬＫの位相差
が小さくなった場合の動作を示す。コントローラ内部に
おいては、読出クロック信号ＤＣＬＫを遅延して遅延ク
ロック信号ＤＣＬＫ＿Ｄが生成される。この遅延回路の
有する遅延が読出クロック信号ＤＣＬＫと制御クロック
信号ＣＣＬＫの位相差に相当する遅延時間よりも大きけ
れば、この遅延クロック信号ＤＣＬＫ＿Ｄの立上がりタ
イミングが、制御クロック信号ＣＣＬＫの立上がりタイ
ミングよりも遅くなる。読出クロック信号ＤＣＬＫとデ
ータは同じタイミングで出力される。内部高速データバ
スｉｎｔＤａｔａ＿Ｆへは入力バッファ９１２から制御
クロック信号ＣＣＬＫが立上がってから有効データＤ０
が最初に出力される。したがって、データＳ／Ｐ変換器
９１４は、制御クロック信号ＣＣＬＫの立上がりに同期
してラッチ動作を行ない、無効データを内部低速データ
バスｉｎｔＤａｔａ＜０＞上に伝達する。最初の有効デ
ータＤ０は、別の内部低速データバスｉｎｔＤａｔａ＜
１＞上に伝達される。したがって、内部低速データバス
ｉｎｔＤａｔａ＜０＞上には、データＤ１およびＤ３が
伝達され、内部低速データバスｉｎｔＤａｔａ＜１＞上
にはデータＤ０およびＤ２が伝達される。したがって、
コントローラ内部においては、偶数番目のデータと奇数
番目のデータとが逆転して処理されることになり、正確
な処理を行なうことができなくなる。

【００２０】上述のようなコントローラからシンクリン
クＤＲＡＭまでの距離によるデータ伝播遅延の影響によ
るデータ転送ミスをなくし、いずれのシンクリンクＤＲ
ＡＭがアクセスされても、同じ時間にデータがコントロ
ーラに到達するようにするために、初期設定時におい
て、「バーニア制御」と呼ばれる出力遅延調整を行なう
ことが提案されている。

【００２１】この「バーニア制御」とは、コントローラ
がシンクリンクＤＲＡＭへバーニア制御コマンドを初期
設定時に送り、データを正常に入力することのできるタ
イミングとなるように、各シンクリンクＤＲＡＭの出力
タイミング調整を行なうことである。コントローラが、
各シンクリンクＤＲＡＭのスレーブＩＤを設定した後に
各出力信号のＨレベルおよびＬレベルの電圧レベルの設
定および動作周波数の設定を行なった後、バーニア制御
のための読出タイミング同期化シーケンスが行なわれ
る。この読出タイミング同期化シーケンスにおいては、
コントローラは、読出同期化要求コマンドをシンクリン
クＤＲＡＭへ与えると、各シンクリンクＤＲＡＭが、公
知のパターンを有するデータパターンをコントローラへ
返送する。コントローラは、この同期化要求コマンドを
送出してから公知のデータパターンが返送されて最適タ
イミングで取込まれるまで繰返し同期化要求コマンドを
送出する。シンクリンクＤＲＡＭにおいては、この動作
シーケンスにおいて、内蔵のカウンタのカウント値をコ
ントローラから与えられるコマンドに従って単位量ずつ
データ出力の制御クロック信号に対する遅延を増減し
て、データ出力タイミングを微調整する。

【００２２】図１８は、シンクリンクＤＲＡＭのデータ
出力部の構成を概略的に示す図である。図１８におい
て、シンクリンクＤＲＡＭの出力部は、外部から与えら
れる増分／減分コマンドＵＰ／ＤＯＷＮに従って、デー
タ読出時生成される内部クロック信号ＣＬＫ＿Ｏの遅延
量を変更してバーニアクロック信号ＶＣＬＫ＿Ｏを生成
するバーニア９５０と、内部読出データｉｎｔＤ＜０＞
〜ｉｎｔＤ＜７＞を受け、バーニアクロック信号ＶＣＬ
Ｋ＿Ｏに同期してデータバス＜０＞〜＜７＞へそれぞれ
並列に出力する出力バッファＯＢ０〜ＯＢ７と、このバ
ーニアクロック信号ＶＣＬＫ＿Ｏをバッファ処理して読
出クロック信号ＤＣＬＫを出力するＤＣＬＫ出力バッフ
ァＣＯＢを含む。ここで、データバスは、８ビット幅を
備えており、出力バッファも８個並列に設けられている
構成を一例として示す。

【００２３】このバーニア９５０は、外部から与えられ
る増減コマンドＵＰ／ＤＯＷＮに従って、クロック信号
ＣＬＫ＿Ｏに対する遅延量を変化させる。次に、この図
１８に示す出力部の動作を、図１９（Ａ）に示すタイミ
ング図および図１９（Ｂ）に示すフロー図を参照して説
明する。

【００２４】まず、図１９（Ｂ）に示すように、読出タ
イミングを設定するために、リードシンクリクエストコ
マンドがコントローラから対応のシンクリンクＤＲＡＭ
へ送出される（ステップＳ１）。このリードシンクリク
エストコマンドは、対象となるシンクリンクＤＲＡＭに
対し、予め定められた一定のパターンを有するデータの
出力を指示する。シンクリンクＤＲＡＭは、このリード
シンクリクエストコマンドに従って、予め定められた同
期化パターンをコントローラに送出する。コントローラ
は、このリードシンクリクエストコマンド送出後すぐに
内部の同期化回路を活性化し、この同期化パターンが入
力されたか否かを、所定のデータパターンが与えられた
か否かにより判定する（ステップＳ２）。同期化パター
ンが入力されたとき、次いでこのコントローラは、この
入力取込タイミングが最適であるか否かの判定を行なう
（ステップＳ３）。この入力取込タイミングが最適であ
るか否かは、たとえば、ビットの中央部において、制御
クロック信号ＣＣＬＫが変化しているか否かにより判定
される。コントローラは、この入力取込タイミングが最
適でないと判定した場合には、その取込タイミングが速
いか遅いかを判定し（ステップＳ４）、その判定結果に
基づいて対応のシンクリンクＤＲＡＭに対し、バーニア
（カウント値）の増分または減分を示すコマンドを送出
する（ステップＳ５）。

【００２５】シンクリンクＤＲＡＭにおいては、図１９
（Ａ）に示すように、この増分／減分コマンドに従って
バーニア９５０の遅延量を更新し、クロック信号ＣＬＫ
＿Ｏとバーニアクロック信号ＶＣＬＫ＿Ｏの位相差を調
節する。次いで再びステップ１からの動作が繰返され
る。ステップＳ３において入力取込タイミングが最適で
あると判定されると、この読出タイミング調整動作が完
了する。

【００２６】したがって図１９（Ａ）に示すように、バ
ーニア調整により、コントローラ内部においては、遅延
クロック信号ＤＣＬＫ＿Ｄのほぼ中央部において、制御
クロック信号ＣＣＬＫが変化し、内部高速データバスｉ
ｎｔＤａｔａ＿Ｆ上のデータＤ０、Ｄ１、およびＤ３…
が取込まれ、内部低速データバスｉｎｔＤａｔａ＜０＞
およびｉｎｔＤａｔａ＜１＞上に順次転送される。した
がって、コントローラとシンクリンクＤＲＡＭの距離が
異なる場合においても、各シンクリンクＤＲＡＭに対
し、最適な遅延量（ファインリードバーニア）が設定さ
れ、正確なデータ取込がコントローラにおいて実現され
る。

【００２７】

【発明が解決しようとする課題】シンクリンクＤＲＡＭ
においては、さまざまな仕様が定められている。しかし
ながら、このデータリードバーニアの調整は、単にイベ
ントコマンドを用いてシンクリンクＤＲＡＭ内蔵のカウ
ンタのカウント値を増減して、そのクロック発生タイミ
ングを調節することが述べられているだけであり、具体
的な回路例はまだ示されていない。

【００２８】図２０（Ａ）は、このようなカウンタを用
いてクロック信号の位相を調整する回路のとり得る一例
を示す図である。図２０（Ａ）において、バーニア回路
９５０は、２ｍ段の縦続接続されたインバータで構成さ
れ、クロック信号ＣＬＫ＿Ｏを遅延する遅延回路ＤＬＣ
と、増分コマンドＵＰと減分コマンドＤＯＷＮに従って
そのカウント値が増減されるカウンタ９５５と、カウン
タ９５５の出力カウント値に従って遅延回路ＤＬＣの出
力を選択する選択回路ＳＴを含む。

【００２９】遅延回路ＤＬＣは、それぞれ２段の縦続接
続されるインバータを含む遅延段ＤＬ１〜ＤＬｍを含
む。カウンタ９５５は、出力カウントビットＣ［０］〜
Ｃ［ｍ］を入力および各遅延段ＤＬ１〜ＤＬｍの出力に
対応して有する。カウンタ９５５は、リセット信号ＺＲ
ＳＴに従ってそのカウント値が初期値に設定される。

【００３０】選択回路ＳＴは、遅延回路ＤＬＣの各遅延
段ＤＬ１〜ＤＬｍそれぞれに対応して設けられ、カウン
タ９５５の対応の出力カウントビットＣ［０］〜Ｃ
［ｍ］に応答して対応の遅延段の出力または入力クロッ
ク信号ＣＬＫ＿Ｏを選択するたとえばｎチャネルＭＯＳ
トランジスタで構成されるトランスファゲートＴ＜０＞
〜Ｔ＜ｍ＞を含む。カウンタ９５５は、その出力カウン
トビットＣ［０］〜Ｃ［ｍ］の１つのみが活性状態とな
り、選択回路ＳＴにおける対応の１つのトランスファゲ
ートのみが導通状態となり、遅延回路ＤＬＣから対応の
遅延クロック信号または入力クロック信号ＣＬＫ＿Ｏが
選択されて、バーニアクロック信号ＶＣＬＫ＿Ｏが出力
される。この図２０（Ａ）に示す構成においては、遅延
段ＤＬ１〜ＤＬｍの有する遅延時間のステップでクロッ
ク信号ＣＬＫ＿Ｏの位相の調整を行なうことができる。

【００３１】図２０（Ｂ）は、図２０（Ａ）に示すカウ
ンタ９５５の構成を示す図である。図２０（Ｂ）におい
て、カウンタ９５５は、カウントビットＣ［０］〜Ｃ
［ｍ］それぞれに対応して設けられるカウント回路ＣＴ
Ｒ０〜ＣＴＲｍを有する。カウント回路ＣＴＲ０は、イ
ンバータ９５６と、インバータ９５６の出力信号とリセ
ット指示信号ＺＲＳＴを受けてその出力をインバータ９
５６へ与えるＮＡＮＤ回路９５７と、転送指示信号Ｔ０
に応答して導通し、インバータ９５６の出力信号Ｓ
［０］を転送するｎチャネルＭＯＳトランジスタで構成
されるトランスファゲート９５８と、トランスファゲー
ト９５８の伝達する信号をラッチするインバータラッチ
９５９と、減分コマンドＤＯＷＮに従って、このインバ
ータラッチ９５９のラッチするカウントビットＣ［０］
を次段のカウント回路ＣＴＲ１へ伝達するｎチャネルＭ
ＯＳトランジスタで構成されるトランスファゲート９６
０を含む。インバータ９５６の入力は減分コマンドＤＯ
ＷＮに応答して導通するｎチャネルＭＯＳトランジスタ
９６１により接地電圧ＧＮＤ（論理０）にリセットされ
る。

【００３２】カウント回路ＣＴＲ１〜ＣＴＲｍ−１は同
じ構成を備え、図２０（Ｂ）においては、カウント回路
ＣＴＲ１を代表的に示す。カウント回路ＣＴＲ１は、イ
ンバータ９６３と、リセット指示信号ＺＲＳＴとインバ
ータ９６３の出力信号とを受け、その出力をインバータ
９６３へ与えるＮＡＮＤ回路９６２と、転送指示信号Ｔ
０に応答して導通し、ＮＡＮＤ回路９６２の出力信号を
伝達するトランスファゲート９６４と、トランスファゲ
ート９６４の転送データをラッチするインバータラッチ
９６５と、減分コマンドＤＯＷＮの活性化に応答してイ
ンバータラッチ９６５のラッチするデータＣ［１］を次
段のカウント回路ＣＴＲ２へ伝達するトランスファゲー
ト９６６と、増分コマンドＵＰの活性化に応答して導通
し、インバータラッチ９６５のラッチするカウントビッ
トＣ［１］を前段のカウント回路ＣＴＲ０の入力部へ返
送するトランスファゲート９６７を含む。

【００３３】最終段のカウント回路ＣＴＲｍは、前段の
カウント回路ＣＴＲｍ−１（図示せず）の転送データと
リセット指示信号ＺＲＳＴを受けるＮＡＮＤ回路９７１
と、ＮＡＮＤ回路９７１の出力信号Ｓ［ｍ］を受けてＮ
ＡＮＤ回路９７１の入力へ転送するインバータ９７２
と、転送指示信号Ｔ０の活性化に応答して導通し、ＮＡ
ＮＤ回路９７１の出力信号を転送するトランスファゲー
ト９７３と、トランスファゲート９７３の転送データを
ラッチしてカウントビットＣ［ｍ］を出力するインバー
タラッチ９７４と、増分コマンドＵＰの活性化に応答し
て導通し、インバータラッチ９７４のラッチするカウン
トビットＣ［ｍ］を前段のカウント回路ＣＴＲｍ−１の
入力部へ返送するトランスファゲート９７５を含む。最
終段のカウント回路ＣＴＲｍが、その次段にカウント回
路が存在しないため、減分コマンドＤＯＷＮに応答する
トランスファゲートは設けられない。

【００３４】図２０（Ｃ）は、転送指示信号Ｔ０を発生
する回路の構成を示す図である。転送指示信号発生部
は、減分コマンドＤＯＷＮと増分コマンドＵＰを受ける
ＮＯＲ回路９８０を含む。増分または減分動作が行なわ
れるとき、転送指示信号Ｔ０がＬレベルの非活性状態と
なり、前段のカウント回路から与えられたカウントビッ
トの取込およびラッチが行なわれる。次にこの図２０
（Ａ）〜図２０（Ｃ）に示すバーニア回路９５０の動作
を図２１に示すタイミングチャート図を参照して説明す
る。

【００３５】時刻ｔ０においてバーニア設定動作が指示
され、リセット信号ＺＲＳＴがＬレベルに所定期間設定
される。このリセット信号ＺＲＳＴの立下がりに応答し
て、カウント回路ＣＴＲ０においてはＮＡＮＤ回路９５
７の出力信号がＨレベルとなり、応じてインバータ９５
６の出力信号がＬレベルとなり、内部信号Ｓ［０］がＬ
レベルに初期化される。増分コマンドＵＰおよび減分コ
マンドＤＯＷＮはともにＬレベルになるため、転送指示
信号Ｔ０はＨレベルであり、トランスファゲート９５８
が導通し、インバータラッチ９５９のラッチするカウン
トビットＣ［０］がＨレベル（論理“１”）に設定され
る。一方、残りのカウント回路ＣＴＲ１〜ＣＴＲｍにお
いては、このリセット指示信号ＺＲＳＴのＬレベルへの
立下がりに応答してＮＡＮＤ回路９６２および９７１の
出力信号Ｓ［１］〜Ｓ［ｍ］がＨレベルとなり、インバ
ータラッチ９６５および９７４がラッチするカウントビ
ットＣ［１］〜Ｃ［ｍ］がＬレベル（論理“０”）に設
定される。

【００３６】上述の動作より、初期化が行なわれ、カウ
ントビットＣ［０］のみが活性状態を維持する。この状
態においては、図２０（Ａ）に示すトランスファゲート
Ｔ＜０＞のみが導通し、読出クロック信号ＣＬＫ＿Ｏが
バーニアクロック信号ＶＣＬＫ＿Ｏとして選択される。

【００３７】時刻ｔ１において減分コマンドＤＯＷＮが
活性化され、転送ゲート９６１、９６０、９６６が導通
し、各カウント回路ＣＴＲ０〜ＣＴＲｍに対するカウン
トビットのシフト動作が行なわれる。この減分コマンド
ＤＯＷＮがＨレベルの間、転送指示信号Ｔ０はＬレベル
であり、トランスファゲート９５８、９６４および９７
３はすべて非導通状態にあり、この間カウントビットＣ
［０］〜Ｃ［ｍ］は変化しない。この転送動作により、
カウント回路ＣＴＲ１においてＮＡＮＤ回路９６２の出
力信号Ｓ［１］がＨレベルからＬレベルに立下がり（リ
セット信号ＺＲＳＴは非活性状態のＨレベルにある）、
残りのカウント回路ＣＴＲ２〜ＣＴＲｍの内部信号Ｓ
（ｉ）はすべてＨレベルを保持する。初段のカウント回
路ＣＴＲ０では、トランジスタ９６１が導通し、接地電
圧ｇｎｄが伝達されるため、内部信号Ｓ［０］はＨレベ
ルに立下がる。

【００３８】時刻ｔ２において、この減分コマンドＤＯ
ＷＮがＬレベルに立下がると、カウント回路ＣＴＲ０〜
ＣＴＲｍにおいてトランスファゲート９５８、９６４、
および９７３が導通し、内部信号の転送が行なわれカウ
ントビットが更新される。この場合、カウントビットＣ
［０］が論理１から論理０に立下がり、一方カウント回
路ＣＴＲ１においては、Ｌレベルの信号Ｓ［１］がイン
バータラッチ９６５によりラッチされ、カウントビット
Ｃ［１］が論理１に立上がる。残りのカウント回路ＣＴ
Ｒ２〜ＣＴＲｍにおいてはそのカウントビットは変化し
ない。この状態においては、図２０（Ａ）に示すトラン
スファゲートＴ＜１＞のみが導通し、遅延段ＤＬ１の出
力信号がバーニアクロック信号ＶＣＬＫ＿Ｏとして選択
される。

【００３９】時刻ｔ３において再び減分コマンドＤＯＷ
ＮがＨレベルの活性状態とされ、カウントビットの内部
転送動作が行なわれる。この場合、カウント回路ＣＴＲ
２の内部信号がＬレベルとなり、残りのカウント回路の
内部信号Ｓ［ｉ］はＨレベルとなる。

【００４０】この減分コマンドＤＯＷＮが時刻ｔ４にお
いてＬレベルに立下がると、転送指示信号Ｔ０がＨレベ
ルとなり、トランスファゲート９５８、９６４、および
９７３が導通し、内部信号が対応のインバータラッチへ
転送される。この場合、カウントビットＣ［２］がＨレ
ベル（論理１）に変化し、残りのカウントビットＣ
［０］、およびＣ［２］〜Ｃ［ｍ］はＬレベル（論理
０）を維持する。この場合において、図２０（Ａ）に示
すトランスファゲートＴ＜２＞が導通し、遅延段ＤＬ２
の出力信号がバーニアクロック信号ＶＣＬＫ＿Ｏとして
選択される。

【００４１】時刻ｔ５において増分コマンドＵＰがＨレ
ベルに立上がり、応じて転送指示信号Ｔ０がＬレベルと
なる。この場合、各カウント回路のインバータラッチが
ラッチするデータが前段のカウント回路の入力部へ転送
される。したがって、カウント回路ＣＴＲ２のカウント
ビットＣ［２］がカウント回路ＣＴＲ１の入力部へ転送
され、内部信号Ｓ［１］がＬレベルに立下がる。一方カ
ウント回路ＣＴＲ２においては、内部信号Ｓ［２］は、
カウント回路ＣＴＲ３（図示せず）からのフィードバッ
ク信号により、Ｈレベルに立上がる。

【００４２】時刻ｔ６においてこの増分コマンドＵＰが
Ｌレベルになると、転送指示信号Ｔ０がＨレベルとな
り、内部で取込まれた信号がインバータラッチへ転送さ
れる。この場合、カウント回路ＣＴＲ１の内部信号Ｓ
［１］のみがＬレベルであり、残りのカウント回路ＣＴ
Ｒ０、およびＣＴＲ２〜ＣＴＲｍの内部信号はＨレベル
であるため、この時刻ｔ６の増分コマンドＵＰの立下が
りに応答して、カウントビットＣ［１］がＨレベルの
（論理１）に立上がり、カウントビットＣ［２］がＬレ
ベル（論理０）に変化する。この場合、再び図２０
（Ａ）に示すトランスファゲートＴ＜１＞が導通し、遅
延段ＤＬ１の出力信号がバーニアクロック信号ＶＣＬＫ
＿Ｏとして選択される。

【００４３】この図２０（Ａ）〜図２０（Ｃ）に示すバ
ーニア回路の場合、２段のインバータが与える遅延時間
を最小単位として、クロック信号の遅延時間を調整する
ことが可能となる。

【００４４】すなわち、この図２０（Ａ）〜図２０
（Ｃ）に示すバーニア回路においては、コマンドＵＰが
与えられると、バーニアクロック信号ＶＣＬＫ＿Ｏの遅
延時間が短くなり、一方、コマンドＤＯＷＮが与えられ
ると、このバーニアクロック信号ＶＣＬＫ＿Ｏの遅延時
間が長くなる。このタイミング調整により、コントロー
ラにおいては、与えられたデータを正確に内部データバ
スｉｎｔＤａｔａ＜０＞およびｉｎｔＤａｔａ＜１＞に
選択的に転送することが可能となる。

【００４５】図２２は、遅延回路ＤＬＣに含まれるイン
バータの構成を示す図である。図２２において、インバ
ータは、入力信号ＩＮがＬレベルのとき導通し、出力信
号ＯＵＴを電源電圧ＶＤＤレベルに駆動するｐチャネル
ＭＯＳトランジスタＰＱと、入力信号ＩＮがＨレベルの
とき導通し、出力信号ＯＵＴを接地電圧ｇｎｄレベルに
放電するｎチャネルＭＯＳトランジスタＮＱを含む。こ
のようなＭＯＳトランジスタを用いた場合、電源電圧Ｖ
ＤＤが高くなると、応じてＭＯＳトランジスタＰＱのソ
ース電圧が高くなり、このＭＯＳトランジスタＰＱの駆
動電流量が増加し、高速で出力信号ＯＵＴを立上げるこ
とができる。また、この内部電源電圧が高くなると、入
力信号ＩＮのＨレベルが高くなるため、ＭＯＳトランジ
スタＮＱのゲート電圧が高くなり、応じてこのＭＯＳト
ランジスタＮＱの駆動電流量が大きくなる。逆に、内部
電源電圧が低くなると、これらのＭＯＳトランジスタＰ
ＱおよびＮＱは電流駆動力が小さくなり、出力信号ＯＵ
Ｔの変化速度が遅くなる。

【００４６】また、動作温度が上昇した場合、ＭＯＳト
ランジスタにおいては、熱電子が発生し、チャネル領域
において電荷の衝突が生じ、等価的にチャネル抵抗が高
くなる。したがって、動作温度が高くなると、出力信号
ＯＵＴの変化速度が遅くなる。

【００４７】したがって、このインバータを用いて遅延
回路を構成し、この遅延回路の出力を選択する構成の場
合、動作電源電圧および動作温度の変化に応じて各出力
段の有する遅延時間が変化する。バーニア設定は、初期
設定時に行なわれており、以後の動作時においては、行
なわれない。したがって、再設定するために、システム
をリセットして再度システムを立上げる必要がある。こ
のため、動作時において各シンクリンクＤＲＡＭの動作
電源電圧および動作温度が変化した場合、最初に設定し
たリードバーニアの値が変化し、コントローラが正確な
タイミングでデータ入力を行なうことができなくなり、
応じて正確に内部データ転送を行なうことができなくな
るという問題が生じる。

【００４８】それゆえ、この発明の目的は、動作環境の
変化にかかわらず正確なタイミングでコントローラがデ
ータ入力を行なうことのできるメモリシステムを構築す
る半導体記憶装置を提供することである。

【００４９】この発明の他の目的は、動作環境変化時に
おいても設定されたバーニアが変化することのない同期
型半導体記憶装置を提供することである。

【００５０】この発明のさらに他の目的は、動作電源電
圧および動作温度の変動にかかわらず常に遅延時間が一
定となるバーニア回路を備えた同期型半導体記憶装置を
提供することである。

【００５１】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、外部から与えられる外部クロック信号
に位相同期した内部クロック信号を生成するための位相
同期化回路を備える。この位相同期化回路は、外部クロ
ック信号と内部クロック信号との位相差に応じた制御電
圧により発振周波数が制御される、出力部から入力部へ
のフィードバックループを有する電圧制御発振器を含
む。

【００５２】請求項１に係る同期型半導体記憶装置は、
さらに、データ読出時記内部クロック信号から読出クロ
ック信号を生成して外部へ出力するための読出クロック
生成器を備える。この読出クロック生成器は、電圧制御
発振器とフィードバックループを除いて同じ構成を有
し、かつ入力に内部クロック信号に相当する信号を受け
る可変遅延回路を有する。

【００５３】請求項１に係る同期型半導体記憶装置は、
さらに、外部からのコマンドに従って可変遅延回路の遅
延量を設定するためのバーニア設定回路を備える。

【００５４】請求項２に係る同期型半導体記憶装置は、
請求項１の電圧制御発振器が、各々が、制御電圧により
動作電流が制御される複数のカスケード接続された複数
の遅延回路を備える。この複数の遅延回路の初段の入力
が最終段の出力とフィードバックループにより接続され
る。

【００５５】請求項２の可変遅延回路は、この電圧制御
発振器の遅延回路と同数のカスケード接続された各々が
制御電圧により動作電流が制御される複数の遅延回路
と、バーニア設定回路の出力信号により遅延回路の出力
信号を選択して読出クロックとして出力する選択回路と
を備える。

【００５６】請求項３に係る同期型半導体記憶装置は、
請求項２の可変遅延回路の単位遅延量が外部クロック信
号の１周期の１／ｍ倍に設定される。ここでｍは３以上
の奇数である。

【００５７】請求項４に係る同期型半導体記憶装置は、
請求項２または３の可変遅延回路の各遅延回路がインバ
ータで構成され、選択回路は入力されるクロック信号お
よび偶数段の遅延回路の出力のいずれかを選択する。

【００５８】請求項５に係る同期型半導体記憶装置は、
請求項１から４のいずれかのバーニア設定回路が、カウ
ント値が外部から与えられるコマンドに従って増減され
る多ビットアップ／ダウンカウンタを備え、選択回路
が、この多ビットアップ／ダウンカウンタの各ビットに
対応して遅延回路の１つを選択するゲート回路を含む。

【００５９】請求項６に係る同期型半導体記憶装置は、
請求項５の多ビットアップ／ダウンカウンタは１ビット
のみが活性状態となるシフト回路として作用し、この選
択回路は、単位遅延量に相当する遅延回路の出力それぞ
れと出力ノードとの間にかつ多ビットアップ／ダウンカ
ウンタの各ビットに対応して配置され、各々が対応のビ
ットの活性化時導通して対応の遅延回路の出力を出力ノ
ードへ接続するトランスファゲートを備える。

【００６０】内部クロック信号を生成する位相同期化回
路の電圧制御発振器と同一構成の可変遅延回路をバーニ
ア設定用の遅延回路として用いる。電源電圧および動作
温度が変化しても、この位相同期化回路においても同様
の変化が生じ、内部クロック信号と外部クロック信号の
位相の同期がとられる。この位相同期を行なうための制
御電圧に従って、可変遅延回路の遅延量も調整される。
したがって、常時、可変遅延回路の単位遅延量が一定と
なり、設定されたバーニアを安定に保持する。

【００６１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うシンクリンクＤＲＡＭの全体の
構成を概略的に示す図である。図１において、シンクリ
ンクＤＲＡＭは、外部から与えられる制御クロック信号
ＣＣＬＫを受けて、この外部制御クロック信号ＣＣＬＫ
に位相同期した内部クロック信号ｉｎｔＣＣＬＫを発生
するＰＬＬ回路（位相同期化回路）１と、このＰＬＬ回
路１からの内部クロック信号ｉｎｔＣＣＬＫに同期して
動作するメモリ回路２と、データ読出指示（データリー
ドコマンド）が与えられたときメモリ回路２からの出力
イネーブル信号ＯＥに応答して活性化され、内部クロッ
ク信号ｉｎｔＣＣＬＫに同期した出力クロック信号ＣＬ
Ｋ＿Ｏを生成する出力クロック生成回路３とを含む。

【００６２】メモリ回路２は、スレーブＩＤを格納する
スレーブＩＤレジスタ、与えられたパケットに含まれる
スレーブＩＤを記憶したスレーブＩＤが一致したとき与
えられたコマンドをデコードするコマンドデコーダ、複
数のメモリセル、およびコマンドデコーダからのデコー
ド信号に従って指定された動作を行なう行／列選択駆動
回路などを含む。メモリ回路２は、与えられたコマンド
がデータ読出を指定するとき、出力イネーブル信号ＯＥ
を活性化して、出力クロック生成回路３に出力クロック
信号ＣＬＫ＿Ｏを生成させる。

【００６３】シンクリンクＤＲＡＭは、さらに、データ
読出時活性化され、出力クロック信号ＣＬＫ＿Ｏに同期
してメモリ回路２において選択されたメモリセルのデー
タを所定のシーケンスで読出す読出回路４と、出力クロ
ック生成回路３からの出力クロック信号ＣＬＫ＿Ｏをプ
ログラムされた遅延時間遅延するバーニア回路５と、デ
ータ出力時活性化され、バーニア回路５からのバーニア
クロック信号ＶＣＬＫ＿Ｏに同期して読出回路４から与
えられる読出データをバッファ処理して外部読出データ
ＤＡＴＡおよび読出クロック信号ＤＣＬＫを生成する出
力回路６を含む。この出力回路６の構成は、図１８に示
す構成と同じであり、各データビットそれぞれに対して
設けられ、バーニアクロック信号ＶＣＬＫ＿Ｏに同期し
て動作する出力バッファおよびこのバーニアクロック信
号ＶＣＬＫ＿Ｏをバッファ処理して読出クロック信号Ｄ
ＣＬＫを生成するバッファ回路を含む。

【００６４】ＰＬＬ回路１は、電圧制御発振器（ＶＣ
Ｏ）を含み、外部から与えられるクロック信号ＣＣＬＫ
に位相同期した内部クロック信号ｉｎｔＣＣＬＫを生成
する。通常のクロック入力バッファを用いた場合、クロ
ック入力バッファにおける遅延時間が、高速動作時に無
視できない値となる。このため、ＰＬＬ回路１を用いて
外部制御クロック信号ＣＣＬＫに位相同期した内部クロ
ック信号ｉｎｔＣＣＬＫを生成して、内部の動作開始タ
イミングを速くして高速アクセスを実現する。このＰＬ
Ｌ回路１は、外部制御クロック信号ＣＣＬＫと内部クロ
ック信号ｉｎｔＣＣＬＫの位相差に応じた制御電圧Ｖｃ
ｎｔを生成して、電圧制御発振器の発振周波数を制御
し、外部制御クロック信号ＣＣＬＫと内部クロック信号
ｉｎｔＣＣＬＫの位相を一致させる。

【００６５】バーニア回路５は、このＰＬＬ回路１に含
まれる電圧制御発振器と同様の構成を備える。ただし、
発振動作は必要ないため、出力から入力へのフィードバ
ックループは除かれる。このバーニア回路５に含まれる
遅延回路（電圧制御遅延回路）の遅延量を制御するため
に、ＰＬＬ回路１において生成される制御電圧Ｖｃｎｔ
が用いられる。したがって、このバーニア回路５におい
ても、構成要素であるＭＯＳトランジスタの動作特性に
合せてその動作電流が調整されて遅延時間が調整され
る。したがって、遅延時間は動作環境（電圧および温度
等）にかかわらず、常に一定となる。この電圧制御遅延
型バーニア回路５の動作を図２に示すタイミングチャー
ト図を参照して説明する。

【００６６】時刻ｔａにおいて、内部クロック信号ｉｎ
ｔＣＣＬＫの位相が、外部制御クロック信号ＣＣＬＫよ
りも遅れている場合を考える。この状態は、ＰＬＬ回路
１において、その発振周波数が低くなっている状態に対
応する。この場合、その位相差に応じて、制御電圧Ｖｃ
ｎｔの電圧レベルが変化し（図２においては上昇するよ
うに示す）、このＰＬＬ回路１の電圧制御発振器の発振
周波数が高くされる。それにより、内部クロック信号ｉ
ｎｔＣＣＬＫの位相が進む。このとき、出力クロック生
成回路３が、出力クロック信号ＣＬＫ＿Ｏを生成してい
る場合、この出力クロック信号ＣＬＫ＿Ｏの位相も、内
部クロック信号ｉｎｔＣＣＬＫに同期して変化する。バ
ーニア回路５においては、同様、電圧制御遅延回路の遅
延時間が大きく、バーニアクロック信号ＶＣＬＫ＿Ｏ
は、出力クロック信号ＣＬＫ＿Ｏに対し、遅延時間ｄｌ
０を有している。発振周波数が低くなっている場合に
は、ＰＬＬ回路の電圧制御発振器の動作速度が遅くなっ
ている状態に対応し、応じてバーニア回路５の電圧制御
遅延回路の動作速度が遅くなり、遅延時間が長くなって
いる。

【００６７】時刻ｔｂにおいて、この制御電圧Ｖｃｎｔ
の電圧レベルの調整により、ＰＬＬ回路１において外部
クロック信号ＣＣＬＫと内部クロック信号ｉｎｔＣＣＬ
Ｋの位相差が小さくなる。この制御電圧Ｖｃｎｔに従っ
てバーニア回路５の電圧制御遅延回路においても、その
動作速度が速くされ、遅延時間がｄｌ１と短くなる。こ
の場合、まだ、制御クロック信号ＣＣＬＫと内部クロッ
ク信号ｉｎｔＣＣＬＫの間に位相差が存在しているた
め、制御電圧Ｖｃｎｔの電圧レベルが変化する（図２に
おいては高くする）。これにより、さらに、ＰＬＬ回路
１において発振周波数が高くされ、またバーニア回路５
においても電圧制御遅延回路の遅延時間が短くされる。

【００６８】時刻ｔｃにおいて、外部の制御クロック信
号ＣＣＬＫと内部クロック信号ｉｎｔＣＣＬＫの位相は
一致する。この状態においては、制御電圧Ｖｃｎｔの電
圧レベルは変化しない。したがって、以降、外部制御ク
ロック信号ＣＣＬＫと内部クロック信号ｉｎｔＣＣＬＫ
は同期状態を維持する。応じて、出力クロック生成回路
３からの出力クロック信号ＣＬＫ＿Ｏも、この内部クロ
ック信号ｉｎｔＣＣＬＫに位相同期する。バーニア回路
５における電圧制御遅延回路の遅延時間が、制御電圧Ｖ
ｃｎｔによる動作速度の調整により、遅延時間ｄｌ２と
なる。以降、ＰＬＬ回路１がロック状態にある間、バー
ニア回路５の電圧制御遅延回路の遅延時間も変化しない
（制御電圧Ｖｃｎｔは一定）。したがって、この外部ク
ロック信号ＣＣＬＫと内部クロック信号ｉｎｔＣＣＬＫ
がロック状態にある間、バーニア回路５における遅延時
間ｄｌ２は変化しない。

【００６９】この遅延時間ｄｌ２が初期設定された遅延
時間である。したがって、このシンクリンクＤＲＡＭの
動作条件（電圧および温度）が変化し、バーニア回路５
における遅延時間が変化しても、ＰＬＬ回路１における
位相同期化動作に応じて、電圧制御遅延回路の遅延時間
調整も行なわれ、常にバーニア回路５は一定の遅延時間
ｄｌ２を与える。これにより、プログラムされたタイミ
ングで読出クロック信号ＤＣＬＫおよびデータＤＡＴＡ
を出力することができ、コントローラにおけるデータ入
力ミスが生じるのを防止することがてき、安定な信頼性
の高いメモリシステムを構築することができる。

【００７０】図３は、図１に示すＰＬＬ回路１の構成を
概略的に示すブロック図である。図３において、ＰＬＬ
回路１は、外部から与えられる制御クロック信号ＣＣＬ
Ｋと内部クロック信号ｉｎｔＣＣＬＫの位相を比較し、
その位相差に応じた信号ＵＰおよびＤＯＷＮを出力する
位相比較器１ａと、位相比較器１ａからの制御信号ＵＰ
およびＤＯＷＮに応答して図示しないキャパシタの充電
電圧を調整するチャージポンプ１ｂと、チャージポンプ
１ｂの出力電圧信号を平滑化して制御電圧Ｖｃｎｔを生
成するローパスフィルタで構成されるループフィルタ１
ｃと、このループフィルタ１ｃからの制御電圧Ｖｃｎｔ
によりその発振周波数が制御されて内部クロック信号ｉ
ｎｔＣＣＬＫを生成する電圧制御発振器（ＶＣＯ）１ｄ
を含む。ループフィルタ１ｃからの制御電圧Ｖｃｎｔは
また、図１に示すバーニア回路へ与えられる。

【００７１】位相比較器１ａは、内部クロック信号ｉｎ
ｔＣＣＬＫの位相が外部からの制御クロック信号ＣＣＬ
Ｋよりも遅れている場合には、信号ＵＰを活性化し、一
方、内部クロック信号ｉｎｔＣＣＬＫの位相が外部制御
クロック信号ＣＣＬＫの位相よりも進んでいる場合に
は、信号ＤＯＷＮを活性化する。チャージポンプ１ｂ
は、キャパシタを充放電する回路を含み、この信号ＵＰ
およびＤＯＷＮに従ってキャパシタの充放電を行なう。
ループフィルタ１ｃは、このキャパシタの充電電圧信号
の高周波成分を除去し、比較的緩やかに変化する制御電
圧Ｖｃｎｔを生成する。電圧制御発振器１ｄは、この制
御電圧Ｖｃｎｔにより動作電流が調整されて、その発振
周波数を調整して内部クロック信号ｉｎｔＣＣＬＫを生
成する。したがって、内部クロック信号ｉｎｔＣＣＬＫ
の位相が外部制御クロック信号ＣＣＬＫよりも進んでい
る場合には、電圧制御発振器１ｄの発振周波数が低くさ
れ、一方、内部クロック信号ｉｎｔＣＣＬＫの位相が外
部制御クロック信号ＣＣＬＫのそれよりも遅れている場
合には、電圧制御発振器１ｄは、制御電圧Ｖｃｎｔによ
りその発振周波数が高くされる。

【００７２】この図３に示すＰＬＬ回路１の構成は、１
逓倍のＰＬＬ回路であり、ＰＬＬ回路１がロック状態の
ときには、外部からの制御クロック信号ＣＣＬＫと内部
クロック信号ｉｎｔＣＣＬＫの位相および周波数がとも
に一致している。動作環境の変動により、このＰＬＬ回
路１の構成要素であるトランジスタの動作特性が変化し
ても、その変化に応じて内部クロック信号ｉｎｔＣＣＬ
Ｋの位相が外部制御クロック信号ＣＣＬＫのそれに一致
するように、制御電圧Ｖｃｎｔが調整される。したがっ
て、電圧制御発振器１ｄの発振周波数は、動作環境（温
度および電圧）の変化に影響されず、常に一定である
（外部制御クロック信号ＣＣＬＫに位相および周波数が
一致している）。

【００７３】図４は、図３に示す電圧制御発振器１ｄの
構成を示す図である。図４において、電圧制御発振器１
ｄは、３１段の遅延回路としてのインバータＩＶ０〜Ｉ
Ｖ３０で構成されるリングオシレータからなる発振部１
ｄａと、制御電圧Ｖｃｎｔに従って、この発振部１ｄａ
のインバータＩＶ０〜ＩＶ３０の動作電流を調整する電
流調整回路１ｄｂを含む。インバータＩＶ０〜ＩＶ３０
の放電電流も、また制御電圧Ｖｃｎｔにより制御され
る。インバータＩＶ０〜ＩＶ３０は、同じ構成を備え、
電源電圧ＶＤＤを与えるノードと出力ノードの間に直列
に接続されるｐチャネルＭＯＳトランジスタＱＰ１およ
びＱＰ２と、出力ノードと接地ノードの間に直列に接続
されるｎチャネルＭＯＳトランジスタＱＮ１およびＱＮ
２を含む。ＭＯＳトランジスタＱＮ２のゲートには、制
御電圧Ｖｃｎｔが与えられる。インバータＩＶ０〜ＩＶ
３０は、リング状に接続されており、それぞれにおい
て、ＭＯＳトランジスタＱＰ２およびＱＮ１のゲートに
前段のインバータの出力信号が与えられる。初段インバ
ータＩＶ０の入力部には、最終段インバータＩＶ３０の
出力信号（内部クロック信号ｉｎｔＣＣＬＫ）が与えら
れる（フィードバックループによるフィードバック）。

【００７４】電流調整回路１ｄｂは、電源ノードと内部
ノードＮｄｘの間に接続されかつそのゲートがノードＮ
ｄｘに接続されるｐチャネルＭＯＳトランジスタＱＰａ
と、ノードＮｄｘと接地ノードの間に接続されかつその
ゲートに制御電圧Ｖｃｎｔを受けるｎチャネルＭＯＳト
ランジスタＱＮａを含む。ＭＯＳトランジスタＱＰａの
ゲートは、インバータＩＶ０〜ＩＶ３０それぞれに含ま
れるｐチャネルＭＯＳトランジスタＱＰ１のゲートに接
続される。

【００７５】電流調整回路１ｄｂにおいて、ＭＯＳトラ
ンジスタＱＮａは、制御電圧Ｖｃｎｔに従ってその駆動
電流が調整される電流源として動作する。インバータＩ
Ｖ０〜ＩＶ３０のＭＯＳトランジスタＱＮ２が、ゲート
に制御電圧Ｖｃｎｔを受ける。したがって、ＭＯＳトラ
ンジスタＱＮａおよびＱＮ２のサイズが同じ場合には、
インバータＩＶ０〜ＩＶ３０は、この電流調整回路１ｄ
ｂのＭＯＳトランジスタＱＮａと同じ大きさの放電電流
を生成する。ＭＯＳトランジスタＱＰａは、ゲートおよ
びドレインが相互接続されており、このＭＯＳトランジ
スタＱＮａに流れる電流に応じた電圧をそのゲートに生
成する。ＭＯＳトランジスタＱＰａは、インバータＩＶ
０〜ＩＶ３０それぞれのＭＯＳトランジスタＱＰ１とカ
レントミラー回路を構成する。したがって、ＭＯＳトラ
ンジスタＱＰａとＭＯＳトランジスタＱＰ１のサイズが
同じ場合には、これらのＭＯＳトランジスタＱＰ１に
は、ＭＯＳトランジスタＱＰａを介して流れる電流と同
じ大きさの電流が流れる。ＭＯＳトランジスタＱＰａ
は、ＭＯＳトランジスタＱＮａに電流を供給している。
したがって、ＭＯＳトランジスタＱＰ１およびＱＮ２に
より、インバータＩＶ０〜ＩＶ３０の充放電電流がそれ
ぞれ等しくされ、立上がりおよび立下がりの遅延時間が
等しくされる。

【００７６】制御電圧Ｖｃｎｔの電圧レベルが低下する
と、ＭＯＳトランジスタＱＮａが駆動する電流量が低下
し、またインバータＩＶ０〜ＩＶ３０においても、ＭＯ
ＳトランジスタＱＮ２の駆動電流量が低下する。応じ
て、ＭＯＳトランジスタＱＰａを介してインバータＩＶ
０〜ＩＶ３０のＭＯＳトランジスタＱＰ１の駆動電流も
低下する。これにより、インバータＩＶ０〜ＩＶ３０の
充放電速度が低下し、発振部１ｄａの発振周波数が低く
なる。一方、制御電圧Ｖｃｎｔが高くなると、電流調整
回路１ｄｂの供給する電流が大きくなり、応じてインバ
ータＩＶ０〜ＩＶ３０の充放電電流も増加し、インバー
タＩＶ０〜ＩＶ３０の動作速度が速くなり、発振部１ｄ
ａの発振周波数が高くなる。この制御電圧Ｖｃｎｔは、
内部クロック信号ｉｎｔＣＣＬＫと外部からの制御クロ
ック信号ＣＣＬＫの位相差に応じて調節される。

【００７７】図５は、図１に示すバーニア回路５の構成
を概略的に示すブロック図である。図５において、バー
ニア回路５は、ＰＬＬ回路１に含まれる電圧制御発振器
１ｄとフィードバックループを除いて同一構成を有す
る、出力クロック信号ＣＬＫ＿Ｏを遅延する電圧制御遅
延回路５ａと、増分コマンドＣＵＰおよび減分コマンド
ＣＤＯＷＮおよびリセット信号ＺＲＳＴに従ってそのカ
ウント値が調整されるカウンタ５ｂと、カウンタ５ｂの
各出力ビットと電圧制御遅延回路５ａの各遅延段との間
に設けられ、カウンタ５ｂの出力カウント値に従って電
圧制御遅延回路５ａの対応の遅延段の出力信号を選択し
てバーニアクロック信号ＶＣＬＫ＿Ｏを生成する選択回
路５ｃを含む。電圧制御遅延回路５ａは、ＰＬＬ回路１
において発生される制御電圧Ｖｃｎｔによりその動作電
流が調整される。この制御電圧Ｖｃｎｔは、内部クロッ
ク信号ｉｎｔＣＣＬＫが外部制御クロック信号ＣＣＬＫ
と位相および周波数が同一となるように調整される。電
圧制御遅延回路５ａは、この電圧制御発振器１ｄとフィ
ードバックループを除いて同じ構成を備える。したがっ
て、この電圧制御遅延回路５ａの動作特性も、制御電圧
Ｖｃｎｔに従って、常に一定に設定され、応じて、この
電圧制御遅延回路５ａが与える遅延時間が動作環境に左
右されず一定となる。

【００７８】したがって、選択回路５ｃにより、カウン
タ５ｂの出力カウントビットに従って、この電圧制御遅
延回路５ａの内部の遅延段の対応の出力を選択すること
により、バーニアクロック信号ＶＣＬＫ＿Ｏの内部出力
クロック信号ＣＬＫ＿Ｏに対する遅延時間は常時一定と
なる。

【００７９】図６は、図５に示す電圧制御遅延回路５ａ
の具体的構成を示す図である。図６において、電圧制御
遅延回路５ａは、３１段の縦続接続される遅延回路とし
てのインバータＩＶＴ０〜ＩＶＴ３０と、これらのイン
バータＩＶＴ０〜ＩＶＴ３０の動作電流（充放電電流）
を制御電圧Ｖｃｎｔに従って制御する電流調節回路５ａ
ｂを含む。インバータＩＶＴ０〜ＩＶＴ３０は、ＰＬＬ
回路１に含まれる電圧制御発振器１ｄのインバータＩＶ
０〜ＩＶ３０と同じ構成を備える（トランジスタサイズ
およびインバータの段数がともに同じ）。インバータＩ
ＶＴ０〜ＩＶＴ３０は、同じ構成を備える。図６におい
ては、インバータＩＶＴ０に対してのみ構成要素に対し
参照番号を付す。

【００８０】インバータＩＶＴ０は、電源ノードと出力
部の間に直列に接続されるｐチャネルＭＯＳトランジス
タＱＰ３およびＱＰ４と、出力部と接地ノードの間に直
列に接続されるｎチャネルＭＯＳトランジスタＱＮ３お
よびＱＮ４を含む。インバータＩＶＴ０のＭＯＳトラン
ジスタＱＰ４およびＱＮ３のゲートに出力クロック信号
ＣＬＫ＿Ｏが与えられる。ＭＯＳトランジスタＱＮ４
は、制御電圧Ｖｃｎｔを受ける。ＭＯＳトランジスタＱ
Ｐ３は、電流調節回路５ａｂの出力する電圧を受ける。

【００８１】出力電圧調節回路５ａｂは、電源電圧ＶＤ
Ｄを受ける電源ノードとノードＮｄｙの間に接続されか
つそのゲートがノードＮｄｙに接続されるｐチャネルＭ
ＯＳトランジスタＱＰｃと、ノードＮｄｙと接地ノード
の間に接続されかつそのゲートに制御電圧Ｖｃｎｔを受
けるｎチャネルＭＯＳトランジスタＱＮｃを含む。ＭＯ
ＳトランジスタＱＰｃは、インバータＩＶＴ０〜ＩＶＴ
３０のＭＯＳトランジスタＱＰ３とカレントミラー回路
を構成する。これは、インバータＩＶＴ０〜ＩＶＴ３０
においては、充放電電流が等しくなる。２つの連続して
接続されるインバータにより１つの遅延段が形成され
る。図６においては、インバータＩＶＴ０およびＩＶＴ
１により形成される遅延段ＤＬ０、インバータＩＶＴ２
およびＩＶＴ３により形成される遅延段ＤＬ１、および
インバータＩＶＴ２８およびＩＶＴ２９により形成され
る遅延段ＤＬ１４を示す。インバータＩＶＴ３０の出力
信号は用いられない。しかしながら、ＰＬＬ回路の電圧
制御発振器１ｄと同じ動作特性を実現するために、イン
バータＩＶＴ３０が設けられる。

【００８２】カウンタ５ｂは、この電圧制御遅延回路５
ａの遅延段の出力および出力クロック信号ＣＬＫ＿Ｏそ
れぞれに対応するカウントビットＣ［０］〜Ｃ［１５］
を含む。このカウンタ５ｂは、外部から与えられるカウ
ントアップ指示（増分コマンド）ＣＵＰ、カウントダウ
ン指示（減分コマンド）ＣＤＯＷＮおよびリセット信号
ＺＲＳＴに従って、カウントビットＣ［０］〜Ｃ［１
５］のいずれか１つを活性状態へ駆動する。このカウン
タ５ｂの構成は、図２０（Ｂ）に示す構成と同じであ
る。外部からのコマンドＵＰおよびＤＯＷＮに代えて符
号ＣＵＰおよびＣＤＯＷＮを用いる。チャージポンプの
出力と区別するためである。

【００８３】選択回路５ｃは、カウンタ５ｂのカウント
ビットＣ［０］〜Ｃ［１５］と電圧制御遅延回路５ａの
入力段および各遅延段の出力部の間に接続され、対応の
カウンタ５ｂのカウントビットの活性化時導通するｎチ
ャネルＭＯＳトランジスタで構成されるトランスファゲ
ートＴＸ０〜ＴＸ１５を含む。トランスファゲートＴＸ
０〜ＴＸ１５の１つがカウンタ５ｂの出力カウントの値
に従って導通状態とされ、対応の信号がバーニアクロッ
ク信号ＶＣＬＫ＿Ｏとして出力される。

【００８４】遅延段ＤＬ０〜ＤＬ１４の１５段の遅延段
が設けられている。したがって、バーニアの遅延ステッ
プとしては、０〜１５まで可能である。ＰＬＬ回路１
は、１逓倍のＰＬＬ回路であり、インバータ１段の遅延
時間Δｔは、ｔＣＫ／２・３１となる。したがって、遅
延段ＤＬ０〜ＤＬ１４のそれぞれが有する単位遅延量
は、２・Δｔ＝ｔＣＫ／３１となる。ここで、ｔＣＫ
は、外部制御クロック信号ＣＣＬＫの１周期期間を示
す。したがって、遅延時間は、０から１５・ｔＣＫ／３
１の時間となる。この場合、外部制御クロック信号ＣＣ
ＬＫの半サイクルまで遅延させることができる。データ
転送は、クロック信号の立上がりおよび立上がりエッジ
両者を用いている。したがって、バーニア制御は、外部
クロック信号ＣＣＬＫまたは読出クロック信号ＤＣＬＫ
の半サイクルが最大となる。これより長い場合には、リ
ードレイテンシの値が１更新される（レイテンシは、外
部制御クロック信号ＣＣＬＫの半サイクル（ビット時
間）単位で規定されている）。したがって、必要とされ
る遅延時間を正確に与えることができる。

【００８５】この単位遅延量は、温度および電圧などの
動作環境の変化によらず制御電圧Ｖｃｎｔに従って外部
制御クロック信号の周期の１／３１の値に保持される。
したがって、実際の遅延量を測定することなく各遅延段
の遅延量を把握することができ、遅延量の制御が容易と
なる。また、同じシステムクロックを用いるメモリシス
テム内においては、各メモリ（シンクリンクＤＲＡＭ）
におけるバーニア回路の遅延量が、プロセスのばらつき
などの製造パラメータによらず一定値に保持することが
できる。したがって、正確に、コントローラから各シン
クリンクＤＲＡＭまでの距離に応じてバーニアを設定す
ることができる。さらに、一度設定された出力データの
追加遅延量（バーニア）が動作環境（電圧および温度）
の変化に依存せず一定であるため、安定に動作するメモ
リシステムを構築することができる。

【００８６】なお、上述の実施例においてＰＬＬ回路
は、１逓倍のＰＬＬ回路が用いられている。しかしなが
ら、このＰＬＬ回路としては、用いられるクロック信号
の周波数に応じて（メモリの動作速度に応じて）、ｎ逓
倍または１／ｎ逓倍のＰＬＬ回路が用いられてもよい。
ここで、ｎは１以上の整数である。

【００８７】また上述の説明においては、メモリシステ
ムに含まれるメモリとして、シンクリンクＤＲＡＭが用
いられている。しかしながら、メモリとしては、クロッ
ク信号に同期してデータの入出力を行なうことのできる
メモリであればよく、フラッシュメモリまたはリード・
オンリ・メモリなどのメモリであってもよい。

【００８８】さらに、上述の実施例においては、データ
と読出クロック信号の変化エッジが一致しているリード
バーニアの構成が示されている。しかしながら、以下に
示すように読出クロック伝達線とデータ伝達線の負荷が
異なり、これらの位相差が生じる可能性のある場合に
は、読出クロック信号ＤＣＬＫとデータの間にずれを持
たせるデータオフセットバーニアが設けられてもよい。

【００８９】図７は、データオフセットバーニアを有す
る出力部の構成を概略的に示す図である。図７におい
て、出力部は、出力クロック信号ＣＬＫ＿Ｏをプログラ
ムされた時間（リードバーニア）遅延するリードバーニ
ア回路１０（５）と、このリードバーニア回路１０から
のバーニアクロック信号ＶＣＬＫ＿Ｏをプログラムされ
た時間遅延するデータオフセットバーニア回路１１と、
このデータオフセットバーニア回路１１からの出力クロ
ック信号ＲＣＬＫに同期して内部読出データｉｎｔＤを
取込み出力するデータ出力バッファ回路６ａと、バーニ
アクロック信号ＶＣＬＫ＿Ｏをバッファ処理して読出ク
ロック信号ＤＣＬＫを出力するＤＣＬＫ出力バッファ回
路６ｂを含む。これらのバッファ回路６ａおよび６ｂ
は、図１に示す出力回路６に対応し、またリードバーニ
ア回路１０は、図１に示すバーニア回路５に対応する。

【００９０】データオフセットバーニア回路１１は、こ
のバーニアクロック信号ＶＣＬＫ＿Ｏをプログラムされ
た時間遅延して出力クロック信号ＲＣＬＫを出力する。
このデータオフセットバーニア回路１１の構成は、リー
ドバーニア回路１０の構成と同様である。内部クロック
信号を生成するＰＬＬ回路の電圧制御発振器と同様の構
成を備え、ＰＬＬ回路からの制御電圧Ｖｃｎｔに従って
その動作電流が調整される。これにより、データオフセ
ットバーニア回路１１の遅延時間が常時一定となる。

【００９１】図８は、データオフセットを説明するため
の図である。データオフセットバーニア回路１１は、プ
ログラムされたデータオフセットバーニア（遅延量）に
従って出力クロック信号ＲＣＬＫを遅延する。データ出
力バッファ回路６ａは、この出力クロック信号ＲＣＬＫ
に同期して内部読出データｉｎｔＤを取込み、データＤ
ＡＴＡを出力する。このデータ出力バッファ回路６ａか
らのデータＤＡＴＡは、出力クロック信号ＲＣＬＫに同
期している。したがって、出力データＤＡＴＡ（Ｄ０〜
Ｄ７）の変化タイミングは、出力クロック信号ＤＣＬＫ
の変化タイミングとずれる。このずれをデータオフセッ
トと呼ぶ。これにより、クロック信号線とデータ伝送線
の負荷が異なり伝搬遅延が異なる場合においても、クロ
ック信号ＤＣＬＫとデータＤＡＴＡのコントローラに対
する到達時間を同一とする。

【００９２】したがって、図９に示すように、コントロ
ーラにおいては、コマンド送出の後、リードレイテンシ
と呼ばれる期間、リードバーニア回路により設定された
リードバーニア期間およびデータオフセットバーニア回
路１１によりプログラムされたデータオフセットバーニ
アの期間経過後にデータが到達する。

【００９３】このようなデータオフセットバーニア回路
１１を設ける場合においても、リードバーニア回路と同
様、遅延回路をＰＬＬ回路の電圧制御発振器と同一構成
とし、その制御電圧Ｖｃｎｔに従って動作電流を調整す
ることにより、制御パラメータのばらつきおよび動作環
境の変化にかかわらず一定の遅延時間を与える電圧制御
遅延回路を実現することができ、安定なメモリシステム
を構築することができる。

【００９４】

【発明の効果】以上のように、この発明に従えば、内部
クロック信号を発生するＰＬＬ回路に含まれる電圧制御
発振器とループを除いて同じ構成の電圧制御遅延回路
を、ＰＬＬ回路の制御電圧を用いて制御して、この電圧
制御遅延回路の出力を選択してバーニア（遅延量）を決
定しているため、コントローラに対するデータ入力タイ
ミングを最適化したバーニアの遅延量を動作環境の変化
に依存せず一定に保持することができ、安定に動作する
メモリシステムを実現することができる。また、ＰＬＬ
回路の電圧制御発振器と同一構成の電圧制御遅延回路を
用いているため、バーニアの単位遅延量が外部クロック
信号の周期のある一定の比で与えられるため、単位遅延
量を実際に測定することなく識別することができ、また
回路設計時においても、所望の単位遅延量を容易に設定
することができる。また、バーニアの単位遅延量が外部
クロック信号の周期のある比で与えられるため、メモリ
システム内における各記憶装置のバーニア遅延量は、プ
ロセスのばらつきによらず一定となり、正確かつ安定に
動作するメモリシステムを実現することができる。

【００９５】すなわち、請求項１に係る発明に従えば、
外部クロック信号と位相同期した内部クロック信号を生
成する位相同期化回路に含まれる電圧制御発振器とルー
プを除いて同じ構成の電圧制御可変遅延回路の遅延量を
外部からのコマンドに従って変更して読出クロックを生
成するように構成しているため、動作環境の変化および
プロセスパラメータの変動にかかわらず、常に一定の遅
延時間を持つ可変遅延回路を実現することができ、一旦
設定されたバーニアの遅延量を常時安定に保持すること
ができ、応じて安定に動作するメモリシステムを構築す
ることができる。

【００９６】請求項２に係る発明に従えば、電圧制御可
変遅延回路を、電圧制御発振器に含まれる複数のカスケ
ード接続された遅延回路と同一段数の、制御電圧により
動作電流が制御される複数の遅延回路で構成し、複数の
遅延回路の出力信号をバーニア設定回路の出力信号によ
り選択して読出クロックとして出力しているため、容易
に所望の遅延時間を有する読出クロック信号を生成する
ことができる。また、バーニアの単位遅延量が外部クロ
ック信号の周期のある一定の比で与えられるため、この
回路の単位遅延量を実際に測定することなく容易に識別
することができ、また所望の単位遅延量を容易に設定す
ることができる。また、単位遅延量は、単に外部クロッ
ク信号の周期のある一定の比の値で与えられ、他の係数
には依存しないため、動作環境およびプロセスパラメー
タの変動などの影響を受けることなく一定のバーニア遅
延量を保持することができる。

【００９７】請求項３に係る発明に従えば、可変遅延回
路の単位遅延量が、外部クロック信号の１周期の１／ｍ
倍に設定され、ｍが３以上の奇数であり、電圧制御発振
器に含まれる遅延回路の数に等しく、容易に必要とされ
る単位遅延量を設定することができる。

【００９８】請求項４に係る発明に従えば、電圧制御可
変遅延回路の各遅延回路がインバータで構成され、選択
回路は、入力されるクロック信号および偶数段の遅延回
路の出力のいずれかを選択することにより、容易にこの
入力クロック信号と同相で所望の遅延時間を有するクロ
ック信号を選択することができる。

【００９９】請求項５に係る発明に従えば、カウンタ回
路の各ビットに対応して、電圧制御可変遅延回路の対応
の遅延回路の出力の１つを選択するゲート回路で選択回
路を構成しているため、容易に簡易な回路構成で所望の
遅延時間を有するクロック信号を選択することができ
る。

【０１００】請求項６に係る発明に従えば、電圧制御可
変遅延回路の遅延信号出力ノードそれぞれに対応するビ
ットを有する多ビットアップ／ダウンカウンタの出力ビ
ットに応じて対応の遅延回路の出力を選択するように構
成しているため、簡易な回路構成で容易に出力される遅
延時間を有するクロック信号を選択することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。

【図２】 図１に示す同期型半導体記憶装置のバーニア
回路の動作原理を図解する図である。

【図３】 図１に示すＰＬＬ回路の構成を概略的に示す
図である。

【図４】 図３に示す電圧制御発振器の構成の一例を示
す図である。

【図５】 図１に示すバーニア回路の構成を概略的に示
す図である。

【図６】 図５に示すバーニア回路の構成をより具体的
に示す図である。

【図７】 図１に示す同期型半導体記憶装置の変更例の
要部の構成を概略的に示す図である。

【図８】 図７に示すデータオフセットバーニア回路の
動作を説明するための図である。

【図９】 コントローラへのデータ到達時間を示す図で
ある。

【図１０】 従来のシンクリンクＤＲＡＭを用いたメモ
リシステムの構成例を示す図である。

【図１１】 図１０に示すメモリシステムの動作を示す
タイミングチャート図である。

【図１２】 図１０に示すコントローラのデータ入力部
の構成を概略的に示す図である。

【図１３】 図１２に示す入力バッファの構成を概略的
に示す図である。

【図１４】 図１２に示すデータＳ／Ｐ変換器の構成を
示す図である。

【図１５】 図１２に示すコントローラのデータ入力部
の動作を示すタイミングチャート図である。

【図１６】 従来のシンクリンクＤＲＡＭシステムにお
けるデータのコントローラへの到達時間を示す図であ
る。

【図１７】 従来のメモリシステムにおけるコントロー
ラのデータ入力ミスを示すタイミング図である。

【図１８】 従来のシンクリンクＤＲＡＭのデータ出力
部の構成を概略的に示す図である。

【図１９】 （Ａ）は、図１８に示すデータ出力部によ
るバーニア設定の作用を示すタイミングチャート図であ
る。（Ｂ）は、従来のメモリシステムにおけるバーニア
設定動作を示すフロー図である。

【図２０】 （Ａ）は、バーニア回路の可能なインプリ
メンテーションの構成を示す図であり、（Ｂ）は、
（Ａ）に示すカウンタの構成を示す図であり、（Ｃ）
は、転送指示信号発生部の構成を示す図である。

【図２１】 図２０（Ａ）−（Ｃ）に示すカウンタ回路
の動作を示すタイミングチャート図である。

【図２２】 図２０（Ａ）に示すインバータの構成を示
す図である。

【符号の説明】

１ ＰＬＬ回路、２ メモリ回路、３ 出力ブロック生
成回路、４ 読出回路、５ バーニア回路、６ 出力回
路、１ｄ 電圧制御発振器、５ａ 電圧制御遅延回路、
５ｂ カウンタ、５ｃ 選択回路、ＩＶＴ０〜ＩＶＴ３
０ インバータ、５ａｂ 電流調節回路、ＤＬ０〜ＤＬ
１４ 遅延段、ＴＸ０〜ＴＸ１５ トランスファゲー
ト、１０ リードバーニア回路、１１ データオフセッ
トバーニア回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中瀬 泰伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる外部クロック信号に
   位相同期した内部クロック信号を生成するための位相同
   期化回路を備え、前記位相同期化回路は、前記外部クロ
   ック信号と前記内部クロック信号との位相差に応じた制
   御電圧により発振周波数が制御される、出力部から入力
   部へのフィードバックループを有する電圧制御発振器を
   含み、 データ読出時前記内部クロック信号から読出クロック信
   号を生成して外部へ出力するための読出クロック生成器
   を備え、前記読出クロック生成器は、前記電圧制御発振
   器と前記フィードバックループを除いて同じ構成を有
   し、その入力部に前記内部クロック信号に相当する信号
   を受ける可変遅延回路を含み、 外部からのコマンドに従って前記可変遅延回路の遅延量
   を設定するためのバーニア設定回路を備える、同期型半
   導体記憶装置。
2. 【請求項２】 前記電圧制御発振器は、 各々が、前記制御電圧により動作電流が制御される複数
   の縦続接続された複数の遅延回路を備え、前記複数の遅
   延回路の初段の入力と最終段の出力とが前記フィードバ
   ックループにより接続され、 前記可変遅延回路は、前記電圧制御発振器の複数の遅延
   回路と同一数の縦続接続されかつ各々が前記制御電圧に
   より動作電流が制御される複数の第２の遅延回路と、 前記バーニア設定回路の出力信号により前記複数の第２
   の遅延回路の出力信号を選択して前記読出クロックとし
   て出力する選択回路とを備える、請求項１記載の同期型
   半導体記憶装置。
3. 【請求項３】 前記可変遅延回路の単位遅延量は前記外
   部クロック信号の１周期の１／ｍ倍に設定され、ここ
   で、ｍは３以上の奇数である、請求項１または２に記載
   の同期型半導体記憶装置。
4. 【請求項４】 前記可変遅延回路の各遅延回路はインバ
   ータで構成され、 前記選択回路は、入力されるクロック信号および偶数段
   のインバータの出力のいずれかを前記バーニア設定回路
   の出力信号に従って選択する、請求項２または３記載の
   同期型半導体記憶装置。
5. 【請求項５】 前記バーニア設定回路は、カウント値が
   増減される多ビットアップ／ダウンカウンタを備え、 前記選択回路は、前記多ビットアップ／ダウンカウンタ
   の各ビットに対応して設けられ、前記遅延回路の１つの
   出力を選択するゲート回路を含む、請求項１から４のい
   ずれかに記載の同期型半導体記憶装置。
6. 【請求項６】 前記多ビットアップ／ダウンカウンタは
   各ビットが前記単位遅延量の整数倍に対応し、かつ、１
   ビットのみが活性状態となるシフト回路として機能し、 前記選択回路は、前記単位遅延量に相当する遅延回路の
   各出力部と読出クロック信号を出力する出力ノードとの
   間にかつ前記多ビットアップ／ダウンカウンタの各ビッ
   トに対応して配置され、各々が対応のビットの活性化時
   導通して対応の遅延回路の出力部を前記出力ノードへ接
   続するトランスファゲートを備える、請求項５記載の同
   期型半導体記憶装置。