DE102011086943B4

DE102011086943B4 - Halbleitervorrichtung

Info

Publication number: DE102011086943B4
Application number: DE102011086943.3A
Authority: DE
Inventors: Eisuke Suekawa; Yasunori Oritsuki; Yoichiro Tarui
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-11-25
Filing date: 2011-11-23
Publication date: 2020-09-10
Anticipated expiration: 2031-11-24
Also published as: KR20140095044A; KR101642753B1; CN102610639B; US9842906B2; CN102610639A; US20120132912A1; DE102011086943A1; JP5694119B2; CN104064591B; US20150243753A1; US9041007B2; JP2012129503A; KR101437961B1; KR20120056770A; CN104064591A; CN105702717A; KR101319469B1; KR20130098951A

Abstract

Siliziumcarbid-Halbleitervorrichtung, die umfasst:eine Haupttransistorzelle mit einem Gateisolationsfilm (5), der auf einer Siliziumcarbid-Halbleiterschicht (2) ausgebildet ist, einer Polysilizium-Gateelektrode (6), die auf dem Gateisolationsfilm (5) ausgebildet ist, und einem Sourcebereich (4), der ein Störstellenbereich ist, der in einem oberen Abschnitt der Siliziumcarbid-Halbleiterschicht (2) ausgebildet ist;eine Silizidschicht (8) in ohmschem Kontakt zu dem Sourcebereich (4),einen Zwischenschicht-Isolationsfilm (7), der die Gateelektrode (6) bedeckt;eine Sourceelektrode (101), die Aluminium enthält, wobei die Sourceelektrode mit dem Sourcebereich (4) verbunden ist und sich auf dem Zwischenschicht-Isolationsfilm (7) erstreckt;eine Gatekontaktstelle (102), die Aluminium enthält, wobei die Gatekontaktstelle mit der Gateelektrode (6) verbunden ist; undeine Barrierenmetallschicht (9), die die Diffusion von Aluminium verhindert, wobei die Barrierenmetallschicht zwischen die Sourceelektrode (101) und den Zwischenschicht-Isolationsfilm (7) und zwischen die Gatekontaktstelle (102) und die Gateelektrode (6) und zwischen die Sourceelektrode (101) und die Silizidschicht (8) eingefügt ist wobei die Barrierenmetallschicht (9) sich ohne Unterbrechung von dem Deckflächenabschnitt des Zwischenschicht-Isolationsfilms (7) zu dem Seitenabschnitt des Zwischenschicht-Isolationsfilms (7) erstreckt.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung mit einer Transistorzelle mit einer Polysilizium-Gateelektrode und einer Aluminium enthaltenden Verbindungsleitung.
Halbleiterelemente (MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBTs (Bipolartransistoren mit isoliertem Gate) und andere), die unter Verwendung von Siliziumcarbid (SiC) ausgebildet werden, sind vielversprechende Kandidaten für Schaltelemente der nächsten Generation, die in der Lage sind, eine hohe Durchschlagspannung, einen niedrigen Verlust und eine hohe Wärmebeständigkeit zu erreichen, und deren Anwendung auf Leistungshalbleitervorrichtungen wie z. B. Inverter erwartet wird.
US 2007 / 0 120 194 A1 beschreibt eine Technologie zum Verringern des AN-Widerstands und zur Verhinderung eines Durchbruchs bei einem Leistungs-MISFET mit Grabengate. Speziell wird ein Aufbau vorgestellt, bei dem ein Grabengate sich von der Oberfläche eines n-dotierten Siliziumsubstrat um weniger als 1 µm in die Tiefe erstreckt. Zur Verhinderung eines Kanaldurchbruchs in dem Transistor ist in Tiefenrichtung des Kanals eine p-Dotierung vorgesehen. Zur Verhinderung der Ausbildung von Aluminiumspitzen beim Ausbilden der Gate- und der Sourceelektrode sind die Gate- und die Sourceelektrode mit einer TiW-Schicht unterlegt.
Die japanische Patentoffenlegungsschrift JP 2005 - 322 781 A hat es sich zur Aufgabe gemacht, die Zuverlässigkeit, mit der ein Kurzschluss bei einem IPM verhindert wird, zu verbessern. Hierzu begrenzt eine Steuerschaltung einen Stromfluss durch den Chip, falls ein überhöhter Stromwert von einem Sensor detektiert wird.
US 2005 / 0 167 742 A1 beschreibt diverse Vorgehensweisen, um verbesserte Leistungshalbleiterbauelemente bereitzustellen. Unter anderem wird vorgeschlagen, auf dem Chip Temperaturerfassungsdioden aus Polysiliziumbereichen unterschiedlichen Dotierungstyps auszubilden.
DE 43 17 544 A1 beschreibt ein Verfahren zum chemischmechanischen Polieren von Metallschichten, die Aluminium enthalten. In diesem Zusammenhang wird die Unterlegung der Aluminiumverdrahtung mit einer dünnen Schicht eines Sperrmetalls wie Ti, TiW oder TiN erwähnt.
US 7 632 759 B2 stellt eine Metallisierung zur Ausbildung von Chipkontakten vor, bei der eine elektrisch leitende Haftschicht auf dem Silizium aufgebracht wird. Dies erlaubt es Nickel für die Metallisierung zu verwenden, obwohl Nickel normalerweise keine niederohmige Kontaktierung von Silizium gestattet.
US 2010 / 0 075 474 A1 offenbart eine Vorgehensweise zum Ausbilden von Gateelektroden auf einem SiC-Substrat. Dabei soll die Verwendung von Aluminium als Gatemetall vermieden werden, da dieses in nachteiliger Weise mit dem Gateisolator wechselwirkt. Es wird daher die Gateelektrode aus Poysilizium ausgebildet, wobei zur Herabsetzung des Widerstands im oberen Bereich der Gateelektrode ein Metallsilizid (z.B. TiSi₂) ausgebildet wird.
US 2009 / 0 114 982 A1 hat es sich zur Aufgabe gemacht, bei einem Leistungs-MOSFET die Isolierung zwischen einer Gateelektrode und einer oberhalb der Gateelektrode angeordneten Sourceelektrodenschicht zu verbessern sowie Löcher in der Sourceelektrodenschicht zu verhindern. Hierzu schlägt US 2009 / 0 114 982 A1 vor, die Oberseite des Grabengates tiefer anzuordnen als die Hauptoberfläche des Halbleitersubstrats sowie oberhalb eines Sourcebereichs einen Sourcegraben vorzusehen, der mit Wolfram ausgefüllt ist.
Eine im Allgemeinen verwendete Struktur eines MOSFET unter Verwendung von SiC (SiC-MOSFET) ist derart, dass eine Silicidschicht zur Herstellung eines ohmschen Kontakts auf einem Sourcebereich ausgebildet ist und eine Sourceelektrode, die aus Aluminium (Al) besteht, auf der Silicidschicht ausgebildet ist (siehe beispielsweise JP 2009-194127 A In der in JP 2009 - 194127 A offenbarten Struktur ist eine Metallschicht, die aus Ti besteht, zwischen eine Silicidschicht auf einem Sourcebereich und eine Aluminiumsourceelektrode eingefügt, und die Metallschicht funktioniert als Barrierenmetall, um die Diffusion von Al zu unterdrücken.
Ein Zuverlässigkeitstest wie z. B. ein HTGB-Test (Hochtemperatur-Gatevorspannungs-Test), der durch kontinuierliches Anlegen einer Spannung zwischen dem Gate und der Source durchgeführt wird, zeigt, dass der SiC-MOSFET unter einer Verringerung einer Gate-Source-Schwellenspannung (VGSth) mit der Zeit leidet.
Die Verringerung der Schwellenspannung erhöht die Übertragungscharakteristik (Verhältnis des Ausgangs zum Eingang) des MOSFET unter Erzeugung eines Flusses eines Überstroms während der eigentlichen Verwendung des MOSFET, was zu einer Befürchtung eines Bruchs des MOSFET führt. Die Verringerung der Schwellenspannung erhöht auch eine Schaltgeschwindigkeit während des Einschaltens. Dies erzeugt eine Ungleichmäßigkeit der Operationen von mehreren MOSFET-Zellen eines Halbleiterchips, was zu einer Befürchtung des Bruchs des Halbleiterchips führt. Selbst wenn in den elektrischen Charakteristiken infolge des Tests kein Problem festgestellt wird, kann die Schwellenspannung ferner aufgrund des verlängerten Aufbringens einer Spannungsbelastung zwischen dem Gate und der Source verringert werden, so dass das vorstehend erwähnte Problem wahrscheinlich auftritt.
SiC-Vorrichtungen erreichen ausgezeichnete elektrische Charakteristiken bei hohen Temperaturen, so dass erwartet wird, dass sie unter einer Hochtemperaturbedingung verwendet werden. Al, das eine Sourceelektrode bildet, kann unterdessen eine Korrosion eines Zwischenschicht-Isolationsfilms verursachen, der die Isolation zwischen dem Gate und der Source aufrechterhalten soll, oder kann in Polysilizium diffundieren, das eine Gateverbindungsleitung bildet, was „Al-Störzone“ genannt wird, was zu einer Befürchtung einer Bildung eines Kurzschlusses zwischen dem Gate und der Source führt.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die in der Lage ist, die Verringerung einer Schwellenspannung mit der Zeit zu unterdrücken, die Korrosion eines Isolationsfilms zu verhindern, die durch eine Aluminiumverbindungsleitung erzeugt wird, und einen Kurzschluss zu verhindern, der zwischen einem Gate und einer Source durch eine Al-Störzone erzeugt wird.
Erfindungsgemäß wird diese Aufgabe durch eine Halbleitervorrichtung nach Anspruch 1 gelöst.
Die Barrierenmetallschicht, die die Diffusion von Aluminium verhindert, ist zwischen die Sourceelektrode und den Zwischenschicht-Isolationsfilm und zwischen die Gatekontaktstelle und die Gateelektrode eingefügt. Dies verhindert die Verringerung einer Schwellenspannung, die durch eine Spannungsbelastung erzeugt wird, die auf die Gateelektrode des Transistors aufgebracht wird, wodurch die Stabilität eines MOSFET verbessert wird. Ferner wird der Zwischenschicht-Isolationsfilm durch Al, das in der Sourceelektrode und in der Gatekontaktstelle enthalten ist, nicht korrodiert und eine Al-Störzone wird in der Polysilizium-Gateelektrode selbst unter einer Hochtemperaturbedingung nicht erzeugt, wodurch die Erzeugung eines Kurzschlusses zwischen dem Gate und der Source verhindert wird.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit den begleitenden Zeichnungen besser ersichtlich.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

1 eine Draufsicht eines Halbleiterchips mit einer Halbleitervorrichtung einer ersten bevorzugten Ausführungsform;
2A und 2B Schnittansichten eines MOSFET-Zellenabschnitts bzw. eines Gatekontaktstellenbereichs des Halbleiterchips der ersten bevorzugten Ausführungsform;
3 eine Beziehung zwischen der Zeit eines Tests mit negativer HTGB und der Änderung einer Schwellenspannung eines MOSFET;
4 eine Beziehung zwischen der Dicke einer Ti-Barrierenmetallschicht und der Änderung der Schwellenspannung des MOSFET;
5 eine Beziehung zwischen der Dicke einer TiN-Barrierenmetallschicht und der Änderung der Schwellenspannung des MOSFET;
6 eine Draufsicht eines Halbleiterchips mit einer Halbleitervorrichtung einer zweiten bevorzugten Ausführungsform;
7 eine Schnittansicht eines Stromerfassungszellenabschnitts der Halbleitervorrichtung der zweiten bevorzugten Ausführungsform;
8 eine Beziehung zwischen der Dicke einer Ti-Barrierenmetallschicht und der Änderung der Schwellenspannung des MOSFET;
9 eine Beziehung zwischen der Dicke einer TiSi-Barrierenmetallschicht und der Änderung der Schwellenspannung des MOSFET;
10A und 10B Schnittansichten eines MOSFET-Zellenabschnitts bzw. eines Gatekontaktstellenbereichs eines Halbleiterchips einer fünften bevorzugten Ausführungsform;
11 eine Beziehung zwischen der Zeit eines Tests mit negativer HTGB und der Änderung einer Schwellenspannung eines MOSFET;
12A und 12B Querschnittsansichten eines MOSFET-Zellenabschnitts und eines Gatekontaktstellenbereichs eines Halbleiterchips einer sechsten bevorzugten Ausführungsform;
13 eine Beziehung zwischen der Zeit eines Tests mit negativer HTGB und der Änderung einer Schwellenspannung eines MOSFET;
14 eine Draufsicht eines Halbleiterchips mit einer Halbleitervorrichtung einer siebten bevorzugten Ausführungsform; und
15 eine Schnittansicht eines Temperaturerfassungsdiodenabschnitts der Halbleitervorrichtung der sechsten bevorzugten Ausführungsform.

Erste bevorzugte Ausführungsform
1 ist eine Draufsicht eines Halbleiterchips mit einer Halbleitervorrichtung einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Ein SiC-MOSFET ist als Beispiel der Halbleitervorrichtung gezeigt. Eine Sourceelektrode 101 und eine Gatekontaktstelle 102, die mit einer Gateelektrode verbunden ist, sind auf der oberen Oberfläche eines MOSFET-Chips 100 zum Halten des MOSFETs ausgebildet. Ein Feldbegrenzungsring 103 ist als Abschlussstruktur am äußeren Umfang des MOSFET-Chips 100 vorgesehen.
2A und 2B sind Schnittansichten des MOSFET-Chips 100. 2A ist eine Schnittansicht eines MOSFET-Zellenabschnitts (Querschnitt entlang einer Linie A-A von 1). 2B ist eine Schnittansicht eines Gatekontaktstellenabschnitts (Querschnitt entlang einer Linie B-B von 1). Der MOSFET-Chip 100 umfasst eine Parallelschaltung von mehreren Zellen der in 2A gezeigten Struktur und die Gateelektrode von jeder der Zellen ist mit der Gatekontaktstelle 102 verbunden.
Der MOSFET umfasst ein SiC-Substrat, das zu einer n⁺-Pufferschicht 1 werden soll, und ein Epitaxiesubstrat mit einer Epitaxiewachstumsschicht, die zu einer n^--Driftschicht 2 werden soll. Wie in 2A und 2B gezeigt, ist ein p-Basisbereich 3 in einem oberen Abschnitt der n^--Driftschicht 2 ausgebildet und ein n⁺-Sourcebereich 4 und eine p⁺-Kontaktschicht 13 sind in einem Oberflächenabschnitt des p-Basisbereichs 3 ausgebildet. Ein Gateisolationsfilm 5, der aus einem thermisch oxidierten Film konstruiert ist und den n⁺-Sourcebereich 4, den p-Basisbereich 3 und einen Teil der n^--Driftschicht 2 bedeckt, der an den p-Basisbereich 3 angrenzt, ist in der oberen Oberfläche der Epitaxiewachstumsschicht ausgebildet. Eine Polysilizium-Gateelektrode 6 ist auf dem Gateisolationsfilm 5 ausgebildet.
Ein Zwischenschicht-Isolationsfilm 7, der beispielsweise aus TEOS (Tetraethylorthosilikat) besteht, ist auf der Gateelektrode 6 ausgebildet. Insbesondere ist der Zwischenschicht-Isolationsfilm 7 auf einem Teil des n⁺-Sourcebereichs 4 und einem Teil des p-Basisbereichs 3 (Teile, auf denen die Gateelektrode 6 nicht ausgebildet ist) entfernt. Eine Silicidschicht 8 (Verbundschicht aus SiC und Metall wie z. B. Nickelsilicid (NiSi)) in ohmschem Kontakt mit dem n⁺-Sourcebereich 4 und der p⁺-Kontaktschicht 13 im p-Basisbereich 3 ist in diesen Teilen ausgebildet. Eine Barrierenmetallschicht 9 zum Unterdrücken der Diffusion von Aluminium (Al) ist auf dem Zwischenschicht-Isolationsfilm 7 und der Silicidschicht 8 ausgebildet. Eine Sourceelektrode 101, die aus Al oder einer Al-Legierung (wie z. B. AlSi) besteht, ist auf der Barrierenmetallschicht 9 ausgebildet. Die Barrierenmetallschicht 9 besteht aus Titan (Ti) oder Titannitrid (TiN). Eine Drainelektrode 10 ist auf der unteren Oberfläche der n⁺-Pufferschicht 1 ausgebildet.
Wie in 2B gezeigt, ist ein Feldoxidfilm 14 auf einer oberen Oberfläche der Epitaxiewachstumsschicht ausgebildet und die Gateelektrode 6 erstreckt sich über den Feldoxidfilm 14. Der Zwischenschicht-Isolationsfilm 7 ist in Gatekontaktstellenabschnitt entfernt, um die Gateelektrode 6 freizulegen. Die Barrierenmetallschicht 9 ist auf der freiliegenden oberen Oberfläche der Gateelektrode 6 ausgebildet und eine Al-Gatekontaktstelle 102 ist auf der Barrierenmetallschicht 9 ausgebildet. Die Sourceelektrode 101 und die Gatekontaktstelle 102 werden im gleichen Prozess ausgebildet. Insbesondere werden die Sourceelektrode 101 und die Gatekontaktstelle 102 voneinander elektrisch isoliert, nachdem sie zusammen mit der Barrierenmetallschicht 9 strukturiert wurden.
3 ist ein Graph, der eine Beziehung zwischen der Zeit eines HTGB-Tests, der durch Anlegen einer negativen Spannung an das Gate des MOSFET (Test mit negativer HTGB) durchgeführt wird, und der Änderung einer Gate-Source-Schwellenspannung (VGSth) (Änderung von einer anfänglichen Schwellenspannung) zeigt. Dieser Graph umfasst ein Ergebnis, das in einer herkömmlichen Struktur ohne Barrierenmetallschicht 9 erhalten wird, ein Ergebnis, das in einer Struktur mit der Barrierenmetallschicht 9, die aus Ti besteht, erhalten wird, und ein Ergebnis, das in einer Struktur mit der Barrierenmetallschicht 9, die aus TiN besteht, erhalten wird. TiN kann durch Abscheiden von Ti mit einer gewünschten Dicke und dann Durchführen von Lampenausheilung bei 800 °C für etwa 30 Sekunden unter einer Stickstoffatmosphäre (N₂-Atmosphäre) ausgebildet werden. Das Verfahren zum Ausbilden von TiN, das in den nachstehenden Ausführungsformen verwendet wird, kann ebenso zum obigen ähnlich sein. In einem Fall der Ausbildung von TiN mit einer Dicke von 75 nm wird beispielsweise Ti so abgeschieden, dass es eine Dicke von 75 nm aufweist, und wird dann Lampenausheilung unterzogen, wie vorstehend beschrieben. Die in dem Test verwendete Barrierenmetallschicht 9 weist eine Dicke von 75 nm auf. Der HTGB-Test wurde durchgeführt, wobei eine Gate-Source-Spannung auf -20 V gesetzt war und wobei die Umgebungstemperatur auf 125 °C gesetzt war.
Wie in 3 gezeigt, erfuhr der herkömmliche MOSFET eine Verringerung einer Schwellenspannung von etwa 5 V von seinem Anfangswert im HTGB-Test, der für 240 Stunden durchgeführt wurde. Der MOSFET mit der TiN-Barrierenmetallschicht 9 erfuhr eine niedrigere Verringerung einer Schwellenspannung von etwa 2 V. Der MOSFET mit der Ti-Barrierenmetallschicht 9 erfuhr im Wesentlichen keine Verringerung einer Schwellenspannung. Dies zeigt, dass der MOSFET der vorliegenden Erfindung die Verringerung einer Schwellenspannung mit der Zeit unterdrückt, so dass der Operation des MOSFET der vorliegenden Erfindung eine verbesserte Stabilität verliehen wird.
In der Halbleitervorrichtung der ersten bevorzugten Ausführungsform ist die Barrierenmetallschicht 9 zum Unterdrücken der Diffusion von Al zwischen den Zwischenschicht-Isolationsfilm 7 und die Sourceelektrode 101 im MOSFET-Zellenabschnitt und zwischen die Gateelektrode 6 und die Gatekontaktstelle 102 im Gatekontaktstellenabschnitt eingefügt. Dies verhindert die Korrosion des Zwischenschicht-Isolationsfilms 7, die durch Al erzeugt wird, das in der Sourceelektrode 101 enthalten ist, und eine Al-Störzone, die in der Polysilizium-Gateelektrode 6 erzeugt wird, selbst unter einer Hochtemperaturbedingung, wodurch ein Kurzschluss zwischen dem Gate und der Source verhindert wird. Die Al-Störzone in der Gateelektrode 6 im Gatekontaktstellenabschnitt, die durch Al erzeugt wird, das in der Gatekontaktstelle 102 enthalten ist, wird auch verhindert. Die Al-Störzone in der Gateelektrode 6, wenn sie insbesondere bei einer Temperatur von 300 °C oder höher erzeugt wird, gelangt durch die Gateelektrode 6 hindurch, so dass sie den Gateisolationsfilm 5 erreicht. Dies kann zu einem Problem einer geringeren Zuverlässigkeit der Durchschlagspannung des Gateisolationsfilms 5 führen und dieses Problem wird durch die erste bevorzugte Ausführungsform vermieden.
4 zeigt eine Beziehung zwischen der Dicke der Ti-Barrierenmetallschicht 9 und der Änderung der Schwellenspannung (VGSth) des MOSFET. Die Beziehung wird als Ergebnis eines HTGB-Tests, der für 240 Stunden durchgeführt wird, der derselbe Test wie jener ist, der zum Erhalten der in 3 gezeigten Ergebnisse durchgeführt wird, erhalten. Hier wurde der HTGB-Test an einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 30 nm und an einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 75 nm durchgeführt.
Wie auch in 3 gezeigt, verringerte sich die Schwellenspannung nach dem für 240 Stunden durchgeführten HTGB-Test nicht, wenn die Ti-Barrierenmetallschicht 9 eine Dicke von 75 nm hatte. Im Gegensatz dazu verringerte sich die Schwellenspannung um etwa 0,5 V, wenn die Ti-Barrierenmetallschicht 9 eine Dicke von 30 nm hatte. Die Verringerung der Schwellenspannung wird mit der größeren Dicke der Barrierenmetallschicht 9 effektiver unterdrückt. Die Dicke der Barrierenmetallschicht 9 von 60 nm oder mehr ist besonders wirksam, da sie die Verringerung einer Schwellenspannung auf etwa 0,2 V oder weniger begrenzen kann.
5 zeigt eine Beziehung zwischen der Dicke der TiN-Barrierenmetallschicht 9 und der Änderung der Schwellenspannung (VGSth) des MOSFET. Die Beziehung wird als Ergebnis eines für 240 Stunden durchgeführten HTGB-Tests, der derselbe Test wie jener ist, der zum Erhalten der in 3 gezeigten Ergebnisse durchgeführt wird, erhalten. Hier wurde der HTGB-Test an einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 30 nm und an einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 75 nm durchgeführt.
Wie auch in 3 gezeigt, verringerte sich die Schwellenspannung um etwa 2 V nach dem für 240 Stunden durchgeführten HTGB-Test, wenn die TiN-Barrierenmetallschicht 9 eine Dicke von 75 nm hatte. Im Gegensatz dazu verringerte sich die Schwellenspannung um etwa 6,6 V, wenn die TiN-Barrierenmetallschicht 9 eine Dicke von 30 nm hatte. In einem Fall, in dem die Barrierenmetallschicht 9 aus TiN besteht, ist die Dicke der Barrierenmetallschicht 9 von 90 nm oder mehr wirksam, da sie die Verringerung der Schwellenspannung auf etwa 0,2 V oder weniger begrenzen kann.
Zweite bevorzugte Ausführungsform
Einige MOSFETs umfassen eine Stromerfassungszelle, die einen in den MOSFETs fließenden Strom detektiert. Eine beispielhafte Aufgabe der Stromerfassungszelle besteht darin, einen Überstrom zu detektieren, so dass die MOSFETs vor einem Bruch aufgrund eines Überstroms geschützt werden können. Die Stromerfassungszelle teilt sich im Allgemeinen ein Gate und einen Drain mit einer MOSFET-Zelle, die normal verwendet wird (Haupt-MOSFET-Zelle). Die Stromerfassungszelle leitet einen Teil des Hauptstroms, der in einem MOSFET fließt, ab, um einen winzigen Strom zu erhalten, der zum Hauptstrom proportional ist.
6 ist eine Draufsicht eines MOSFET-Chips 100 einer zweiten bevorzugten Ausführungsform. Einige der MOSFET-Zellen des MOSFET-Chips 100 werden als Stromerfassungszelle 110 verwendet. Eine Sourceelektrode (Stromerfassungselektrode) 111 der Stromerfassungszelle 110 ist von einer Sourceelektrode 101 einer Haupt-MOSFET-Zelle getrennt, wohingegen die Gateelektrode der Stromerfassungszelle 110 mit der Haupt-MOSFET-Zelle gemeinsam genutzt ist und mit einer Gatekontaktstelle 102 verbunden ist.
7 ist eine Schnittansicht der Stromerfassungszelle 110 des MOSFET-Chips 110 (Querschnitt entlang einer Linie C-C von 6). Ein Querschnitt der Haupt-MOSFET-Zelle (Querschnitt entlang einer Linie A-A von 6) ist derselbe wie der in 2A gezeigte und ein Querschnitt eines Gatekontaktstellenabschnitts (Querschnitt entlang einer Linie B-B von 6) ist derselbe wie der in 2B gezeigt. Bestandteile, die in 6 und 7 gezeigt sind und die den in 1 und 2 gezeigten entsprechen, sind mit denselben Bezugszeichen bezeichnet und werden nachstehend nicht im Einzelnen beschrieben.
Wie in 7 gezeigt, weist die Stromerfassungszelle 110 dieselbe Struktur wie jene der Haupt-MOSFET-Zelle (2A) auf. Insbesondere ist eine Barrierenmetallschicht 9 zwischen einen Zwischenschicht-Isolationsfilm 7 und die Sourceelektrode (Stromerfassungselektrode) 111 eingefügt. Somit verhindert die Stromerfassungszelle 110 wie die Haupt-MOSFET-Zelle die Erzeugung einer Korrosion des Zwischenschicht-Isolationsfilms 7 und die Verringerung einer Schwellenspannung (VGSth), wie in der ersten bevorzugten Ausführungsform beschrieben.
Der Strom kann nicht genau detektiert werden, so dass der Schutz vor dem Überstrom nicht gut erreicht werden kann, wenn die Haupt-MOSFET-Zelle und die Stromerfassungszelle 110 verschiedene Schwellenspannungen aufweisen. In der zweiten bevorzugten Ausführungsform weisen unterdessen die Stromerfassungszelle 110 und die Haupt-MOSFET-Zelle beide die Barrierenmetallschicht 9 auf, so dass ermöglicht ist, dass die Stromerfassungszelle 110 und die Haupt-MOSFET-Zelle dieselbe Schwellenspannung aufweisen, wodurch eine präzise Stromdetektion erreicht wird. Die Dicke der Barrierenmetallschicht 9 ist selbstverständlich vorzugsweise in der Haupt-MOSFET-Zelle und der Stromerfassungszelle 110 gleich.
Wie in der ersten bevorzugten Ausführungsform weist in der zweiten bevorzugten Ausführungsform die Barrierenmetallschicht 9 vorzugsweise eine Dicke von 60 nm oder mehr in einem Fall, in dem sie aus Ti besteht, auf und weist vorzugsweise eine Dicke von 90 nm oder mehr in einem Fall, in dem sie aus TiN besteht, auf.
Dritte bevorzugte Ausführungsform
Aus der ersten bevorzugten Ausführungsform wurde abgeleitet, dass die Dicke der Barrierenmetallschicht 9 von 60 nm oder mehr die Verringerung einer Schwellenspannung auf etwa 0,2 V oder weniger begrenzen kann, aus den Ergebnissen (4) des HTGB-Tests, der in den Fällen durchgeführt wurde, in denen die Barrierenmetallschicht 9 eine Dicke von 30 nm und 75 nm aufwies.
Die Erfinder haben jedoch weitere Experimente durchgeführt und festgestellt, dass der Effekt der Unterdrückung der Verringerung einer Schwellenspannung bereits in dem Zustand gesättigt wurde, in dem die Dicke der Ti-Barrierenmetallschicht 9 kleiner ist als 75 nm, und die Verringerung einer Schwellenspannung selbst in einem Fall ausreichend unterdrückt werden kann, in dem die Dicke der Barrierenmetallschicht 9 kleiner ist als 60 nm. Die experimentellen Ergebnisse davon werden nachstehend beschrieben.
8 zeigt eine Beziehung zwischen der Dicke der Ti-Barrierenmetallschicht 9 und der Änderung der Schwellenspannung (VGSth) des MOSFET. Hier wurde der HTGB-Test ähnlich zu jenem von 3 für 240 Stunden an einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 30 nm, einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 50 nm und einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 75 nm durchgeführt.
Die Schwellenspannung verringerte sich nach dem für 240 Stunden durchgeführten HTGB-Test nicht, wenn die Ti-Barrierenmetallschicht 9 eine Dicke von 50 nm hatte. Im Gegensatz dazu verringerte sich die Schwellenspannung, wie auch in 4 gezeigt, um etwa 0,5 V, wenn die Barrierenmetallschicht 9 eine Dicke von 30 nm hatte. Die obigen Ergebnisse zeigen auf, dass die Dicke der Barrierenmetallschicht 9 von 40 nm oder mehr besonders wirksam ist, da sie die Verringerung einer Schwellenspannung auf etwa 0,2 V oder weniger begrenzen kann.
Auch in der zweiten bevorzugten Ausführungsform ist die Dicke der Barrierenmetallschicht 9 ferner vorzugsweise 40 nm oder mehr, wenn die Barrierenmetallschicht 9 aus Ti besteht.
Vierte bevorzugte Ausführungsform
Obwohl die Barrierenmetallschicht 9, die die Diffusion von Al verhindert, in der ersten bis dritten bevorzugten Ausführungsform Ti oder TiN ist, können ähnliche Effekte ebenso erzielt werden, wenn TiSi verwendet wird.
9 zeigt eine Beziehung zwischen der Dicke einer TiSi-Barrierenmetallschicht 9 und der Änderung der Schwellenspannung (VGSth) des MOSFET. TiSi kann durch Abscheiden von Ti mit einer gewünschten Dicke und dann Durchführen von Lampenausheilung bei 800 °C für etwa 30 Sekunden unter einer Argonatmosphäre (Ar-Atmosphäre) ausgebildet werden. Das Verfahren zum Ausbilden von TiSi, das in den nachstehenden Ausführungsformen verwendet wird, kann ebenso zum obigen ähnlich sein. In einem Fall zur Ausbildung von TiSi mit einer Dicke von 75 nm wird Ti beispielsweise mit einer Dicke von 75 nm abgeschieden und wird dann einer Lampenausheilung unterzogen, wie vorstehend beschrieben. Der HTGB-Test ähnlich zu jenem von 3 wurde hier für 240 Stunden an einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 75 nm und einem MOSFET mit der Barrierenmetallschicht 9 mit einer Dicke von 150 nm durchgeführt.
Wie in 9 gezeigt, verringerte sich die Schwellenspannung nach dem für 240 Stunden durchgeführten HTGB-Test nicht, wenn die TiSi-Barrierenmetallschicht 9 eine Dicke von 150 nm hatte, aber die Schwellenspannung verringerte sich um etwa 1,0 V, wenn die TiSi-Barrierenmetallschicht 9 eine Dicke von 75 nm hatte. In dem Fall, in dem die Barrierenmetallschicht 9 aus TiSi besteht, ist die Dicke der Barrierenmetallschicht 9 von 130 nm oder mehr wirksam, da sie die Verringerung der Schwellenspannung auf etwa 0,2 V oder weniger begrenzen kann.
Das Obige zeigt, dass in dem Fall, in dem die TiSi-Barrierenmetallschicht 9 verwendet wird, eine Verringerung der Schwellenspannung ausreichend unterdrückt werden kann, wenn deren Dicke 130 nm oder mehr ist, so dass der Operation des MOSFET eine verbesserte Stabilität verliehen wird.
In dem Fall, in dem die Barrierenmetallschicht 9 aus TiSi besteht, ist es wie in der ersten bevorzugten Ausführungsform auch möglich, die Korrosion des Zwischenschicht-Isolationsfilms 7 durch Al, das in der Sourceelektrode 101 enthalten ist, und die Erzeugung einer Al-Störzone in der Polysilizium-Gateelektrode 6 zu verhindern, wodurch ein Kurzschluss zwischen dem Gate und der Source verhindert wird. Die Al-Störzone in der Gateelektrode 6 im Gatekontaktstellenabschnitt, die durch Al verursacht wird, das in der Gatekontaktstelle 102 enthalten ist, wird auch verhindert.
Die TiSi-Barrierenmetallschicht 9 ist auch auf die zweite bevorzugte Ausführungsform anwendbar. Das heißt, TiSi kann für die Haupt-MOSFET-Zelle und die Barrierenmetallschicht 9 der Stromerfassungszelle 110 verwendet werden. Dies ermöglicht, dass die Haupt-MOSFET-Zelle und die Stromerfassungszelle 110 dieselbe Schwellenspannung aufweisen, wodurch eine genaue Stromdetektion erreicht wird. Auch in diesem Fall ist die Dicke der Barrierenmetallschicht 9 vorzugsweise 130 nm oder mehr.
Fünfte bevorzugte Ausführungsform
Eine fünfte bevorzugte Ausführungsform zeigt ein Beispiel, in dem die Barrierenmetallschicht 9 eine zweilagige Struktur aufweist, die aus einer TiSi-Schicht und einer Ti-Schicht ausgebildet ist.
10A und 10B sind Schnittansichten eines MOSFET-Chips 100 der fünften bevorzugten Ausführungsform, wobei 10A den Querschnitt eines MOSFET-Zellenabschnitts (Querschnitt entlang der Linie A-A von 1) zeigt und 10B einen Querschnitt eines Schnitt-MOSFET-Zellenabschnitts eines Gatekontaktstellenabschnitts (Querschnitt entlang der Linie B-B von 1) zeigt.
Wie in 10A und 10B gezeigt, weist im MOSFET-Chip 100 dieser bevorzugten Ausführungsform die Barrierenmetallschicht 9 eine zweilagige Struktur auf, die aus einer TiSi-Schicht 91, die eine untere Schicht ist, und einer Ti-Schicht 92, die eine obere Schicht ist, ausgebildet ist. Die andere Konfiguration ist ähnlich zu jener der ersten bevorzugten Ausführungsform, die nachstehend nicht beschrieben wird.
11 ist ein Graph, der eine Beziehung zwischen der Zeit eines Tests mit negativer HTGB an einem MOSFET und der Änderung (Änderung von seiner anfänglichen Schwellenspannung) einer Schwellenspannung (VGSth) zwischen dem Gate und der Source eines MOSFET zeigt. Dieser Graph zeigt den Fall einer herkömmlichen Struktur, die nicht die Barrierenmetallschicht 9 umfasst, und den Fall, in dem die Barrierenmetallschicht 9 mit einer zweilagigen Struktur, die aus der TiSi-Schicht 91 und der Ti-Schicht 92 ausgebildet ist, vorgesehen ist. Hier waren die Dicken der TiSi-Schicht 91 und der Ti-Schicht 92 jeweils 75 nm (die Dicke der Barrierenmetallschicht 9 war 150 nm). Wie in 3 wurde der HTGB-Test mit einer Gate-Source-Spannung, die auf -20 V gesetzt war, und mit einer Umgebungstemperatur, die auf 125 °C gesetzt war, durchgeführt.
Wie in 11 gezeigt, erfuhr der MOSFET mit der Barrierenmetallschicht 9 mit einer zweilagigen Struktur, die aus der TiSi-Schicht 91 und der Ti-Schicht 92 ausgebildet war, wenig Verringerung einer Schwellenspannung nach dem für 240 Stunden durchgeführten HTGB-Test. Wie aus dem Vergleich mit 3 verständlich ist, sind die Effekte davon zu jenen der Ti-Barrierenmetallschicht 9 mit einer Dicke von 75 nm ähnlich. Unterdessen erfuhr der herkömmliche MOSFET eine Verringerung der Schwellenspannung von etwa 5 V von seinem Anfangswert, wie auch in 3 gezeigt.
Wie vorstehend beschrieben, ist es möglich, die Verringerung der Schwellenspannung des MOSFET selbst in einem Fall zu unterdrücken, in dem die Barrierenmetallschicht 9 eine zweilagige Struktur aufweist, die aus der TiSi-Schicht 91 und der Ti-Schicht 92 ausgebildet ist. Folglich wird der Operation des MOSFET eine verbesserte Stabilität verliehen.
Auch in dem Fall, in dem die Barrierenmetallschicht 9 eine zweilagige Struktur aufweist, die aus der TiSi-Schicht 91 und der Ti-Schicht 92 ausgebildet ist, ist es wie in der ersten bevorzugten Ausführungsform möglich, die Korrosion des Zwischenschicht-Isolationsfilms 7 durch Al, das in der Sourceelektrode 101 enthalten ist, und die Erzeugung einer Al-Störzone in der Polysilizium-Gateelektrode 6 zu verhindern, wodurch ein Kurzschluss zwischen dem Gate und der Source verhindert wird. Die Al-Störzone in der Gateelektrode 6 im Gatekontaktstellenabschnitt, die durch Al verursacht wird, das in der Gatekontaktstelle 102 enthalten ist, wird auch verhindert.
Die Barrierenmetallschicht 9 mit einer zweilagigen Struktur, die aus der TiSi-Schicht 91 und der Ti-Schicht 92 ausgebildet ist, ist auch auf die zweite bevorzugte Ausführungsform anwendbar. Das heißt, die Barrierenmetallschicht 9 der Haupt-MOSFET-Zelle und der Stromerfassungszelle 110 kann eine zweilagige Struktur aufweisen. Dies ermöglicht, dass die Haupt-MOSFET-Zelle und die Stromerfassungszelle 110 dieselbe Schwellenspannung aufweisen, wodurch eine präzise Stromdetektion erreicht wird.
Sechste bevorzugte Ausführungsform
Eine sechste bevorzugte Ausführungsform zeigt ein Beispiel, in dem die Barrierenmetallschicht 9 eine zweilagige Struktur aufweist, die aus einer TiN-Schicht und einer Ti-Schicht ausgebildet ist.
12A und 12B sind Schnittansichten eines MOSFET-Chips 100 der sechsten bevorzugten Ausführungsform, wobei 12A den Querschnitt eines MOSFET-Zellenabschnitts (Querschnitt entlang der Linie A-A von 1) zeigt und 12B einen Querschnitt eines Schnitt-MOSFET-Zellenabschnitts eines Gatekontaktstellenabschnitts (Querschnitt entlang der Linie B-B von 1) zeigt.
Wie in 12A und 12B gezeigt, weist im MOSFET-Chip 100 dieser bevorzugten Ausführungsform die Barrierenmetallschicht 9 eine zweilagige Struktur auf, die aus einer TiN-Schicht 93, die eine untere Schicht ist, und einer Ti-Schicht 94, die eine obere Schicht ist, ausgebildet ist. Die andere Konfiguration ist ähnlich zu jener der ersten bevorzugten Ausführungsform, die nachstehend nicht beschrieben wird.
13 ist ein Graph, der eine Beziehung zwischen der Zeit eines Tests mit negativer HTGB an einem MOSFET und der Änderung (Änderung von seiner anfänglichen Schwellenspannung) einer Schwellenspannung (VGSth) zwischen dem Gate und der Source eines MOSFET zeigt. Dieser Graph zeigt den Fall einer herkömmlichen Struktur, die nicht die Barrierenmetallschicht 9 umfasst, und den Fall, in dem die Barrierenmetallschicht 9 mit einer zweilagigen Struktur 9, die aus der TiN-Schicht 93 und der Ti-Schicht 94 ausgebildet ist, vorgesehen ist. Hier sind die Ergebnisse des HTGB-Tests in dem Fall, in dem die TiN-Schicht 93 und die Ti-Schicht 94 jeweils eine Dicke von 75 nm hatten (die Dicke der Barrierenmetallschicht 9 war 150 nm), in dem Fall, in dem die TiN-Schicht 93 eine Dicke von 25 nm hatte und die Ti-Schicht 94 eine Dicke von 75 nm hatte (die Dicke der Barrierenmetallschicht 9 war 100 nm), und in dem Fall, in dem die TiN-Schicht 93 eine Dicke von 25 nm hatte und die Ti-Schicht 94 eine Dicke von 150 nm hatte (die Dicke der Barrierenmetallschicht 9 war 175 nm), gezeigt. Wie in 3 wurde jeder der HTGB-Tests mit einer Gate-Source-Spannung, die auf -20 V gesetzt war, und mit einer Umgebungstemperatur, die auf 125 °C gesetzt war, durchgeführt.
Wie in 13 gezeigt, erfuhr der MOSFET mit der Barrierenmetallschicht 9 mit einer zweilagigen Struktur, die aus der TiN-Schicht 93 und der Ti-Schicht 94 ausgebildet war, wenig Verringerung einer Schwellenspannung nach dem für 240 Stunden durchgeführten HTGB-Test in allen der vorstehend erwähnten drei Fälle. Wie aus dem Vergleich mit 3 verständlich ist, sind die Effekte davon ähnlich zu jenen der Ti-Barrierenmetallschicht 9 mit einer Dicke von 75 nm. Unterdessen erfuhr der herkömmliche MOSFET eine Verringerung der Schwellenspannung von etwa 5 V von seinem Anfangswert, wie auch in 3 gezeigt.
Wie vorstehend beschrieben, ist es möglich, die Verringerung der Schwellenspannung des MOSFET selbst in einem Fall zu unterdrücken, in dem die Barrierenmetallschicht 9 eine zweilagige Struktur aufweist, die aus der TiN-Schicht 93 und der Ti-Schicht 94 ausgebildet ist. Folglich wird der Operation des MOSFET eine verbesserte Stabilität verliehen.
Auch in dem Fall, in dem die Barrierenmetallschicht 9 eine zweilagige Struktur aufweist, die aus der TiN-Schicht 93 und der Ti-Schicht 94 ausgebildet ist, ist es wie in der ersten bevorzugten Ausführungsform möglich, die Korrosion des Zwischenschicht-Isolationsfilms 7 durch Al, das in der Sourceelektrode 101 enthalten ist, und die Erzeugung einer Al-Störzone in der Polysilizium-Gateelektrode 6 zu verhindern, wodurch ein Kurzschluss zwischen dem Gate und der Source verhindert wird. Die Al-Störzone in der Gateelektrode 6 im Gatekontaktstellenabschnitt, die durch Al verursacht wird, das in der Gatekontaktstelle 102 enthalten ist, wird auch verhindert.
Die Barrierenmetallschicht 9 mit einer zweilagigen Struktur, die aus der TiN-Schicht 93 und der Ti-Schicht 94 ausgebildet ist, ist auch auf die zweite bevorzugte Ausführungsform anwendbar. Das heißt, die Barrierenmetallschicht 9 der Haupt-MOSFET-Zelle und der Stromerfassungszelle 110 kann eine zweilagige Struktur aufweisen. Dies ermöglicht, dass die Haupt-MOSFET-Zelle und die Stromerfassungszelle 110 dieselbe Schwellenspannung aufweisen, wodurch eine präzise Stromdetektion erreicht wird.
Siebte bevorzugte Ausführungsform
14 ist eine Draufsicht eines MOSFET-Chips 100 einer siebten bevorzugten Ausführungsform. Der MOSFET-Chip 100 umfasst eine Temperaturerfassungsdiode 120 als Temperatursensor, der die Chiptemperatur detektiert. Der MOSFET-Zellenabschnitt und der Gatekontaktstellenabschnitt des MOSFET-Chips 100 weisen ähnliche Strukturen wie jene der ersten bevorzugten Ausführungsform (2) auf, die nachstehend nicht beschrieben werden. Alternativ kann der MOSFET-Chip 100 ferner die Stromerfassungszelle 110 der zweiten bevorzugten Ausführungsform umfassen.
15 ist eine Schnittansicht (Schnittansicht entlang einer Linie D-D von 14) der Temperaturerfassungsdiode 120 des MOSFET-Chips 100. Wie in 15 gezeigt, ist die Temperaturerfassungsdiode 120 aus Polysilizium 123 vom p-Typ und Polysilizium 124 vom n-Typ benachbart dazu ausgebildet und ist auf einem Siliziumoxidfilm 11 angeordnet, der auf einer Epitaxiewachstumsschicht ausgebildet ist, die als n^--Driftschicht 2 des MOSFET dient. Eine Anodenelektrode 121 ist auf dem Polysilizium 123 vom p-Typ über die Barrierenmetallschicht 9 angeordnet und die Kathodenelektrode 122 ist auf dem Polysilizium 124 vom n-Typ über die Barrierenmetallschicht 9 angeordnet.
Die Barrierenmetallschicht 9 der Temperaturerfassungsdiode 120 wird im gleichen Prozess wie die Barrierenmetallschicht 9 ausgebildet, die unter der Sourceelektrode 101 und der Gatekontaktstelle 102 des MOSFET angeordnet ist und aus Titan (Ti) oder Titannitrid (TiN) besteht. Die Anodenelektrode 121 und die Kathodenelektrode 122 werden im gleichen Prozess wie die Sourceelektrode 101 und die Gatekontaktstelle 102 des MOSFET ausgebildet und werden aus Al oder einer Al-Legierung (beispielsweise AlSi) ausgebildet.
Wie vorstehend beschrieben, ist die Barrierenmetallschicht 9 im Kontaktteil zwischen dem Polysilizium 123 vom p-Typ und der Anodenelektrode 121 und dem Kontaktteil zwischen dem Polysilizium 124 vom n-Typ und der Kathodenelektrode 122 in der Temperaturerfassungsdiode 120 angeordnet, was den elektrischen Kontakt in diesen Kontaktteilen verbessert. Folglich werden die Temperaturcharakteristiken der Temperaturerfassungsdiode 120 stabilisiert und die Temperatur des MOSFET-Chips 100 wird mit Genauigkeit detektiert, was zur Stabilisierung der Operation eines MOSFET beiträgt.
Wie in dieser bevorzugten Ausführungsform wird ferner eine gleiche wie die Barrierenmetallschicht 9, die unter der Sourceelektrode 101 und der Gatekontaktstelle 102 des MOSFET angeordnet ist, als Barrierenmetallschicht 9 verwendet, die unter der Anodenelektrode 121 und der Kathodenelektrode 122 der Temperaturerfassungsdiode 120 vorgesehen ist, was zu einem Effekt führt, dass ein Anstieg von Herstellungskosten verhindert wird.
Obwohl die Barrierenmetallschicht 9 aus Ti oder TiN wie in der ersten bevorzugten Ausführungsform in der obigen Beschreibung besteht, kann sie aus TiSi wie in der vierten bevorzugten Ausführungsform bestehen, kann eine zweilagige Struktur aufweisen, die aus einer TiSi-Schicht und einer Ti-Schicht ausgebildet ist, wie in der fünften bevorzugten Ausführungsform oder kann eine zweilagige Struktur aufweisen, die aus einer TiN-Schicht und einer Ti-Schicht ausgebildet ist, wie in der sechsten bevorzugten Ausführungsform.
Insbesondere in dem Fall, in dem die Barrierenmetallschicht 9 aus TiSi oder TiN besteht, die Barrierenmetallschicht 9 mit einer zweilagigen Struktur, die aus einer TiSi-Schicht und einer Ti-Schicht ausgebildet ist, oder die Barrierenmetallschicht 9 mit einer zweilagigen Struktur, die aus einer TiN-Schicht und einer Ti-Schicht ausgebildet ist, auf dem Polysilizium 123 vom p-Typ und dem Polysilizium 124 vom n-Typ angeordnet ist, werden der elektrische Kontakt zwischen dem Polysilizium 123 vom p-Typ und der Anodenelektrode 121 und der elektrische Kontakt zwischen dem Polysilizium 124 vom n-Typ und der Kathodenelektrode 122 weiter verbessert, wodurch die Temperatur des MOSFET-Chips 100 mit mehr Genauigkeit detektiert werden kann.
Obwohl der MOSFET mit einer Struktur, in der die Driftschicht 2 und die Pufferschicht 1 (Substrat) denselben Leitfähigkeitstyp aufweisen, vorstehend beschrieben wurde, ist die vorliegende Erfindung auch auf einen IGBT mit einer Struktur anwendbar, in der die Driftschicht 2 und das Substrat 1 verschiedene Leitfähigkeitstypen aufweisen. Die Konfiguration eines IGBT wird beispielsweise erreicht, wenn die Pufferschicht 1 in eine vom p-Typ in der in 2A gezeigten Konfiguration geändert wird. In diesem Fall entsprechen der Sourcebereich 4 und die Sourceelektrode 101 des MOSFET dem Emitterbereich bzw. der Emitterelektrode des IGBT und die Drainelektrode 10 des MOSFET entspricht der Kollektorelektrode.
Die in den jeweiligen bevorzugten Ausführungsformen beschriebenen Halbleitervorrichtungen werden unter Verwendung von SiC ausgebildet, das ein Halbleiter mit breiter Bandlücke mit hoher Wärmebeständigkeit ist. Halbleitervorrichtungen unter Verwendung von verschiedenen Halbleitern mit breiter Bandlücke werden auch effektiv für die Anwendung der vorliegenden Erfindung verwendet, da sie eine relativ hohe Wärmebeständigkeit aufweisen. Beispiele der verschiedenen Halbleiter mit breiter Bandlücke umfassen Materialien auf Galliumnitridbasis (GaN-Basis) und Diamant.

Claims

Siliziumcarbid-Halbleitervorrichtung, die umfasst: eine Haupttransistorzelle mit einem Gateisolationsfilm (5), der auf einer Siliziumcarbid-Halbleiterschicht (2) ausgebildet ist, einer Polysilizium-Gateelektrode (6), die auf dem Gateisolationsfilm (5) ausgebildet ist, und einem Sourcebereich (4), der ein Störstellenbereich ist, der in einem oberen Abschnitt der Siliziumcarbid-Halbleiterschicht (2) ausgebildet ist; eine Silizidschicht (8) in ohmschem Kontakt zu dem Sourcebereich (4), einen Zwischenschicht-Isolationsfilm (7), der die Gateelektrode (6) bedeckt; eine Sourceelektrode (101), die Aluminium enthält, wobei die Sourceelektrode mit dem Sourcebereich (4) verbunden ist und sich auf dem Zwischenschicht-Isolationsfilm (7) erstreckt; eine Gatekontaktstelle (102), die Aluminium enthält, wobei die Gatekontaktstelle mit der Gateelektrode (6) verbunden ist; und eine Barrierenmetallschicht (9), die die Diffusion von Aluminium verhindert, wobei die Barrierenmetallschicht zwischen die Sourceelektrode (101) und den Zwischenschicht-Isolationsfilm (7) und zwischen die Gatekontaktstelle (102) und die Gateelektrode (6) und zwischen die Sourceelektrode (101) und die Silizidschicht (8) eingefügt ist wobei die Barrierenmetallschicht (9) sich ohne Unterbrechung von dem Deckflächenabschnitt des Zwischenschicht-Isolationsfilms (7) zu dem Seitenabschnitt des Zwischenschicht-Isolationsfilms (7) erstreckt.
Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass sie ferner eine Stromerfassungszelle (110) umfasst, wobei die Stromerfassungszelle eine Gateelektrode (6) aufweist, die mit der Haupttransistorzelle gemeinsam genutzt ist, wobei die Stromerfassungszelle eine Sourceelektrode (111) aufweist, die Aluminium enthält und die von jener der Haupttransistorzelle verschieden ist, wobei die Barrierenmetallschicht (9) auch zwischen die Sourceelektrode (111) der Stromerfassungszelle (110) und den Zwischenschicht-Isolationsfilm (7) eingefügt ist.
Siliziumcarbid-Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass sie ferner umfasst: eine Temperaturerfassungsdiode (120), die auf der Siliziumcarbid-Halbleiterschicht (2) ausgebildet ist, mit Polysilizium (123) vom p-Typ und Polysilizium (124) vom n-Typ; eine Anodenelektrode (121), die mit dem Polysilizium (123) vom p-Typ verbunden ist; und eine Kathodenelektrode (122), die mit dem Polysilizium (124) vom n-Typ verbunden ist, wobei die Barrierenmetallschicht (9) auch zwischen das Polysilizium (123) vom p-Typ und die Anodenelektrode (121) sowie zwischen das Polysilizium (124) vom n-Typ und die Kathodenelektrode (122) eingefügt ist.
Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Barrierenmetallschicht (9) eine Ti-Schicht mit einer Dicke von 40 nm oder mehr ist.
Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Barrierenmetallschicht (9) eine TiN-Schicht mit einer Dicke von 90 nm oder mehr ist.
Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Barrierenmetallschicht (9) eine TiSi-Schicht mit einer Dicke von 130 nm oder mehr ist.
Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Barrierenmetallschicht (9) eine zweilagige Struktur mit einer TiSi-Schicht und einer Ti-Schicht aufweist.
Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Barrierenmetallschicht (9) eine zweilagige Struktur mit einer TiN-Schicht und einer Ti-Schicht aufweist.
Siliziumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Barrierenmetallschicht (9) irgendeine von einer TiSi-Schicht, einer TiN-Schicht, einer zweilagigen Struktur mit einer TiSi-Schicht und einer Ti-Schicht und einer zweilagigen Struktur mit einer TiN-Schicht und einer Ti-Schicht ist.