[go: up one dir, main page]

JP6260711B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6260711B2
JP6260711B2 JP2016547790A JP2016547790A JP6260711B2 JP 6260711 B2 JP6260711 B2 JP 6260711B2 JP 2016547790 A JP2016547790 A JP 2016547790A JP 2016547790 A JP2016547790 A JP 2016547790A JP 6260711 B2 JP6260711 B2 JP 6260711B2
Authority
JP
Japan
Prior art keywords
gate
region
conductivity type
source
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016547790A
Other languages
English (en)
Other versions
JPWO2016039073A1 (ja
Inventor
原田　祐一
祐一 原田
保幸 星
保幸 星
明将 木下
明将 木下
大西　泰彦
泰彦 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2016039073A1 publication Critical patent/JPWO2016039073A1/ja
Application granted granted Critical
Publication of JP6260711B2 publication Critical patent/JP6260711B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/023—Manufacture or treatment of FETs having insulated gates [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H10D64/0115—
    • H10D64/01366—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H10P14/20—
    • H10P14/2905—
    • H10P14/3408—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Composite Materials (AREA)

Description

本発明は、炭化珪素基板上に形成したスイッチングデバイスとして用いられる半導体装置の製造方法に関する。
図１３は、従来のＭＯＳＦＥＴの断面構造図である。Ｎ型炭化珪素（以後、ＳｉＣ）基板１のおもて面側にＮ型ＳｉＣ層２が形成され、Ｎ型ＳｉＣ層２の表面層に複数のＰ型領域３が形成される。Ｐ型領域３の表面には、Ｎ型ソース領域４とＰ型コンタクト領域５が形成される。また、Ｎ型ソース領域４の間のＰ型領域３とＮ型ＳｉＣ層２表面にゲート絶縁膜６を介して、第１のゲート電極７と、この第１のゲート電極７を覆うように層間絶縁膜８が形成されている。
更に、Ｎ型ソース領域４とＰ型コンタクト領域５との表面には第１のソース電極９が形成され、第１のソース電極９の表面に第２のソース電極１１が形成される。また、ＳｉＣ基板１の裏面側にはドレイン電極１２が形成される。更に、ＳｉＣ基板１のおもて面側の酸化膜２１の上に、第２のゲート電極２２および第２のゲート金属電極２３によりゲートパッドやゲートランナーが形成されている。第２のゲート電極２２と第１のゲート電極７は繋がっており、第２のゲート金属電極２３に電圧を印加すると、第１のゲート電極７も同様の電圧となる。
上記構造のＭＯＳＦＥＴにおいて、第２のソース電極１１に対しドレイン電極１２に正の電圧が印可された状態で第１のゲート電極７にゲート閾値以下の電圧が印加されている場合には、Ｐ型領域３とＮ型ＳｉＣ層２間のＰＮ接合が逆バイアスされた状態であるため電流は流れない。一方、第１のゲート電極７にゲート閾値以上の電圧を印加すると第１のゲート電極７直下のＰ型領域３表面には反転層が形成され電流が流れるため、第１のゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる（例えば、下記特許文献１参照）。
特開２０１３−０５８６０３号公報
しかしながら、上記構造のＭＯＳＦＥＴを形成する際、第１のソース電極９はコンタクト抵抗を低減するためにＮｉ（ニッケル）シリサイド層となっている。ソースコンタクトホールの形成とゲートパッドやゲートランナー部のゲートコンタクトホールを同時に形成する工程では、Ｎｉシリサイドを形成するための１０００℃程度の熱処理（以後、シンタリング）の際に、ゲートコンタクトホールにＮｉを形成していると第２のゲート電極２２を構成するポリシリコンとＮｉが反応し、ポリシリコンが劣化しもろい状態になる。
また、ゲートコンタクト部にＮｉを形成せずにポリシリコンが剥き出しの場合でも、雰囲気中のガスと反応してポリシリコン表面が劣化し同様にもろい状態になる。このように、ポリシリコン表面が劣化すると、ゲートコンタクトが十分にとれなくなる。また、層間絶縁膜８上にＮｉの残渣が存在すると、シンタリングの際にＮｉが層間絶縁膜８内に染み込みゲート−ソース間がショートしたり絶縁耐圧を低下させる。
この発明は、上述した従来技術による問題点を解消するため、ゲートコンタクトを良好にできることを目的とする。
上記目的を達成するため、本発明の半導体装置の製造方法は、以下の特徴を有する。第１導電型炭化珪素基板のおもて面側に低濃度の第１導電型炭化珪素層が形成されている。前記第１導電型炭化珪素層の表面層に選択的に第２導電型領域が形成されている。前記第２導電型領域内に第１導電型ソース領域と高濃度の第２導電型コンタクト領域が形成されている。前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側にゲート電極が設けられている。前記ゲート電極を覆う層間絶縁膜と、前記第２導電型コンタクト領域および前記第１導電型ソース領域の表面に電気的に接続するソース電極と、前記第１導電型炭化珪素基板の裏面側に形成されたドレイン電極と、を備えている。このような半導体装置の製造方法において、前記ソース電極をＮｉシリサイド層で形成する。次に、ソースコンタクトホールとゲートコンタクトホールを同時に形成する。さらに、前記ゲートコンタクトホールをＴｉＮ又はＴｉとＴｉＮの積層構造からなるバリア膜で覆う。
上記構成によれば、ソースコンタクトの形成と同時にゲートコンタクトが形成できるとともに、ゲートコンタクトの改善とプロセスの安定化が可能になる。また、バリア膜のＴｉＮ上をＴｉで覆うことでＴｉＮの腐食を防止し安定した品質と信頼性を確保できる。
本発明によれば、ゲートコンタクトを良好にできる。
図１は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの断面構造図である。 図２は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その１） 図３は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その２） 図４は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その３） 図５は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その４） 図６は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その５） 図７は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの断面構造図である。 図８は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その１） 図９は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その２） 図１０は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その３） 図１１は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その４） 図１２は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その５） 図１３は、従来のＭＯＳＦＥＴの断面構造図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。
［実施例１］
図１は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの断面構造図である。なお、本実施例では第１導電型をＮ型、第２導電型をＰ型としているがこれを逆に形成することも可能である。
Ｎ型ＳｉＣ基板１のおもて面側には、低不純物濃度のＮ型ＳｉＣ層２が形成され、Ｎ型ＳｉＣ層２の表面層にＰ型領域３が複数形成されている。また、Ｐ型領域３の表面層にはＮ型ソース領域４と高不純物濃度のＰ型コンタクト領域５が形成されている。Ｎ型ソース領域５からＰ型領域３を経由してＮ型ＳｉＣ層２に至る領域の上にゲート絶縁膜６が形成され、ゲート絶縁膜６の上にポリシリコンにて第１のゲート電極７が形成されている。
更に、第１のゲート電極７を覆うように層間絶縁膜８が形成され、層間絶縁膜８を覆うようにＴｉＮ（窒化チタン）又はＴｉ（チタン）とＴｉＮの積層の第１のバリア膜１０が形成されている。Ｎ型ソース領域４とＰ型コンタクト領域５との表面には、Ｎｉシリサイドにて第１のソース電極９が形成されている。第１のバリア膜１０および第１のソース電極９の上にはＴｉとＡｌ（アルミニウム）などの金属の積層にて第２のソース電極１１が形成される。Ｎ型ＳｉＣ基板１の裏面側にはドレイン電極１２が形成されている。
また、Ｎ型ＳｉＣ基板１のゲート電極７が形成される素子構造とは別の領域には、酸化膜２１の上にポリシリコンにて第２のゲート電極２２が形成され、第２のゲート電極２２の上にＴｉＮ又はＴｉとＴｉＮの積層にて第２のバリア膜３１と、ＴｉとＡｌなどの金属による第２のゲート金属電極２３により、ゲートパッドや、ゲート電極とゲートパッドを繋ぐための金属層であるゲートランナーが形成されている。第２のゲート電極２２と第１のゲート電極７は繋がっており、第２のゲート金属電極２３に電圧を印加すると、第１のゲート電極７も同様の電圧となる。
第１のバリア膜１０は、シンタリングの際のＮｉの染み込みを防止し、素子のゲート−ソース間のショート不良を防ぐ。第２のバリア膜３１は、ゲートコンタクトホールを覆い、第１のゲート電極７のポリシリコンとの反応を抑制し、ゲートコンタクト抵抗の改善と製造プロセスを安定化させている。
このため、表面の金属電極の構成は箇所別に異なる構成で形成されている。ソースコンタクト部は、第１のソース電極９のＮｉシリサイド層に第２のソース電極１１のＴｉとＡｌの積層構造となっている。ゲートコンタクト部および層間絶縁膜８上は、第１のバリア膜１０のＴｉ又はＴｉ／ＴｉＮ上で第２のソース電極１１のＴｉとＡｌの積層構造となっている。
上記のＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと同様に、ゲート電極にしきい値電圧以上の電圧を印加しＰ型領域表面に反転層を形成することでオンさせることができる。
図２〜図６は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（ａ）〜（ｆ）の順に製造する。
（ａ）図２に示すように、Ｎ型ＳｉＣ基板１内に上述したＮ型ＳｉＣ層２〜Ｐ型コンタクト領域５のデバイス構造を形成する。
（ｂ）図３に示すように、Ｎ型ＳｉＣ基板１おもて面上において、素子構造の領域とは別の領域にゲートパッドやゲートランナー等を形成する酸化膜２１を厚さ０．５μｍ以上にて形成する。
（ｃ）図４に示すように、Ｎ型ソース領域５からＰ型領域３を経由してＮ型ＳｉＣ層２に至る領域の上に厚さ０．１μｍ前後の酸化膜にてゲート絶縁膜６を形成する。また、ゲート絶縁膜６の上に厚さ０．３μｍ以上のポリシリコンにて第１のゲート電極７を形成するとともに、酸化膜２１上に第２のゲート電極２２を形成する。
（ｄ）図５に示すように、第１のゲート電極７上に厚さ０．５μｍ以上の酸化膜にて層間絶縁膜８を形成し、ソースおよびゲートコンタクトホールを形成する。更に厚さ０．１μｍ前後のＴｉＮの単層膜又はＴｉ／ＴｉＮの積層膜にて層間絶縁膜８を覆うように第１のバリア膜１０を形成するとともに、ゲートコンタクト部分にも第２のバリア膜３１を形成する。
（ｅ）図６に示すように、ソースコンタクト部分に厚さ０．０５μｍ前後のＮｉにて第１のソース電極９を形成する。
（ｆ）８００℃〜１２００℃の温度にてシンタリング工程を実施し、厚さ２．０μｍ以上にて第２のソース電極１１および第２のゲート金属電極２３をＴｉと金属（Ａｌなど）の積層膜にて形成する。更にＮ型ＳｉＣ基板１の裏面側にドレイン電極１２を形成して図１に示したＭＯＳＦＥＴの素子構造を得ることができる。
第１のバリア膜１０および第２のバリア膜３１に用いるＴｉＮは自然電位等の影響で腐食しやすいため表面を金属で覆う必要がある。この際、Ａｌなどを単層膜にて用いることも有効ではあるがカバレッジ不足等によりＴｉＮとの間に隙間ができると、この隙間の酸素によって腐食する。これを防止し、安定した品質と信頼性を確保するためにＴｉにて表面を覆う必要がある。このＴｉの形成を別途行うことも可能であるが工程増加を伴うため、上記工程（ｆ）に示した第２のソース電極１１および第２のゲート金属電極２３の形成の際に、Ｔｉを用いた積層の金属電極とすることにより、工程増加を伴わずにＴｉＮ上をＴｉで覆うことが可能になる。
［実施例２］
図７は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの断面構造図である。実施例２が実施例１と異なる点は、第３のバリア膜３２を第１のソース電極９の上にも形成した点である。これは、第１のソース電極９のＮｉがソースコンタクト層内、層間絶縁膜８に接触せずに形成され、シンタリング時のＮｉの染み込みが無い場合に適用でき、第３のバリア膜３２をソースコンタクト部分に形成することで応力によるＴｉＮのクラック発生を抑制し素子の信頼性を向上させることができる。
図８〜図１２は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（ａ）〜（ｆ）の順に製造する。
（ａ）図８に示すように、Ｎ型ＳｉＣ基板１内に上述したＮ型ＳｉＣ層２〜Ｐ型コンタクト領域５のデバイス構造を形成する。
（ｂ）図９に示すように、Ｎ型ＳｉＣ基板１おもて面上において、素子構造の領域とは別の領域にゲートパッドやゲートランナー等を形成する酸化膜２１を厚さ０．５μｍ以上にて形成する。
（ｃ）図１０に示すように、Ｎ型ソース領域５からＰ型領域３を経由してＮ型ＳｉＣ層２に至る領域の上に厚さ０．１μｍ前後の酸化膜にてゲート絶縁膜６を形成する。また、ゲート絶縁膜６の上に厚さ０．３μｍ以上のポリシリコンにて第１のゲート電極７を形成するとともに、酸化膜２１上に第２のゲート電極２２を形成する。
（ｄ）図１１に示すように、第１のでゲート電極７上に厚さ０．５μｍ以上の酸化膜にて層間絶縁膜８を形成し、ソースおよびゲートコンタクトホールを形成する。更に厚さ０．１μｍ前後のＴｉＮの単層膜又はＴｉ／ＴｉＮの積層膜にて層間絶縁膜８を覆うように第１のバリア膜１０を形成するとともに、ゲートコンタクト部分にも第２のバリア膜３１を形成する。
（ｅ）図１２に示すように、ソースコンタクト部分に厚さ０．０５μｍ前後のＮｉにて第１のソース電極９を形成する。更にソースコンタクト部分に厚さ０．１μｍ前後のＴｉＮの単層膜又はＴｉ／ＴｉＮの積層膜にて第３のバリア膜３２を形成する。
（ｆ）８００℃〜１２００℃の温度にてシンタリング工程を実施し、厚さ２．０μｍ以上にて第２のソース電極１１および第２のゲート金属電極２３をＴｉと金属（Ａｌなど）の積層膜にて形成する。更にＮ型ＳｉＣ基板１の裏面側にドレイン電極１２を形成して図７に示したＭＯＳＦＥＴの素子構造を得ることができる。
このように形成された実施例２のＭＯＳＦＥＴにおいても、実施例１と同様にゲートコンタクト抵抗の改善とプロセスの安定化を図るとともに、ＴｉＮ上をＴｉで覆うことでＴｉＮの腐食を防止し安定した品質と信頼性を確保できる。
上記の実施例で説明したように、ソースコンタクトホールとゲートコンタクトホールを同時に形成する場合でも、その後のシンタリング時にＴｉＮやＴｉとＴｉＮの積層構造などで形成したバリア膜でゲートコンタクトホールを覆うため、ゲート電極のポリシリコンとの反応を抑制し、ゲートコンタクト抵抗の改善と製造プロセスの安定化が可能になる。ここで、電極に用いる金属は、ＭＯＳＦＥＴ使用中における電位や湿気などの影響により腐食を伴う。この際ＴｉＮ＞Ｔｉ＞Ａｌ、Ａｌ−Ｓｉの順で腐食しやすく、最も腐食しやすいＴｉＮ表面をＴｉで覆うことによりＴｉＮの腐食を防止し、コンタクト抵抗およびＭＯＳＦＥＴの特性の安定化および信頼性を向上させることができる。また、層間絶縁膜をバリア膜で覆うことにより、シンタリング時のＮｉの層間絶縁膜への染み込みを抑え、Ｎｉの残渣が存在した場合においてもゲート−ソース間のショートや絶縁耐圧の低下などの不良を抑制し特性を安定化でき、信頼性を向上させることができる。
これにより、ソースコンタクトの形成と同時にゲートコンタクトが形成できるとともに、ゲートコンタクトの改善とプロセスの安定化が可能になる。また、バリア膜のＴｉＮ上をＴｉで覆うことでＴｉＮの腐食を防止し安定した品質と信頼性を確保できる。
また、この発明は、上記縦型ＭＯＳＦＥＴに限らず、トレンチ構造のＭＯＳＦＥＴについても同様に適用することができる。
以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ Ｎ型炭化珪素基板
２ Ｎ型炭化珪素層
３ Ｐ型領域
４ Ｎ型ソース領域
５ Ｐ型コンタクト領域
６ ゲート絶縁膜
７ 第１のゲート電極
８ 層間絶縁膜
９ 第１のソース電極
１０ 第１のバリア膜
１１ 第２のソース電極
１２ ドレイン電極
２１ 酸化膜
２２ 第２のゲート電極
２３ 第２のゲート金属電極
３１ 第２のバリア膜
３２ 第３のバリア膜

Claims (2)

  1. 第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成される低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に形成された第１導電型ソース領域と高濃度の第２導電型コンタクト領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域との間の領域に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記第２導電型コンタクト領域および前記第１導電型ソース領域の表面に電気的に接続するソース電極と、前記第１導電型炭化珪素基板の裏面側に形成されたドレイン電極と、を備えた半導体装置の製造方法において、
    ソースコンタクトホールとゲートコンタクトホールを同時に形成する第１の工程と、
    前記ゲートコンタクトホールおよび前記層間絶縁膜をＴｉＮ又はＴｉとＴｉＮの積層構造からなるバリア膜で覆う第２の工程と、
    前記第２の工程の後に、前記ソース電極をＮｉシリサイド層で形成する第３の工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記ソース電極として形成されたＮｉシリサイド層をＴｉＮ又はＴｉとＴｉＮの積層構造からなるバリア膜で覆う第４の工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
JP2016547790A 2014-09-08 2015-08-13 半導体装置の製造方法 Active JP6260711B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014182769 2014-09-08
JP2014182769 2014-09-08
PCT/JP2015/072911 WO2016039073A1 (ja) 2014-09-08 2015-08-13 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2016039073A1 JPWO2016039073A1 (ja) 2017-04-27
JP6260711B2 true JP6260711B2 (ja) 2018-01-17

Family

ID=55458831

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016547790A Active JP6260711B2 (ja) 2014-09-08 2015-08-13 半導体装置の製造方法

Country Status (3)

Country Link
US (2) US10396161B2 (ja)
JP (1) JP6260711B2 (ja)
WO (1) WO2016039073A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6705231B2 (ja) * 2016-03-16 2020-06-03 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2021060566A1 (ja) * 2019-09-26 2021-04-01 キヤノン株式会社 画像形成装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE5115T1 (de) 1980-04-17 1983-11-15 The Post Office Gold-metallisierung in halbleiteranordnungen.
JPH0864802A (ja) * 1994-06-07 1996-03-08 Mitsubishi Materials Corp 炭化珪素半導体装置及びその製造方法
US6821886B1 (en) * 2003-09-05 2004-11-23 Chartered Semiconductor Manufacturing Ltd. IMP TiN barrier metal process
CN101919043B (zh) 2008-01-21 2013-06-05 金振有限公司 显示装置
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5860580B2 (ja) * 2009-05-25 2016-02-16 日産自動車株式会社 半導体装置及びその製造方法
JP2012160485A (ja) * 2009-06-09 2012-08-23 Panasonic Corp 半導体装置とその製造方法
US8367501B2 (en) * 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
CN102870217B (zh) * 2010-04-06 2016-08-03 三菱电机株式会社 功率用半导体装置及其制造方法
JP5102411B2 (ja) * 2010-09-06 2012-12-19 パナソニック株式会社 半導体装置およびその製造方法
JP5694119B2 (ja) 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
JP5669863B2 (ja) 2010-12-21 2015-02-18 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5997426B2 (ja) * 2011-08-19 2016-09-28 株式会社日立製作所 半導体装置および半導体装置の製造方法
JP5728339B2 (ja) * 2011-09-08 2015-06-03 株式会社東芝 半導体装置および半導体装置の製造方法
US9035395B2 (en) * 2013-04-04 2015-05-19 Monolith Semiconductor, Inc. Semiconductor devices comprising getter layers and methods of making and using the same

Also Published As

Publication number Publication date
JPWO2016039073A1 (ja) 2017-04-27
WO2016039073A1 (ja) 2016-03-17
US10692979B2 (en) 2020-06-23
US10396161B2 (en) 2019-08-27
US20170025502A1 (en) 2017-01-26
US20190348502A1 (en) 2019-11-14

Similar Documents

Publication Publication Date Title
US9041007B2 (en) Semiconductor device
JP6424524B2 (ja) 半導体装置および半導体装置の製造方法
JP6239214B1 (ja) 電力用半導体装置およびその製造方法
JP6086360B2 (ja) 炭化珪素半導体装置の製造方法
TWI784540B (zh) 半導體裝置及電力轉換裝置
JP6588447B2 (ja) 半導体装置および半導体装置の製造方法
JP6304445B2 (ja) 半導体装置の製造方法
JP6324914B2 (ja) 炭化珪素半導体装置
JP2018182032A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN107408577A (zh) 半导体装置及半导体装置的制造方法
JPWO2016013471A1 (ja) 半導体装置及び半導体装置の製造方法
JP6260711B2 (ja) 半導体装置の製造方法
JP2016111084A (ja) 半導体装置とその製造方法
JP2018082054A (ja) 炭化珪素半導体装置の製造方法、および炭化珪素半導体装置
JP7170894B2 (ja) 半導体装置
JP6617546B2 (ja) 半導体装置および半導体装置の製造方法
US20140353675A1 (en) Electrode, mis semiconductor device and manufacturing method of electrode
JP2010045158A (ja) 半導体装置
TWI685977B (zh) 寬帶隙半導體裝置
JP2014132678A (ja) 半導体装置
JP2017107894A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170911

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171127

R150 Certificate of patent or registration of utility model

Ref document number: 6260711

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250