[go: up one dir, main page]

JP6608541B2 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP6608541B2
JP6608541B2 JP2018540551A JP2018540551A JP6608541B2 JP 6608541 B2 JP6608541 B2 JP 6608541B2 JP 2018540551 A JP2018540551 A JP 2018540551A JP 2018540551 A JP2018540551 A JP 2018540551A JP 6608541 B2 JP6608541 B2 JP 6608541B2
Authority
JP
Japan
Prior art keywords
region
gate
insulating film
impurity region
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018540551A
Other languages
English (en)
Other versions
JPWO2018055719A1 (ja
Inventor
泰典 折附
陽一郎 樽井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2018055719A1 publication Critical patent/JPWO2018055719A1/ja
Application granted granted Critical
Publication of JP6608541B2 publication Critical patent/JP6608541B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10W72/926—

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Description

本発明は炭化珪素半導体装置に関する。
特許文献１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のスイッチング時におけるゲート電極とソース電極間の絶縁破壊の発生を抑制した電力用半導体装置を開示している。ＭＯＳＦＥＴのゲート（ゲートパッド）に印加する電圧を、ＭＯＳＦＥＴがオン状態からオフ状態にスイッチングするように変化させたとき、ＭＯＳＦＥＴのドレイン（ドレイン電極）の電圧が急激に上昇し、略０Ｖから数百Ｖにまで変化する。そうすると、図７に矢印で示されるように、変位電流がｐ型、ｎ型の両方の不純物領域に流れ、ゲートパッド下に電位差が発生する。そこで、特許文献１ではゲートパッドの下方のドリフト層内の第２ウェル領域に達する第２ウェルコンタクトホールによって第２ウェル領域をソースパッドに電気的に接続することで、第２ウェル領域の変位電流をソースパッドに流す構成としている。
第２ウェルコンタクトホールを設けることで、ゲートパッド下に発生する電位差を抑えることは可能であるが、ゲートパッドが大きい場合、または高速でスイッチングを行う場合は電位差を十分に抑制できず、ゲートパッド下の絶縁膜が絶縁破壊される可能性があった。
特開２０１２−１０９６０２号公報
ワイドバンドギャップ半導体を用いた半導体装置、中でも炭化珪素半導体装置の場合、ゲートパッド下に形成するｐ型領域は一般にＡｌ（アルミニウム）あるいはＢ（ボロン）をイオン注入して形成する。炭化珪素に注入されたＡｌあるいはＢの不純物準位が深いこと、およびイオン注入で生成された欠陥を回復させることが困難なことからＡｌあるいはＢの注入量を増やすことが難しく、Ｓｉ（珪素）半導体装置のｐ型領域と比べると、炭化珪素半導体装置のｐ型領域の抵抗は大きい。高速スイッチングが可能なことは炭化珪素半導体装置のメリットであるが、ｐ型領域の抵抗が大きい炭化珪素半導体装置において高速スイッチングを行うと大きな変位電流が流れ、ゲートパッド下に大きな電位差が発生する。このためＳｉ半導体装置に比べて、炭化珪素半導体装置はゲートパッド下の絶縁膜の絶縁破壊が生じやすいという問題があった。
本発明は上記のような問題を解決するためになされたものであり、ゲートパッド下の絶縁膜の絶縁破壊を抑制した炭化珪素半導体装置を提供することを目的とする。
本発明に係る炭化珪素半導体装置は、炭化珪素の半導体基板と、前記半導体基板上に配設された第１導電型の半導体層と、前記半導体層の上層部に選択的に配設された第２導電型の第１の不純物領域と、前記第１の不純物領域の上層部に選択的に配設された第１導電型の第２の不純物領域と、前記第２の不純物領域、前記第１の不純物領域および前記半導体層に連続して接するように配設されたゲート絶縁膜と、少なくとも前記ゲート絶縁膜を介して前記第２の不純物領域、前記第１の不純物領域および前記半導体層に対向する位置に配設されたゲート電極と、前記第１および第２の不純物領域を含むユニットセルが配置されるセル配置領域の外周となる外周領域の前記半導体層の上層部に配設された、第２導電型の第３の不純物領域と、前記外周領域の前記半導体層上に配設された前記ゲート絶縁膜よりも厚いフィールド絶縁膜と、前記フィールド絶縁膜、前記ゲート電極および前記ゲート絶縁膜上に配設された層間絶縁膜と、前記層間絶縁膜上に配設された第１の主電極と、前記半導体基板の前記半導体層と反対側に配設された第２の主電極と、互いに電気的に接続されたゲート配線およびゲートパッドと、を備え、前記第３の不純物領域は、その上層部に選択的に設けられ、前記第３の不純物領域よりも不純物濃度が高い第２導電型の第４の不純物領域を有し、前記第４の不純物領域は、前記ゲートパッドを囲むように設けられ前記層間絶縁膜および前記フィールド絶縁膜を貫通する複数のウェルコンタクトホールを介して前記第１の主電極と電気的に接続される。
本発明によれば、ゲートパッド下の絶縁膜の絶縁破壊を抑制することができる。
本発明に係る実施の形態１の炭化珪素半導体装置の上面構成を示す平面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の上面構成の部分拡大図である。 本発明に係る実施の形態１の炭化珪素半導体装置の構成を示す断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の構成を示す断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の不純物領域の平面視形状を示す図である。 本発明に係る実施の形態１の炭化珪素半導体装置のゲート電極の平面視形状を示す図である。 ウェルコンタクトホールの配設間隔を説明する図である。 実施の形態１の変形例の炭化珪素半導体装置の上面構成の部分拡大図である。 実施の形態１の変形例の炭化珪素半導体装置の構成を示す断面図である。 実施の形態１の変形例の炭化珪素半導体装置の構成を示す断面図である。 実施の形態１の変形例の炭化珪素半導体装置の上面構成の部分拡大図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の構成を示す断面図である。 本発明に係る実施の形態２の炭化珪素半導体装置の不純物領域の平面視形状を示す図である。 本発明に係る実施の形態１の炭化珪素半導体装置に対する比較例の炭化珪素半導体装置の上面構成を示す平面図である。 本発明に係る実施の形態３の炭化珪素半導体装置の上面構成の部分拡大図である。 本発明に係る実施の形態３の炭化珪素半導体装置のゲート電極の平面視形状を示す図である。 本発明をＩＧＢＴに適用した場合の断面図である。
＜はじめに＞
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
また、以下の記載において「ＡとＢとが電気的に接続される」という表現は、構成Ａと構成Ｂとの間で双方向に電流が流れることを意味するものとする。
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る実施の形態１の炭化珪素半導体装置、より具体的には、ＳｉＣ基板上に形成されたＭＯＳ構造を有する電界効果トランジスタ（炭化珪素ＭＯＳＦＥＴ）１００の上面構成を模式的に示す平面図である。なお、炭化珪素ＭＯＳＦＥＴ１００はプレーナゲート型として説明するが、本発明の適用はプレーナゲート型に限定されず、また、半導体としては炭化珪素に限定されるものではなく、Ｓｉ（珪素）で構成されるＳｉ半導体装置に適用しても良いが、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などワイドバンドギャップ半導体で構成されるワイドバンドギャップ半導体装置に適用すると特に有効である。
図１に示すように、炭化珪素ＭＯＳＦＥＴ１００は四角形状の外形を有し、その外縁に沿ってゲート配線１２が設けられている。また、炭化珪素ＭＯＳＦＥＴ１００の角部の１つには、四角形のゲートパッド１１が設けられている。
このゲートパッド１１およびゲート配線１２が設けられた部分以外の炭化珪素ＭＯＳＦＥＴ１００の主面の大部分には、ソース電極１０（第１の主電極）が設けられている。ゲートパッド１１は、ソース電極１０に囲まれた島状となっており、ゲートパッド１１の４辺のうち、炭化珪素ＭＯＳＦＥＴ１００の角部側の２辺に沿って延在するソース電極１０をソース配線１３と呼称する。
ソース電極１０の下方には、「ユニットセル」と呼称されるＭＯＳの最小単位構造が複数配置されたセル配置領域が設けられており、ゲートパッド１１に外部の制御回路（図示せず）から印加されたゲート電圧が、ゲート配線１２を通じてユニットセルのゲート電極（図示せず）に供給される。
なお、ゲートパッド１１の位置、個数、ゲート配線１２の形状およびソース電極１０の形状、個数等もＭＯＳＦＥＴによっては多種多様であるが、どのような形態であっても本発明は適用可能であり、ゲートパッド１１の各辺のうち、平面視でセル配置領域に対向しない辺に沿ってゲート配線１２が設けられるようにすれば良い。
図１における領域“Ａ”の拡大図を図２に示す。図２に示すように、ゲートパッド１１の４辺に沿うように複数のウェルコンタクトホール２１がソース配線１３およびソース電極１０の下部に設けられおり、ゲートパッド１１は複数のウェルコンタクトホール２１で囲まれた構成となっている。なお、ウェルコンタクトホール２１はゲートパッド１１の周囲だけでなく、ソース電極１０の外縁に沿ってセル配置領域に隣り合うように設けられている。
また、ゲートパッド１１の下部およびゲート配線１２の下部には、それぞれ複数のゲートコンタクトホール２３が設けられ、セル配置領域上のソース電極１０の下部にはユニットセルの配置に合わせて、複数のソースコンタクトホール２２が設けられている。
次に、図２に示すＡ−Ａ線での断面構成を、図３に示す断面図を用いて説明する。図３に示すように、炭化珪素ＭＯＳＦＥＴ１００は、ｎ型（第１導電型）不純物を比較的高濃度（ｎ＋）に含むＳｉＣ基板１上に形成されている。
ＳｉＣ基板１の前面側主面上には、ｎ型不純物を比較的低濃度（ｎ−）に含む半導体層２が形成されている。この半導体層２は、例えばエピタキシャル成長により形成されたエピタキシャル成長層であり、以下においてはドリフト層２（半導体層）と呼称する。
ドリフト層２の上層部には、セル配置領域においてはｐ型（第２導電型）不純物を含むウェル領域３（第１の不純物領域）が選択的に複数形成されており、それぞれのウェル領域３の上層部には、ｐ型不純物を比較的高濃度（ｐ＋）に含むコンタクト領域５（第５の不純物領域）が選択的に形成されている。そして、コンタクト領域５を囲むようにｎ＋のソース領域４（第２の不純物領域）が形成されている。なお、コンタクト領域５はコンタクト抵抗を下げるために設けられるが必須の構成ではない。
なお、ウェル領域３およびソース領域４は、後に説明するように平面視的にコンタクト領域５を同心状に囲むように設けられ、ウェル領域３のドリフト層２の最表面からの深さは、ソース領域４およびコンタクト領域５のドリフト層２の最表面からの深さよりも深く形成されている。
また、セル配置領域の外周となる外周領域のドリフト層２の上層部には、ｐ型不純物を含む外周ウェル領域９（第３の不純物領域）が設けられており、外周ウェル領域９はソース配線１３の下方の領域まで延在しており、外周ウェル領域９の外側のドリフト層２の上層部には、複数のガードリング領域ＧＲが、互いに間隔を空けて設けられている。なお、外周ウェル領域９の上層部には、ｐ型不純物を比較的高濃度（ｐ＋）に含む外周コンタクト領域８（第４の不純物領域）が選択的に設けられ、外周コンタクト領域８上には外周ウェルコンタクト膜１８が設けられている。すなわち、外周コンタクト領域８は、セル配置領域に隣り合って設けられると共に外周領域の端縁部に設けられ、その上に外周ウェルコンタクト膜１８が設けられている。
セル配置領域においてドリフト層２の上には、ゲート絶縁膜６が形成され、ゲート絶縁膜６上にはゲート電極７が形成されている。すなわち、互いに隣り合うウェル領域３の上面側端縁部間はＪＦＥＴ（Junction Field Effect Transistor）領域となり、ゲート電極７は、ＪＦＥＴ領域上からウェル領域３の端縁部上にかけてのゲート絶縁膜６上に設けられる。
また、セル配置領域の周辺領域おけるドリフト層２の上には、ゲート絶縁膜６よりも厚い、厚さ０．５〜２μｍのフィールド絶縁膜１４が設けられており、ゲート電極７はフィールド絶縁膜１４上にも設けられている。
ゲート絶縁膜６は、セル配置領域のドリフト層２の主面上のほぼ全面を覆うように設けられるが、コンタクト領域５の上部とその周囲のソース領域４の一部上部にはソースコンタクト膜１９が設けられており、ゲート絶縁膜６は設けられていない。
また、ゲート電極７、ゲート絶縁膜６およびフィールド絶縁膜１４上には厚さ０．５〜２μｍの層間絶縁膜１５が設けられ、セル配置領域においては、層間絶縁膜１５を貫通してソースコンタクト膜１９に到達するようにソースコンタクトホール２２が設けられ、また、外周ウェル領域９の外周コンタクト領域８が設けられた領域においては、層間絶縁膜１５およびフィールド絶縁膜１４を貫通して外周ウェルコンタクト膜１８に到達するようにウェルコンタクトホール２１が設けられている。また、外周領域においては、層間絶縁膜１５を貫通してフィールド絶縁膜１４上のゲート電極７に到達するようにゲートコンタクトホール２３が設けられている。
そして、層間絶縁膜１５上には、ソース電極１０、ゲートパッド１１およびソース配線１３が選択的に設けられ、ソース電極１０はソースコンタクトホール２２を埋め込むと共に、セル配置領域に隣り合って設けられたウェルコンタクトホール２１を埋め込み、ゲートパッド１１はゲートコンタクトホール２３を埋め込み、ソース配線１３は外周領域の端縁部のウェルコンタクトホール２１を埋め込んでいる。これにより、ソース領域４はソースコンタクトホール２２を介してソース電極１０に電気的に接続され、外周ウェル領域９はウェルコンタクトホール２１を介してソース電極１０（ソース配線１３）に電気的に接続され、ゲート電極７はゲートコンタクトホール２３を介してゲートパッド１１に電気的に接続されることとなる。
なお、層間絶縁膜１５上には、少なくともソース電極１０上を覆うように、ポリイミド膜または窒化膜の保護膜が設けられるが、図示は省略している。
また、ＳｉＣ基板１の裏面側主面（ドリフト層２が設けられた側とは反対の主面）上には、ドレイン電極２０（第２の主電極）が設けられている。
次に、図１に示すＢ−Ｂ線での断面構成を、図４に示す断面図を用いて説明する。図４に示すように、外周コンタクト領域８はソース配線１３に沿って延在するように設けられている。また、層間絶縁膜１５上にはゲート配線１２が設けられ、層間絶縁膜１５を貫通するゲートコンタクトホール２３をゲート配線１２が埋め込むことで、ゲート電極７がゲート配線１２に電気的に接続され、ゲート配線１２は、ゲート電極７を介してゲートパッド１１に電気的に接続されることとなる。
ここで、各不純物領域の平面視形状について図５を用いて説明する。図５はドリフト層２内に設けられたウェル領域３、ソース領域４、コンタクト領域５、外周コンタクト領域８、外周ウェル領域９およびガードリング領域ＧＲの平面視形状を示す図であり、図２に対応する平面図であるが、ドリフト層２の最表面よりも上の構成を削除している。
図５に示すように、セル配置領域においてウェル領域３およびソース領域４は、平面視的にコンタクト領域５を同心状に囲むように設けられてユニットセルＵＣを構成している。そして、セル配置領域の周囲の外周領域においては外周ウェル領域９が設けられ、外周ウェル領域９の表面内には、セル配置領域に沿うようにセル配置領域に隣り合って外周コンタクト領域８が設けられている。
外周コンタクト領域８は、ゲートパッド１１（図示省略）の下方領域を囲むようにも設けられている。なお、図５では、外周コンタクト領域８は連続した線状領域として示したが、このような構成を採ることで、外周ウェル領域９に発生する変位電流が流れ込みやすくなり、ウェルコンタクトホール２１を介してソース電極１０に確実に流すことが可能となる。
外周コンタクト領域８の形状はこれに限定されるものではなく、不連続で局所的な複数の不純物領域として、セル配置領域の周囲およびゲートパッド１１（図示省略）の下方領域の周囲に設けても良い。この場合、それぞれの外周コンタクト領域８に対応するようにウェルコンタクトホール２１を設ければ良い。
次に、ゲート電極７の平面視形状について図６を用いて説明する。図６はセル配置領域および外周領域に設けられたゲート電極７の平面視形状を示す図であり、図２に対応する平面図であるが、ゲート電極７およびソースコンタクトホール２２以外の構成は破線で示すか、削除している。
図６に示すように、セル配置領域においてはゲート電極７は、マトリクス状に配列されたソースコンタクトホール２２の間を覆うように設けられ、周辺領域においては、ゲートコンタクトホール２３を介してゲートパッド１１およびゲート配線１２と電気的に接続されている。
次に、炭化珪素ＭＯＳＦＥＴ１００の奏する効果について説明する。図２を用いて説明したように、ゲートパッド１１の４辺に沿うように複数のウェルコンタクトホール２１がソース配線１３およびソース電極１０の下部に設けられおり、図３を用いて説明したように、複数のウェルコンタクトホール２１は、外周コンタクト領域８を介して外周ウェル領域９に電気的に接続された構成となっている。
このような構成において、炭化珪素ＭＯＳＦＥＴ１００をオン状態からオフ状態にスイッチングするように変化させた場合に外周ウェル領域９に発生する変位電流は、図３において矢印ＶＣで示すように、ソース配線１３の下方の外周コンタクト領域８にも流れ込むことで変位電流の経路が短くなり、スイッチング時に生じる変位電流によりゲートパッド下に発生する電位差を小さく（電位勾配を抑制）することができる。これによりゲートパッド下の絶縁膜の絶縁破壊を抑制することができる。
ここで、図７に示すように、ウェルコンタクトホール２１の配設間隔Ｗ２は、ゲートパッド１１の最小幅の半分以下となるように設定することが望ましい。すなわち、ゲートパッド下の外周ウェル領域９の変位電流の経路長はゲートパッド１１の中心からウェルコンタクトホール２１までの最短距離で幾何学的に決まり、当該最短距離はゲートパッド１１の最小幅Ｗ１の半分より長いので、ウェルコンタクトホール２１の配設間隔をゲートパッド１１の最小幅の半分以下にすることで、変位電流の経路長をゲートパッド１１の最小幅の半分に近付けることができ、ゲートパッド１１の中央から周辺に向かってほぼ均等な経路長で電流が流れるため、結果として生じる電位差を小さくできる。
なお、図７に示したゲートパッド１１の平面視形状は正方形であり、最小幅は何れか一辺の長さと同じであるので、便宜的に決めた一辺の長さを最小幅としたが、長方形の場合はその短辺の長さが最小幅となる。また、四角形以外の多角形については幾何学的に決まる最小長さを最小幅とすれば良い。
＜変形例＞
以上説明した炭化珪素ＭＯＳＦＥＴ１００においては、図２に示したようにゲートパッド１１が、ソース電極１０およびソース配線１３によって囲まれ、ゲートパッド１１の４辺に沿うように複数のウェルコンタクトホール２１がソース配線１３およびソース電極１０の下部に設けられた構成となっていた。
しかし、図５を用いて説明したように、外周コンタクト領域８をゲートパッド１１の下方領域を囲むように設けた場合は、ソース配線１３およびその下部のウェルコンタクトホール２１は設けなくても良い。すなわち、外周ウェル領域９で発生した変位電流は、ゲートパッド１１の下方領域を囲む外周コンタクト領域８を流れて、ウェルコンタクトホール２１を介してソース電極１０に流れ込むので、ソース配線１３は不要となる。このような構成でも変位電流の経路が短くなり、変位電流によりゲートパッド下に発生する電位差を小さくして、ゲートパッド下の絶縁膜の絶縁破壊を抑制することができる。
図８は、ソース配線１３およびその下部のウェルコンタクトホール２１を設けない炭化珪素ＭＯＳＦＥＴ１００Ａの構成を示す平面図であり、図２に対応する平面図である。また、図８に示すＡ−Ａ線での断面構成を図９に示し、図８に示すＢ−Ｂ線での断面構成を図１０に示す。
なお、ソース配線１３およびその下部のウェルコンタクトホール２１を設けないので、ゲート配線１２を延長してゲートパッド１１に直接接続させることも可能となる。
図１１は、ソース配線１３の代わりにゲート配線１２を延長してゲートパッド１１に直接接続した炭化珪素ＭＯＳＦＥＴ１００Ｂの構成を示す平面図であり、図２に対応する平面図である。図１１に示すように、ゲート配線１２をゲートパッド１１に直接接続することで、ゲート信号の遅延を抑制することができる。
＜製造方法＞
次に、炭化珪素ＭＯＳＦＥＴ１００の製造方法について、製造工程を順に示す断面図である図１２〜図１６を用いて説明する。
まず、図１２に示すように、ＳｉＣ基板１の一方の主面（前面側主面）上に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ｎ型のドリフト層２をエピタキシャル成長により形成する。なお、ドリフト層２は、炭化珪素半導体層である。
ＳｉＣ基板１の厚さは５０〜５００μｍであり、ｎ型不純物を１×１０１９〜１×１０２１ｃｍ−３の範囲で含んでいる。また、ドリフト層２の厚さは１〜６０μｍであり、ｎ型不純物を１×１０１５〜１×１０１７ｃｍ−３の範囲で含んでいる。なお、ドリフト層２の厚さは一例であり、炭化珪素ＭＯＳＦＥＴ１００に必要な耐圧（使用電圧）によって決まる。
このようなドリフト層２上に、後に、ウェル領域３および外周ウェル領域９となる領域が露出するように開口部を有するレジストマスク（図示せず）を写真製版（フォトリソグラフィー）技術を用いて形成する。このレジストマスクは、不純物注入阻止マスクとして使用される。
レジストマスクの形成後、当該レジストマスクの上方からｐ型の不純物をイオン注入して、セル配置領域におけるドリフト層２の上層部においてはウェル領域３を選択的に形成し、外周領域におけるドリフト層２の上層部においては外周ウェル領域９を形成する。ここで、ウェル領域３および外周ウェル領域９のドリフト層２の最表面からの深さ（厚さ）は０．５〜１．０μｍであり、ｐ型不純物としては、ＡｌまたはＢを使用し、その不純物濃度は、１×１０１７〜５×１０１９ｃｍ−３の範囲に設定される。
次に、レジストマスクを除去した後、後に、ソース領域４となる領域が露出するように開口部を有する新たなレジストマスク（図示せず）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
レジストマスクの形成後、当該レジストマスクの上方からｎ型不純物をイオン注入して、ウェル領域３の上層部にソース領域４を形成する。ここで、ソース領域４のドリフト層２の最表面からの深さ（厚さ）は０．２〜０．５μｍであり、ｎ型不純物としては、窒素（Ｎ）またはリン（Ｐ）を使用し、その不純物濃度は、５×１０１８〜５×１０２０ｃｍ−３の範囲に設定される。
次に、レジストマスクを除去した後、後に、コンタクト領域５および外周コンタクト領域８となる領域が露出するように開口部を有する新たなレジストマスク（図示せず）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
レジストマスクの形成後、当該レジストマスクの上方からｐ型不純物をイオン注入して、セル配置領域においてはソース領域４の中央部にコンタクト領域５を形成し、外周領域においては外周コンタクト領域８を形成する。ここで、コンタクト領域５および外周コンタクト領域８のドリフト層２の最表面からの深さ（厚さ）は０．２〜０．５μｍであり、ｐ型不純物としては、ＡｌまたはＢを使用し、その不純物濃度は、１×１０１８〜５×１０２０ｃｍ−３の範囲内に設定される。
次に、レジストマスクを除去した後、後に、ガードリング領域ＧＲとなる領域が露出するように開口部を有する新たなレジストマスク（図示せず）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
レジストマスクの形成後、当該レジストマスクの上方からｐ型不純物をイオン注入して、外周ウェル領域９のさらに外側のドリフト層２の上層部にガードリング領域ＧＲを形成する。ここで、ガードリング領域ＧＲのドリフト層２の最表面からの深さ（厚さ）は０．５〜１．０μｍであり、ｐ型不純物としては、ＡｌまたはＢを使用し、その不純物濃度は、１×１０１６〜１×１０１８ｃｍ−３の範囲内に設定される。
次に、レジストマスクを除去した後、注入されたｎ型およびｐ型の不純物を活性化するため、１５００℃以上の高温アニール処理を施す。
次に、例えば、ＣＶＤ法により、ドリフト層２上に酸化膜（ＳｉＯ２）を形成する。その後、写真製版技術を用いてセル配置領域が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いてセル配置領域側の酸化膜をエッチングにより除去する。これにより、図１３に示すように、外周領域のドリフト層２上にフィールド絶縁膜１４が形成される。なお、フィールド絶縁膜１４の厚さは０．５〜２μｍに設定される。
その後、図１４に示す工程において、ＳｉＣ基板１（上部構成を含む）を酸素や水蒸気を含む１０００℃程度の雰囲気中に曝すことで、セル配置領域の表面を熱酸化して、熱酸化膜（ＳｉＯ２）のゲート絶縁膜６を形成する。ゲート絶縁膜６の厚さは、０．３〜１μｍに設定される。
なお、上記では、ゲート絶縁膜６は熱酸化膜であるものとして説明したが、ゲート絶縁膜６は、ＣＶＤ法で形成した酸化膜でも良い。
次に、ＣＶＤ法により、ゲート絶縁膜６およびフィールド絶縁膜１４上にリン（Ｐ）が１×１０１９〜１×１０２１ｃｍ−３の範囲で含まれる多結晶シリコン膜を形成する。多結晶シリコン膜の厚さは０．３〜１μｍの範囲に設定される。なお、多結晶シリコン膜は、Ｂを含んだｐ型の多結晶シリコン膜で形成しても良い。
次に、写真製版技術を用いて、セル配置領域ではソース領域４の上方およびコンタクト領域５の上方の多結晶シリコン膜が露出し、外周領域においてはゲートパッド１１の下方の多結晶シリコン膜が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、開口部において露出する多結晶シリコン膜をエッチングにより除去する。これにより、図１５に示すように、セル配置領域ではソース領域４の上方およびコンタクト領域５の上方に存在するゲート電極７が除去され、ＪＦＥＴ領域上からウェル領域３の端縁部上にかけてゲート電極７が残り、また外周領域ではゲートパッド１１の下方までゲート電極７が残ることとなる。
次に、ＳｉＣ基板１（上部構成を含む）の全面に、例えばＣＶＤ法により厚さ０．５〜２μｍのシリコン酸化膜を形成し、層間絶縁膜１５とする。続いて、写真製版技術を用いて、セル配置領域においては、コンタクト領域５およびその周囲のソース領域４の上方の層間絶縁膜１５が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、開口部において露出する層間絶縁膜１５をエッチングにより除去すると共に、その下のゲート絶縁膜６も除去することで、コンタクト領域５およびその周囲のソース領域４に達するソースコンタクトホール２２（図３）を形成する。また、このエッチングマスクは、外周領域においては外周ウェル領域９の上方の層間絶縁膜１５が露出するように開口部を有しており、開口部において露出する層間絶縁膜１５およびフィールド絶縁膜１４をエッチングにより除去することで、外周ウェル領域９に達するウェルコンタクトホール２１を形成する。このエッチングには、ウエットエッチングかドライエッチング、またはその両方を使用することができる。
次に、エッチングマスクを除去した後、ＳｉＣ基板１の前面側主面に、例えばスパッタ法により、厚さ３０〜１００ｎｍのＮｉ膜を形成した後、アニール処理を施す。これにより、ソースコンタクトホール２２の底面に露出した、ソース領域４およびコンタクト領域５の上部、およびウェルコンタクトホール２１の底面に露出した外周コンタクト領域８の上部に金属シリサイド膜(ここではＮｉＳｉ２膜）を形成する。
ここで、アニール処理は、例えば、ＲＴＡ(Rapid Thermal Annealing)法により、温度３００〜８００℃で１〜３分の加熱を行う。当該温度による加熱により、Ｎｉ膜のＮｉと、これに接するＳｉＣとが反応して、コンタクト領域５およびソース領域４上にはソースコンタクト膜１９（図３）が形成され、また外周コンタクト領域８上には外周ウェルコンタクト膜１８（図３）が形成される。なお、ＳｉＣと接していないＮｉ膜は反応しないのでＮｉのまま残る。
シリサイド膜を形成した後、例えば、硫酸または塩酸を含む酸溶液でＳｉＣ基板１を洗浄する。この洗浄により、シリサイド化反応において未反応となったＮｉ膜が除去される。当該未反応のＮｉ膜を除去することで、図１６に示される構成が得られる。
次に、写真製版技術を用いて、ゲートパッド１１（図２）およびゲート配線１２（図２）の形成領域のゲート電極７の上方の層間絶縁膜１５が露出するように複数の開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、複数の開口部において露出する層間絶縁膜１５をエッチングにより除去することで、ゲート電極７に達するゲートコンタクトホール２３（図３）を形成する。このエッチングには、ソースコンタクトホール２２のエッチングと同一の方法を用いることができる。
その後、ＳｉＣ基板１の前面側主面に対して、スパッタ法または蒸着法により厚さが１〜５μｍのＡｌ膜を形成して、ウェルコンタクトホール２１、ソースコンタクトホール２２およびゲートコンタクトホール２３を埋め込む。
次に、写真製版技術を用いて、後にソース電極１０、ゲートパッド１１、ゲート配線１２およびソース配線１３となる領域の上部以外が開口部となったエッチングマスクを形成した後、当該エッチングマスクを用いて、Ａｌ膜をエッチングすることで、ソース電極１０、ゲートパッド１１、ゲート配線１２およびソース配線１３を形成する。
最後に、ＳｉＣ基板１の裏面側主面に対して、スパッタ法または蒸着法により厚さが０．１〜５μｍのＮｉ膜を形成してドレイン電極２０とすることで、図３に示した炭化珪素ＭＯＳＦＥＴ１００が得られる。
＜実施の形態２＞
実施の形態１の炭化珪素ＭＯＳＦＥＴ１００においては、図３および図５に示したように、外周ウェル領域９の表面内に、ゲートパッド１１の下方領域を囲むように外周コンタクト領域８が設けられた構成を有していたが、図１７に示す実施の形態２の炭化珪素ＭＯＳＦＥＴ２００のように、ゲートパッド１１の下方の外周ウェル領域９全体に外周コンタクト領域８を設けても良い。
図１８は、各不純物領域の平面視形状を示す平面図であり、図５に対応する図である。図１８に示すように、セル配置領域に沿うように延在する外周コンタクト領域８が設けられると共に、外周コンタクト領域８は、ゲートパッド１１（図示省略）の下方に対応する領域とその周囲の領域に及ぶように設けられている。
このような構成を採ることで外周ウェル領域９のシート抵抗を下げることができ、変位電流が流れた際の電位勾配をさらに抑制することができる。
なお、外周コンタクト領域８は、セル配置領域のコンタクト領域５と同じ濃度、同じ深さとすることで、コンタクト領域５と同時に形成することができ、製造工程を簡略化することができる。なお、同じ濃度、同じ深さとは、完全に一致している場合に限定されず、−２０％〜＋２０％の範囲で異なっている場合を含むものとする。
＜実施の形態３＞
図１に示した炭化珪素ＭＯＳＦＥＴ１００においては、ゲートパッド１１の４辺のうち、炭化珪素ＭＯＳＦＥＴ１００の角部側の２辺に沿ってソース配線１３が設けられ、ゲートパッド１１が、実質的にソース電極１０に囲まれた島状となっており、ソース電極１０によってゲート配線１２が分断され、ゲートパッド１１に直接には接続されない構成となっていた。
ゲート配線１２がゲートパッド１１に直接に接続され、かつゲートパッド１１が実質的にソース電極１０に囲まれた構成とするには、図１９に示す炭化珪素ＭＯＳＦＥＴ９０のような構成が考えられる。
すなわち、炭化珪素ＭＯＳＦＥＴ９０は、ＳｉＣ基板１の最外周をソース配線１３が囲むことで、ゲート配線１２がゲートパッド１１に接続され、ゲート配線１２の４辺のうち、炭化珪素ＭＯＳＦＥＴ１００の角部側の２辺にソース配線１３が沿った構成となっている。なお、ソース配線１３の下方には外周コンタクト領域８が設けられ、ソース配線１３と外周コンタクト領域８とはウェルコンタクトホール２１を介して電気的に接続されていることは言うまでもない。
しかし、炭化珪素ＭＯＳＦＥＴ９０のような構成を採ると、チップの最外周をソース配線１３で囲む場合、ソース配線１３の幅Ｗ３と、ゲート配線１２とソース配線１３との隙間の幅Ｗ４との合計幅を５０μｍとした場合、チップサイズが１ｃｍ×１ｃｍであれば、無効領域の面積は、５０μｍ×１０ｍｍ×４＝２ｍｍ２となり、チップ全体に対して約２％の無効領域が必要になる。また、３ｍｍ×３ｍｍのチップであれば、無効領域の面積は５０μｍ×３ｍｍ×４＝０．６ｍｍ２となり、チップ全体に対して約６．７％の無効領域が必要になる。Ｓｉに比べてウエハ価格の高いＳｉＣではチップの無効領域増加による製造コストへの影響が大きく、無効領域はできるだけ小さくしたい。
図１に示した炭化珪素ＭＯＳＦＥＴ１００は、無効領域を小さくでき、チップコストを低減できるという効果も有している。一方で、ゲート配線１２とゲートパッド１１とは多結晶シリコンのゲート電極７を介して電気的に接続されることとなる。このような構成は、ゲート抵抗を内蔵させる場合に、内蔵するゲート抵抗を高くしたい場合に好適な構成となる。
すなわち、炭化珪素ＭＯＳＦＥＴでは高速動作がメリットの１つであるが、高速になることでノイズの発生などのデメリットが生じる場合があり、そのような場合には、ゲート抵抗を内蔵させることでスイッチング速度を調整することがある。その場合、ゲートパッドとゲート配線との間にゲート抵抗を入れるが、ゲートパッド１１とゲート配線１２とが直接には接続されない構成を採ることで、高いゲート抵抗の内蔵が容易となる。
図２０は、本発明に係る実施の形態３の炭化珪素ＭＯＳＦＥＴ３００の構成を示す部分平面図であり、図２に対応する平面図である。
図２０に示すように炭化珪素ＭＯＳＦＥＴ３００においては、ソース電極１０に囲まれたゲートパッドが、平面視形状が矩形のゲートパッド１１１（第２の部分）と、平面視形状がＬ字状のゲートパッド１１２（第１の部分）とに分割された構成となっている。
すなわち、ゲートパッド１１１は、炭化珪素ＭＯＳＦＥＴ３００の１つの角部側に設けられ、ゲートパッド１１２は、上記角部とは反対側に設けられ、ゲートパッド１１１の直交する２辺に対向して延在するＬ字状となっている。このゲートパッド１１１とゲートパッド１１２との間に渡るように、両者の下方に設けられたゲート電極７が内蔵ゲート抵抗となる。
図２１はセル配置領域および外周領域に設けられたゲート電極７の平面視形状を示す図であり、図２０に対応する平面図であるが、ゲート電極７およびソースコンタクトホール２２以外の構成は破線で示すか、削除している。
図２１に示すように、周辺領域においては、ゲートコンタクトホール２３を介してゲートパッド１１２およびゲート配線１２と電気的に接続されている。また、ゲートパッド１１２の下方とゲートパッド１１１の下方との間に渡るようにゲート電極７の一部が突出しており、この突出部ＰＰが内蔵ゲート抵抗となる。なお、図２１では、ゲート電極７の突出部ＰＰはゲートパッド１１２のＬ字の両端部の下方に対応する２箇所に設けられているが、この部分に限定されるものでもなく、２箇所に限定されるものでもない。
ゲート電極７の突出部ＰＰの幅および長さ、個数を調整することで内蔵ゲート抵抗の抵抗値を設定することができ、スイッチング速度を調整することができる。
なお、炭化珪素ＭＯＳＦＥＴ３００は、上記効果に加え、スイッチング時に生じる変位電流によりゲートパッド下に発生する電位差を小さくすることができ、ゲートパッド下の絶縁膜の絶縁破壊を抑制することができることは言うまでもない。
＜他の適用例＞
以上説明した実施の形態１〜３においては、半導体デバイスが縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図２２に示すように、ｎ型のＳｉＣ基板１の裏面側主面にｐ型不純物を比較的高濃度（ｐ＋）に含むｐ型のＳｉＣ層３０を設け、その上にドレイン電極２０（コレクタ電極）を設ければ、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を得ることができる。なお、ｐ型のＳｉＣ層３０の形成方法は、ＳｉＣ基板１の前面側主面にドリフト層２を形成した後、ＳｉＣ基板１の裏面側主面にｐ型不純物を比較的高濃度（ｐ＋）にイオン注入して形成しても良いし、ＳｉＣ基板１の裏面側主面にエピタキシャル成長によりｐ型のＳｉＣ層３０を形成した後、ＳｉＣ基板１の前面側主面にエピタキシャル成長によりドリフト層２を形成しても良い。この場合、ＳｉＣ層３０を形成した後、ＳｉＣ基板１の前面側主面をＣＭＰ（Chemical Mechanical Polishing）により研磨して、ドリフト層２を形成しても良い。
また、ｎ型のＳｉＣ基板１の代わりにｐ型のＳｉＣ基板を用いることでもＩＧＢＴを得ることができる。
また、実施の形態１〜３においては、本発明をプレーナゲート型のＭＯＳＦＥＴに適用した構成を示したが、本発明はトレンチゲート型のＭＯＳＦＥＴおよびＩＧＢＴに適用することもできる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (12)

  1. 炭化珪素の半導体基板と、
    前記半導体基板上に配設された第１導電型の半導体層と、
    前記半導体層の上層部に選択的に配設された第２導電型の第１の不純物領域と、
    前記第１の不純物領域の上層部に選択的に配設された第１導電型の第２の不純物領域と、
    前記第２の不純物領域、前記第１の不純物領域および前記半導体層に連続して接するように配設されたゲート絶縁膜と、
    少なくとも前記ゲート絶縁膜を介して前記第２の不純物領域、前記第１の不純物領域および前記半導体層に対向する位置に配設されたゲート電極と、
    前記第１および第２の不純物領域を含むユニットセルが配置されるセル配置領域の外周となる外周領域の前記半導体層の上層部に配設された、第２導電型の第３の不純物領域と、
    前記外周領域の前記半導体層上に配設された前記ゲート絶縁膜よりも厚いフィールド絶縁膜と、
    前記フィールド絶縁膜、前記ゲート電極および前記ゲート絶縁膜上に配設された層間絶縁膜と、
    前記層間絶縁膜上に配設された第１の主電極と、
    前記半導体基板の前記半導体層と反対側に配設された第２の主電極と、
    互いに電気的に接続されたゲート配線およびゲートパッドと、を備え、
    前記第３の不純物領域は、
    その上層部に選択的に設けられ、前記第３の不純物領域よりも不純物濃度が高い第２導電型の第４の不純物領域を有し、
    前記第４の不純物領域は、
    前記ゲートパッドを囲むように設けられ前記層間絶縁膜および前記フィールド絶縁膜を貫通する複数のウェルコンタクトホールを介して前記第１の主電極と電気的に接続される、炭化珪素半導体装置。
  2. 炭化珪素の半導体基板と、
    前記半導体基板上に配設された第１導電型の半導体層と、
    前記半導体層の上層部に選択的に配設された第２導電型の第１の不純物領域と、
    前記第１の不純物領域の上層部に選択的に配設された第１導電型の第２の不純物領域と、
    前記第２の不純物領域、前記第１の不純物領域および前記半導体層に連続して接するように配設されたゲート絶縁膜と、
    少なくとも前記ゲート絶縁膜を介して前記第２の不純物領域、前記第１の不純物領域および前記半導体層に対向する位置に配設されたゲート電極と、
    前記第１および第２の不純物領域を含むユニットセルが配置されるセル配置領域の外周となる外周領域の前記半導体層の上層部に配設された、第２導電型の第３の不純物領域と、
    前記外周領域の前記半導体層上に配設された前記ゲート絶縁膜よりも厚いフィールド絶縁膜と、
    前記フィールド絶縁膜、前記ゲート電極および前記ゲート絶縁膜上に配設された層間絶縁膜と、
    前記層間絶縁膜上に配設された第１の主電極と、
    前記半導体基板の前記半導体層と反対側に配設された第２の主電極と、
    互いに電気的に接続されたゲート配線およびゲートパッドと、を備え、
    前記第１の主電極は、
    平面視で前記ゲートパッドを囲むように設けられ、
    前記第３の不純物領域は、
    その上層部に選択的に設けられ、前記第３の不純物領域よりも不純物濃度が高い第２導電型の第４の不純物領域を有し、
    前記第４の不純物領域は、
    少なくとも前記ゲートパッドの下方の領域を囲むように設けられ、前記層間絶縁膜および前記フィールド絶縁膜を貫通する複数のウェルコンタクトホールを介して前記第１の主電極と電気的に接続される、炭化珪素半導体装置。
  3. 前記第１の主電極は、
    前記セル配置領域の上方に配設されると共に、平面視で前記セル配置領域に対向しない前記ゲートパッドの辺に沿って設けられ、平面視で前記ゲートパッドを囲む、請求項１または請求項２記載の炭化珪素半導体装置。
  4. 前記第４の不純物領域は、
    前記セル配置領域に沿うように連続して配設されると共に、前記ゲートパッドの下方の領域に沿うように連続して配設される、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第４の不純物領域は、
    前記セル配置領域に沿うように連続して配設されると共に、前記ゲートパッドの下方に対応する領域とその周囲の領域に及ぶように平面的に配設される、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記第４の不純物領域は、
    前記セル配置領域に沿うように不連続で局所的に配設されると共に、前記ゲートパッドの下方の領域に沿うように不連続で局所的にして配設される、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記複数のウェルコンタクトホールは、
    前記ゲートパッドの平面視での最小幅の半分以下となる間隔で配設される、請求項１から請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記ゲート配線は、
    前記半導体基板の端縁に沿って設けられ、前記ゲートパッドが設けられた部分において、前記第１の主電極で分断される、請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記ゲート配線は、
    前記ゲートパッドに直接接続される、請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
  10. 前記第１の主電極は、
    平面視で前記ゲート配線および前記ゲートパッドを囲むように設けられる、請求項９記載の炭化珪素半導体装置。
  11. 前記ゲートパッドは、
    平面視で前記セル配置領域に対向する側に設けられた第１の部分と、
    前記第１の部分とは反対側に間隔を空けて設けられた第２の部分とを有し、
    前記第１の部分と前記第２の部分とは、前記ゲート電極を介して電気的に接続される、請求項１から請求項１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 前記第１の不純物領域の上層部に選択的に配設され、前記第２の不純物領域と側面で接する第２導電型の第５の不純物領域をさらに備え、
    前記第４の不純物領域と前記第５の不純物領域とは、不純物濃度および深さが同じである、請求項１から請求項１１のいずれか１項に記載の炭化珪素半導体装置。
JP2018540551A 2016-09-23 2016-09-23 炭化珪素半導体装置 Active JP6608541B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/077944 WO2018055719A1 (ja) 2016-09-23 2016-09-23 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JPWO2018055719A1 JPWO2018055719A1 (ja) 2019-01-17
JP6608541B2 true JP6608541B2 (ja) 2019-11-20

Family

ID=61689423

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018540551A Active JP6608541B2 (ja) 2016-09-23 2016-09-23 炭化珪素半導体装置

Country Status (5)

Country Link
US (1) US11094790B2 (ja)
JP (1) JP6608541B2 (ja)
CN (1) CN109716531B (ja)
DE (1) DE112016007257B4 (ja)
WO (1) WO2018055719A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7275572B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7371335B2 (ja) * 2019-03-13 2023-10-31 富士電機株式会社 半導体装置
JP7188210B2 (ja) 2019-03-22 2022-12-13 三菱電機株式会社 半導体装置
JP7236947B2 (ja) * 2019-07-11 2023-03-10 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
DE112020007341T5 (de) * 2020-06-24 2023-04-06 Mitsubishi Electric Corporation Siliciumcarbid-halbleitereinheit
DE212021000195U1 (de) * 2020-07-31 2022-01-19 Rohm Co., Ltd. SIC-Halbleiterbauelement
JP7471974B2 (ja) * 2020-09-18 2024-04-22 株式会社東芝 半導体装置
JP7459292B2 (ja) * 2020-11-06 2024-04-01 三菱電機株式会社 半導体装置および電力変換装置
CN117121212A (zh) * 2021-03-23 2023-11-24 罗姆股份有限公司 半导体装置
JP7687035B2 (ja) * 2021-04-23 2025-06-03 富士電機株式会社 半導体装置
US11804527B2 (en) * 2021-07-14 2023-10-31 Nxp Usa, Inc. Transistor with center fed gate
JP7570299B2 (ja) * 2021-08-02 2024-10-21 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JPWO2023042508A1 (ja) * 2021-09-15 2023-03-23

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01305576A (ja) * 1988-06-03 1989-12-08 Fujitsu Ltd Ｍｉｓ型電界効果トランジスタ
JP2950569B2 (ja) * 1990-03-01 1999-09-20 株式会社東芝 Ｍｏｓ型電界効果トランジスタ
DE112009005069B4 (de) * 2009-07-15 2016-09-01 Mitsubishi Electric Corporation Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung
JP5616665B2 (ja) * 2010-03-30 2014-10-29 ローム株式会社 半導体装置
US9006819B2 (en) 2010-04-06 2015-04-14 Mitsubishi Electric Corporation Power semiconductor device and method for manufacturing same
JP5961865B2 (ja) * 2010-09-15 2016-08-02 ローム株式会社 半導体素子
JP5694119B2 (ja) * 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
WO2012105611A1 (ja) * 2011-02-02 2012-08-09 ローム株式会社 半導体パワーデバイスおよびその製造方法
WO2012176503A1 (ja) * 2011-06-23 2012-12-27 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP5677222B2 (ja) * 2011-07-25 2015-02-25 三菱電機株式会社 炭化珪素半導体装置
JP5684085B2 (ja) * 2011-10-07 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
KR101742447B1 (ko) * 2013-09-17 2017-05-31 미쓰비시덴키 가부시키가이샤 반도체 장치
JP2015211159A (ja) * 2014-04-28 2015-11-24 住友電気工業株式会社 炭化珪素半導体装置
CN104600119A (zh) * 2015-01-09 2015-05-06 无锡新洁能股份有限公司 能实现电流双向流通的功率mosfet器件及其制造方法
JP6702911B2 (ja) * 2017-04-21 2020-06-03 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US11094790B2 (en) 2021-08-17
DE112016007257B4 (de) 2022-02-03
JPWO2018055719A1 (ja) 2019-01-17
US20190259845A1 (en) 2019-08-22
WO2018055719A1 (ja) 2018-03-29
CN109716531B (zh) 2022-07-29
CN109716531A (zh) 2019-05-03
DE112016007257T5 (de) 2019-06-06

Similar Documents

Publication Publication Date Title
JP6608541B2 (ja) 炭化珪素半導体装置
JP4962665B2 (ja) 電力用半導体装置およびその製造方法、ならびにパワーモジュール
US9825126B2 (en) Semiconductor device
JP5102411B2 (ja) 半導体装置およびその製造方法
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6109444B1 (ja) 半導体装置
JP5321377B2 (ja) 電力用半導体装置
JP7127389B2 (ja) 炭化珪素半導体装置
JP5985105B2 (ja) 半導体装置
JPWO2015015808A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2011210834A (ja) 電界効果トランジスタ
JP2015032614A (ja) 炭化珪素半導体装置およびその製造方法
JP2021082753A (ja) 半導体装置およびその製造方法
JP5233158B2 (ja) 炭化珪素半導体装置
JP5607947B2 (ja) 半導体装置およびその製造方法
JP7476502B2 (ja) 半導体装置
JP2022002290A (ja) 半導体装置
JP6922535B2 (ja) 半導体装置および半導体装置の製造方法
JP3651449B2 (ja) 炭化珪素半導体装置
JP6771433B2 (ja) 半導体装置
WO2006123458A1 (ja) 半導体装置及びその製造方法
JP7113386B2 (ja) 半導体装置
JP2025070569A (ja) 半導体装置
CN115939177A (zh) 一种碳化硅功率器件及开关元件
JPH01164068A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190924

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191023

R150 Certificate of patent or registration of utility model

Ref document number: 6608541

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250