JP4538211B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置およびその製造方法に関する。さらに詳細には，半導体層にかかる電界を緩和することにより，高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置およびその製造方法に関するものである。

従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。

この点に着目したトレンチゲート型半導体装置としては，例えば特許文献１に開示されているものがある。このトレンチゲート型半導体装置は，概略，図２０に示すように構成されている。すなわち，図２０中の上面側にＮ⁺ ソース領域３１が設けられ，下側にＮ⁺ ドレイン領域１１が設けられている。そして，それらの間には上面側から，Ｐボディ領域４１およびＮ^- ドリフト領域１２が設けられている。さらに，半導体装置の上面側の一部を掘り込むことで形成されたトレンチ２１が設けられている。また，トレンチ２１には，ゲート電極２２が内蔵されている。また，トレンチ２１の直下にＰフローティング領域５３が設けられている。また，ゲート電極２２は，トレンチ２１の壁面に形成されたゲート絶縁膜２４によりＰボディ領域４１から絶縁されている。

このトレンチゲート型半導体装置では，ゲート電圧のスイッチオフ時に，Ｐボディ領域４１とＮ^- ドリフト領域１２との間のＰＮ接合箇所からＮ⁺ ドレイン領域１１に向けて空乏層が広がっていくとともにＰフローティング領域５３の下端部からもＮ⁺ ドレイン領域１１に向けて空乏層が広がっていく。すなわち，Ｐフローティング領域５３がＮ^- ドリフト領域１２の空乏化を促進するのである。これにより，ドレイン−ソース間の高耐圧化を図ることができるとされている。

また，この他のトレンチゲート型半導体装置としては，例えば特許文献２に記載されているものがある。このトレンチゲート型半導体装置には，図２１に示すようにトレンチ２１から離れた位置にＰフローティング領域５４が設けられている。このＰフローティング領域５４によっても，図２０の絶縁ゲート型半導体装置と同様にドレイン−ソース間の高耐圧化を図ることができるとされている。

前記した図２１の半導体装置は，次のような手順で作製される。まず，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型ドリフト領域１２となるＮ^- 型シリコン層をエピタキシャル成長により形成する。このときＮ^- 型シリコン層は，図２１中のＺの位置まで形成する。次に，Ｐフローティング領域５４をイオン注入等により形成する。次に，再度エピタキシャル成長を行って残りのＮ^- 型シリコン層を形成する。これにより，Ｐフローティング領域５４がＮ^- ドリフト領域１２に完全に囲まれた半導体装置が形成される。なお，これらの工程を繰り返し行うことで，Ｐフローティング領域５４を異なる深さで幾つも形成することができる。

また，これらのトレンチゲート型半導体装置の終端部は，一般的に図２２に示すような構造を有している。すなわち終端部には，トレンチ２１の深さと同等かもしくはそれ以上の深さのＰ終端拡散領域６１が形成されている。これにより，ゲート電圧のスイッチオフ時に，Ｐ終端拡散領域６１の周辺からも空乏層が形成される。これにより，終端部における電界の集中を緩和している。
特開平１０−９８１８８号公報 特開平９−１９１１０９号公報

しかしながら，前記した図２０の半導体装置には，次のような問題点があった。すなわち，Ｐフローティング領域５３は，トレンチ２１の底部からのイオン注入等により形成される。そのため，トレンチ２１の底部には少なからず損傷が生じている。それ故，そのままゲート絶縁膜２４を形成すると，素子特性の低下や信頼性の低下を招いてしまう。また，ゲート電極２２がＰフローティング領域５３と対面している。そのためオン時に，ゲート電極２２内で，Ｐボディ領域４１と対面している部分と，Ｐフローティング領域５３と対面している部分とで電荷が分散してしまう。このため，オン抵抗が大きくなってしまう。

一方，図２１の半導体装置では，Ｐフローティング領域５４がトレンチ２１から離れて形成されているため，上記の問題を回避して高耐圧化を図ることができる。しかしながら，Ｎ^- ドリフト領域１２に完全に囲まれたＰフローティング領域５４を形成する際には，少なくとも２回のＮ^- 型シリコン層の形成工程（エピタキシャル成長工程）が必要であり，作製するのに非常に手間がかかる。

また，終端部の電界の集中を緩和するためには，セル領域に形成された各Ｐフローティング領域と厚さが異なるＰ終端拡散領域６１を形成する工程が必要である。そのため，工程数が多く，作製するのに手間がかかる。また，熱負荷が大きいことからＮ^- 型ドリフト領域１２（エピタキシャル層）の不純物が拡散してその濃度にばらつきが生じる。そして，それを補うためにはＮ^- 型ドリフト領域１２の厚さを厚くする必要があり，その結果オン抵抗が大きくなってしまうのである。

本発明は，前記した従来のトレンチゲート型半導体装置が有する問題点を少なくとも１つ解決するためになされたものである。すなわちその課題とするところは，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法を提供することにある。

この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，半導体基板の上面からボディ領域を貫通しその底部がボディ領域より下方に位置するトレンチ部とを有する絶縁ゲート型半導体装置であって，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，トレンチ部の底部は，フローティング領域内に位置し，トレンチ部内には，フローティング領域と接し，絶縁物を堆積してなり，その厚さが厚さ方向において電界のピークが２箇所に形成される厚さである堆積絶縁層と，堆積絶縁層上に位置し，ボディ領域と対面するゲート電極とが形成されており，堆積絶縁層の上端は，フローティング領域の上端よりも上方に位置し，互いに隣接するフローティング領域の間隔は，両フローティング領域を結ぶ方向において，両フローティング領域の中間で，ゲートオフ時に正の電界強度分布曲線が繋がる間隔とするものである。

すなわち，本発明の絶縁ゲート型半導体装置は，ドリフト領域に囲まれたフローティング領域を有している。このフローティング領域により，オフ時のドリフト領域の空乏化を促進することができる。また，電界のピークを複数箇所に形成することができ，最大ピーク値の低減を図ることができる。また，トレンチ部の中に堆積絶縁層を有している。これにより，ゲート絶縁膜およびゲート電極は，トレンチ部の損傷の影響を受けない。よって，素子特性の劣化および信頼性の低下が抑止される。また，その堆積絶縁層の上端は，フローティング領域の上端よりも上方に位置している。これにより，ゲート電極とフローティング領域との対面が抑止され，オン抵抗の増大が防止される。

また，セル領域の周辺の領域には，内側が絶縁物で充填された補助トレンチ部と，ドリフト領域に囲まれるとともに第１導電型半導体である補助フローティング領域とが設けられており，補助トレンチ部の底部は，補助フローティング領域内に位置していることとするとよりよい。

すなわち，周辺領域（終端部）にも，フローティング領域と同様の作用を有する補助フローティング領域を有している。これにより，終端部でも高耐圧化が図られている。また，補助フローティング領域は，セル領域内のフローティング領域と同等のサイズである。従って，コンパクトであり，サイズの制御性もよい。

また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，半導体基板の上面からボディ領域を貫通しその底部がボディ領域より下方であってフローティング領域内に位置するトレンチ部と，トレンチ部の内側に位置し，フローティング領域と接し，絶縁物を堆積してなる堆積絶縁層と，トレンチ部の内側に位置しボディ領域と対面するゲート電極とを有し，堆積絶縁層の上端は，フローティング領域の上端よりも上方に位置し，互いに隣接するフローティング領域の間隔は，両フローティング領域を結ぶ方向において，両フローティング領域の中間で，ゲートオフ時に正の電界強度分布曲線が繋がる間隔である絶縁ゲート型半導体装置の製造方法であって，ドリフト領域およびボディ領域が形成された半導体基板内にトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入することにより，第１導電型半導体であるフローティング領域を形成するフローティング領域形成工程と，フローティング領域形成工程にてフローティング領域を形成した後に，トレンチ部形成工程にて形成したトレンチ部の中に，フローティング領域の上端よりも上方の位置まで絶縁物を堆積させる絶縁物堆積工程と，絶縁物堆積工程にて堆積させた堆積絶縁層上にゲート電極を形成するゲート電極形成工程を含み，トレンチ部形成工程では，トレンチ部をセル領域および周辺領域に形成し，絶縁物堆積工程では，トレンチ部形成工程にて形成したトレンチ部の中を絶縁物で充填する絶縁物充填工程と，絶縁物充填工程にて絶縁物が充填されたトレンチ部のうち，セル領域のトレンチ部に対して，トレンチ部の中の絶縁物の一部を除去することで堆積絶縁層の高さを調節する堆積物調節工程とを含み，ゲート電極形成工程では，堆積物調節工程にて高さ調節が行われた堆積絶縁層上にゲート電極を形成することを特徴としている。

この製造方法では，エピタキシャル成長等によりドリフト領域およびボディ領域が形成済みの半導体基板を出発材としている。そして，トレンチ部形成工程にて，ボディ領域を貫通するトレンチ部を形成している。そして，フローティング領域形成工程にて，そのトレンチ部から不純物を注入することによりフローティング領域を形成している。すなわち，フローティング領域がドリフト領域およびボディ領域の形成後に形成されるため，フローティング領域の形成後に再度エピタキシャル成長により単結晶シリコン層を形成する必要がない。従って，フローティング領域を有する絶縁ゲート型半導体装置を簡便に作製することができる。また，絶縁物堆積工程にて，トレンチ部の底部に堆積絶縁層を形成している。これにより，本発明の製造方法にて製造された絶縁ゲート型半導体装置は，不純物の注入による影響を回避するとともにオン抵抗の増大を防止することができている。

また，絶縁ゲート型半導体装置の製造方法のトレンチ部形成工程では，トレンチ部をセル領域および周辺領域に形成し，絶縁物堆積工程では，トレンチ部形成工程にて形成したトレンチ部の中を絶縁物で充填する絶縁物充填工程と，絶縁物充填工程にて絶縁物が充填されたトレンチ部のうち，セル領域のトレンチ部に対して，トレンチ部の中の絶縁物の一部を除去することで堆積絶縁層の高さを調節する堆積物調節工程とを含み，ゲート電極形成工程では，堆積物調節工程にて高さ調節が行われた堆積絶縁層上にゲート電極を形成することとするとよりよい。

すなわち，トレンチ部形成工程にて，周辺領域にもトレンチ部を形成するとよりよい。これにより，トレンチ部の形成後のフローティング領域形成工程にて，周辺領域にもセル領域と同様のフローティング領域が形成される。また，絶縁物充填工程にてトレンチ部の中を絶縁物で充填している。そして，堆積物調節工程にてセル領域内のトレンチ部についてのみ絶縁物の一部を除去した後，ゲート電極形成工程にてそのトレンチ部の中にゲート電極を形成している。これにより，セル領域内にはゲート電極を内蔵したトレンチ部が形成され，周辺領域内にはその全体が絶縁物で充填されたトレンチ部が形成される。これにより，終端部の高耐圧化が図られた絶縁ゲート型半導体装置を簡便に作製することができる。

本発明によれば，ドリフト領域に囲まれたフローティング領域により，高耐圧化と低オン抵抗化の両立を図ることができる。また，堆積絶縁層により，不純物の注入による影響を回避することができる。また，エピタキシャル成長によるシリコン層の形成を繰り返すことなくフローティング領域を形成することができる。よって，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法を提供することができる。

以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（以下，「ＤＳ間」とする）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。

［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，図１中，図２０で示した従来の半導体装置と同一記号の構成要素は，その構成要素と同一機能を有するものである。また，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。

半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ⁺ ソース領域３１およびＰ⁺ ソース領域３２が設けられている。一方，下面側にはＮ⁺ ドレイン領域１１が設けられている。それらの間には上面側から，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２が設けられている。なお，Ｐ^- ボディ領域４１およびＮ^- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，およそ５．５μｍ（そのうち，Ｐ^- ボディ領域４１の厚さは，およそ１．２μｍ）である。

また，半導体基板の上面側の一部を掘り込むことによりトレンチ２１が形成されている。トレンチ２１の深さはおよそ３．２μｍであり，Ｐ^- ボディ領域４１を貫通している。なお，トレンチ２１の形状は，紙面奥行き方向に長い長溝形状のものの他，筒状のものを格子状または千鳥状に配列したものであってもよい。また，トレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に堆積絶縁層２３は，トレンチ２１の底部からおよそ１．７μｍの高さの位置まで酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，導体（例えば，ポリシリコン）の堆積によるゲート電極２２が形成されている。そして，ゲート電極２２は，トレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ⁺ ソース領域３１およびＰ^- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ⁺ ソース領域３１およびＰ^- ボディ領域４１から絶縁されている。このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ^- ボディ領域４１にチャネル効果を生じさせ，もってＮ⁺ ソース領域３１とＮ⁺ ドレイン領域１１との間の導通をコントロールしている。

さらに，半導体基板には，Ｎ^- ドリフト領域１２に囲まれたＰフローティング領域５１が形成されている。図１の断面図に示したように，Ｐフローティング領域５１の断面は，トレンチ２１の底部を中心とした半径０．６μｍの略円形形状となっている。また，各トレンチ２１は，およそ３．０μｍのピッチで形成されている。従って，隣り合うＰフローティング領域５１，５１間には，十分なスペースがある。よって，オン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。また，Ｐフローティング領域５１の半径（およそ０．６μｍ）は，堆積絶縁層２３の厚さ（およそ１．７μｍ）の１／２以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。

本形態の半導体装置１００は，その内部にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ＤＳ間の電圧によって，Ｎ^- ドリフト領域１２内ではＰ^- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐ^- ボディ領域４１とのＰＮ接合箇所からＰフローティング領域５１までのＮ^- ドリフト領域１２が空乏化される。そして，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。また，ＤＳ間の印加電圧が高い場合には，Ｎ^- ドリフト領域１２内ではさらに空乏層がＰフローティング領域５１の下端部から形成される。そして，Ｐ^- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値の低減を図ることができる。よって，高耐圧化が図られている。また，高耐圧であることから，Ｎ^- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。

また，本形態の半導体装置１００は，トレンチ２１内に堆積絶縁層２３が設けられていることにより次のような特性を有する。すなわち，Ｐフローティング領域５１は，後述するようにトレンチ２１の底部からのイオン注入等により形成されるため，トレンチ２１の底部に少なからず損傷が生じている。しかしながら，堆積絶縁層２３の存在によってトレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下を防止することができる。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐ^- ボディ領域４１内のオン抵抗を低減することができる。また，堆積絶縁層２３を設けない場合と比較して，ゲート電極２２が小さいため，ゲート−ドレイン間容量Ｃｇｄが小さく，スイッチングスピードが速い。

次に，半導体装置１００の製造プロセスを図２により説明する。まず，Ｎ⁺ ドレイン領域１１となるＮ⁺ 基板上に，Ｎ^- 型シリコン層をエピタキシャル成長により形成する。このＮ^- 型シリコン層（エピタキシャル層）は，Ｎ^- ドリフト領域１２，Ｐ^- ボディ領域４１，Ｎ⁺ ソース領域３１の各領域となる部分である。そして，その後のイオン注入等によりＰ^- ボディ領域４１およびＮ⁺ ソース領域３１が形成される。これにより，図２（ａ）に示すようなＮ⁺ ドレイン領域１１上にエピタキシャル層を有する半導体基板が作製される。すなわち，このエピタキシャル層（Ｎ^- ドリフト領域１２，Ｐ^- ボディ領域４１，Ｎ⁺ ソース領域３１）は，１回のエピタキシャル成長工程にて形成されたものである。

次に，この半導体基板の上面に，ＨＴＯやＴＥＯＳ法による酸化膜層９１を形成し，さらにその酸化膜層９１の上面にレジストパターン９２を形成する。そして，その状態の半導体基板に対して，レジストパターン９２をマスクとして，酸化膜層９１に対するドライエッチングを行う。これにより，図２（ｂ）に示すような酸化膜層９１を貫通する溝９４が形成される。溝９４を形成した後，最上層のレジスト層９２を除去する。

次に，酸化膜層９１をマスクとして，エピタキシャル層に対するドライエッチングを行う。これにより，図２（ｃ）に示すようなＰ^- ボディ領域４１を貫通してその底部がＮ^- ドリフト領域１２にまで到達するトレンチ２１が形成される。

次に，酸化膜層９１を残したまま熱酸化を行うことにより，トレンチ２１の壁面に厚さが５０ｎｍ程度の酸化膜９５を形成する。そして，酸化膜層９１をマスクとしてウェハ全面にイオン注入を行い，その後，熱拡散処理を行う。これにより，図２（ｄ）に示すようなＰフローティング領域５１が形成される。Ｐフローティング領域５１を形成した後，表面の酸化膜層９１および酸化膜９５を除去する。

次に，トレンチ２１内部にＣＶＤにて絶縁物（酸化シリコン等）を堆積させる。さらに，絶縁物を堆積した状態の半導体基板に対してエッチングを行うことで，図２（ｅ）に示すような堆積絶縁層２３が形成される。

次に，半導体基板の上面およびトレンチ２１の壁面に熱酸化により酸化膜２４を形成する。これがゲート酸化膜２４となる。そして，トレンチ２１の内部にＣＶＤにて導体（ポリシリコン等）を堆積することにより，図２（ｆ）に示すようなトレンチ２１に内蔵されたゲート電極２２が形成される。そして，最後にソース電極およびドレイン電極を形成することにより，図１に示した絶縁ゲート型半導体装置，すなわち半導体装置１００が製造される。

続いて，図１に示した半導体装置１００について，ＤＳ間の耐圧およびオン抵抗の測定結果について説明する。図３は，ゲート電圧Ｖｇを０Ｖに固定したときの，ＤＳ間における電圧Ｖｄｓと電流Ｉｄｓとの関係を示したグラフである。図３に示すように電圧Ｖｄｓが１０Ｖから７０Ｖまでの間は，電流Ｉｄｓの値がほぼ一定であることがわかる。そして，電圧Ｖｄｓが７２Ｖを超えることで急激に電流Ｉｄｓが大きくなっている。すなわち，およそ７２Ｖでブレークダウンが発生したことがわかる。図４は，ゲート電圧Ｖｇを変えて，ＤＳ間における電圧Ｖｄｓと電流値Ｉｄｓとの関係をシミュレートしたときのグラフである。このグラフの傾きがＤＳ間のオン抵抗に相当する。一般的に，シリコン限界（ユニポーラリミット）は，次の式（１）で計算されるオン抵抗（Ｒｏｎ）で示される。なお，式（１）中のＶｂは耐圧を示す。
Ｒｏｎ＝８．３３×１０^-9（Ｖｂ）^2.5 （１）
例えば，耐圧７２Ｖの場合は，オン抵抗３６．６ｍΩ・ｍｍ² がユニポーラリミットである。ここで本形態の，例えばゲート電圧Ｖｇ＝１５Ｖの時のオン抵抗は，図４のＶｇ＝１５Ｖのグラフの傾きより３４．０ｍΩ・ｍｍ² であった。従って，本形態の絶縁ゲート型半導体装置は，ユニポーラリミットを超えて，さらに低オン抵抗化が図られたことがわかる。図５は，電圧Ｖｄｓを固定したときの，ゲート電圧Ｖｇと電流Ｉｄｓとの関係を示すグラフである。図５に示すようにゲート電圧Ｖｇが２．８Ｖ以上で電流Ｉｄｓが流れることがわかる。すなわち，ゲート電圧Ｖｇの閾値は，２．８Ｖであった。

また，半導体装置１００の電界強度のシミュレーション結果について説明する。具体的に本シミュレーションでは，ゲート電圧のスイッチオフ後，空乏層が伸びきった状態で，図６中のＡ−Ａ断面，Ｂ−Ｂ断面，およびＣ−Ｃ断面の３箇所について，それぞれ電界強度分布を求めた。なお，各断面の位置については，Ａ−Ａ断面が隣接するトレンチ２１間の中間位置である。また，Ｃ−Ｃ断面がトレンチ２１の周辺位置である。また，Ｂ−Ｂ断面は，Ａ−Ａ断面とＣ−Ｃ断面とのおよそ中間位置である。図７から図９までのグラフは，それぞれＡ−Ａ断面（図７），Ｂ−Ｂ断面（図８），Ｃ−Ｃ断面（図９）における電界強度分布を示したものである。各グラフ中，縦軸は電界強度（Ｖ／ｃｍ），横軸は半導体基板（図６）中の上面からの距離（μｍ）をそれぞれ表している。Ａ−Ａ断面での電界強度分布は，図７に示すように上面からおよそ１．５μｍの位置と，３．５μｍの位置との２箇所にピークを有している。すなわち，Ｎ^- ドリフト領域１２とＰ^- ボディ領域４１との間でのＰＮ接合箇所と，Ｐフローティング領域５１の下端部とで電界強度のピークとなっている。Ｂ−Ｂ断面での電界強度分布も，図８に示すように上面からおよそ１．５μｍの位置と，３．５μｍの位置との２箇所で電界強度がピークとなっている。Ｃ−Ｃ断面での電界強度分布も，図９に示すように上面からおよそ１．５μｍの位置と，３．５μｍの位置との２箇所で電界強度がピークとなっている。すなわち，電界強度のピークが２箇所に形成され，ピーク電圧の最大値が緩和されている。これにより，電界の集中が緩和され，高耐圧化が図られていることがわかる。

なお，トレンチ２１の深さは，浅い方が生産性および良品率の点から望ましい。ただし，トレンチ２１が浅い場合，電流経路を確保するためにはＰフローティング領域５１が小さいサイズでなければならない。一方，Ｎ^- ドリフト領域１２の不純物濃度が高いと空乏層が広がりにくい。そのため，本発明の効果を生じさせるにはＰフローティング領域５１が大きいサイズでなければならない。従って，トレンチ２１が浅い場合，Ｎ^- ドリフト領域１２の不純物濃度はそれほど高くできない。すなわち，トレンチ２１の深さの問題と，Ｎ^- ドリフト領域の不純物濃度（オン抵抗の低減）の問題とはトレードオフの関係にある。そこで，ＤＳ間の耐圧を６０Ｖとしてシミュレーションを行った結果，Ｎ^- ドリフト領域１２の不純物濃度は，１．５×１０¹⁶／ｃｍ³ 〜２．５×１０¹⁶／ｃｍ³ の範囲が適当であった。

なお，本形態の絶縁ゲート型半導体装置１００は，図１０に示すようなＰ型基板１３を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。

また，本形態の絶縁ゲート型半導体装置１００は，これまでに述べた特性に加え，次のような特性を有している。すなわち，Ｐフローティング領域５１にホールが蓄積するため，Ｐフローティング領域５１がホールの供給源となる。その結果，Ｎ^- ドリフト領域１２の表面領域，具体的にはＰフローティング領域５１よりも上方に位置する領域のホールの濃度を上げることができる。従って，低損失化が図られる。また，ゲート電極２２の下方に堆積絶縁層２３が形成されているため，ゲート−ドレイン間容量（Ｃｇｄ）が小さい。よって，発信防止や駆動損失を低減できる。

また，Ｐフローティング領域５１からも空乏層が形成されるため，負荷短絡時の耐圧が向上する。すなわち，Ｐフローティング領域５１を有しない従来の絶縁ゲート型半導体装置では，負荷短絡時に図１１に示すようにＰ^- ボディ領域４１とＮ^- ドリフト領域１２との間のＰＮ接合箇所からドレイン側に空乏層１５が形成され，トレンチ２１の下方の領域で電流が流れる（図１１の矢印参照）。一方，本形態の絶縁ゲート型半導体装置１００では，ゲート電極２２の下に堆積絶縁層２３が形成されており，図１２に示すようにトレンチ２１に沿って電流が流れる。また，Ｐフローティング領域５１からも空乏層１５が形成される。従って，負荷短絡時の電流経路が非常に狭い（図１２の矢印参照）。その結果，短絡電流が低減し，負荷短絡時の耐圧が向上する。

また，図１３あるいは図１４に示すようにＰ^- ボディ領域４１とＮ^- ドリフト領域１２との間にホールのバリアとして作用するＮホールバリア領域１８が形成されたパワーＭＯＳに対しても適用可能である。このＮホールバリア領域１８が形成されたパワーＭＯＳの場合，Ｎホールバリア領域１８内で空乏層の広がりが狭い。そのため，耐圧が低下してしまうおそれがある。しかしながら，本形態のようにＰフローティング領域５１を備えたパワーＭＯＳでは，Ｐ^- ボディ領域４１とＮ^- ドリフト領域１２との間のＰＮ接合箇所から形成される空乏層に加え，Ｐフローティング領域５１からも空乏層が形成されるため，耐圧の低下が抑制される。

［第２の形態］
第２の形態に係る絶縁ゲート型半導体装置２００（以下，「半導体装置２００」とする）は，図１５の断面図に示す構造を有している。すなわち，半導体装置２００は，従来の半導体装置と異なる終端構造を有するものである。本形態の半導体装置２００には，第１の形態の半導体装置１００と同様に，Ｎ⁺ ソース領域３１と，Ｎ⁺ ドレイン領域１１と，Ｐ^- ボディ領域４１と，Ｎ^- ドリフト領域１２と，ゲート電極２２を内蔵するトレンチ２１とが設けられている。そして，ゲート電極２２への電圧印加により，Ｎ⁺ ソース領域３１とＮ⁺ ドレイン領域１１との間の導通をコントロールしている。なお，半導体装置２００では，セル領域（セルエリア）の周辺であって終端として作用する領域を「終端エリア」とする。

さらに半導体装置２００の終端エリアには，図１６に示すようにセルエリアを取り囲むように形成された外堀トレンチ６２が設けられている。そして，図１５に示したように外堀トレンチ６２内は，その全体が絶縁物（酸化シリコン等）で充填されている。また，第１の形態のＰフローティング領域５１と同様の作用を有するＰフローティング領域５２が形成されている。

次に，半導体装置２００の製造プロセスを，終端エリアを中心に図１７を基に説明する。まず，図１７（ａ）に示すように，Ｎ⁺ ドレイン領域１１上にエピタキシャル層（Ｎ^- ドリフト領域１２，Ｐ^- ボディ領域４１，Ｎ⁺ ソース領域３１）を形成する。詳細は第１の形態と同様である。次に，その半導体基板の上面にトレンチ２１を形成する。このとき，終端エリア内で外堀トレンチ６２も同時に形成される。そして，図１７（ｂ）に示すように，それらの底部からイオン注入を行うことでＰフローティング領域５１，５２が形成される。ここまでの工程は，半導体装置１００の製造プロセス中の工程（ｄ）（図２参照）までと同様である。

次に，図１７（ｃ）に示すように，各トレンチ内部に絶縁物を堆積することにより堆積絶縁層２３を形成する。次に，図１７（ｄ）に示すように，半導体基板の上面のうち，終端エリア上にレジスト９６を形成する。そして，レジスト９６をマスクとして絶縁物のエッチングを行う。これにより，堆積絶縁層２３の高さ調節を行う。このエッチングの際，終端エリアの堆積絶縁物がレジスト９６により保護される。そのため，セルエリアにある堆積絶縁物のみが高さ調節の対象となる。よって，外堀トレンチ６２内の絶縁物は全く除去されず，外堀トレンチ６２内を充填した状態を維持する。堆積絶縁物の高さ調節の終了後，レジスト９６を除去する。

次に，図１７（ｅ）に示すように，半導体基板の上面およびトレンチ２１の壁面に酸化膜を形成し，トレンチ２１の内部に導体２２を堆積する。これにより，トレンチ２１の中にゲート電極２２が形成される。また，必要に応じてＰ⁺ ソース領域３２を形成する。これらの工程は，半導体装置１００の製造プロセス中の工程（ｆ）（図２参照）と同様である。そして，最後にソース電極およびドレイン電極を形成することにより，図１７（ｆ）に示すような絶縁ゲート型半導体装置，すなわち半導体装置２００が形成される。

続いて，半導体装置２００の電界強度のシミュレーション結果について説明する。本シミュレーションでは，図１６中のＸ−Ｘ断面の電界強度分布を求めている。図１８は，半導体装置２００内の等電位線を表している。図１８に示すようにＰ^- ボディ領域４１とＮ^- ドリフト領域１２とのＰＮ接合箇所の近傍と，Ｐフローティング領域５２の下端部とに電界のピークが存在していることがわかる。図１９のグラフは，図１５のＹ−Ｙ断面における電界強度を示している。なお，縦軸は電界強度（Ｖ／ｃｍ），横軸は半導体基板中の上面からの距離（μｍ）をそれぞれ表している。Ｙ−Ｙ断面での電界強度は，図１９に示すように上面からおよそ１．５μｍの位置と，３．５μｍの位置との２箇所にピークを有している。このグラフによっても，Ｐ^- ボディ領域４１とＮ^- ドリフト領域１２とのＰＮ接合箇所の近傍と，Ｐフローティング領域５２の下端部とでピークとなっていることがわかる。これにより，終端エリアについてもセルエリアと同様に，電界の集中が緩和されることがわかる。

本形態の半導体装置２００は，外堀トレンチ６２およびそれに対応するＰフローティング領域５２によって高耐圧化を図っている。これにより，図２２に示したような従来の絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，本形態の半導体装置２００では，Ｐフローティング領域５２をセルエリアのＰフローティング領域５１と同じ工程で作製することができるため，工程数が少なく，簡便に作製することができる。また，Ｐフローティング領域５２は，Ｐ終端拡散領域６１と比較して熱負荷が小さい。そのため，Ｎ^- ドリフト領域１２（エピタキシャル層）の厚さを薄くでき，オン抵抗を小さくすることができる。また，Ｐフローティング領域５２のサイズが従来のＰ終端拡散領域６１と比較して小さい。そのため，そのサイズの制御性がよい。

なお，半導体装置２００では，３本の外堀トレンチ６２が形成されているが，外堀トレンチ６２の数はこれに限るものではない。外堀トレンチ６２の数が多いほど耐圧を向上させることができる。例えば半導体装置２００の場合，外堀トレンチ６２を１本とすると耐圧は５０Ｖである。これに対し，外堀トレンチ６２を２本とすると６４Ｖまで向上し，３本とすると７２Ｖまで向上する。一方，トレンチを増やせば増やすほど終端エリアのスペースが広くなり，半導体装置全体のコンパクト化の妨げとなる。よって，外堀トレンチ６２は，耐圧に合わせて形成するとよい。また耐圧は，隣り合う外堀トレンチ６２間の寸法を最適化することで向上する。具体的に半導体装置２００では，トレンチ２１間の寸法（３μｍ）と比較して，外堀トレンチ６２間の寸法（２μｍ）が短くなるように形成されている。また，本形態では外堀トレンチ６２を細長い溝状に形成しているが，これに限るものではない。すなわち，穴状に形成してもよい。

以上詳細に説明したように第１の形態の半導体装置１００の製造方法では，１回のエピタキシャル成長工程によりエピタキシャル層（Ｎ^- ドリフト領域１２，Ｐ^- ボディ領域４１）を形成することとしている。そして，そのエピタキシャル層を有する半導体基板に対してトレンチ２１を形成し，そのトレンチの底部からイオン注入を行うことによりＰフローティング領域５１を形成することとしている。すなわち，Ｐフローティング領域５１を形成するに際し，エピタキシャル成長工程は１回のみでよい。そして，Ｐフローティング領域５１によりゲート電圧のスイッチオフ時におけるＮ^- ドリフト領域１２の空乏化を促進するとともに電界の集中を緩和することができている。これにより，高耐圧化と低オン抵抗化とを両立させ，簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法が実現されている。

また，トレンチ２１内に堆積絶縁層２３を形成することとしている。これにより，イオン注入によるトレンチ２１の損傷の影響を受けることなく，ゲート絶縁膜２４およびゲート電極２２を形成することができる。これにより，素子特性の劣化および信頼性の低下を抑止することができる。また，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置している。よって，ゲート電極２２とＰフローティング領域５１との対面が抑止されている。これにより，オン抵抗の低下を防止することができている。

また，第２の形態の半導体装置２００では，終端エリアにもＰフローティング領域５２を形成することとしている。これにより，終端エリアでもセルエリアと同様に高耐圧化を達成している。このＰフローティング領域５２は，セルエリアのＰフローティング領域５１と同じ工程で形成されることとしている。また，Ｐフローティング領域５２は，従来の半導体装置と比較してそれほどスペースを必要としない。従って，サイズの制御性がよく，コンパクトな半導体装置を簡易に作製することができている。

なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。

また，第２の形態の半導体装置２００では，外堀トレンチ６２内が完全に絶縁物で充填されているが，トレンチ２１と同様に一部の絶縁物を除去して導体を堆積させてもよい。この場合，外堀トレンチ６２内の導体は，ゲート配線と電気的に接続されていない。このような半導体装置であっても，少ない工程数で終端エリアの高耐圧化を図ることができる。

第１の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 第１の形態に係る絶縁ゲート型半導体装置の製造工程を示す図である。 ドレイン−ソース間の電圧と電流との関係（ゲート電圧一定）を示すグラフである。 ゲート電圧毎のドレイン−ソース間の電圧と電流との関係を示すグラフである。 ゲート電圧とドレイン−ソース間の電流との関係を示すグラフである。 半導体装置中のシミュレーションを行った箇所を示す断面図である。 図６の半導体装置におけるＡ−Ａ断面の電界強度を示すグラフである。 図６の半導体装置におけるＢ−Ｂ断面の電界強度を示すグラフである。 図６の半導体装置におけるＣ−Ｃ断面の電界強度を示すグラフである。 伝導度変調型の半導体装置の構造を示す断面図である。 従来の絶縁ゲート型半導体装置における負荷短絡時の電流経路を示す図である。 第１の形態の絶縁ゲート型半導体装置における負荷短絡時の電流経路を示す図である。 ホールバリア層が形成された絶縁ゲート型半導体装置の構造（その１）を示す断面図である。 ホールバリア層が形成された絶縁ゲート型半導体装置の構造（その２）を示す断面図である。 第２の形態に係る絶縁ゲート型半導体装置の終端構造を示す断面図である。 図１５の半導体装置を上側から見たレイアウトを示す図である。 第２の形態に係る絶縁ゲート型半導体装置の製造工程を示す図である。 図１６の半導体装置におけるＸ−Ｘ断面の電位分布を示す図である。 図１５の半導体装置におけるＹ−Ｙ断面の電界強度を示すグラフである。 従来の絶縁ゲート型半導体装置（その１）の構造を示す断面図である。 従来の絶縁ゲート型半導体装置（その２）の構造を示す断面図である。 従来の絶縁ゲート型半導体装置の終端構造を示す断面図である。

符号の説明

１１ Ｎ⁺ ドレイン領域
１２ Ｎ^- ドリフト領域（ドリフト領域）
２１ トレンチ（トレンチ部）
２２ ゲート電極
２３ 堆積絶縁層
２４ ゲート絶縁膜
３１ Ｎ⁺ ソース領域
４１ Ｐ^- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（フローティング領域）
５２ Ｐフローティング領域（補助フローティング領域）
６１ Ｐ終端拡散領域
６２ 外堀トレンチ（補助トレンチ部）

Claims (5)

1. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域より下方に位置するトレンチ部とを有する絶縁ゲート型半導体装置において，
   前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域を有し，
   前記トレンチ部の底部は，前記フローティング領域内に位置し，
   前記トレンチ部内には，
   前記フローティング領域と接し，絶縁物を堆積してなり，その厚さが厚さ方向において電界のピークが２箇所に形成される厚さである堆積絶縁層と，
   前記堆積絶縁層上に位置し，前記ボディ領域と対面するゲート電極とが形成されており，
   前記堆積絶縁層の上端は，前記フローティング領域の上端よりも上方に位置し，
   互いに隣接するフローティング領域の間隔は，両フローティング領域を結ぶ方向において，両フローティング領域の中間で，ゲートオフ時に正の電界強度分布曲線が繋がる間隔であることを特徴とする絶縁ゲート型半導体装置。
2. 請求項１に記載する絶縁ゲート型半導体装置において，
   前記ボディ領域の下面と前記フローティング領域の上端との間隔は，前記堆積絶縁層の下端と前記フローティング領域の下端との間隔よりも広く，
   前記ゲート電極の下端と前記堆積絶縁層の下端との間隔は，前記ボディ領域の下面と前記フローティング領域の上端との間隔よりも広いことを特徴とする絶縁ゲート型半導体装置。
3. 請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
   セル領域の周辺の領域には，
   内側が絶縁物で充填された補助トレンチ部と，
   前記ドリフト領域に囲まれるとともに第１導電型半導体である補助フローティング領域とが設けられており，
   前記補助トレンチ部の底部は，前記補助フローティング領域内に位置していることを特徴とする絶縁ゲート型半導体装置。
4. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，前記ドリフト領域に囲まれるとともに第１導電型半導体であるフローティング領域と，半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域より下方であって前記フローティング領域内に位置するトレンチ部と，前記トレンチ部の内側に位置し，前記フローティング領域と接し，絶縁物を堆積してなる堆積絶縁層と，前記トレンチ部の内側に位置し前記ボディ領域と対面するゲート電極とを有し，前記堆積絶縁層の上端は，前記フローティング領域の上端よりも上方に位置し，互いに隣接するフローティング領域の間隔は，両フローティング領域を結ぶ方向において，両フローティング領域の中間で，ゲートオフ時に正の電界強度分布曲線が繋がる間隔である絶縁ゲート型半導体装置の製造方法において，
   前記ドリフト領域および前記ボディ領域が形成された半導体基板内に前記トレンチ部を形成するトレンチ部形成工程と，
   前記トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入することにより，第１導電型半導体であるフローティング領域を形成するフローティング領域形成工程と，
   前記フローティング領域形成工程にてフローティング領域を形成した後に，前記トレンチ部形成工程にて形成したトレンチ部の中に，前記フローティング領域の上端よりも上方の位置まで絶縁物を堆積させる絶縁物堆積工程と，
   前記絶縁物堆積工程にて堆積させた堆積絶縁層上にゲート電極を形成するゲート電極形成工程を含み，
   前記トレンチ部形成工程では，前記トレンチ部をセル領域および周辺領域に形成し，
   絶縁物堆積工程では，
   前記トレンチ部形成工程にて形成したトレンチ部の中を絶縁物で充填する絶縁物充填工程と，
   前記絶縁物充填工程にて絶縁物が充填されたトレンチ部のうち，セル領域のトレンチ部に対して，トレンチ部の中の絶縁物の一部を除去することで堆積絶縁層の高さを調節する堆積物調節工程とを含み，
   前記ゲート電極形成工程では，前記堆積物調節工程にて高さ調節が行われた堆積絶縁層上にゲート電極を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。
5. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域と，半導体基板の上面から前記ボディ領域を貫通しその底部が前記ボディ領域より下方に位置するトレンチ部と，前記トレンチ部の内側に位置し前記ボディ領域と対面するゲート電極とを有する絶縁ゲート型半導体装置の製造方法において，
   前記ドリフト領域および前記ボディ領域が形成された半導体基板内であってセル領域および周辺領域に前記トレンチ部を形成するトレンチ部形成工程と，
   前記トレンチ部形成工程にて形成されたトレンチ部の底部から不純物を注入することにより，第１導電型半導体であるフローティング領域を形成するフローティング領域形成工程と，
   前記フローティング領域形成工程にてフローティング領域を形成した後に，前記トレンチ部形成工程にて形成したトレンチ部の中に，前記フローティング領域の上端よりも上方の位置まで絶縁物を堆積させる絶縁物堆積工程と，
   前記絶縁物堆積工程にて堆積させた堆積絶縁層上にゲート電極を形成するゲート電極形成工程を含み，
   絶縁物堆積工程では，
   前記トレンチ部形成工程にて形成したトレンチ部の中を絶縁物で充填する絶縁物充填工程と，
   前記絶縁物充填工程にて絶縁物が充填されたトレンチ部のうち，セル領域のトレンチ部に対して，トレンチ部の中の絶縁物の一部を除去することで堆積絶縁層の高さを調節する堆積物調節工程とを含み，
   前記ゲート電極形成工程では，前記堆積物調節工程にて高さ調節が行われた堆積絶縁層上にゲート電極を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。

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