[go: up one dir, main page]

JP5694119B2 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP5694119B2
JP5694119B2 JP2011232666A JP2011232666A JP5694119B2 JP 5694119 B2 JP5694119 B2 JP 5694119B2 JP 2011232666 A JP2011232666 A JP 2011232666A JP 2011232666 A JP2011232666 A JP 2011232666A JP 5694119 B2 JP5694119 B2 JP 5694119B2
Authority
JP
Japan
Prior art keywords
layer
barrier metal
metal layer
mosfet
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011232666A
Other languages
English (en)
Other versions
JP2012129503A (ja
Inventor
英介 末川
英介 末川
泰典 折附
泰典 折附
陽一郎 樽井
陽一郎 樽井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=46049958&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP5694119(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2011232666A priority Critical patent/JP5694119B2/ja
Priority to KR1020110118734A priority patent/KR101319469B1/ko
Priority to US13/299,882 priority patent/US9041007B2/en
Priority to DE102011086943.3A priority patent/DE102011086943B4/de
Priority to CN201110380365.8A priority patent/CN102610639B/zh
Priority to CN201410216921.1A priority patent/CN104064591B/zh
Priority to CN201610222047.1A priority patent/CN105702717A/zh
Publication of JP2012129503A publication Critical patent/JP2012129503A/ja
Priority to KR1020130089423A priority patent/KR101437961B1/ko
Priority to KR1020140086563A priority patent/KR101642753B1/ko
Publication of JP5694119B2 publication Critical patent/JP5694119B2/ja
Application granted granted Critical
Priority to US14/702,212 priority patent/US9842906B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H10P10/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/669—Vertical DMOS [VDMOS] FETs having voltage-sensing or current-sensing structures, e.g. emulator sections or overcurrent sensing cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H10W72/926—

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、炭化珪素半導体装置に関するものである。
高耐圧、低損失および高耐熱性を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いて形成した半導体素子（ＭＯＳＦＥＴ（Metal oxide semiconductor field effect transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）など）が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。
従来のＳｉＣを用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）では、ソース領域上にオーミックコンタクトをとるためのシリサイド層を形成し、その上にアルミニウム（Ａｌ）のソース電極を成膜した構成を有するのが一般的であった（例えば下記の特許文献１）。特許文献１には、ソース領域のシリサイド層とアルミのソース電極との間にＴｉの金属層が介在する構成が開示されており、その金属層がＡｌの拡散を抑制するバリアメタルとして機能することが示されている。
特開２００９−１９４１２７号公報
従来のＳｉＣ−ＭＯＳＦＥＴでは、ＨＴＧＢ（High Temperature Gate Bias）試験など、ゲート・ソース間に連続的に電圧印加を実施する信頼性試験により、ゲート・ソース間しきい値電圧（ＶＧＳｔｈ）が経時的に低下する問題があった。
しきい値電圧が低下すると、ＭＯＳＦＥＴの伝達特性（入出力比）が大きくなるため、実使用時に過電流が流れ、当該ＭＯＳＦＥＴの破壊を引き起こす可能性がある。また、ターンオン時のスイッチング速度も速くなるため、複数のＭＯＳＦＥＴセルを備える半導体チップにおいて、ＭＯＳＦＥＴセルの動作が不均一になることに起因して破壊が生じる場合もある。試験の際には電気特性に問題がなくても、長期間に渡ってゲート・ソース間に電圧ストレスがかけられた結果しきい値電圧が低下し、上記と同様の問題を引き起こす可能性もある。
また、ＳｉＣデバイスは高温でも優れた電気特性を得ることができるため、高温条件下での活用も期待されている。しかし高温条件下では、ソース電極に使用されるＡｌが、ゲート・ソース間の絶縁を確保する層間絶縁膜を腐食させたり、ゲート配線を構成するポリシリコン内へ侵入する「Ａｌスパイク」を発生させたりして、ゲート・ソース間の短絡を引き起こす場合がある。
本発明は以上のような課題を解決するためになされたものであり、しきい値電圧の経時的な低下を抑制でき、またアルミ配線による絶縁膜の腐食やＡｌスパイクに起因するゲート・ソース間の短絡を防止できる半導体装置を提供することを目的とする。
本発明に係る炭化珪素半導体装置は、炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたポリシリコンのゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、前記ゲート電極上を覆う層間絶縁膜と、前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、前記ゲート電極に接続するアルミニウムを含むゲートパッドと、前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し、アルミニウムの拡散を抑制するバリアメタル層とを備えるものである。
ソース電極と層間絶縁膜との間、並びにゲートパッドとゲート電極との間に、アルミニウムの拡散を抑制するバリアメタル層を介在させることにより、トランジスタのゲート電極の電圧ストレスに起因するしきい値電圧の低下が抑制される。従って、ＭＯＳＦＥＴは動作の安定性を向上させることができる。また、高温条件下においても、ソース電極およびゲートパッドに含まれるＡｌによって層間絶縁膜が腐食されたり、ポリシリコンのゲート電極にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。
実施の形態１に係る半導体装置を備える半導体チップの上面図である。 実施の形態１に係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。 ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 Ｔｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 ＴｉＮのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 実施の形態２に係る半導体装置を備える半導体チップの上面図である。 実施の形態２に係る半導体装置の電流センスセル部の断面図である。 Ｔｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 ＴｉＳｉのバリアメタル層の厚さとＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 実施の形態５に係るに係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。 ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 実施の形態６に係るに係る半導体チップのＭＯＳＦＥＴセル部およびゲートパッド領域の断面図である。 ＨＴＧＢマイナス試験時間とＭＯＳＦＥＴのしきい値電圧の変化量との関係を示す図である。 実施の形態７に係る半導体装置を備える半導体チップの上面図である。 実施の形態７に係る半導体装置の温度センスダイオード部の断面図である。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置を備える半導体チップの上面図である。ここでは半導体装置の一例としてＳｉＣ−ＭＯＳＦＥＴを示す。当該ＭＯＳＦＥＴが搭載されるＭＯＳＦＥＴチップ１００の上面には、ソース電極１０１とゲート電極に接続するゲートパッド１０２が配設される。またＭＯＳＦＥＴチップ１００の外周部には、終端構造としてフィールドリミッティングリング１０３が設けられている。
図２は、ＭＯＳＦＥＴチップ１００の断面図であり、図２（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図２（ｂ）はゲートパッド部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。ＭＯＳＦＥＴチップ１００には、図２（ａ）に示す構造のセルが並列に複数個設けられ、各セルのゲート電極はゲートパッド１０２に接続される。
当該ＭＯＳＦＥＴは、ｎ+バッファ層１となるＳｉＣ基板と、その上にｎ-ドリフト層２となるエピタキシャル成長層とから成るエピタキシャル基板を用いて形成されている。図２の如く、ｎ-ドリフト層２の上部にはｐベース領域３が形成され、その表面部分にｎ+ソース領域４およびｐ+コンタクト層１３が形成されている。エピタキシャル成長層の上面には、ｎ+ソース領域４、ｐベース領域３およびそれに隣接するｎ-ドリフト層２上に跨るように熱酸化膜のゲート絶縁膜５が形成され、その上にポリシリコンのゲート電極６が配設される。
ゲート電極６上には、ＴＥＯＳ（Tetraethyl Orthosilicate）等の層間絶縁膜７が形成される。ただし図２（ａ）のように、ｎ+ソース領域４およびｐベース領域３の一部（ゲート電極６が形成されていない部分）では層間絶縁膜７が除去されており、その部分にｎ+ソース領域４およびｐベース領域３のｐ+コンタクト層１３にオーミック接続するシリサイド層８（ＳｉＣと金属との化合物層、例えばニッケルシリサイド（ＮｉＳｉ））が形成される。層間絶縁膜７およびシリサイド層８上には、アルミ（Ａｌ）の拡散を抑制するバリアメタル層９が成膜され、その上にＡｌあるいはＡｌ合金（例えばＡｌＳｉ）のソース電極１０１が形成される。バリアメタル層９の材料は、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）である。またｎ+バッファ層１の下面にはドレイン電極１０が形成される。
一方、ゲートパッド部では、図２（ｂ）のように、エピタキシャル成長層の上面にフィールド酸化膜１４が形成されており、ゲート電極６はフィールド酸化膜１４上に延在している。またゲートパッド部では、層間絶縁膜７が除去され、ゲート電極６が露出される。露出したゲート電極６の上面には、上述のバリアメタル層９が成膜され、その上にＡｌのゲートパッド１０２が形成される。なお、ソース電極１０１およびゲートパッド１０２は同一の工程で形成されるが、バリアメタル層９と共にパターニングされて、ソース電極１０１とゲートパッド１０２とに電気的に分離されている。
図３は、ＭＯＳＦＥＴのゲートに負極性の電圧を印加するＨＴＧＢ試験（ＨＴＧＢマイナス試験）の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合、バリアメタル層９としてＴｉを使用した場合、バリアメタル層９としてＴｉＮを使用した場合を示している。ＴｉＮは、所望の厚みのＴｉを成膜した後、窒素（Ｎ2）雰囲気下で８００℃、３０秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるＴｉＮの形成方法も同様でよい。例えば、厚み７５ｎｍのＴｉＮを形成する場合には、厚み７５ｎｍのＴｉを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層９の厚さは７５ｎｍとした。またＨＴＧＢ試験は、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。
図３に示すように、従来のＭＯＳＦＥＴは、２４０時間のＨＴＧＢ試験によってしきい値電圧が初期値から約５Ｖ低下した。一方、ＴｉＮのバリアメタル層９を備えるＭＯＳＦＥＴでは、しきい値電圧の低下は約２Ｖ程度に抑えられ、さらにＴｉのバリアメタル層９を備えるＭＯＳＦＥＴでは、しきい値電圧は殆ど低下しなかった。このように、本発明のＭＯＳＦＥＴでは、しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば、ＭＯＳＦＥＴは動作の安定性を向上させることができる。
また本実施の形態の半導体装置では、ＭＯＳＦＥＴセル部の層間絶縁膜７とソース電極１０１との間、並びに、ゲートパッド部のゲート電極６とゲートパッド１０２との間に、それぞれＡｌの拡散を抑制するバリアメタル層９が介在する。そのため、高温条件下においても、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。特に温度が３００℃を超える条件では、ゲート電極６にＡｌスパイクが生じると当該Ａｌスパイクがゲート電極６を突き抜けてゲート絶縁膜５に達してゲート絶縁膜５の耐圧信頼性が低下する問題が生じ得るが、本実施の形態ではこの問題の発生も防止される。
図４は、Ｔｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでは、バリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行った。
図３でも示したように、Ｔｉのバリアメタル層９の厚みが７５ｎｍの場合は、２４０時間のＨＴＧＢ試験を経てもしきい値電圧の低下は見られなかったが、それを３０ｎｍにするとしきい値電圧は約０．５Ｖ程低下した。バリアメタル層９の厚さが厚いほど、しきい値電圧の低下を抑える効果は高くなり、特に、その厚さを６０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき効果的である。
また図５は、ＴｉＮのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでもバリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行って得た結果を示す。
図３でも示したように、ＴｉＮのバリアメタル層９の厚みが７５ｎｍの場合は、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は概ね２Ｖであったが、それを３０ｎｍにするとしきい値電圧は約６．６Ｖ程低下した。バリアメタル層９をＴｉＮとする場合、その厚さを９０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき、効果的である。
＜実施の形態２＞
ＭＯＳＦＥＴの中には、例えば過電流破壊保護のための過電流検出に使用する目的で、当該ＭＯＳＦＥＴを流れる電流を検出するための電流センスセルを備えたものがある。一般的に電流センスセルは、ゲートおよびドレインが通常のＭＯＳＦＥＴセル（主ＭＯＳＦＥＴセル）と共通しており、ＭＯＳＦＥＴを流れる主電流の一部を分流させ、主電流に比例した微小電流を得るものである。
図６は、実施の形態２に係るＭＯＳＦＥＴチップ１００の上面図である。ＭＯＳＦＥＴチップ１００の一部のＭＯＳＦＥＴセルが、電流センスセル１１０として使用されている。電流センスセル１１０のソース電極（電流センス電極）１１１は、主ＭＯＳＦＥＴセルのソース電極１０１とは分離されているが、ゲート電極は主ＭＯＳＦＥＴセルと共通でありゲートパッド１０２に接続される。
図７は、ＭＯＳＦＥＴチップ１００の電流センスセル１１０の断面図（図６のＣ−Ｃ線に沿った断面）である。主ＭＯＳＦＥＴセルの断面（図６のＡ−Ａ線に沿った断面）は、図２（ａ）と同じであり、ゲートパッド部の断面（図６のＢ−Ｂ線に沿った断面）は、図２（ｂ）と同じである。なお図６および図７においては、図１および図２に示したものと同様の要素には同一符号を付してあるため、それらの詳細な説明は省略する。
図７に示すように、電流センスセル１１０は、主ＭＯＳＦＥＴセル（図２（ａ））と同じ構造であり、層間絶縁膜７とソース電極（電流センス電極）１１１との間に、バリアメタル層９が設けられている。これにより、電流センスセル１１０においても主ＭＯＳＦＥＴセルと同様に、実施の形態１で説明した層間絶縁膜７の腐食防止、およびしきい値電圧（ＶＧＳｔｈ）の低下防止の効果が得られる。
主ＭＯＳＦＥＴセルと電流センスセル１１０とでしきい値電圧が異なると、正確な電流検出ができないため適切な過電流保護ができなくなるが、本実施の形態のように電流センスセル１１０および主ＭＯＳＦＥＴセルの両方にバリアメタル層９を設けることにより、電流センスセル１１０と主ＭＯＳＦＥＴセルとでしきい値電圧を揃えることができる。従って、正確な電流検出が可能になる。もちろんバリアメタル層９の膜厚は、主ＭＯＳＦＥＴセルと電流センスセル１１０とで同じことが望ましい。
本実施の形態でも実施の形態１と同様に、バリアメタル層９としてＴｉを使用する場合は、その厚みを６０ｎｍ以上とすることが好ましく、バリアメタル層９としてＴｉＮを使用する場合は、その厚みを９０ｎｍ以上とすることが好ましい。
＜実施の形態３＞
実施の形態１では、バリアメタル層９がＴｉの場合において、バリアメタル層９の厚みが３０ｎｍの場合と７５ｎｍの場合で行ったＨＴＧＢ試験の結果（図４）から、その厚さを６０ｎｍ以上とすればしきい値電圧低下を概ね０．２Ｖ以内にできることを導き出した。
しかしその後の発明者の実験により、しきい値電圧低下を抑える効果は、Ｔｉのバリアメタル層９の厚みが７５ｎｍよりも小さい状態で既に飽和しており、バリアメタル層９の厚さが６０ｎｍよりも小さい場合でも、しきい値電圧低下を充分に抑えることができることが分かった。ここではその実験結果を示す。
図８は、Ｔｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ここでは、バリアメタル層９の厚みを３０ｎｍとしたＭＯＳＦＥＴ、バリアメタル層９を５０ｎｍとしたＭＯＳＦＥＴおよびバリアメタル層９を７５ｎｍとしたＭＯＳＦＥＴに対し、図３と同様のＨＴＧＢ試験を２４０時間行った。
その結果、Ｔｉのバリアメタル層９の厚みが５０ｎｍの場合でも、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は見られなかった。また図４にも示したように、バリアメタル層９の厚みを３０ｎｍにするとしきい値電圧は約０．５Ｖ程低下した。この結果から、バリアメタル層９の厚さを４０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき効果的であることが分かった。
また本実施の形態２の場合においても、バリアメタル層９をＴｉとする場合は、その厚みを４０ｎｍ以上とすることが好ましい。
＜実施の形態４＞
実施の形態１〜３では、Ａｌの拡散を抑制するバリアメタル層９をＴｉまたはＴｉＮとしたが、ＴｉＳｉを使用しても同様の効果を得ることができる。
図９は、ＴｉＳｉのバリアメタル層９の厚さとＭＯＳＦＥＴのしきい値電圧（ＶＧＳｔｈ）の変化量との関係を示す図である。ＴｉＳｉは、所望の厚みのＴｉを成膜した後、アルゴン（Ａｒ）雰囲気下で８００℃、３０秒程度のランプアニール処理を実施することにより形成できる。以降の実施形態に用いるＴｉＳｉの形成方法も同様でよい。例えば、厚み７５ｎｍのＴｉＳｉを形成する場合には、厚み７５ｎｍのＴｉを成膜し、上記のランプアニール処理を実施して形成する。ここではバリアメタル層９の厚みを７５ｎｍとしたＭＯＳＦＥＴと、バリアメタル層９を１５０ｎｍとしたＭＯＳＦＥＴとに対し、図３と同様のＨＴＧＢ試験を２４０時間行って得た結果を示す。
図９の如く、ＴｉＳｉのバリアメタル層９の厚みが１５０ｎｍの場合は、２４０時間のＨＴＧＢ試験を経たときのしきい値電圧の低下は見られなかったが、それを７５ｎｍにするとしきい値電圧は約１．０Ｖ程低下した。バリアメタル層９をＴｉＳｉとする場合には、その厚さを１３０ｎｍ以上とすれば、しきい値電圧低下を概ね０．２Ｖ以内にでき、効果的である。
よって、ＴｉＳｉのバリアメタル層９を用いる場合には、その厚さを１３０ｎｍ以上とすれば、しきい値電圧の低下を充分に抑えることができ、ＭＯＳＦＥＴは動作の安定性を向上させることができる。
またバリアメタル層９がＴｉＳｉの場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。
ＴｉＳｉのバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９にＴｉＳｉを用いてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。その場合も、バリアメタル層９の厚みは１３０ｎｍ以上とすることが好ましい。
＜実施の形態５＞
実施の形態５では、バリアメタル層９をＴｉＳｉ層とＴｉ層から成る二層構造とする例を示す。
図１０は、実施の形態５に係るＭＯＳＦＥＴチップ１００の断面図であり、図１０（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図１０（ｂ）はゲートパッド部の断面ＭＯＳＦＥＴセル部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。
図１０の如く、本実施の形態のＭＯＳＦＥＴチップ１００では、バリアメタル層９が、下層のＴｉＳｉ層９１と上層のＴｉ層９２とから成る二層構造となっている。その他の構成については、実施の形態１と同様であるので、ここでの説明は省略する。
図１１は、ＭＯＳＦＥＴに対するＨＴＧＢマイナス試験の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合と、ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９を有する場合とを示している。ここではＴｉＳｉ層９１およびＴｉ層９２の厚さをそれぞれ７５ｎｍとした（バリアメタル層９の厚さは１５０ｎｍ）。またＨＴＧＢ試験は、図３の場合と同様に、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。
図１１に示すように、ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９を備えるＭＯＳＦＥＴでは、２４０時間のＨＴＧＢ試験を経ても、しきい値電圧は殆ど低下しなかった。図３と比較して分かるように、その効果は、厚さ７５ｎｍのＴｉのバリアメタル層９と同等である。一方、従来のＭＯＳＦＥＴのしきい値電圧は、図３でも示したように初期値から約５Ｖ低下した。
このように、バリアメタル層９がＴｉＳｉ層９１およびＴｉ層９２から成る二層構造の場合でも、ＭＯＳＦＥＴのしきい値電圧の低下を抑制することができる。よって、ＭＯＳＦＥＴは動作の安定性を向上させることができる。
またバリアメタル層９がＴｉＳｉ層９１およびＴｉ層９２から成る二層構造の場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。
ＴｉＳｉ層９１およびＴｉ層９２から成る二層構造のバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９を上記二層構造にしてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。
＜実施の形態６＞
実施の形態６では、バリアメタル層９をＴｉＮ層とＴｉ層から成る二層構造とする例を示す。
図１２は、実施の形態６に係るＭＯＳＦＥＴチップ１００の断面図であり、図１２（ａ）はＭＯＳＦＥＴセル部の断面（図１のＡ−Ａ線に沿った断面）、図１２（ｂ）はゲートパッド部の断面ＭＯＳＦＥＴセル部の断面（図１のＢ−Ｂ線に沿った断面）をそれぞれ示している。
図１２の如く、本実施の形態のＭＯＳＦＥＴチップ１００では、バリアメタル層９が、下層のＴｉＮ層９３と上層のＴｉ層９４とから成る二層構造となっている。その他の構成については、実施の形態１と同様であるので、ここでの説明は省略する。
図１３は、ＭＯＳＦＥＴに対するＨＴＧＢマイナス試験の時間と、そのゲート・ソース間しきい値電圧（ＶＧＳｔｈ）の変化量（初期のしきい値電圧に対する変化量）との関係を示すグラフである。同グラフでは、バリアメタル層９を有さない従来構造の場合と、ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９を有する場合とを示している。ここではＴｉＮ層９３およびＴｉ層９４の厚さをそれぞれ７５ｎｍとした場合（バリアメタル層９の厚さは１５０ｎｍ）と、ＴｉＮ層９３の膜厚を２５ｎｍとしＴｉ層９４の厚さを７５ｎｍとした場合（バリアメタル層９の厚さは１００ｎｍ）と、ＴｉＮ層９３の膜厚を２５ｎｍとしＴｉ層９４の厚さを１５０ｎｍとした場合（バリアメタル層９の厚さは１７５ｎｍ）におけるＨＴＧＢ試験の結果を示している。また各ＨＴＧＢ試験は、図３の場合と同様に、ゲート・ソース間電圧を−２０Ｖ、周囲温度を１２５℃の条件で行った。
図１３に示すように、ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９を備えるＭＯＳＦＥＴでは、上記の３つの場合の全てにおいて、２４０時間のＨＴＧＢ試験を経ても、しきい値電圧は殆ど低下しなかった。図３と比較して分かるように、その効果は、厚さ７５ｎｍのＴｉのバリアメタル層９と同等である。一方、従来のＭＯＳＦＥＴのしきい値電圧は、図３でも示したように初期値から約５Ｖ低下した。
このように、バリアメタル層９がＴｉＮ層９３およびＴｉ層９４から成る二層構造の場合でも、ＭＯＳＦＥＴのしきい値電圧の低下を抑制することができる。よって、ＭＯＳＦＥＴは動作の安定性を向上させることができる。
またバリアメタル層９がＴｉＮ層９３およびＴｉ層９４から成る二層構造の場合も、実施の形態１と同様に、ソース電極１０１に含まれるＡｌによって層間絶縁膜７が腐食されたり、ポリシリコンのゲート電極６にＡｌスパイクが生じたりすることを防止でき、ゲート・ソース間の短絡の発生を抑えることができる。またゲートパッド１０２に含まれるＡｌによるゲートパッド部のゲート電極６へのＡｌスパイクも防止される。
ＴｉＮ層９３およびＴｉ層９４から成る二層構造のバリアメタル層９は、実施の形態２に対しても適用可能である。すなわち主ＭＯＳＦＥＴセルおよび電流センスセル１１０のバリアメタル層９を上記二層構造にしてもよい。それにより、主ＭＯＳＦＥＴセルおよび電流センスセル１１０のしきい値電圧を揃えることができ、正確な電流検出が可能になる。
＜実施の形態７＞
図１４は、実施の形態７に係るＭＯＳＦＥＴチップ１００の上面図である。当該ＭＯＳＦＥＴチップ１００は、チップの温度を検出する温度センサーとして、温度センスダイオード１２０を備えている。なお、ＭＯＳＦＥＴチップ１００のＭＯＳＦＥＴセル部およびゲートパッド部の構造は、実施の形態１（図２）と同様であるので、ここでの説明は省略する。また当該ＭＯＳＦＥＴチップ１００は、実施の形態２の電流センスセル１１０をさらに備えていてもよい。
図１５は、ＭＯＳＦＥＴチップ１００の温度センスダイオード１２０の断面図（図１４のＤ−Ｄ線に沿った断面）である。図１５の如く、温度センスダイオード１２０は、ｐ型ポリシリコン１２３とそれに隣接するｎ型ポリシリコン１２４とから成っており、ＭＯＳＦＥＴのｎ-ドリフト層２を構成するエピタキシャル成長層上に形成されたシリコン酸化膜１１上に配設されている。ｐ型ポリシリコン１２３上にはバリアメタル層９を介してアノード電極１２１が配設され、ｎ型ポリシリコン１２４上にはバリアメタル層９を介してカソード電極１２２が配設される。
温度センスダイオード１２０のバリアメタル層９は、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２の下に配設されるバリアメタル層９と同じ工程で形成され、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）により構成される。また、アノード電極１２１およびカソード電極１２２は、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２と同じ工程で形成され、ＡｌあるいはＡｌ合金（例えばＡｌＳｉ）により構成される。
このように、温度センスダイオード１２０のｐ型ポリシリコン１２３とアノード電極１２１との接続部分、並びに、ｎ型ポリシリコン１２４とカソード電極１２２との接続部分に、バリアメタル層９を介在させることにより、それらの接続部分における電気的コンタクトが改善される。その結果、温度センスダイオード１２０の温度特性が安定し、精度よくＭＯＳＦＥＴチップ１００の温度を検出でき、ＭＯＳＦＥＴの動作の安定化に寄与できる。
また本実施の形態のように、温度センスダイオード１２０のアノード電極１２１およびカソード電極１２２の下に設けるバリアメタル層９として、ＭＯＳＦＥＴのソース電極１０１およびゲートパッド１０２の下に配設されるバリアメタル層９と同じものを使用することにより、製造コストの上昇を抑えることができるという効果も得られる。
なお、上の説明では、バリアメタル層９を、実施の形態１と同様にＴｉまたはＴｉＮとしたが、実施の形態４のようにＴｉＳｉで構成してもよいし、実施の形態５のようにＴｉＳｉ層およびＴｉ層から成る二層構造としてもよいし、実施の形態６のようにＴｉＮ層およびＴｉ層から成る二層構造としてもよい。
特に、ｐ型ポリシリコン１２３およびｎ型ポリシリコン１２４上に、ＴｉＳｉまたはＴｉＮのバリアメタル層９、もしくはＴｉＳｉ層とＴｉ層から成る二層構造のバリアメタル層９、もしくはＴｉＮ層とＴｉ層から成る二層構造のバリアメタル層９を配設した場合、ｐ型ポリシリコン１２３およびｎ型ポリシリコン１２４とアノード電極１２１とカソード電極１２２との間の電気的コンタクトが更に改善され、より精度よくＭＯＳＦＥＴチップ１００の温度を検出できる。
以上の説明では、ドリフト層２とバッファ層１（基板）とが同じ導電型を有する構造のＭＯＳＦＥＴについて述べたが、本発明は、ドリフト層２と基板１とが異なる導電型を有する構造のＩＧＢＴに対しても適用可能である。例えば、図２（ａ）に示した構成に対し、バッファ層１をｐ型にすればＩＧＢＴの構成となる。その場合、ＭＯＳＦＥＴのソース領域４およびソース電極１０１は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１０はコレクタ電極に対応することになる。
また、各実施の形態では、耐熱性の高いワイドバンドギャップ半導体であるＳｉＣを用いて形成した半導体装置について説明したが、他のワイドバンドギャップ半導体を用いた半導体装置も比較的耐熱性が高いため、本発明を適用するのに有効である。他のワイドバンドギャップ半導体としては、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ｎ+バッファ層、２ ｎ-ドリフト層、３ ｐベース領域、４ ｎ+ソース領域、５ ゲート絶縁膜、６ ゲート電極、７ 層間絶縁膜、８ シリサイド層、９ バリアメタル層９、１０ ドレイン電極、１３ ｐ+コンタクト層、１４ フィールド酸化膜、１００ ＭＯＳＦＥＴチップ、１０１ ソース電極、１０２ ゲートパッド、１０３ フィールドリミッティングリング、１１０ 電流センスセル、１１１ 電流センス電極、９１ ＴｉＳｉ層、９２ Ｔｉ層、９３ ＴｉＮ層、９４ Ｔｉ層、１２０ 温度センスダイオード、１２１ アノード電極、１２２ カソード電極、１１ シリコン酸化膜、１２３ ｐ型ポリシリコン、１２４ ｎ型ポリシリコン。

Claims (11)

  1. 炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと、
    前記ゲート電極上を覆う層間絶縁膜と、
    前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と、
    前記ゲート電極に接続するゲートパッドと、
    前記ソース電極と前記層間絶縁膜との間、並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在するバリアメタル層と
    を備えた炭化珪素半導体装置。
  2. 前記バリアメタル層は、少なくともＴｉを含む金属層である
    請求項１記載の炭化珪素半導体装置。
  3. 前記主トランジスタセルと共通のゲート電極および前記主トランジスタセルとは個別のアルミニウムを含むソース電極を有する電流センスセルをさらに備え、
    前記バリアメタル層は、前記電流センスセルのソース電極と前記層間絶縁膜との間にも配設されている
    請求項１または請求項２記載の炭化珪素半導体装置。
  4. 前記半導体層上に配設されたｐ型ポリシリコンおよびｎ型ポリシリコンから成る温度センスダイオードと、
    前記ｐ型ポリシリコンに接続するアノード電極と、
    前記ｎ型ポリシリコンに接続するカソード電極とをさらに備え、
    前記バリアメタル層は、前記ｐ型ポリシリコンと前記アノード電極との間ならびに前記ｎ型ポリシリコンと前記カソード電極との間にも配設されている
    請求項１から請求項３のいずれか一項記載の炭化珪素半導体装置。
  5. 前記バリアメタル層は、厚さ４０ｎｍ以上のＴｉ層である
    請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
  6. 前記バリアメタル層は、厚さ９０ｎｍ以上のＴｉＮ層である
    請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
  7. 前記バリアメタル層は、厚さ１３０ｎｍ以上のＴｉＳｉ層である
    請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
  8. 前記バリアメタル層は、ＴｉＳｉ層およびＴｉ層から成る二層構造である
    請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
  9. 前記バリアメタル層は、ＴｉＮ層およびＴｉ層から成る二層構造である
    請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。
  10. 前記バリアメタル層は、ＴｉＳｉ層、ＴｉＮ層、ＴｉＳｉ層とＴｉ層との二層構造、およびＴｉＮ層とＴｉ層との二層構造のいずれかである
    請求項４記載の炭化珪素半導体装置。
  11. 前記ソース領域における前記ソース電極との接続部分に形成された、前記半導体層と金属との化合物層をさらに備える
    請求項１から請求項１０のいずれか一項記載の炭化珪素半導体装置。
JP2011232666A 2010-11-25 2011-10-24 炭化珪素半導体装置 Active JP5694119B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP2011232666A JP5694119B2 (ja) 2010-11-25 2011-10-24 炭化珪素半導体装置
KR1020110118734A KR101319469B1 (ko) 2010-11-25 2011-11-15 반도체장치
US13/299,882 US9041007B2 (en) 2010-11-25 2011-11-18 Semiconductor device
DE102011086943.3A DE102011086943B4 (de) 2010-11-25 2011-11-23 Halbleitervorrichtung
CN201610222047.1A CN105702717A (zh) 2010-11-25 2011-11-25 碳化硅半导体装置
CN201410216921.1A CN104064591B (zh) 2010-11-25 2011-11-25 半导体装置
CN201110380365.8A CN102610639B (zh) 2010-11-25 2011-11-25 半导体装置
KR1020130089423A KR101437961B1 (ko) 2010-11-25 2013-07-29 반도체장치
KR1020140086563A KR101642753B1 (ko) 2010-11-25 2014-07-10 반도체장치
US14/702,212 US9842906B2 (en) 2010-11-25 2015-05-01 Semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010262120 2010-11-25
JP2010262120 2010-11-25
JP2011232666A JP5694119B2 (ja) 2010-11-25 2011-10-24 炭化珪素半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015020205A Division JP6324914B2 (ja) 2010-11-25 2015-02-04 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2012129503A JP2012129503A (ja) 2012-07-05
JP5694119B2 true JP5694119B2 (ja) 2015-04-01

Family

ID=46049958

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011232666A Active JP5694119B2 (ja) 2010-11-25 2011-10-24 炭化珪素半導体装置

Country Status (5)

Country Link
US (2) US9041007B2 (ja)
JP (1) JP5694119B2 (ja)
KR (3) KR101319469B1 (ja)
CN (3) CN104064591B (ja)
DE (1) DE102011086943B4 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6068042B2 (ja) * 2012-08-07 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6102140B2 (ja) * 2012-09-20 2017-03-29 三菱電機株式会社 半導体装置
ITMI20121599A1 (it) * 2012-09-25 2014-03-26 St Microelectronics Srl Dispositivo elettronico comprendente un transistore vtmos ed un diodo termico integrati
US9123798B2 (en) * 2012-12-12 2015-09-01 General Electric Company Insulating gate field effect transistor device and method for providing the same
JP6069059B2 (ja) * 2013-03-22 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置
WO2014156791A1 (ja) 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
US9425153B2 (en) * 2013-04-04 2016-08-23 Monolith Semiconductor Inc. Semiconductor devices comprising getter layers and methods of making and using the same
US9035395B2 (en) 2013-04-04 2015-05-19 Monolith Semiconductor, Inc. Semiconductor devices comprising getter layers and methods of making and using the same
US8994118B2 (en) 2013-04-04 2015-03-31 Monolith Semiconductor, Inc. Semiconductor devices comprising getter layers and methods of making and using the same
JP5979570B2 (ja) 2013-07-10 2016-08-24 パナソニックＩｐマネジメント株式会社 半導体装置、及びそれを用いたインバータ
US10276562B2 (en) 2014-01-07 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple threshold voltage and method of fabricating the same
DE112015000244T5 (de) 2014-07-23 2016-09-08 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP6347442B2 (ja) * 2014-08-19 2018-06-27 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法
JP6260711B2 (ja) * 2014-09-08 2018-01-17 富士電機株式会社 半導体装置の製造方法
CN106133915B (zh) * 2014-09-09 2020-04-07 富士电机株式会社 半导体装置及半导体装置的制造方法
JP6304909B2 (ja) * 2015-01-16 2018-04-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2016114055A1 (ja) * 2015-01-16 2016-07-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6526981B2 (ja) 2015-02-13 2019-06-05 ローム株式会社 半導体装置および半導体モジュール
CN106688104B (zh) 2015-04-20 2020-03-17 富士电机株式会社 半导体装置
CN106716601B (zh) * 2015-04-20 2019-08-06 富士电机株式会社 半导体装置
CN104810283B (zh) * 2015-05-13 2019-03-12 国网智能电网研究院 一种适用于压接式封装的igbt芯片制造方法
WO2017002255A1 (ja) * 2015-07-02 2017-01-05 三菱電機株式会社 半導体装置
JP6627359B2 (ja) 2015-09-17 2020-01-08 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6617546B2 (ja) * 2015-12-11 2019-12-11 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016101801B4 (de) 2016-02-02 2021-01-14 Infineon Technologies Ag Lastanschluss eines leistungshalbleiterbauelements, leistungshalbleitermodul damit und herstellungsverfahren dafür
US10644153B2 (en) * 2016-02-25 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
JP6668843B2 (ja) * 2016-03-14 2020-03-18 富士電機株式会社 半導体装置および製造方法
US10453923B2 (en) 2016-03-16 2019-10-22 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6801200B2 (ja) * 2016-03-16 2020-12-16 富士電機株式会社 炭化珪素半導体素子の製造方法
JP6705231B2 (ja) * 2016-03-16 2020-06-03 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6690333B2 (ja) * 2016-03-16 2020-04-28 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2018012598A1 (ja) * 2016-07-15 2018-01-18 ローム株式会社 半導体装置
WO2018038133A1 (ja) * 2016-08-25 2018-03-01 三菱電機株式会社 炭化珪素半導体装置
US11094790B2 (en) * 2016-09-23 2021-08-17 Mitsubishi Electric Corporation Silicon carbide semiconductor device
CN108074802B (zh) * 2016-11-14 2020-11-20 全球能源互联网研究院有限公司 一种金属电极制备方法及压接式igbt
JP7054797B2 (ja) * 2017-11-28 2022-04-15 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
US11915988B2 (en) 2018-04-27 2024-02-27 Mitsubishi Electric Corporation Semiconductor device and power converter
JP7135445B2 (ja) * 2018-05-29 2022-09-13 富士電機株式会社 半導体装置
CN109830577B (zh) * 2019-01-18 2021-06-15 深圳市广盛浩科技有限公司 一种高质量发光二极管的制造方法
JP7305979B2 (ja) * 2019-02-15 2023-07-11 富士電機株式会社 半導体装置の製造方法
CN113035949A (zh) * 2019-12-25 2021-06-25 株洲中车时代半导体有限公司 Igbt芯片
CN115000169A (zh) * 2020-08-28 2022-09-02 英诺赛科（珠海）科技有限公司 半导体装置结构
JP7256254B2 (ja) * 2020-10-02 2023-04-11 ローム株式会社 半導体装置
JP7471199B2 (ja) 2020-11-12 2024-04-19 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP7558118B2 (ja) * 2021-06-25 2024-09-30 三菱電機株式会社 炭化珪素半導体装置
JP2023079124A (ja) * 2021-11-26 2023-06-07 国立大学法人東北大学 パワー半導体素子及びパワー半導体モジュール
JP7461534B2 (ja) * 2021-12-23 2024-04-03 ローム株式会社 半導体装置
WO2024171683A1 (ja) * 2023-02-14 2024-08-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61105851A (ja) * 1984-10-30 1986-05-23 Toshiba Corp ワイヤボンデイング方法
JP2761032B2 (ja) 1989-05-30 1998-06-04 富士通株式会社 半導体装置
JPH04158516A (ja) * 1990-10-23 1992-06-01 Nec Corp 半導体装置の製造方法
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
US5209816A (en) 1992-06-04 1993-05-11 Micron Technology, Inc. Method of chemical mechanical polishing aluminum containing metal layers and slurry for chemical mechanical polishing
JPH06244287A (ja) 1993-02-15 1994-09-02 Matsushita Electron Corp 半導体装置の製造方法
KR100526452B1 (ko) * 1997-12-29 2007-11-09 주식회사 하이닉스반도체 반도체 장치의 콘택 전극 형성방법
JP2000216249A (ja) * 1998-11-16 2000-08-04 Sony Corp 電子装置の製造方法及びその装置
JP2001237159A (ja) 2000-02-21 2001-08-31 Seiko Epson Corp 半導体装置の製造方法
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4961646B2 (ja) 2001-08-29 2012-06-27 株式会社デンソー 半導体装置およびその製造方法
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4945055B2 (ja) * 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4892172B2 (ja) * 2003-08-04 2012-03-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2005036650A2 (en) 2003-10-08 2005-04-21 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP4538211B2 (ja) 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4829480B2 (ja) * 2004-05-10 2011-12-07 三菱電機株式会社 半導体装置
US7968938B2 (en) 2004-06-14 2011-06-28 Nxp B.V. High-voltage device structure
US7439591B2 (en) * 2004-10-05 2008-10-21 Infineon Technologies Ag Gate layer diode method and apparatus
DE102005044510B4 (de) 2005-09-16 2011-03-17 Infineon Technologies Ag Halbleiterbauteil mit Vorderseitenmetallisierung sowie Verfahren zu dessen Herstellung und Leistungsdiode
JP2008098593A (ja) 2006-09-15 2008-04-24 Ricoh Co Ltd 半導体装置及びその製造方法
CN101548387B (zh) * 2007-08-07 2012-03-21 松下电器产业株式会社 碳化硅半导体元件及其制造方法
JP2009081177A (ja) * 2007-09-25 2009-04-16 Nec Electronics Corp 電界効果トランジスタ、半導体チップ及び半導体装置
JP2009176884A (ja) * 2008-01-23 2009-08-06 Sanken Electric Co Ltd 半導体装置
JP2009177102A (ja) 2008-01-28 2009-08-06 Nissan Motor Co Ltd 半導体装置の電極の製造方法
JP2009194127A (ja) 2008-02-14 2009-08-27 Panasonic Corp 半導体装置およびその製造方法
JP5487601B2 (ja) * 2008-11-27 2014-05-07 富士電機株式会社 半導体装置およびその製造方法
US8188538B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN102362354B (zh) * 2009-03-25 2014-04-09 罗姆股份有限公司 半导体装置
JP2010244977A (ja) * 2009-04-09 2010-10-28 Renesas Electronics Corp 半導体装置
JP5453903B2 (ja) 2009-04-28 2014-03-26 富士電機株式会社 ワイドバンドギャップ半導体装置
JP2011254387A (ja) * 2010-06-03 2011-12-15 Rohm Co Ltd 交流スイッチ
JP2012054378A (ja) * 2010-09-01 2012-03-15 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US9842906B2 (en) 2017-12-12
KR101437961B1 (ko) 2014-09-11
DE102011086943B4 (de) 2020-09-10
CN105702717A (zh) 2016-06-22
DE102011086943A1 (de) 2012-05-31
JP2012129503A (ja) 2012-07-05
KR20120056770A (ko) 2012-06-04
KR101642753B1 (ko) 2016-07-26
KR20140095044A (ko) 2014-07-31
US20120132912A1 (en) 2012-05-31
CN104064591B (zh) 2017-11-17
KR20130098951A (ko) 2013-09-05
US9041007B2 (en) 2015-05-26
CN102610639A (zh) 2012-07-25
CN104064591A (zh) 2014-09-24
US20150243753A1 (en) 2015-08-27
KR101319469B1 (ko) 2013-10-17
CN102610639B (zh) 2016-05-04

Similar Documents

Publication Publication Date Title
JP5694119B2 (ja) 炭化珪素半導体装置
JP6324914B2 (ja) 炭化珪素半導体装置
US10475920B2 (en) Semiconductor device and semiconductor device manufacturing method
JP5177151B2 (ja) 炭化珪素半導体装置
JP6241572B2 (ja) 半導体装置
US9214546B2 (en) Silicon carbide switching device with novel overvoltage detection element for overvoltage control
JP6641488B2 (ja) 半導体装置
JPWO2013042406A1 (ja) 電力用半導体装置
JP5943819B2 (ja) 半導体素子、半導体装置
WO2013179728A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN106688104A (zh) 半导体装置
JPWO2017038139A1 (ja) 窒化物半導体装置
JP2013201357A (ja) 炭化珪素半導体装置とその製造方法
JP6048126B2 (ja) 半導体装置及び半導体装置の製造方法
JP6589263B2 (ja) 半導体装置
US20190348502A1 (en) Method of manufacturing semiconductor device
JP2013214597A (ja) 半導体デバイス
JP4512121B2 (ja) ショットキーバリアダイオードの製造方法およびショットキーバリアダイオード
JP7192338B2 (ja) 炭化珪素半導体装置の選別方法
JP6823614B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140916

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150204

R150 Certificate of patent or registration of utility model

Ref document number: 5694119

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R157 Certificate of patent or utility model (correction)

Free format text: JAPANESE INTERMEDIATE CODE: R157

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250