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DE102007005701A1 - Speichersteuerschaltung und -verfahren - Google Patents

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Abstract

Eine Speichersteuerschaltung 100 umfasst: ein Phasenerfassungsmodul 110 zum Erfassen einer Phasendifferenz zwischen einem Daten-Taktimpulssignal und einem Taktsignal; ein Steuermodul 120, das mit dem Phasenerfassungsmodul 110 verbunden ist, um einen Satz von Steuersignalen gemäß der Phasendifferenz zu erzeugen, wobei der Satz von Steuersignalen zu der Phasendifferenz korrespondiert; ein Signalspeichermodul 132 zum Latchen der Schreibdaten, die von einem Datensignal getragen werden, gemäß den ansteigenden/abfallenden Flanken des Daten-Taktimpulssignals; einen Ungerade/Gerade-Datenseparator 136, der mit dem Signalspeichermodul 132 verbunden ist, um eine Trennung der ungeraden/geraden Daten an den Schreibdaten durchzuführen, um ein die ungeraden/geraden Daten tragendes Datentrennsignal entsprechend den Schreibdaten zu erzeugen; und ein Modul 142 für zumindest eine einstellbare Verzögerungsleitung, das mit dem Ungerade/Gerade-Datenseparator 136 und dem Steuermodul 120 verbunden ist, um die Verzögerung der ungeraden/geraden Daten gemäß dem Satz von Steuersignalen einzustellen, wobei das Ausmaß der Verzögerung der ungeraden/geraden Daten zu den Steuersignalen korrespondiert.

Description

  • Die vorliegende Erfindung betrifft eine Speichersteuerschaltung gemäß dem Oberbegriff des Anspruchs 1.
  • Mit der Entwicklung der Informationstechnologieindustrie machen Technologien für Halbleiterbauteile rasch Fortschritte. Um die Schreib- oder Lesegeschwindigkeit von Direktzugriffsspeichern (RAMs) zu erhöhen, wurde eine Doppeldatenübertragungsraten-Technologie (DDR) für verwandte Anwendungen eingeführt, wobei RAMs, welche die DDR-Technologie verwenden, als DDR RAMs bezeichnet werden. Der Datenzugriff herkömmlicher RAMs entspricht einer bestimmten Flanke von jeder von einer Vielzahl von Perioden eines Taktsignals. Zum Beispiel ist die bestimmte Flanke eine ansteigende Flanke. Da der Datenzugriff von DDR RAMs den ansteigenden und abfallenden Flanken von jeder von einer Vielzahl von Perioden eines Taktsignals entspricht, ist die Datenzugriffsgeschwindigkeit der DDR RAMs doppelt so schnell wie die Datenzugriffsgeschwindigkeit herkömmlicher RAMs, wenn ihre Taktsignale die gleiche Frequenz aufweisen.
  • Ein Daten-Taktimpulssignal, das sich von einem Taktsignal unterscheidet, kann bei DDR RAMs für den Datenzugriff angewandt werden, wobei das erwähnte Daten-Taktimpulssignal auch als DQS-Signal bezeichnet wird, dessen Signalformat im Stand der Technik bekannt ist. In manchen Situationen, z. B. in einer Situation, in der die Frequenz des Taktsignals VCLK erhöht wird und die Signalverzögerung einiger Bereiche innerhalb eines Schaltungssystems nicht richtig korrigiert wird, ist es möglich, dass das Daten-Taktimpulssignal DQS eine bestimmte Spezifikation nicht erfüllt. Sobald das Zeitintervall TDQSS nicht mit dem Bereich, der von der bestimmten erwähnten Spezifikation definiert wurde, übereinstimmt, kann nicht sichergestellt werden, dass die von dem Datensignal DQ getragenen Daten korrekt in die Speicherzellen geschrieben werden.
  • Vor diesem Hintergrund zielt die vorliegende Erfindung darauf ab, eine Speichersteuerschaltung bereitzustellen, die ein Daten-Taktimpulssignal so steuert, dass es eine RAM-Spezifikation für variierende Taktsignale erfüllt, um das oben genannte Problem zu lösen.
  • Dieses Ziel wird durch eine Speichersteuerschaltung gemäß Anspruch 1 erreicht. Die abhängigen Ansprüche betreffen entsprechende Weiterentwicklungen und Verbesserungen.
  • Wie deutlicher aus der nachfolgenden genauen Beschreibung ersichtlich wird, umfasst die beanspruchte Speichersteuerschaltung ein Steuermodul und ein Modul für eine einstellbare Verzögerung.
  • 1 ist eine schematische Darstellung eines Daten-Taktimpulssignals und eines Datensignals gemäß dem Stand der Technik.
  • Wie in 1 gezeigt, sollte, wenn ein Schreibbefehl WR ausgegeben wird, eine Vielzahl von periodischen Impulsen in dem Daten-Taktimpulssignal DQS auftreten, nachdem das Daten-Taktimpulssignal DQS einen niedrigen Pegel eingenommen hat. Die ansteigenden und abfallenden Flanken dieser periodischen Impulse können als Zeitreferenzen zum Schreiben von Daten D0, D1, D2, D3 usw., die von dem Datensignal DQ getragen werden, in die Speicherzellen eines Datenspeichers verwendet werden. Innerhalb der in 1 gezeigten Wellenform des Daten-Taktimpulssignals DQS wird außerdem der Bereich, der dem niedrigen Pegel vor dem Auftreten der periodischen Impulse entspricht, als Präambel bezeichnet. Zusätzlich wird das Zeitintervall zwischen einer ansteigenden Flanke des Taktsignals VCLK um den Zeitpunkt, wenn der Schreibbefehl WR ausgegeben wird, und der ersten ansteigenden Flanke des Daten-Taktimpulssignals DQS etwa am Ende der Präambel als TDQSS definiert.
  • 2 ist eine schematische Darstellung einer Speichersteuerschaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, und
  • 3 zeigt Einzelheiten der Implementierung eines Teils der in 2 gezeigten Komponenten.
  • Es sei auf 2 Bezug genommen. 2 ist eine schematische Darstellung einer Speichersteuerschaltung 100 gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, in dem die Speichersteuerschaltung 100 ein Phasenerfassungsmodul 110, ein Steuermodul 120, ein Signalspeichermodul 132 (Latch-Modul), ein Pufferspeichermodul 134, einen Ungerade/Gerade-Datenseparator 136, ein Modul 142 für zumindest eine einstellbare Verzögerungsleitung, ein Pufferspeichermodul 144 und ein Schaltmodul umfasst, wobei das Schaltmodul in diesem Ausführungsbeispiel das XY-Schaltmodul 146 ist. Wie in 2 gezeigt, umfasst das Phasenerfassungsmodul 110 zwei Empfangseinheiten 112-1 und 112-2, eine Verzögerungs-Übereinstimmungssteuerung 114 und einen Phasendetektor 116, wobei die Verzögerungs-Übereinstimmungssteuerung 114 zumindest eine Verzögerungsleitung umfasst. In diesem Ausführungsbeispiel umfasst die Verzögerungs-Übereinstimmungssteuerung 114 Verzögerungsleitungen 114-1 und 114-2 und jede Verzögerungsleitung umfasst eine Vielzahl von Verzögerungseinheiten (nicht gezeigt).
  • Das Phasenerfassungsmodul 110 kann eine Phasendifferenz zwischen dem oben erwähnten Daten-Taktimpulssignal DQS und dem oben erwähnten Taktsignal VCLK erfassen. Innerhalb des in
  • 2 gezeigten Phasenerfassungsmoduls 110 empfangen die zwei Empfangseinheiten 112-1 und 112-2 jeweils das Taktsignal VCLK bzw. das Daten-Taktimpulssignal DQS, und die Verzögerungs-Übereinstimmungssteuerung 114 kann die Verzögerungsleitungen 114-1 und 114-2 steuern, um jeweils das Taktsignal VCLK bzw. das Daten-Taktimpulssignal DQS zu verzögern. Über die Steuerung durch die Verzögerungs-Übereinstimmungssteuerung 114 kann das Ausmaß der Verzögerung zwischen dem Taktsignal VCLK und dem Daten-Taktimpulssignal DQS richtig gesteuert werden, so dass es innerhalb eines bestimmten Bereichs liegt. Somit können das Taktsignal VCLK und das Daten-Taktimpulssignal DQS, die von der Verzögerungs-Übereinstimmungssteuerung 114 ausgegeben werden, nachdem deren Verzögerungsübereinstimmungssteuerung durchgeführt wurde, vom Phasendetektor 116 für eine weitere Erfassungsfunktion verwendet werden. Dadurch erfasst der Phasendetektor 116 die Phasendifferenz gemäß dem Taktsignal VCLK und dem Daten-Taktimpulssignal DQS, die von der Verzögerungs-Übereinstimmungssteuerung 114 ausgegeben wurden.
  • Zusätzlich erzeugt das Steuermodul 120 einen Satz von Steuersignalen Ctrl gemäß der Phasendifferenz, wobei der Satz von Steuersignalen Ctrl zu der Phasendifferenz korrespondiert. Gemäß diesem Ausführungsbeispiel ist das Steuermodul 120 ein Decoder und kann eine Decodierung gemäß der Phasendifferenz durchführen, um den Satz von Steuersignalen Ctrl zu erzeugen. Zusätzlich kann das Signalspeichermodul 132 die vom Datensignal DQ getragenen Schreibdaten gemäß den ansteigenden/abfallenden Flanken des Daten-Taktimpulssignals DQS für ein weiteres Puffern durch das Pufferspeichermodul 134 sperren bzw. freigeben (latchen). Dadurch führt der Ungerade/Gerade-Datenseparator 136 eine Trennung der ungeraden und geraden Daten an den gepufferten Schreibdaten durch, um ein Datentrennsignal SRWD zu erzeugen, wobei das Datentrennsignal SRWD die ungeraden/geraden Daten, die zu den Schreibdaten korrespondieren, trägt.
  • Gemäß diesem Ausführungsbeispiel stellt das Modul 142 für zumindest eine einstellbare Verzögerungsleitung die Verzögerung der vom Datentrennsignal SRWD getragenen ungeraden/geraden Daten gemäß dem Satz von Steuersignalen Ctrl ein, wobei das Ausmaß der Verzögerung der ungeraden/geraden Daten zu dem Satz von Steuersignalen Ctrl korrespondiert. Wie oben erwähnt, korrespondiert der Satz von Steuersignalen Ctrl zu der Phasendifferenz, so dass das Ausmaß der Verzögerung der ungeraden/geraden Daten ebenfalls zu der Phasendifferenz korrespondiert. Durch die oben erwähnte Architektur für eine einstellbare Verzögerungssteuerung gibt das Modul 142 für zumindest eine einstellbare Verzögerungsleitung das verzögerungsangepasste Datentrennsignal SRWD_adj aus, wobei das verzögerungsangepasste Datentrennsignal SRWD_adj zu dem Datentrennsignal SRWD korrespondiert und die verzögerten ungeraden/geraden Daten trägt. Dadurch wird das verzögerungsangepasste Datentrennsignal SRWD_adj für eine weitere Pufferverarbeitung in das Pufferspeichermodul 144 eingegeben.
  • Wie in 2 gezeigt, führt das Pufferspeichermodul 144 eine Puffersteuerung an den verzögerten ungeraden/geraden Daten gemäß dem Schreibermöglichungssignal SRWDWREN für die ungeraden/geraden Daten durch. Wenn das Schreibermöglichungssignal SRWDWREN für die ungeraden/geraden Daten in einem Freigabezustand ist, kann das Pufferspeichermodul 144 die verzögerten ungeraden/geraden Daten an das XY-Schaltmodul 146 ausgeben. Dadurch kann das XY-Schaltmodul 146 die verzögerten ungeraden/geraden Daten gemäß dem Auswahlsignal XY_SW für ein weiteres Schreiben in Speicherzellen eines Datenspeichers ausgeben. Das erwähnte Schreibermöglichungssignal SRWDWREN für die ungeraden/geraden Daten und das genannte Auswahlsignal XY_SW sind im Stand der Technik bekannt und werden deshalb hier nicht genauer erläutert.
  • Gemäß diesem Ausführungsbeispiel sind die Einzelheiten der Implementierung eines Teils der in 2 gezeigten Komponenten wie in 3 gezeigt dargestellt. Das Signalspeichermodul 132 umfasst eine Vielzahl von Signalspeichern 132-0, 132-1, ..., und 132-15 (Latches), die jeweils zu einer Vielzahl von Bits DQ(0), DQ(1), ..., und DQ(15) des Datensignals DQ korrespondieren, wobei jeder Signalspeicher 132-i (i = 0, 1, ..., 15) ein Bit DQ(i) des Datensignals DQ gemäß dem Daten-Taktimpulssignal DQS sperrt bzw. freigibt (latcht). Die von den Signalspeichern 132-0, 132-1, ..., und 132-15 gesperrten bzw. freigegebenen (gelatchten.) Bits DQ(0), DQ(1), ..., und DQ(15) des Datensignals DQ werden jeweils über die entsprechenden Pufferspeicher 134-0, 134-1, ..., und 134-15 im Pufferspeichermodul 134 an den Ungerade/Gerade-Datenseparator 136 ausgegeben, um die Trennung für ungerade/gerade Daten durchzuführen. Das Datentrennsignal SRWD, das nach dem Durchführen der Trennung für ungerade/gerade Daten erzeugt wird, umfasst eine Vielzahl von Bits SRWD(0), SRWD(1), ..., und SRWD(31).
  • Wie in 3 gezeigt, umfasst das Modul 142 für zumindest eine einstellbare Verzögerungsleitung eine Vielzahl von einstellbaren Verzögerungsleitungen 142-0, 142-1, ..., und 142-31, die jeweils der Vielzahl von Bits SRWD(0), SRWD(1), ..., und SRWD(31) des Datentrennsignals SRWD entsprechen, wobei jede einstellbare Verzögerungsleitung 142-j (j = 0, 1, ..., 31) eine Vielzahl von Verzögerungseinheiten (nicht gezeigt) umfasst. Gemäß diesem Ausführungsbeispiel wählt jede einstellbare Verzögerungsleitung 142-j eine Ausgabe einer Verzögerungseinheit entsprechend des Satzes von Steuersignalen Ctrl aus deren Vielzahl von Verzögerungseinheiten aus, um das Ausmaß der Verzögerung entsprechend dem Satz von Steuersignalen Ctrl an einem Bit SRWD(j) des Datentrennsignals SRWD anzuwenden, um das entsprechende Bit SRWD_adj(j) innerhalb des verzögerungsangepassten Datentrennsignals SRWD_adj zu erzeugen.
  • Die vorliegende Erfindung kann somit das Problem des Standes der Technik lösen, bei dem nicht sichergestellt ist, dass vom Datensignal DQ getragene Daten korrekt in Speicherzellen geschrieben werden, wenn das Zeitintervall TDQSS in dem Daten-Taktimpulssignal DQS eine bestimmte Spezifikation nicht erfüllt.
  • Durch Nutzung der Phasendifferenz-Erfassungsarchitektur und der Steuerung der einstellbaren Verzögerung am Datentrennsignal SRWD gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung können die Speichersteuerschaltungen und -verfahren das Datentrennsignal SRWD entsprechend anpassen, um das Auftreten der ungeraden/geraden Daten, die von dem an die Verzögerung angepassten Datentrennsignal SRWD_adj getragen werden, im Wesentlichen innerhalb des gleichen Zeitintervalls aufrechtzuerhalten, egal ob das Daten-Taktimpulssignal DQS voreilt oder nacheilt. Das heißt, die vorliegende Erfindung kann gemäß diesen Ausführungsbeispielen die Größe des Datentrennsignal-Fensters (das als SRWD-Fenster bezeichnet werden kann) des verzögerungsangepassten Datentrennsignals SRWD_adj unabhängig vom Voreilen oder Nacheilen des Daten-Taktimpulssignals DQS aufrechterhalten. Deshalb können die ungeraden/geraden Daten, die von dem verzögerungsangepassten Datentrennsignal SRWD_adj getragen werden, normal über das Pufferspeichermodul 144 und das XY-Schaltmodul 146 in Speicherzellen des Datenspeichers geschrieben werden.

Claims (19)

  1. Speichersteuerschaltung (100), gekennzeichnet durch: ein Phasenerfassungsmodul (110) zum Erfassen einer Phasendifferenz zwischen einem Daten-Taktimpulssignal und einem Taktsignal; ein Steuermodul (120), das mit dem Phasenerfassungsmodul (110) verbunden ist, um einen Satz von Steuersignalen gemäß der Phasendifferenz zu erzeugen, wobei der Satz von Steuersignalen zu der Phasendifferenz korrespondiert; ein Signalspeichermodul (132) zum Latchen der Schreibdaten, die von einem Datensignal getragen werden, gemäß den ansteigenden/abfallenden Flanken des Daten Taktimpulssignals; einen Ungerade/Gerade-Datenseparator (136), der mit dem Signalspeichermodul (132) verbunden ist, um eine Trennung der ungeraden/geraden Daten an den Schreibdaten durchzuführen, um ein die ungeraden/geraden Daten tragendes Datentrennsignal entsprechend den Schreibdaten zu erzeugen; und ein Modul (42) für zumindest eine einstellbare Verzögerungsleitung, das mit dem Ungerade/Gerade-Datenseparator (136) und dem Steuermodul (120) verbunden ist, um die Verzögerung der vom Datentrennsignal getragenen ungeraden/geraden Daten gemäß dem Satz von Steuersignalen einzustellen, wobei das Ausmaß der Verzögerung der ungeraden/geraden Daten zu dem Satz Steuersignalen korrespondiert.
  2. Speichersteuerschaltung (100) nach Anspruch 1, dadurch gekennzeichnet, dass das Datensignal ein DQ-Signal ist und das Daten-Taktimpulssignal ein DQS-Signal ist.
  3. Speichersteuerschaltung (100) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Phasenerfassungsmodul (110) umfasst: zwei Empfangseinheiten (112-1, 112-2), um jeweils das Taktsignal und das Daten-Taktimpulssignal zu empfangen; und einen Phasendetektor (116), der mit den zwei Empfangseinheiten (112-1, 112-2) verbunden ist, um die Phasendifferenz zu erfassen.
  4. Speichersteuerschaltung (100) nach Anspruch 3, dadurch gekennzeichnet, dass das Phasenerfassungsmodul (110) gekennzeichnet ist durch: eine Verzögerungs-Übereinstimmungssteuerung (114), die mit zumindest einer der zwei Empfangseinheiten (112-1, 112-2) verbunden ist, wobei die Verzögerungs-Übereinstimmungssteuerung (114) zumindest eine Verzögerungsleitung zum Verzögern des Taktsignals und/oder des Daten-Taktimpulssignals umfasst; wobei der Phasendetektor (116) die Phasendifferenz gemäß dem Taktsignal und/oder dem Daten-Taktimpulssignal, die/das von der zumindest einen Verzögerungsleitung verzögert wurde(n), erfasst.
  5. Speichersteuerschaltung (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Steuermodul (120) ein Decoder zum Durchführen einer Decodierung gemäß der Phasendifferenz ist, um den Satz von Steuersignalen zu erzeugen.
  6. Speichersteuerschaltung (100) nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Signalspeichermodul (132) eine Vielzahl von Signalspeichern umfasst, die jeweils zu einer Vielzahl von Bits des Datensignals korrespondiert.
  7. Speichersteuerschaltung (100) nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Modul (142) für zumindest eine einstellbare Verzögerungsleitung eine Vielzahl von einstellbaren Verzögerungsleitungen umfasst, die jeweils zu einer Vielzahl von Bits des Datentrennsignals korrespondieren, und jede einstellbare Verzögerungsleitung das Ausmaß der Verzögerung entsprechend dem Satz von Steuersignalen an einem Bit des Datentrennsignals anwendet.
  8. Speichersteuerschaltung (100) nach Anspruch 7, dadurch gekennzeichnet, dass jede einstellbare Verzögerungsleitung innerhalb des Moduls für eine einstellbare Verzögerungsleitung eine Vielzahl von Verzögerungseinheiten umfasst.
  9. Speichersteuerschaltung (100) nach einem der vorhergehenden Ansprüche, gekennzeichnet durch: ein Pufferspeichermodul (134, 144), das mit dem Modul (142) für zumindest eine einstellbare Verzögerungsleitung verbunden ist, um eine Puffersteuerung an den verzögerten ungeraden/geraden Daten durchzuführen.
  10. Speichersteuerschaltung (100) nach Anspruch 9, gekennzeichnet durch: ein Schaltmodul (146), das mit dem Pufferspeichermodul (134, 144) verbunden ist, um die verzögerten ungeraden/geraden Daten gemäß zumindest einem Auswahlsignal auszugeben.
  11. Speichersteuerverfahren, gekennzeichnet durch: Erfassen einer Phasendifferenz zwischen einem Daten-Taktimpulssignal und einem Taktsignal; Erzeugen eines Satzes von Steuersignalen gemäß der Phasendifferenz, wobei der Satz von Steuersignalen zu der Phasendifferenz korrespondiert; Latchen der von einem Datensignal getragenen Schreibdaten gemäß den ansteigenden/abfallenden Flanken des Daten-Taktimpulssignals; Durchführen einer Trennung der ungeraden/geraden Daten an den Schreibdaten, um ein Datentrennsignal zu erzeugen, das die ungeraden/geraden Daten, die den Schreibdaten entsprechen, trägt; und Einstellen der Verzögerung der von dem Datentrennsignal getragenen ungeraden/geraden Daten gemäß dem Satz von Steuersignalen, wobei das Ausmaß der Verzögerung der ungeraden/geraden Daten zu dem Satz von Steuersignalen korrespondiert.
  12. Speichersteuerverfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Datensignal ein DQ-Signal ist und das Daten-Taktimpulssignal ein DQS-Signal ist.
  13. Speichersteuerverfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass der Schritt des Erfassens der Phasendifferenz zwischen dem Daten-Taktimpulssignal und dem Taktsignal ferner umfasst: Empfangen jeweils des Taktsignals und des Daten-Taktimpulssignals; Verwenden zumindest einer Verzögerungsleitung, um das Taktsignal und/oder das Daten-Taktimpulssignal zu verzögern; und Erfassen der Phasendifferenz gemäß dem Taktsignal und/oder dem Daten-Taktimpulssignal, die/das von der zumindest einen Verzögerungsleitung verzögert wurde(n).
  14. Speichersteuerverfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass der Schritt des Erzeugens des Satzes von Steuersignalen gemäß der Phasendifferenz ferner umfasst: Durchführen einer Decodierung gemäß der Phasendifferenz, um den Satz von Steuersignalen zu erzeugen.
  15. Speichersteuerverfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass der Schritt des Latchens der vom Datensignal getragenen Schreibdaten gemäß den ansteigenden/abfallenden Flanken des Daten-Taktimpulssignals ferner umfasst: Verwenden einer Vielzahl von Signalspeichern, um die vom Datensignal getragenen Schreibdaten zu latchen, wobei die Vielzahl der Signalspeicher jeweils zu einer Vielzahl von Bits des Datensignals korrespondiert.
  16. Speichersteuerverfahren nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, dass der Schritt des Einstellens der Verzögerung der vom Datentrennsignal getragenen ungeraden/geraden Daten gemäß dem Satz von Steuersignalen ferner umfasst: Verwenden einer Vielzahl von einstellbaren Verzögerungsleitungen, um die Verzögerung der vom Datentrennsignal getragenen ungeraden/geraden Daten einzustellen, wobei die Vielzahl der einstellbaren Verzögerungsleitungen jeweils zu einer Vielzahl von Bits des Datentrennsignals korrespondiert, und jede einstellbare Verzögerungsleitung das Ausmaß der Verzögerung entsprechend dem Satz von Steuersignalen an einem Bit des Datentrennsignals anwendet.
  17. Speichersteuerverfahren nach Anspruch 16, dadurch gekennzeichnet, dass jede einstellbare Verzögerungsleitung eine Vielzahl von Verzögerungseinheiten umfasst.
  18. Speichersteuerverfahren nach einem der Ansprüche 11 bis 17, gekennzeichnet durch: Durchführen einer Puffersteuerung an den verzögerten ungeraden/geraden Daten.
  19. Speichersteuerverfahren nach Anspruch 18, gekennzeichnet durch: Verwenden eines Schaltmoduls (146), um die verzögerten ungeraden/geraden Daten gemäß zumindest einem Auswahlsignal auszugeben.
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