DE10029887A1 - Synchrone Halbleiterspeichervorrichtung - Google Patents

Abstract

Ein Steuersignalgenerator (28), der externe Steuersignale (/RAS usw.) dekodiert und interne Steuersignale (RAL usw.) erzeugt, ist in eine synchrone Schaltung (40) und eine Zeitablaufeinstellschaltung (42) aufgeteilt. Die synchrone Schaltung (40) enthält Halteschaltungen (44, 54, 64, 68), die auf zueinander komplementäre interne Taktsignale (P1, P2) reagieren. Sie erzeugt synchron mit den internen Taktsignalen (P1, P2) Zustandsübergangssignale (RASP1, READP1, WRITEP1), die Betriebsmodi anzeigen. Die Zeitablaufeinstellschaltung (42) stellt die Zeitabläufe der internen Steuersignale bezüglich der ansteigenden oder abfallenden Flanken dieser Zustandsübergangssignale ein. Somit wird der Entwurf des Steuersignalgenerators (28) einfach.

Description

Die vorliegende Erfindung bezieht sich auf synchrone Halblei­ terspeichervorrichtungen. Spezieller bezieht sie sich auf eine synchrone Halbleiterspeichervorrichtung, die eine Mehrzahl von externen Steuersignalen synchron mit einem Taktsignal empfängt und die einen Übergang unter einer Mehrzahl von Betriebszu­ ständen als Reaktion auf die erfaßten externen Steuersignale durchführt.

Halbleiterspeichervorrichtungen sind in zwei Typen klassifi­ ziert: synchrone Halbleiterspeichervorrichtungen, die synchron mit einem Taktsignal arbeiten, und asynchrone Halbleiterspei­ chervorrichtungen. Ein asynchroner dynamischer Direktzugriffs­ speicher (DRAM) erfaßt beispielsweise externe Steuersignale, wie zum Beispiel ein Zeilenadressenauslösesignal (RAS), ein Spaltenadressenauslösesignal (CAS) und ein Schreibfreigabesi­ gnal (WE), asynchron als Anweisungen, die Betriebsmodis anzei­ gen. Ein Steuersignalgenerator, der in dem DRAM enthalten ist, verwendet eine asynchrone S-R-Flip-Flop-Schaltung, eine Verzö­ gerungsschaltung oder ähnliches, um verschiedene Arten von in­ ternen Steuersignalen gemäß den erfaßten Anweisungen zu erzeu­ gen. Die internen Steuersignale ermöglichen ein Lesen von Da­ ten von einem Speicherzellenfeld und ein Schreiben von Daten in das Speicherzellenfeld. Sie enthalten beispielsweise ein Zeilenadressenhaltesignal (RAL), um ein Zeilenadressensignal an einem Zeilenadreßpuffer zu halten, ein Zeilenadressenfrei­ gabesignal (RADE), um einen Zeilendekoder zu aktivieren, ein Wortleitungsfreigabesignal (WLE), um einen Wortleitungstreiber zu aktivieren, ein Spaltenadressenhaltesignal (CAL), um ein Spaltenadressensignal an einem Spaltenadreßpuffer zu halten, und ein Spaltendekoderfreigabesignal (CDE), um einen Spalten­ dekoder zu aktivieren.

Wenn das RAS-Signal aktiviert wird, wird das RAL-Signal akti­ viert. Mit einer Flanke dieses RAL-Signals als Auslöseimpuls werden zeilenverbundene interne Steuersignale, z. B. RADE- und WLE-Signale, nacheinander aktiviert. Wenn RAS-Signal aktiviert wird, wird das WLE-Signal deaktiviert. Mit der Flanke dieses WLE-Signals als Auslöseimplus werden zeilenverbundene interne Steuersignale nacheinander deaktiviert.

Ein synchroner dynamischer Direktzugriffsspeicher (SDRAM) emp­ fängt externe Steuersignale, die das RAS-Signal, das CAS- Signal und das WE-Signal enthalten, synchron zu einem Taktsi­ gnal. Die internen Steuersignale, wie zum Beispiel das RAL- Signal, das RADE-Signal und WLE-Signal, werden aufeinanderfol­ gend im wesentlichen in der gleichen Weise wie bei dem obigen asynchronen DRAM erzeugt.

Wie oben erläutert wurde, werden in einem herkömmlichen Steu­ ersignalgenerator die internen Steuersignale aufeinanderfol­ gend erzeugt. Dies erfordert eine komplizierte Schaltung, um genau die Ansteige- und Abfallzeitpunkte der internen Steuer­ signale einzustellen. Um DRAM mit unterschiedlichen Speicher­ zellenfeldanordnungen zu entwerfen und auch um DRAM mit ver­ schiedenen Betriebsmodi zu entwerfen, mußte daher die Konfigu­ ration der Steuersignalgeneratoren umfassend geändert werden. Als Ergebnis wurde eine beträchtliche Zeit benötigt, um ver­ schiedene Arten von DRAM zu entwerfen.

Es ist Aufgabe der vorliegenden Erfindung, eine synchrone Halbleiterspeichervorrichtung vorzusehen, die einen verein­ fachten Steuersignalgenerator aufweist.

Weiterhin soll eine synchrone Halbleiterspeichervorrichtung vorgesehen werden, die eine kürzere Entwurfszeit benötigt.

Die Aufgabe wird gelöst durch die synchrone Halbleiterspei­ chervorrichtung des Anspruches 1 oder durch die Halbleiter­ speichervorrichtung des Anspruches 15 oder 16.

Weiterbildungen der Erfindung sind in den Unteransprüchen an­ gegeben.

Gemäß der vorliegenden Erfindung enthält eine synchrone Halb­ leiterspeichereinrichtung, die eine Mehrzahl von externen Steuersignalen synchron mit einem Taktsignal empfängt und die zwischen einer Mehrzahl von Betriebszuständen als Reaktion auf diese erfaßten externen Steuersignale wechselt, ein Speicher­ zellenfeld, eine Lese-/Schreibschaltung und ein Steuersignal­ generator. Die Lese-/Schreibschaltung liest Daten von dem Speicherzellenfeld und schreibt Daten in das Speicherzellen­ feld ein. Der Steuersignalgenerator erzeugt interne Steuersi­ gnale zur Steuerung der Lese-/Schreibschaltung und liefert sie zu der Lese-/Schreibschaltung. Der Steuersignalgenerator ent­ hält eine synchrone Schaltung und eine Zeitablaufeinstell­ schaltung. Die synchrone Schaltung erzeugt synchron mit einem Taktsignal eine Mehrzahl von Zustandsübergangssignalen, die entsprechend eine Mehrzahl von Betriebszuständen darstellen, als Reaktion auf die externen Steuersignale. Die Zeitablauf­ einstellschaltung erzeugt asynchron zu einem Taktsignal die internen Steuersignale als Reaktion auf die Zustandsübergangs­ signalen.

Der Steuersignalgenerator der synchronen Halbleiterspei­ chereinrichtung, die oben beschrieben ist, ist in zwei Schal­ tungsabschnitte aufgeteilt: die synchrone Schaltung und die Zeitablaufsteuerschaltung, so daß die synchrone Schaltung un­ abhängig den Übergang der Betriebszustände steuern kann und die Zeitablaufeinstellschaltung unabhängig den Zeitablauf der internen Steuersignale einstellen kann. Wenn die Konfiguration des Speicherzellenfeldes geändert ist, muß daher nur die Zeitablaufeinstellschaltung geändert werden und nicht die syn­ chrone Schaltung. Dies ermöglicht einen einfachen Entwurf des Steuersignalgenerators, der eine Mehrzahl von Konfigurationen für Speicherzellenfelder entspricht. Wenn die Betriebszustände (Modi) geändert werden, muß ähnlich nur die synchrone Schal­ tung geändert werden, so daß die Steuersignalgeneratoren schnell entsprechend den verschiedenen Betriebsmodi entworfen werden können. Als Ergebnis ist es möglich, die Entwurfszeit zu verringern.

Bevorzugt verzögert die Zeitablaufeinstellschaltung die an­ steigenden Flanken und/oder abfallenden Flanken der Zu­ standsübergangssignale, um die ansteigenden Flanken und/oder abfallenden Flanken der internen Steuersignale zu definieren. Folglich kann die Zeitablaufeinstellschaltung hauptsächlich mit nur Verzögerungsschaltungen konfiguriert werden, ohne daß Halteschaltungen vorgesehen werden müssen.

Die synchrone Halbleiterspeichervorrichtung enthält ferner be­ vorzugt einen 2-Phasen-Taktgenerator, der als Reaktion auf ein Taktsignal ein erstes und zweites Taktsignal erzeugt, die zu­ einander komplementär sind. Wenn das erste Taktsignal von dem ersten Logikpegel zu dem zweiten Logikpegel geht, wird die synchrone Schaltung aktiviert und erzeugt somit eines der Zu­ standsübergangssignale. Wenn das zweite Taktsignal von dem er­ sten Logikpegel zu dem zweiten Logikpegel geht, wird die syn­ chrone Schaltung aktiviert und erzeugt somit ein anderes Zu­ standsübergangssignal, das zu dem einem Zustandsübergangs­ signal um einen halben Zyklus des ersten und zweiten Taktsi­ gnals verzögert ist.

Ferner enthält die Zeitablaufeinstellschaltung bevorzugt einen ODER-Schaltung, die ein internes Steuersignal als Reaktion auf das einen oder andere Zustandsübergangssignal erzeugt. Da das interne Steuersignal als Reaktion auf das Zustandsübergangs­ signal erzeugt ist, das um einen halben Zyklus später ist, wird es folglich möglich, den Zeitablauf des internen Steuer­ signales ohne eine Verzögerungsschaltung mit einer Verzögerung eines halben Zyklus einzustellen. Dies verringert die Layout­ fläche der Zeitablaufeinstellschaltung.

Alternativ kann die Zeitablaufeinstellschaltung eine UND- Schaltung aufweisen, die ein internes Steuersignal als Reakti­ on auf das erste oder zweite Taktsignal und das andere Zu­ standsübergangssignal erzeugt. Da der Logikpegel des anderen Zustandsübergangssignals schon bestimmt wurde vor dem Anstieg des Taktsignals ist es folglich möglich, das interne Steuersi­ gnal direkt nach dem Anstieg des Taktsignales zu erzeugen.

Bevorzugt enthält die synchrone Halbleiterspeichervorrichtung ferner ein Phasentaktgenerator, der ein erstes und zweites Taktsignal, die zueinander komplementär sind, als Reaktion auf ein Taktsignal erzeugt. Die synchrone Schaltung enthält einen Anweisungsdekoder und eine erste Halteschaltung. Der Anwei­ sungsdekoder empfängt und dekodiert ein externes Steuersignal. Die erste Halteschaltung hält das Signal von dem Anweisungsde­ koder als Reaktion auf das zweite Taktsignal. Folglich wird das externe Steuersignal während der Einstellperiode deko­ diert. Die Betriebsgeschwindigkeit kann somit erhöht werden.

Ferner enthält der Anweisungsdekoder bevorzugt einen Inverter, ein Übertragungsgatter und eine NAND-Schaltung. Der Inverter empfängt eines der externen Steuersignale. Das Übertragungs­ gatter empfängt ein anderes der externen Steuersignale. Die NAND-Schaltung empfängt Signale, die von dem Inverter und dem Übertragungsgatter ausgegeben werden. Folglich erreichen beide externe Steuersignale die NAND-Schaltung ohne eine unter­ schiedliche Verzögerungszeit.

Bevorzugt ist das Speicherzellenfeld in eine Mehrzahl von Bän­ ken aufgeteilt. Die synchrone Schaltung enthält ferner einen Bankdekoder, eine zweite Halteschaltung, eine Logikschaltung und eine dritte Halteschaltung. Der Bankdekoder empfängt und dekodiert ein Bankadressensignal, um die Bänke zu identifizie­ ren. Die zweite Halteschaltung hält ein Signal von den Bankde­ koder als Reaktion auf das zweite Taktsignal. Die Logikschal­ tung gibt ein Signal als Reaktion auf die Signale aus, die in der ersten und zweiten Halteschaltung gehalten sind. Die drit­ te Halteschaltung hält ein Signal von der Logikschaltung als Reaktion auf das erste Taktsignal.

Folglich wird das Bankadressensignal durch den Bankdekoder, der vor der zweiten Halteschaltung plaziert ist, dekodiert und die Logikschaltung verarbeitet das resultierende Signal zusam­ men mit dem Signal von dem Anweisungsdekoder. Somit ist es möglich, die Anzahl der Logikschaltungsstufen, die notwendig für die zweite Halteschaltung sind, zu verringern. Dies ermög­ licht es, den Einstellspielraum zu entspannen und die Anzahl der Halteschaltungen zu reduzieren.

Bevorzugt enthält die synchrone Schaltung einen ersten Anwei­ sungsdekoder, eine erste Logikschaltung, eine zweite Logik­ schaltung, einen zweiten Anweisungsdekoder und eine Gatter­ schaltung. Der erste Anweisungsdekoder dekodiert ein externes Steuersignal. Die erste Logikschaltung erzeugt als Reaktion auf ein Signal von dem ersten Anweisungsdekoder eines der Zu­ standsübergangssignale, die sie in einen aktiven Zustand über eine Mehrzahl von Zyklen des Taktsignals hält. Die zweite Lo­ gikschaltung erzeugt als Reaktion auf das Zustandsübergangs­ signal von der ersten Logikschaltung ein erstes Zurücksetzsi­ gnal, um das Zustandsübergangssignal in einen inaktiven Zu­ stand zu bringen, und liefert das Signal zu der ersten Logik­ schaltung. Der zweite Anweisungsdekoder dekodiert das externe Steuersignal und erzeugt ein zweites Zurücksetzsignal, um das Zustandsübergangssignal von der ersten Logikschaltung dazu zu bringen, in einen inaktiven Zustand zu gelangen. Die Gatter­ schaltung ist zwischen der ersten und zweiten Logikschaltung verbunden und bringt als Reaktion auf das zweite Zurücksetzsi­ gnal das Zustandsübergangssignal von der ersten Logikschaltung in den aktiven Zustand.

In dem Fall, in dem das externe Steuersignal eingegeben wird, bevor eine vorbestimmte Einstellperiode abgeschlossen ist, kann folglich ein Rauschen nur zu dem zweiten Zurücksetzsignal gelangen, aber nicht zu dem ersten Zurücksetzsignal. Selbst wenn das Zustandsübergangssignal, das in einem aktiven Zustand über eine Mehrzahl von Zyklen gehalten werden soll, fälschli­ cherweise in einen inaktiven Zustand aufgrund des Rauschens auf dem zweiten Zurücksetzsignal gebracht wird, wird daher das Zustandsübergangssignal schnell den normalen aktiven Zustand wieder erlangen.

Bevorzugt enthält die synchrone Schaltung einen Dekoder und eine Vergleichsschaltung. Der Dekoder dekodiert ein externes Signal. Die Vergleichsschaltung vergleicht ein Signal von De­ kodern mit einem Zustandsübergangssignal. Da das dekodierte externe Signal mit dem Zustandsübergangssignal während der Einstellperiode des externen Steuersignales verglichen wird, ist es folglich möglich, die Betriebsgeschwindigkeit zu erhö­ hen.

Bevorzugt ist das Speicherzellenfeld in einer Mehrzahl von Bänken aufgeteilt. Die synchrone Schaltung enthält einen Bank­ dekoder, eine Bankspaltenaktivierungsschaltung, eine Ver­ gleichsschaltung, eine Vorladeanweisungsdekoder und eine Spal­ tenabschlußschaltung. Der Bankdekoder dekodiert ein Bankena­ dressensignal, um die Bänke zu identifizieren. Die Bankspal­ tenaktivierungsschaltung erzeugt als Reaktion auf ein Signal von dem Bankdekoder ein Bankspaltenaktivierungssignal, das ei­ ne Bank von der Mehrzahl von Bänken anzeigt, bei der das Spal­ tensystem in Betrieb ist. Die Vergleichsschaltung vergleicht das Signal von dem Bankdekoder mit dem Bankspaltenaktivie­ rungssingal. Der Vorladeanweisungsdekoder dekodiert ein exter­ nes Steuersignal. Die Spaltenabschlußschaltung erzeugt als Re­ aktion auf ein Übereinstimmungssignal von der Vergleichsschal­ tung und ein Signal von dem Vorladeanweisungsdekoder ein Spal­ tenabschlußsignal, um den Betrieb des Spaltensystems zu been­ den. Da das dekodierte Bankadressensignal und das Bankspalten­ aktivierungssignal während der Einstellperiode des externen Steuersignals verglichen werden, kann folglich die Betriebsge­ schwindigkeit verbessert werden.

Weitere Merkmale, Aspekte und Vorteile der vorliegenden Erfin­ dung ergeben sich aus der folgenden detaillierten Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das eine Gesamtkonfi­ guration eines SDRAM gemäß einer ersten Ausführungsform der vorliegenden Erfin­ dung,

Fig. 2 ein Schaltbild, das eine spezifische Kon­ figuration des Speicherzellenfeldes und der I/O-Schaltung zeigt, die in Fig. 1 ge­ zeigt sind,

Fig. 3 ein Blockschaltbild, das eine spezifische Konfiguration des in Fig. 1 und 2 gezeig­ ten Steuersignalgenerators zeigt,

Fig. 4 ein Schaltbild, das eine spezifische Kon­ figuration einer entsprechenden in Fig. 3 gezeigten Halteschaltung zeigt,

Fig. 5 ein Blockschaltbild, das eine spezifische Konfiguration der in Fig. 3 gezeigten Zeitablaufeinstellschaltung zeigt,

Fig. 6 ein Zeitablaufdiagramm, das einen Lesebe­ trieb des Steuersignalgenerators, der in Fig. 3 gezeigt ist, zeigt,

Fig. 7 ein Zeitablaufdiagramm, das einen Schreib­ betrieb des in Fig. 3 gezeigten Steuerge­ nerators zeigt,

Fig. 8 ein Schaltbild, das eine hauptsächliche Konfiguration des Zeilensystems in dem Steuersignalgenerator gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 9 ein Zeitablaufdiagramm, das einen Betrieb des in Fig. 8 gezeigten Steuersignalgene­ rators zeigt,

Fig. 10 ein Schaltbild, das eine hauptsächliche Konfiguration des Spaltensystems in dem Steuersignalgenerator gemäß der zweiten Ausführungsform zeigt,

Fig. 11 ein Zeitablaufdiagramm, das einen Betrieb des in Fig. 10 gezeigten Steuersignalgene­ rators zeigt,

Fig. 12 ein Schaltbild, das eine spezifische An­ ordnung einer synchronen Schaltung gemäß einer dritten Ausführungsform der vorlie­ genden Erfindung,

Fig. 13 ein Zeitablaufdiagramm, das einen Betrieb der synchronen Schaltung zeigt, die in Fig. 12 gezeigt ist,

Fig. 14 ein Schaltbild, das eine spezifische Kon­ figuration des in Fig. 12 gezeigten Anwei­ sungsdekoders zeigt,

Fig. 15 ein Schaltbild, das eine spezifische Kon­ figuration der in Fig. 14 gezeigten NAND- Schaltung mit vier Eingängen zeigt,

Fig. 16 ein Schaltbild, das eine spezifische Kon­ figuration des in Fig. 12 gezeigten Bank­ dekoders zeigt,

Fig. 17 ein Schaltbild, das ein Beispiel eines Hauptabschnittes einer synchronen Schal­ tung gemäß eine vierten Ausführungsform der vorliegenden Erfindung,

Fig. 18 ein Schaltbild, das ein anderes Beispiel des Hauptabschnittes des synchronen Schal­ tung gemäß der vierten Ausführungsform zeigt,

Fig. 19 ein Zeitablaufdiagramm, das ein mit einem externen Zurücksetzsignal der in Fig. 17 und 18 gezeigten Schaltung verbundenen Be­ trieb zeigt,

Fig. 20 ein Zeitablaufdiagramm, das ein mit einem internen Zurücksetzsignal der in Fig. 17 und 18 gezeigten Schaltung verbundenen Be­ trieb zeigt,

Fig. 21 ein Schaltbild, das ein noch anderes Bei­ spiel des Hauptabschnittes der synchronen Schaltung gemäß der vierten Ausführungs­ form zeigt,

Fig. 22 ein Zeitablaufdiagramm, das den Betrieb der in Fig. 21 gezeigten Schaltung zeigt,

Fig. 23 ein Schaltbild, das einen Abschnitt einer synchronen Schaltung gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 24 ein Schaltbild, das einen anderen Ab­ schnitt der synchronen Schaltung gemäß der fünften Ausführungsform zeigt, und

Fig. 25 ein Zeitablaufdiagramm, das einen Betrieb der synchronen Schaltung zeigt, die in Fig. 23 und 24 gezeigt ist.

Im folgenden werden Ausführungsformen der vorliegenden Erfin­ dung im Detail unter Bezugnahme auf die beigefügten Zeichnun­ gen beschrieben, in denen gleiche oder entsprechende Abschnit­ te durch die gleichen Bezugszeichen bezeichnet sind, und eine Beschreibung von diesen wird nicht wiederholt.

Erste Ausführungsform

Bezugnehmend auf Fig. 1 ist die synchrone Halbleiterspeicher­ vorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung ein synchroner dynamischer Direktzugriffsspeicher (SDRAM), der eine Mehrzahl von externen Steuersignalen /RAS, /CAS, /WE und /CS synchron mit einem externen Taktsignal CLK erfaßt und Übergänge zwischen einer Mehrzahl von Betriebszu­ ständen (z. B. ein aktiver Modus, ein Vorlademodus, ein Lesemo­ dus und ein Schreibmodus) als Reaktion auf die erfaßten exter­ nen Steuersignale /RAS, /CAS, /WE und /CS durchführt. Der SDRAM ist mit einem 2-Phasen-Taktgenerator 10, einem Speicher­ zellenfeld 12, einem Zeilendekoder 14, einem Spaltendekoder 16, einer Eingabe- und Ausgabeschaltung (I/O-Schaltung) 18, einem Zeilenadressenpuffer 20, einem Spaltenadressenpuffer 22, einem Vorverstärker 24, einem Schreibtreiber 26 und einem Steuersignalgenerator 28 versehen.

Der 2-Phasen-Taktgenerator 10 erzeugt als Reaktion auf ein ex­ ternes Taktsignal CLK zueinander komplementäre interne Taktsi­ gnale P1 und P2. Das Speicherzellenfeld 12 ist in eine Mehr­ zahl von (z. B. 4) Bänken aufgeteilt und enthält, wie später im Detail beschrieben wird, eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, eine Mehrzahl von Wort­ leitungen, die in Zeilen angeordnet sind, eine Mehrzahl von Bitleitungspaaren, die in Spalten angeordnet sind, und eine Mehrzahl von Spaltenauswahlleitungen, die entlang den Bitlei­ tungspaaren angeordnet sind.

Der Zeilendekoder 14 aktiviert selektiv eine Wortleitung als Reaktion auf ein Zeilenadressensignal RAD. Der Spaltendekoder 16 aktiviert selektiv eine Spaltenauswahlleitung als Reaktion auf ein Spaltenadressensignal CAD. Die I/O-Schaltung 18 ent­ hält, wie später im Detail beschrieben wird, ein I/O- Leitungspaar und eine Mehrzahl von Spaltenauswahlgattern. Als Reaktion auf die Spaltenauswahlleitung, die durch den Spalten­ dekoder 16 aktiviert ist, gibt die I/O-Schaltung 18 einen Da­ tenwert von einem entsprechenden Bitleitungspaar aus oder gibt einen Datenwert in ein entsprechendes Bitleitungspaar ein.

Der Zeilenadreßpuffer 20 empfängt ein externes Adressensignal ADD und liefert ein Zeilenadressensignal RAD zu dem Zeilende­ koder 14. Der Spaltenadressenpuffer 22 empfängt das externe Adressensignal ADD und liefert ein Spaltenadressensignal CAD zu dem Spaltendekoder 16.

Der Vorverstärker 24 verstärkt ein Signal, das über die I/O- Schaltung 18 von dem Speicherzellenfeld 12 ausgelesen ist, und gibt das resultierende Signal als Datensignal DQ aus. Der Schreibtreiber 26 verstärkt das empfangene Datensignal DQ und schreibt das resultierende Signal über die I/O-Schaltung 18 in das Speicherzellenfeld 12.

Der Zeilendekoder 14, der Spaltendekoder 16, die I/O-Schaltung 18, der Zeilenadreßpuffer 20, der Spaltenadressenpuffer 22, der Vorverstärker 24 und der Schreibtreiber 26 bilden eine Le­ se-/Schreibschaltung, die Daten von dem Speicherzellenfeld 12 liest und sie in das Speicherzellenfeld 12 einschreibt.

Der Steuersignalgenerator 28 erzeugt als Reaktion auf die ex­ ternen Steuersignale /RAS, /CAS, /WE und /CS interne Steuersi­ gnale WLE, RADE, CDE, RAL, CAL, PAE und WDE zur Steuerung der Lese-/Schreibschaltung und legt diese an die Lese-/Schreib­ schaltung an.

Bezugnehmend auf Fig. 2 enthält das Speicherzellenfeld 12 eine Mehrzahl von Wortleitungen WL, die in Zeilen angeordnet sind, (von denen nur zwei Wortleitungen repräsentativ in der Figur dargestellt sind), eine Mehrzahl von Bitleitungspaaren BL, /BL, die in Spalten angeordnet sind, (von denen nur ein Bit­ leitungspaar repräsentativ in der Figur dargestellt ist), eine Mehrzahl von Speicherzellen 30, die an den Kreuzungen der Wortleitungen WL und Bitleitungspaare BL, /BL angeordnet sind, (nur zwei Speicherzellen sind repräsentativ in der Figur dar­ gestellt), eine Mehrzahl von Spaltenauswahlleitungen CSL, die in Spalten angeordnet sind, (nur eine repräsentative Spalten­ auswahlleitung ist in der Figur dargestellt), eine Mehrzahl von Leseverstärkern 32P, 32 N, die Potentialdifferenzen zwi­ schen Bitleitungen BL und Bitleitungen /BL verstärken, (nur ein Leseverstärker ist in der Figur repräsentativ gezeigt), eine Mehrzahl von Vorladeschaltungen 34, die die Bitleitungs­ paare BL, /BL auf eine Zwischenspannung VBL, die die Hälfte der Stromversorgungsspannung ist, vorladen und ausgleichen (nur eine Vorladeschaltung ist repräsentativ in der Figur ge­ zeigt), und eine Mehrzahl von Bitleitungstrennschaltern 36L, 36R, die selektiv die Bitleitungspaare BL, /BL auf der linken Seite und der rechten Seite der Figur mit den Leseverstärkern 32P, 32 N in der Mitte der Figur verbinden (nur zwei Bitlei­ tungstrennschalter sind repräsentativ in der Figur gezeigt).

Die I/O-Schaltung 18 enthält ein Eingabe-/Ausgabeleitungspaar (I/O-Leitungspaar) 10, /10, das gemeinsam für die Mehrzahl von Bitleitungspaaren BL, /BL vorgesehen ist, und eine Mehrzahl von Spaltenauswahlgattern 38, die entsprechend der Mehrzahl der Bitleitungspaare BL, /BL vorgesehen sind, (von denen nur ein Spaltenauswahlgatter in der Figur repräsentativ gezeigt ist). Jedes Spaltenauswahlgatter 38 verbindet als Reaktion auf ein Spaltenauswahlsignal, das von dem Spaltendekoder 16 über die Spaltenauswahlleitung CSL empfangen ist, ein entsprechen­ des Bitleitungspaar BL, /BL mit dem I/O-Leitungspaar IO, /IO.

Von den internen Steuersignalen, die durch den Steuersignalge­ nerator 28 erzeugt sind, wird ein Zeilenadressenhaltesignal RAL (im folgenden als "RAL-Signal" bezeichnet) an den Zeilena­ dreßpuffer 20 angelegt. Als Reaktion auf dieses RAL-Signal hält der Zeilenadreßpuffer 20 ein extern angelegtes Zeilena­ dressensignal.

Von den internen Steuersignalen wird ein Zeilenadressenfreiga­ besignal RADE (im folgenden als "RADE-Signal" bezeichnet) an den Zeilendekoder 14 angelegt. Als Reaktion auf das RADE- Signal erfaßt der Zeilendekoder 14 das Zeilenadressensignal RA von dem Zeilenadressenpuffer 20.

Von den internen Steuersignalen wird ein Bitleitungstrennsi­ gnal /BLI0 (im folgenden als "/BLI0-Signal" bezeichnet) an den Bitleitungstrennschalter 36L angelegt. Der Bitleitungstrenn­ schalter 36L arbeitet derart, daß das Bitleitungspaar BL, /BL getrennt wird, wenn /BLI0 auf einem L-Pegel (logisch niedriger Pegel) ist, und daß das Bitleitungspaar BL, /BL verbunden wird, wenn /BLI0 auf einem H-Pegel (logisch hoher Pegel) ist.

Von den internen Steuersignalen wird ein Bitleitungstrennsi­ gnal /BLI1 (im folgenden als "/BLI1-Signal" bezeichnet) an den Bitleitungstrennschalter 36R angelegt. Der Bitleitungstrenn­ schalter 36R arbeitet derart, daß das Bitleitungspaar BL, /BL getrennt wird, wenn /BLI1 auf dem L-Pegel ist, und daß das Bitleitungspaar BL, /BL verbunden wird, wenn /BLI1-Signal auf einem H-Pegel ist.

Von den internen Steuersignalen wird ein Bitleitungsaus­ gleichssignal BLEQ (im folgenden als "BLEQ-Signal" bezeichnet) an die Vorladeschaltung 34 angelegt. Als Reaktion auf dieses BLEQ-Signal wird das Bitleitungspaar BL, /BL durch die Vorla­ deschaltung 34 auf die Zwischenspannung VBL vorgeladen und ausgeglichen.

Von den internen Steuersignalen wird ein Wortleitungsfreigabe­ signal WLE (im folgenden als "WLE-Signal" bezeichnet) an den Zeilendekoder 14 angelegt. Als Reaktion auf das WLE-Signal ak­ tiviert der Zeilendekoder 14 selektiv die Wortleitung WL.

Von den internen Steuersignalen wird ein Leseverstärkerfreiga­ besignal SAN (im folgenden als "SAN-Signal" bezeichnet) an ei­ nen N-Kanal-Leseverstärker 32 N angelegt. Als Reaktion auf die­ ses SAN-Signal verringert der N-Kanal-Leseverstärker 32 N die niedrigere Spannung auf einer der Bitleitungen BL oder /BL auf einen Massespannungspegel.

Von den internen Steuersignalen wird ein Leseverstärkerfreiga­ besignal /SAP (im folgenden als "/SAP-Signal" bezeichnet) an einen P-Kanal-Leseverstärker 32P angelegt. Als Reaktion auf dieses /SAP-Signal hebt der P-Kanal-Leseverstärker 32P die hö­ here Spannung auf einer der Bitleitungen BL oder /BL auf einen Stromversorgungsspannungspegel.

Von den internen Steuersignalen wird ein Spaltenadressenhalte­ signal CAL (im folgenden als "CAL-Signal" bezeichnet) an den Spaltenadressenpuffer 22 angelegt. Als Reaktion auf dieses CAL-Signal hält der Spaltenadressenpuffer 22 ein extern ange­ legtes Spaltenadressensignal.

Von den internen Steuersignalen wird ein Spaltendekoderfreiga­ besignal CDE (im folgenden als "CDE-Signal" bezeichnet) an den Spaltendekoder 16 angelegt. Der Spaltendekoder 16 wird als Re­ aktion auf dieses CDE-Signal aktiviert.

Von den internen Steuersignalen wird ein Vorverstärkerfreiga­ besignal PAE (im folgenden als "PAE-Signal" bezeichnet) an den Vorverstärker 24 angelegt. Als Reaktion auf dieses PAE-Signal wird der Vorverstärker 24 aktiviert.

Von den internen Steuersignalen wird ein Schreibtreiberfreiga­ besignal WDE (im folgenden als "WDE-Signal" bezeichnet) an den Schreibtreiber 26 angelegt. Als Reaktion auf dieses WDE-Signal wird der Schreibtreiber 26 aktiviert.

Wie in Fig. 3 gezeigt ist, enthält der Steuersignalgenerator 28 eine synchrone Schaltung 40, die synchronisiert mit dem ex­ ternen Taktsignal CLK und somit mit den internen Taktsignalen P1 und P2 ist, und eine Zeitablaufeinstellschaltung 42, die asynchron zu dem externen Taktsignal CLK und somit zu den in­ ternen Taktsignalen P1 und P2 ist. Die synchrone Schaltung 40 erzeugt als Reaktion auf die externen Steuersignale /RAS, /CAS, /WE und /CS Zustandsübergangssignale RASP1, READP1 und WRITEP1, die Betriebszustände (Modi) dieses SDRAM zeigen. Die Zeitablaufeinstellschaltung 42 erzeugt als Reaktion auf die Zustandsübergangssignale RASP1, READP1 und WRITEP1 von der synchronen Schaltung 40 interne Steuersignale RAL, BADE, /BLI (das /BLI0 und /BLI1 repräsentiert, die in Fig. 2 gezeigt sind), BLEQ, WLE, SAN, /SAP, CAL, CDE, PAE und WDE. Somit ist der Steuersignalgenerator 28 in zwei Schaltungen aufgeteilt, nämlich die synchrone Schaltung 40 und die Zeitablaufeinstell­ schaltung 42. Die synchrone Schaltung 40 dekodiert eine Anwei­ sung, die eine Kombination der externen Steuersignale /RAS, /CAS, /WE und /CS ist, und steuert exklusiv den Übergang der Betriebszustände. Die Zeitablaufeinstellschaltung 42 stellt nur die Zeitabläufe der internen Steuersignale ein, die oben beschrieben wurden.

Die folgende Tabelle 1 zeigt Anweisungen für Betriebsmodi, die für diesen SDRAM angepaßt sind.

Tabelle 1

Um zum Beispiel diesen SDRAM dazu zu bringen, einen aktiven Modus ACT zu erreichen, werden ein Zeilenadressenauslösesignal /BAS (im folgenden als "/RAS-Signal" bezeichnet) auf einem L- Pegel, ein Spaltenadressenauslösesignal /CAS (im folgenden als "/CAS-Signal" bezeichnet) auf einem H-Pegel, ein Schreibfrei­ gabesignal /WE (im folgenden "/WE-Signal") auf einem H-Pegel und ein Chipauswahlsignal /CS (im folgenden "/CS-Signal") auf einem L-Pegel geliefert. Durch Dekodieren dieser Aktivierungs­ anweisung ACT erzeugt die synchrone Schaltung 40 ein Aktivie­ rungszustandsübergangssignal RASP1, das den Aktivmodus reprä­ sentiert.

Um den SDRAM dazu zu bringen, in einen Vorlademodus PCG zu ge­ langen, werden das /RAS-Signal auf dem L-Pegel, das /CAS- Signal auf dem H-Pegel, das /WE-Signal auf dem L-Pegel und das /CS-Signal auf dem L-Pegel geliefert. Die synchrone Schaltung 40 dekodiert diese Vorladeanweisung PCG und erzeugt ein Vorla­ deanweisungsübergangssignal PREP1, das den Vorlademodus an­ zeigt.

Um den SDRAM dazu zu bringen, in einen Lesemodus READ zu ge­ langen, werden das /RAS-Signal auf dem H-Pegel, das /CAS- Signal auf dem L-Pegel, das /WE-Signal auf dem H-Pegel, das /CS-Signal auf dem L-Pegel und ein 10-tes Bit des Adressensi­ gnals ADD [10] auf einem L-Pegel geliefert. Durch Dekodieren dieser Leseanweisung READ erzeugt die synchrone Schaltung 40 ein Lesezustandsübergangssignal READP1, das den Lesemodus re­ präsentiert.

Um den SDRAM dazu zu bringen, in einen Schreibmodus WRITE zu gelangen, werden das /RAS-Signal auf dem H-Pegel, das /CAS- Signal auf dem L-Pegel, das /WE-Signal auf dem L-Pegel, das /CS-Signal auf dem L-Pegel und das 10-te Bit des Adressensi­ gnals ADD [10] auf dem L-Pegel geliefert. Durch Dekodieren dieser Schreibanweisung WRITE erzeugt die synchrone Schaltung 40 ein Schreibzustandsübergangssignal WRITEP1, das den Schreibmodus repräsentiert.

Anders als die obigen Modi repräsentiert RAP eine Leseanwei­ sung mit einer Autovorladung, das ermöglicht, das ein Vorladen automatisch durchgeführt wird, nachdem ein Blocklesen (bzw. burst - Lesen) über eine Mehrzahl von Zyklen abgeschlossen ist. WAP repräsentiert eine Schreibanweisung mit einem Auto­ vorladen, das ermöglicht, daß ein Vorladen automatisch durch­ geführt wird, nachdem ein Blockschreiben (bzw. burst - Schrei­ ben über eine Mehrzahl von Zyklen abgeschlossen ist.

Genauer enthält die synchrone Schaltung 40 eine Mehrzahl von Halteschaltungen 44, die als Reaktion auf das interne Taktsi­ gnal P2 die externen Steuersignale /RAS, /CAS, /WE und /CS entsprechend halten, eine Mehrzahl von Anweisungsdekodern 46, 48, 50 und 52, die die durch die Halteschaltungen 44 gehalte­ nen Signale dekodieren, eine Mehrzahl von Halteschaltungen 54, die als Reaktion auf das interne Taktsignal P1 die dekodierten Signale von den entsprechenden Anweisungsdekodern 46, 48, 50 und 52 halten, Kombinationslogikschaltungen (CL-Schaltungen) 56, 58, 60 und 62, die als Reaktion auf die dekodierten Signa­ le, die durch die Halteschaltungen 54 gehalten werden, ent­ sprechend die Zustandsübergangssignale RASP1, READP1 und WRITEP1 erzeugen, eine Mehrzahl von Halteschaltungen 64, die als Reaktion auf das interne Taktsignal P2 die Zustandsüber­ gangssignale von den Kombinationslogikschaltungen 56, 58, 60 und 62 halten, eine Kombinationslogikschaltung (CL-Schaltung) 66, die als Reaktion auf die Zustandsübergangssignale, die durch die Halteschaltungen 64 gehalten werden, Zurücksetzsi­ gnale zur Zurücksetzung der entsprechenden Zustandsübergangs­ signale RASP1, READP1 und WRITEP1 erzeugt, und eine Mehrzahl von Halteschaltungen 68, die als Reaktion auf das interne Taktsignal P1 die Zurücksetzsignale von der Kombinationslogik­ schaltung 66 halten. Die Zurücksetzsignale, die durch die Hal­ teschaltungen 68 gehalten werden, werden zu den Kombinations­ logikschaltungen 56, 60 und 62 entsprechend zurückgeführt.

Hier dekodiert der Anweisungsdekoder 46 die Aktivierungsanwei­ sung ACT, die eine Kombination der externen Steuersignale /RAS, /CAS, /WE und /CS ist, wie in Tabelle 1 gezeigt ist. Der Anweisungsdekoder 48 dekodiert die Vorladeanweisung PCG, die eine Kombination der externen Steuersignale /RAS, /CAS, /WE und /CS ist, wie in der Tabelle 1 gezeigt ist. Der Anweisungs­ dekoder 50 dekodiert die Leseanweisung READ, die aus einer Kombination der externen Steuersignale /RAS, /CAS, /WE und /CS gebildet ist, wie in Tabelle 1 gezeigt ist. Der Anweisungsde­ koder 52 dekodiert die Schreibanweisung WRITE, die aus einer Kombination der externen Steuersignale /RAS, /CAS, /WE und /CS gebildet ist, wie in der Tabelle 1 gezeigt ist.

Die Kombinationslogikschaltung 56 erzeugt das Aktivierungszu­ standsübergangssignal RASP1, das den Aktivierungsmodus reprä­ sentiert, als Reaktion auf das dekodierte Signal, das durch die entsprechende Halteschaltung 54 gehalten wird. Die Kombi­ nationslogikschaltung 60 erzeugt das Lesezustandsübergangs­ signal READP1, das den Lesemodus repräsentiert, als Reaktion auf das dekodierte Signal, das durch die entsprechende Halte­ schaltung 54 gehalten wird. Die Kombinationslogikschaltung 62 erzeugt das Schreibzustandsübergangssignal WRITEP1, das den Schreibmodus repräsentiert, als Reaktion auf das dekodierte Signal, das durch die entsprechende Halteschaltung 54 gehalten wird.

Das dekodierte Signal von dem Vorladeanweisungsdekoder 48 wird in der entsprechenden Halteschaltung 54 gehalten und als Vor­ laderücksetzsignal PREP1 den entsprechenden Kombinationslogik­ schaltungen 56, 58, 60 und 62 bereitgestellt. Die Kombinati­ onslogikschaltung 56 setzt das Aktivierungszustandsübergangs­ signal RASP1 als Reaktion von entweder auf das Vorladerück­ setzsignal PREP1 oder ein Autovorladerücksetzsignal APREP1 zu­ rück. Die Kombinationslogikschaltung 60 setzt das Lesezu­ standsübergangssignal READP1 als Reaktion von entweder auf das Vorladerücksetzsignal PREP1 oder das Autovorladerücksetzsignal APREP1 zurück. Die Kombinationslogikschaltung 62 setzt das Schreibzustandsübergangssignal WRITEP1 als Reaktion auf entwe­ der das Vorladerücksetzsignal PREP1 oder das Autovorladerück­ setzsignal APREP1 zurück.

Jede Halteschaltung 44 enthält zum Beispiel ein CMOS- Übertragungsgatter 70 und Inverter 72, 74 und 76, wie in Fig. 4 gezeigt ist. Das Übertragungsgatter 70 wird als Reaktion auf das interne Taktsignal P2 eingeschaltet und erfaßt ein Einga­ besignal. Die Inverter 72 und 74 bilden einen Haltekreis, der das erfaßte Signal erhält. Der Inverter 76 gibt das erhaltene Signal aus. Die anderen Halteschaltungen 54, 64 und 68 weisen jeweils eine Konfiguration auf, die ähnlich zu der der Halte­ schaltung 44 ist.

Andererseits enthält die Zeitablaufeinstellschaltung 42, wie in Fig. 5 gezeigt ist, eine zeilenverbundene Zeitablaufein­ stellschaltung 78, die als Reaktion auf das Aktivierungszu­ standsübergangssignal RASP1 zeilenverbundene interne Steuersi­ gnale RAL, BADE, /BLI, BLEQ, WLE, SAN und /SAP erzeugt, und eine spaltenverbundene Zeitablaufeinstellschaltung 80, die als Reaktion auf das Lesezustandsübergangssignal READP1 und das Schreibzustandsübergangssignal WRITEP1 spaltenbezogene interne Steuersignale PAE, CAL, CDE und WDE erzeugt.

Die zeilenverbundene Zeitablaufeinstellschaltung 78 ist im we­ sentlichen mit nur einer Mehrzahl von Verzögerungsschaltungen (nicht gezeigt) ausgebildet.

Die spaltenverbundene Zeitablaufeinstellschaltung 80 enthält eine UND-Schaltung 82, die das Lesezustandsübergangssignal READP1 und das interne Taktsignal P1 empfängt, eine ODER- Schaltung 84, die das Lesezustandsübergangssignal READP1 und Schreibzustandsübergangssignal WRITEP1 empfängt, eine UND- Schaltung 86, die ein Ausgabesignal von der ODER-Schaltung 84 und das interne Taktsignal P1 empfängt, eine UND-Schaltung 88, die das Schreibzustandsübergangssignal WRITEP1 und das interne Taktsignal P1 empfängt, eine Verzögerungsschaltung 90, die ein Ausgabesignal von der UND-Schaltung 82 verzögert und das PAE- Signal erzeugt, eine Verzögerungsschaltung 92, die das Lesezu­ standsübergangssignal READP1 verzögert und das CAL-Signal er­ zeugt, eine Verzögerungsschaltung 94, die ein Ausgabesignal von der UND-Schaltung 86 verzögert und das CDE-Signal erzeugt, und eine Verzögerungsschaltung 96, die ein Ausgabesignal von der UND-Schaltung 88 verzögert und das WDE-Signal erzeugt. So­ mit ist ähnlich zu der zeilenverbundenen Zeitablaufeinstell­ schaltung 78 die spaltenverbundene Zeitablaufeinstellschaltung 80 im wesentlichen aus nur einer Mehrzahl von Verzögerungs­ schaltungen 90, 92, 94 und 96 gebildet.

Im folgenden wird der Betrieb des SDRAM unter Bezugnahme auf ein Zeitablaufdiagramm, das in Fig. 6 gezeigt ist, beschrie­ ben. Das interne Taktsignal P1 ist in Phase mit dem externen Takt CLK, wohingegen das interne Taktsignal P2 eine entgegen­ gesetzte Phase zu dem externen Taktsignal CLK aufweist.

Zuerst wird ein Fall betrachtet, bei dem die Aktivierungsan­ weisung ACT als Anweisung CMD bereitgestellt wird. In diesem Fall wird, wenn das interne Taktsignal P1 zum Zeitpunkt t0 an­ steigt, das dekodierte Signal von dem Aktivierungsanweisungs­ dekoder 46, der in Fig. 3 gezeigt ist, in der entsprechenden Halteschaltung 54 gehalten. Als Reaktion auf dieses gehaltene, dekodierte Signal wird das Aktivierungszustandsübergangssignal RASP1 durch die Kombinationslogikschaltung 56 erzeugt. Das heißt, daß das Signal RASP1 auf den H-Pegel ansteigt. Dieses Aktivierungszustandsübergangssignal RASP1 wird auf dem H-Pegel bis zum Zeitpunkt t2 gehalten, wenn die Vorladeanweisung PCG geliefert wird, d. h. über eine Mehrzahl von Zyklen (4 Zyklen im Fall von Fig. 6) des internen Taktsignals P1.

Das Aktivierungszustandsübergangssignal RASP1 wird an die in Fig. 5 gezeigte zeilenverbundene Zeitablaufeinstellschaltung 78 angelegt und zeilenverbundene interne Steuersignale RAL, RADE, /BLI, BLEQ, WLE, SAN und /SAP werden erzeugt. Genauer, das RAL-Signal und das RADE-Signal steigen als Reaktion auf die ansteigende Flanke des Aktivierungszustandsübergangs­ signals RASP1 an. Das /BLI-Signal und das BLEQ-Signal fallen dann als Reaktion auf die ansteigende Flanke des RADE-Signals. Das WLE-Signal steigt als Reaktion auf die fallende Flanke des BLEQ-Signals an. Das SAN-Signal steigt in Reaktion auf die steigende Flanke des WLE-Signals an. Das /SAP-Signal fällt in Reaktion auf die ansteigende Flanke des SAN-Signals ab. In dieser Weise definiert die zeilenverbundene Zeitablaufein­ stellschaltung 78 durch Verzögern der ansteigenden Flanke des Aktivierungszustandsübergangssignals RASP1 die ansteigenden Flanken des AAL-, des RADE-, des WLE- und des SAN-Signals und die abfallender Flanken des /BLI-, des BLEQ- und des /SAP- Signals.

Andererseits fällt als Reaktion auf die fallende Flanke des Aktivierungszustandsübergangssignals RASP1 das WLE-Signal ab, worauf der Abfall des RAL-, des RADS- und des SAN-Signals und der Anstieg des /SAP-Signals folgt. Dann steigen als Reaktion auf die fallende Flanke des RAL-Signals das /BLI- und das BLEQ-Signal. Somit definiert die zeilenverbundene Zeitablauf­ einstellschaltung 78 durch Verzögern der fallenden Flanke des Aktivierungszustandsübergangssignals RASP1 die fallenden Flan­ ken des AAL-, des RADE-, des WLE- und SAN-Signals und die an­ steigenden Flanken des /BLI-, des BLEQ und des /SAP-Signals.

Als nächstes wird angenommen, daß die Leseanweisung READ ange­ legt wird, während der SDRAM in dem aktiven Modus ist. In die­ sem Fall wird, wenn das interne Taktsignal P1 zum Zeitpunkt t1 ansteigt, das dekodierte Signal von dem Leseanweisungsdekoder 50 in der entsprechenden Halteschaltung 54 gehalten. Als Reak­ tion auf dieses dekodierte Signal, das gehalten wird, erzeugt die Kombinationslogikschaltung 60 das Lesezustandsübergangs­ signal READP1. Das heißt, daß das Signal READP1 auf den H-Pegel ansteigt. Das Lesezustandsübergangssignal READP1 wird auf dem H-Pegel während der Blockausleseperiode gehalten. Die­ ses READP1 fällt auf den L-Pegel, wenn entweder das Autovorla­ derücksetzsignal APREP1 von der Halteschaltung 68 von Fig. 3 zu der Kombinationslogikschaltung 60 zum automatischen Vorla­ den am Ende des Blocklesens gesendet wird, oder wenn die ex­ tern angelegte Vorladeanweisung PCG verursacht, daß das Vorla­ derücksetzsignal PREP1 von der Halteschaltung 54 zu der Kombi­ nationslogikschaltung 60 geschickt wird. Wenn der Lesemodus eine Blocklänge von beispielsweise "4" aufweist, wird das Le­ sezustandsübergangssignal READP1 auf dem H-Pegel für 4 Zyklen des internen Taktsignals P1 gehalten, es sei denn, daß die Vorladeanweisung PCG extern angelegt wird. In Fig. 6 wird die Vorladeanweisung PCG während der Blockleseperiode angelegt, wodurch das Blocklesen zwangsweise in dem zweiten Zyklus des internen Taktsignales P1 unterbrochen wird.

Dieses Lesezustandsübergangssignal READP1 wird zu der in Fig. 5 gezeigten spaltenverbundenen Zeitablaufeinstellschaltung 80 geliefert, und spaltenverbundene bzw. spaltenbezogene interne Steuersignale CAL, CDE und PAE werden erzeugt. Genauer, das Lesezustandsübergangssignal READP1 wird durch die Verzöge­ rungsschaltung 92 verzögert und das CAL-Signal wird erzeugt. Dieses CAL-Signal steigt an und fällt ab als Reaktion auf die ansteigende Flanke und die fallende Flanke des Lesezu­ standsübergangssignals READP1. Die Verzögerungsschaltung 92 enthält eine Verzögerungsschaltung, die sowohl eine abfallende Flanke als auch eine ansteigende Flanke eines Signals unabhän­ gig verzögert. Mit der Verzögerungsschaltung 92 ist es daher möglich, die Verzögerung für die abfallende Flanke und die an­ steigende Flanke des Signals getrennt einzustellen.

Das Lesezustandsübergangssignal READP1 wird über die ODER- Schaltung 84 zu der UND-Schaltung 86 geliefert. Es wird weiter zu der Verzögerungsschaltung 94 nur geliefert, während das in­ terne Taktsignal P1 auf dem H-Pegel ist, wodurch das CDE - Signal erzeugt wird. Dieses CDE-Signal steigt an und fällt ab entsprechend der ansteigenden und abfallenden Flanke des in­ ternen Taktsignals P1.

Das Lesezustandsübergangssignal READP1 wird der Verzögerungs­ schaltung 90 nur geliefert, während das interne Taktsignal P1 auf dem H-Pegel ist, wodurch das PAE-Signal erzeugt wird. Die­ ses PAE-Signal steigt an und fällt ab entsprechend der anstei­ genden und abfallenden Flanke des internen Taktsignals P1.

Um die ansteigenden und abfallenden Flanken der internen Steu­ ersignale, die oben beschrieben sind, zu definieren, enthält die Zeitablaufeinstellschaltung 42 eine bekannte Anstiegsver­ zögerungsschaltung, die nur ansteigende Flanken verzögert, ei­ ne bekannte Abfallverzögerungsschaltung, die nur abfallende Flanken verzögert, und eine bekannte Doppelverzögerungsschal­ tung, die sowohl die ansteigende als auch die abfallende Flan­ ke voneinander unabhängig verzögert.

Nun wird unter Bezugnahme auf die Zeitablaufdarstellung, die in Fig. 7 gezeigt ist, der Fall beschrieben, bei dem die Schreibanweisung WRITE geliefert wird, während der SDRAM in dem aktiven Modus ist.

In diesem Fall wird, wenn das interne Taktsignal P1 zum Zeit­ punkt t1 ansteigt, das dekodierte Signal von dem Schreibanwei­ sungsdekoder 52 in Fig. 3 in der entsprechenden Halteschaltung 54 gehalten. Als Reaktion auf dieses gehaltene, dekodierte Si­ gnal erzeugt die Kombinationslogikschaltung 62 das Schreibzu­ standsübergangssignal WRITEP1. Das heißt, daß das Signal WRITEP1 auf den H-Pegel ansteigt. Dieses Schreibzustandsüber­ gangssignal WRITEP1 wird auf den H-Pegel während der Block­ schreibperiode gehalten und es fällt auf den L-Pegel, wie in dem Fall des Lesezustandsübergangssignals READP1, der oben be­ schrieben wurde, entweder wenn das Autovorladeanweisungssignal APREP1 der Kombinationslogikschaltung 62 am Ende der Block­ schreibperiode geliefert wird, oder wenn die Vorladeanweisung extern angelegt wird und somit das Vorladerücksetzsignal PREP1 an die Kombinationslogikschaltung 62 angelegt wird.

Das Schreibzustandsübergangssignal WRITEP1 ist mit einer spal­ tenbezogenen Zeitablaufeinstellschaltung 80, wie in Fig. 5 ge­ zeigt ist, versehen und somit werden das CDE-Signal und das WDE-Signal erzeugt.

Genauer, das Schreibzustandsübergangssignal WRITEP1 wird an die Verzögerungsschaltung 96 nur angelegt, während das interne Taktsignal P1 auf dem H-Pegel ist, wodurch das WDE-Signal er­ zeugt wird. Damit steigt und fällt das WDE-Signal entsprechend der ansteigenden und abfallenden Flanke des internen Taktsi­ gnals P1.

Das Schreibzustandsübergangssignal WRITEP1 wird zu der UND- Schaltung 86 über die ODER-Schaltung 84 geschickt. Es wird ferner zu der Verzögerungsschaltung 94 nur geschickt, während das interne Taktsignal P1 auf dem H-Pegel ist, und somit wird das CDE-Signal erzeugt. Somit steigt und fällt das CDE-Signal entsprechend der ansteigenden und abfallenden Flanke des in­ ternen Taktsignals P1.

Wie oben erläutert wurde, ist gemäß der ersten Ausführungsform der Steuersignalgenerator 28 in die synchrone Schaltung 40 und die Zeitablaufeinstellschaltung 42 aufgeteilt, wobei die syn­ chrone Schaltung 40 die Zustandsübergangssignale RASP1, READP1 und WRITEP1 erzeugt, wohingegen die Zeitablaufeinstellschal­ tung 42 die Zeitabläufe der internen Steuersignale basierend auf diesen Zustandsübergangssignalen RASP1, READP1 und WRITEP1 einstellt. Wenn eine Änderung in der Konfiguration des Spei­ cherzellenfeldes 12 auftritt und somit der Steuersignalgenera­ tor 28 geändert werden muß, benötigt daher die synchrone Schaltung 40 keine Modifikation, und nur die Zeitablaufein­ stellschaltung 42 muß modifiziert werden. Als Ergebnis ist es möglich, den Steuersignalgenerator 28 entsprechend einer Viel­ zahl von Konfigurationen des Speicherzellenfeldes 12 schnell zu entwerfen. Andererseits muß, wenn die Betriebsmodi geändert werden und somit der Steuersignalgenerator 28 geändert werden muß, nur die synchrone Schaltung 40 geändert werden, wobei die Zeitablaufeinstellschaltung 42 unverändert bleibt. Folglich kann der Steuersignalgenerator 28 schnell entsprechend den un­ terschiedlichen Arten von Betriebsmodi entworfen werden.

Obwohl die synchrone Schaltung 40 gemäß der ersten Ausfüh­ rungsform basierend auf dem Halten des Phasentaktes konfigu­ riert ist, kann sie alternativ basierend auf dem Flip-Flop mit einem Flankentrigger konfiguriert werden.

Zweite Ausführungsform

Der SRAM gemäß der zweiten Ausführungsform der vorliegenden Erfindung wird nun beschrieben, zuerst bezüglich seines Zei­ lensystems. Wie in Fig. 8 gezeigt ist, enthält die synchrone Schaltung 40 gemäß der zweiten Ausführungsform ferner eine Halteschaltung 44, die ein 10-tes Bit des Adressensignals ADD [10] als Reaktion auf das interne Taktsignal P2 hält, eine Halteschaltung 54, die das gehaltene Signal als Reaktion auf das interne Taktsignal P1 hält, eine UND-Schaltung 98, die das gehaltene Signal (d. h. das 11-te bzw. 10-te Bit des internen Zeilenadressensignals RA [10]) und Schreibzustandsübergangs­ signal WRITEP1 von der in Fig. 3 gezeigten Kombinationslogik­ schaltung 62 empfängt, und eine Halteschaltung 64, die ein Ausgabesignal von der UND-Schaltung 98 als Reaktion auf das interne Taktsignal P2 empfängt. Die Halteschaltung 64 liefert das gehaltene Signal zu der Zeitablaufeinstellschaltung 42 als ein Zustandsübergangssignal C2WWREC, das ein Autovorladen an­ zeigt.

Die Zeitablaufeinstellschaltung 42 enthält ferner eine ODER- Schaltung 100, die Autovorladezustandsübergangssignal C2WWREC und das Aktivierungszustandsübergangssignal RASP1 von der syn­ chronen Schaltung 40 empfängt, eine Verzögerungsschaltung 102, eine Verzögerungsschaltung 104, eine ODER-Schaltung 106, die das RADE-Signal ausgibt, eine Verzögerungsschaltung 108, einen Inverter 110 und eine UND-Schaltung 112, die das RAL-Signal ausgibt. Hier sind die Verzögerungsschaltungen 102, 104 und 108 Doppelverzögerungsschaltungen, die sowohl die ansteigende Flanke als auch die abfallende Flanke der entsprechenden Ein­ gabesignale verzögern. Die Verzögerungsschaltung 104 und die ODER-Schaltung 106 bilden eine Abfallverzögerungsschaltung, die nur eine abfallende Flanke des Eingabesignals verzögert.

Nun wird der Betrieb des Steuersignalgenerators mit der oben beschriebenen Konfiguration unter Bezugnahme auf das Zeitab­ laufdiagramm, das in Fig. 9 gezeigt ist, beschrieben. Hier wird die Blocklänge als "4" angenommen.

Wenn die Autovorladeschreibanweisung WAP, die in der vorher gezeigten Tabelle 1 gezeigt ist, während der Aktivmodusperiode bereitgestellt wird, steigt das Autovorladezustandsübergangs­ signal C2WWREC auf einen H-Pegel zum Zeitpunkt t0 an, einen halben Zyklus nach dem Erfassen der Anweisung WAP. Dieses Au­ tovorladezustandsübergangssignal C2WWREC wird auf dem H-Pegel bis zum Zeitpunkt t1 gehalten, einen halben Zyklus nach dem Ende des Blockschreibens. Das RADE-Signal steigt auf den H- Pegel an nach der ansteigenden Flanke des Aktivierungszu­ standsübergangssignals RASP1 nach einer Verzögerung, die durch die Verzögerungsschaltung 102 bestimmt ist. Als Reaktion auf die ansteigende Flanke des RADE-Signals steigt das RAL-Signal auf den H-Pegel an und wird für eine vorbestimmte Zeitdauer gehalten, wodurch der in Fig. 1 und 2 gezeigte Zeilenadressen­ puffer 20 aktiviert wird. Der Zeilenadressenpuffer 20 gibt so­ mit das interne Zeilenadressensignal RAD aus.

Am Ende des Blockschreibens ist der automatische Vorladebe­ trieb durchzuführen. Dieses Vorladen muß gestartet werden, nachdem der letzte Datenwert vollständig in die Speicherzelle eingeschrieben ist. Daher müssen die zeilenbezogenen internen Steuersignale, wie zum Beispiel das RADE-Signal, nachdem dem Abfallen des Aktivierungszustandsübergangssignals RASP1 abfal­ len.

Für die zeilenbezogenen internen Steuersignale, die das RADE- Signal enthalten, muß für einen Abfall beispielsweise nach ei­ nem halben Zyklus hinter dem internen Taktsignal P1 eine Ver­ zögerungsschaltung vorgesehen werden, die eine Verzögerung aufweist, die gleich zu einem halben Zyklus ist.

Gemäß der vorliegenden Ausführungsform wird jedoch das Auto­ vorladezustandsübergangssignal C2WWREC als Reaktion auf das interne Taktsignal P2 erzeugt. Dieses Zustandsübergangssignal C2WWREC fällt einen halben Zyklus hinter dem Abfallen des Ak­ tivierungszustandsübergangssignals RASP1 ab. Die ODER- Schaltung 100 verursacht, daß das RADE-Signal als Reaktion auf die später abfallende Flanke von entweder dem Aktivierungszu­ standsübergangssignal RASP1 oder dem Autovorladezustandsüber­ gangssignal C2WWREC (in diesem Fall das Autovorladezu­ standsübergangssignal C2WWREC) abfällt.

Daher ist es nicht notwendig, eine Verzögerungsschaltung vor­ zusehen, die sicherstellt, daß die zeilenbezogenen internen Steuersignale, die das BADE-Signal enthalten, einen halben Zy­ klus nach dem Anstieg des internen Taktsignals P1 abfällt. Als Ergebnis kann die Layoutfläche der Zeitablaufeinstellschaltung 42 kleiner gemacht werden.

Nun enthält bezüglich des Spaltensystems, wie in Fig. 10 ge­ zeigt ist, die synchrone Schaltung 40 eine Halteschaltung 64, die das Lesezustandsübergangssignal READP1 von der Kombinati­ onslogikschaltung 60 als Reaktion auf das interne Taktsignal P2 hält. Die Halteschaltung 64 liefert das gehaltene Signal an die Zeitablaufeinstellschaltung 42 als ein Zustandsübergangs­ signal C2WREAD1.

Die Zeitablaufeinstellschaltung 42 enthält eine UND-Schaltung 114, die das interne Taktsignal P1 und das Lesezustandsüber­ gangssignal READP1 empfängt, eine UND-Schaltung 116, eine Ver­ zögerungsschaltung 118, eine Verzögerungsschaltung 120, eine UND-Schaltung 122, eine UND-Schaltung 124, die das interne Taktsignal P1 und das Zustandsübergangssignal C2WREAD1 emp­ fängt, einen Inverter 126, eine UND-Schaltung 128, eine Verzö­ gerungsschaltung 130, eine Verzögerungsschaltung 132, eine UND-Schaltung 134 und eine ODER-Schaltung 136. Ein Steuersi­ gnal MCL2, das eine CAS-Wartezeit anzeigt, wird der UND- Schaltung 116 und dem Inverter 126 bereitgestellt. Wenn das Steuersignal MCL2 auf einem H-Pegel ist, beträgt die CAS- Wartezeit "2", und wenn das Steuersignal MCL2 auf einem L-Pegel ist, beträgt die CAS-Wartezeit "3".

Der Betrieb des Steuersignalgenerators mit der oben beschrie­ benen Konfiguration wird nun unter Bezugnahme auf die Zeitab­ laufdarstellung, die in Fig. 11 gezeigt ist, beschrieben. Hier wird angenommen, daß die Blocklänge "4" beträgt und daß die CAS-Wartezeit "3" beträgt.

Mit der CAS-Wartezeit von "3" steigt die Anzahl der Pipeli­ nestufen an, und somit werden einige der spaltenbezogenen in­ ternen Steuersignale, wie zum Beispiel das PAE-Signal, einen Zyklus hinter den anderen erzeugt.

Das Lesezustandsübergangssignal READP1, das als Reaktion auf die ansteigende Flanke des internen Taktsignals P1 ansteigt, wird in der Halteschaltung 64 als Reaktion auf das interne Taktsignal P2 gehalten, und das Zustandsübergangssignal C2WREAD1 steigt als Antwort auf die ansteigende Flanke des in­ ternen Taktsignal P2 an. Das Zustandsübergangssignal C2WREAD1 liegt somit einen halben Zyklus hinter dem Zustandsübergangs­ signal READP1.

In dem Fall, bei dem die CAS-Wartezeit "3" beträgt, ist das Steuersignal MCL2 auf dem L-Pegel, und somit gibt die UND- Schaltung 122 konstant ein Signal auf dem L-Pegel aus. Im Ge­ gensatz dazu gibt die UND-Schaltung 134 ein Signal als Reakti­ on auf das interne Taktsignal P1 und auf das Zustandsüber­ gangssignal C2WREAD1 aus. Daher gibt die ODER-Schaltung 136 das Ausgabesignal von der UND-Schaltung 134 als PAE-Signal aus.

Wie in dem Fall des Zustandsübergangssignal READP1 wird das Zustandsübergangssignal C2WREAD1 auf dem H-Pegel während der Blockleseperiode von 4 Zyklen gehalten. Während dieser Periode steigt und fällt das PAE-Signal entsprechend der ansteigenden und abfallenden Flanke des internen Taktsignals P1.

Wie oben beschrieben wurde, ist das Zustandsübergangssignal C2WREAD1 schon auf dem H-Pegel bevor das interne Taktsignal P1 ansteigt. Daher ist es für das PAE-Signal möglich, daß es un­ mittelbar nach dem Anstieg des internen Taktsignals P1 an­ steigt.

Dritte Ausführungsform

Bei der synchronen Schaltung bzw. Synchronschaltung 40 gemäß der ersten Ausführungsform, wie in Fig. 3 gezeigt ist, werden die externen Steuersignale /RAS, /CAS, /WE und /CS zuerst als Reaktion auf das interne Taktsignal P2 gehalten und die Anwei­ sungen werden danach dekodiert. Im Gegensatz dazu, wie in Fig. 12 gezeigt ist, dekodiert die synchrone Schaltung 40 gemäß der dritten Ausführungsform zuerst die Anweisungen der externen Steuersignale /RAS, /CAS, /WE und /CS und hält dann die deko­ dierten Signale als Reaktion auf das interne Taktsignal P2. Im allgemeinen wird eine Einstellperiode von 1,5 ns bis 2 ns für externe Signale bezüglich einem Taktsignal vorgesehen. Somit kann durch Durchführen der logischen Verknüpfungen der exter­ nen Signale innerhalb dieser Einstellperiode die gesamte Be­ triebsgeschwindigkeit erhöht werden.

Bei der synchronen Schaltung 40 gemäß der dritten Ausführungs­ form sind, wie in Fig. 12 gezeigt ist, die Anweisungsdekoder 46, 48, 50 und 52 vor den entsprechenden Halteschaltungen 44 vorgesehen. Daher empfangen die Anweisungsdekoder 46, 48, 50 und 52 direkt die externen Steuersignale /RAS, /CAS, /WE und /CS und nicht über die Halteschaltungen. Die Halteschaltungen 44 halten die dekodierten Signale von den entsprechenden An­ weisungsdekodern 46, 48, 50 und 52 als Reaktion auf das inter­ ne Taktsignal P2.

Das Speicherzellenfeld SDRAM ist in vier Bänke aufgeteilt. Da jede Bank unabhängig von der anderen arbeitet, müssen die Zu­ standsübergangssignale für jede Bank erzeugt werden.

Um selektiv die vier Bänke zu aktivieren, enthält die synchro­ ne Schaltung 40 ferner Bankdekoder 138, 140, 142 und 144, die die Bankadressensignale BA0 und BA1 dekodieren. Wie in dem Fall der Anweisungsdekoder 46, 48, 50 und 52, die oben be­ schrieben wurden, sind die Bankdekoder 138, 140, 142 und 144 vor den Halteschaltungen 44 vorgesehen und empfangen direkt die extern angelegten Bankadressensignale BA0, BA1. Die Halte­ schaltungen 44 halten die dekodierten Signale von den Bankde­ kodern 138, 140, 142 und 144 als Reaktion auf das interne Taktsignal P2.

Um selektiv den Halteschaltungen 54 die dekodierten Banksigna­ le /BAP2 [0] bis [3] von den Halteschaltungen 44 bereitzustel­ len, enthält die synchrone Schaltung 40 ferner vier NOR- Schaltungen 146 mit zwei Eingängen (negative Logik, NICHT- ODER-Schaltungen mit zwei Eingängen), die gemeinsam die deko­ dierten Aktivierungssignale /ACTP2 von der Halteschaltung 44 empfangen, und vier NOR-Schaltungen (negative Logik) 148 mit zwei Eingängen, die gemeinsam das dekodierte Vorladesignal /PREP2 von der Halteschaltung 44 empfangen. Die Halteschaltun­ gen 54 halten Signale von den entsprechenden NOR-Schaltungen 146 als Reaktion auf das interne Taktsignal P1. Die Signale I1WACT [0] bis [3], die in den Halteschaltungen 54 gehalten werden, werden zu entsprechenden Kombinationslogikschaltungen 56 geliefert. Die Halteschaltungen 54 halten Signale von den entsprechenden NOR-Schaltungen 148 als Reaktion auf das inter­ ne Taktsignal P1. Die Signale I1WPRE [0] bis [3], die in den Halteschaltungen 54 gehalten werden, werden zu den entspre­ chenden Kombinationslogikschaltungen 56 geliefert. Die Kombi­ nationslogikschaltungen 56 erzeugen Aktivierungszustandsüber­ gangssignale RASP1 [0] bis [3] als Reaktion auf die Signale I1WACT [0] bis [3] und bringen diese Aktivierungszustandsüber­ gangssignale RASP1 [0] bis [3] dazu, einen aktiven Zustand zu erreichen, als Reaktion auf die entsprechenden Signale I1WPRE [0] bis [3].

Die Halteschaltung 44 hält ein dekodierte Lesesignal von dem Leseanweisungsdekoder 50 als Reaktion auf das interne Taktsi­ gnal P2. Die Halteschaltung 54 hält das dekodierte Lesesignal /READP2, das in der Halteschaltung 44 gehalten wird, als Reak­ tion auf das interne Taktsignal P1 und sendet das gehaltene Signal zu der Kombinationslogikschaltung 62.

Die Halteschaltung 44 hält ein dekodiertes Schreibsignal von dem Schreibanweisungsdekoder 52 als Reaktion auf das interne Steuersignal P2. Die Halteschaltung 54 hält das dekodierte Schreibsignal /WRITEP2, das in der Halteschaltung 44 gehalten wird, als Reaktion auf das interne Taktsignal P1 und sendet das gehaltene Signal zu der Kombinationslogikschaltung 62.

Die Kombinationslogikschaltung 60 erzeugt das Lesezustands­ übergangssignal READP1 als Reaktion auf das Signal von der entsprechenden Halteschaltung 54. Die Kombinationslogikschal­ tung 62 erzeugt das Schreibzustandsübergangssignal WRITEP1 als Reaktion auf das Signal von der entsprechenden Halteschaltung 54. Es wird darauf hingewiesen, daß die Kombinationslogik­ schaltungen 60 und 62 gemeinsam ein Spaltenabschlußsignal COLTERMP1 empfangen, was später detaillierter in Verbindung mit der fünften Ausführungsform beschrieben wird.

Wie oben beschrieben wurde, ist der Aktivierungsanweisungsde­ koder 46 vor der Halteschaltung 44 vorgesehen, um direkt die externen Steuersignale /RAS, /CAS, /WE und /CS zu empfangen. Daher wird, wie in dem Zeitablaufdiagramm von Fig. 13 gezeigt ist, das Dekodieren der Aktivierungsanweisung durch den Anwei­ sungsdekoder 46 innerhalb der Einstellperiode ts vor dem An­ stieg des internen Taktsignals P1 abgeschlossen. Folglich steigt das Signal I1WACT[i] (i = 1 bis 3) direkt nach dem An­ stieg des internen Taktsignals P1 an.

Ähnlich ist der Vorladeanweisungsdekoder 48 vor der Halte­ schaltung 44 vorgesehen und empfängt direkt externe Steuersi­ gnale /RAS, /CAS, /WE und /CS. Daher ist das Dekodieren der Vorladeanweisung durch den Anweisungsdekoder 48 innerhalb der Einstellperiode ts abgeschlossen und als Ergebnis steigt das Signal I1WPRE[i] direkt nach dem Anstieg des internen Taktsi­ gnals P1 an.

Der Leseanweisungsdekoder 50 und der Schreibanweisungsdekoder 52 sind auch vor den Halteschaltungen 44 vorgesehen, und somit steigen die Signale /COLPR1 und /COLWP1 direkt nach dem An­ stieg des internen Taktsignals P1 an.

Ähnlich sind die Bankdekoder 138, 140, 142 und 144 vor den Halteschaltungen 44 vorgesehen. Folglich wird das Dekodieren der Bankadressen durch die Bankdekoder 138, 140, 142 und 144 innerhalb der Einstellperiode ts abgeschlossen.

Bevorzugt enthält der Aktivierungsanweisungsdekoder 46, wie in Fig. 14 gezeigt ist, einen Inverter 150, der das /RAS-Signal empfängt, ein CMOS-Übertragungsgatter 152, das das /CAS-Signal empfängt, ein CMOS-Übertragungsgatter 154, das /WE empfängt, einen Inverter 156, der /CS empfängt, und eine NAND-Schaltung (NICHT-UND-Schaltung) 158 mit vier Eingängen, die die Ausgabe­ signale der Inverter 150 und 156 und der Übertragungsgatter 152, 154 empfängt.

Die Übertragungsgatter 152 und 154 werden nicht notwendiger­ weise benötigt, da sie das /CAS-Signal und das /WE-Signal zu der NAND-Schaltung 158 ohne Ändern ihrer Logik übertragen. Das Vorsehen der Übertragungsgatter 152 und 154, die jeweils die gleiche Verzögerungszeit wie die entsprechenden Inverter 150, 156 aufweisen, ermöglicht jedoch, daß alle externen Steuersi­ gnale /RAS, /CAS, /WE und /CS die NAND-Schaltung 158 zur glei­ chen Zeit erreichen.

Bevorzugt sind die anderen Anweisungsdekoder 48, 50 und 52 in der gleichen Weise wie der Aktivierungsanweisungsdekoder 46 konfiguriert, der oben beschrieben wurde. Die Orte zum Einfü­ gen der Inverter und der Übertragungsgatter sind jedoch für jeden der Anweisungsdekoder 48, 50 oder 52 verschieden.

Wie in Fig. 15 gezeigt ist, enthält die NAND-Schaltung 158 mit vier Eingängen bevorzugt vier Eingabeknoten 160, 162, 164 und 166, einen Ausgabeknoten 167, vier P-Kanal-MOS-Transistoren 168, 170, 172 und 174, die zueinander parallel verbunden sind, vier N-Kanal-MOS-Transistoren 176, 178, 180 und 182, die mit­ einander in Reihe verbunden sind, und vier N-Kanal-MOS- Transistoren 184, 186, 188 und 190, die miteinander in Reihe verbunden sind.

Bei den N-Kanal-MOS-Transistoren 168, 170, 172 und 174 sind jeweils die Sourceanschlüsse mit einem Stromversorgungsknoten verbunden, sind jeweils die Drainanschlüsse mit einem Ausgabe­ knoten 167 verbunden und sind jeweils die Gates mit den ent­ sprechenden Eingabeknoten 160, 162, 164 und 166 verbunden. Die N-Kanal-MOS-Transistoren 176, 178, 180 und 182 sind zwischen dem Ausgabeknoten 176 und einem Masseknoten verbunden und ihre Gates sind jeweils mit den entsprechenden Eingabeknoten 160, 162, 164 und 166 verbunden. Die N-Kanal-MOS-Transistoren 184, 186, 188 und 190 sind zwischen dem Ausgabeknoten 167 und einem Masseknoten verbunden, d. h. sie sind parallel mit den N-Kanal- MOS-Transistoren 176, 178, 180 und 182 verbunden. Das Gate des N-Kanal-MOS-Transistors 184 und das Gate des N-Kanal-MOS- Transistors 182 sind gemeinsam mit einem Eingabeknoten 166 verbunden. Die Gates der N-Kanal-MOS-Transistoren 186 und 180 sind gemeinsam mit dem Eingabeknoten 164 verbunden. Die Gates der N-Kanal-MOS-Transistoren 188 und 178 sind gemeinsam mit dem Eingabeknoten 162 verbunden. Die Gates der N-Kanal-MOS- Transistoren 190 und 176 sind gemeinsam mit dem Eingabeknoten 160 verbunden.

Mit einer solchen Anordnung kann die NAND-Schaltung 158 mit vier Eingängen ein Ausgabesignal mit der gleichen Antwortzeit erzeugen, unabhängig davon welche Eingangssignale an welche Eingabeknoten angelegt werden.

Der Bankdekoder 138 enthält bevorzugt, wie in Fig. 16 gezeigt ist, einen Inverter 192, der das Bankadressensignal BA0 emp­ fängt, einen Inverter 194, der das Bankadressensignal BA1 emp­ fängt, und eine NAND-Schaltung 196 mit vier Eingängen, die die Ausgabesignale von den Invertern 192 und 194 sowie Stromver­ sorgungsspannungen VCC empfängt.

Die NAND-Schaltung 196 muß nicht notwendigerweise als ein NAND-Schaltung mit vier Eingängen konfiguriert sein, da die NAND-Schaltung 196 an zwei der vier Eingabeknoten die Strom­ versorgungsspannungen VCC empfängt. Alternativ kann sie aus einer NAND-Schaltung mit zwei Eingängen gebildet sein. Die An­ weisungsdekoder 46, 48, 50 und 52 enthalten jedoch alle NAND- Schaltungen mit vier Eingängen. Es ist daher besser, Bankdeko­ der 138, 140, 142 und 144 zu haben, die mit NAND-Schaltungen mit vier Eingängen konfiguriert sind, um die Eingabesignale zeitlich zu steuern.

Obwohl die anderen Bankdekoder 140, 142 und 144 grundsätzlich die gleiche Konfiguration wie der Bankdekoder 138 aufweisen, sind die Anzahl der Inverter, die mit den Eingabeknoten zu verbinden sind, oder die Anzahl der Eingabeknoten, an die die Stromversorgungsspannung VCC anzulegen ist, für jeden der Bankdekoder 140, 142, 144 verschieden. Zusätzlich ist es wün­ schenswert, daß ein CMOS-Übertragungsgatter mit einem Eingabe­ knoten verbunden ist, zu dem das Bankadressensignal BA0 oder BA1 direkt angelegt wird, und nicht über einen Inverter, so daß die Eingabesignale derart zeitlich gesteuert werden, wie in der in Fig. 14 gezeigten Konfiguration.

Vierte Ausführungsform

Bei der synchronen Schaltung 40, die in Fig. 12 gezeigt ist, wird das Signal I1WPRE[i], das als Reaktion auf die extern an­ gelegte Vorladeanweisung erzeugt ist, der Kombinationslogik­ schaltung 56 zur Verfügung gestellt. Das Aktivierungszu­ standsübergangssignal RASP1[i], das durch die Kombinationslo­ gikschaltung 56 erzeugt wird, muß auf dem H-Pegel für eine Mehrzahl von Zyklen gehalten werden, es sei denn, daß das Si­ gnal I1WPRE[i] bereitgestellt wird.

In dem Fall, bei dem die externe Anweisung mit einer Einstell­ periode bereitgestellt wird, die kürzer ist als die normale Einstellperiode, kann jedoch das Signal I1WPRE[i] illegal bzw. ungültig erzeugt werden. Wenn das Aktivierungszustandsüber­ gangssignal RASP1[i] als Reaktion auf ein solches ungültiges Signal I1WPRE[i] einmal zurückgesetzt ist, wird es nicht mehr in seinen normalen Zustand zurückkehren.

Anders als das Vorladeanweisungssignal I1WPRE[i] kann ein Blockendesignal, das durch die Kombinationslogikschaltung für ein Autoauffrischen nach dem Blocklesen oder Blockschreiben erzeugt wird, auch verwendet werden, um das Aktivierungszu­ standsübergangssignal RASP1[i] zurückzusetzen. Da das deko­ dierte Vorladesignal I1WPRE[i] ein externes Rücksetzsignal ist, kann es das ungültige Rauschen enthalten, wie oben be­ schrieben wurde. Das Blockendesignal ist jedoch ein internes Rücksetzsignal und wird somit nicht durch ein ungültiges Rau­ schen beeinflußt.

Somit ist in der vierten Ausführungsform, wie in Fig. 17 ge­ zeigt ist, eine Logikschaltung 198 zwischen der Kombinations­ logikschaltung 56 und der Halteschaltung 64 vorgesehen, und ferner ist eine Logikschaltung 200 zwischen der Kombinations­ logikschaltung 66 und der Halteschaltung 68 vorgesehen. Die Logikschaltung 198 empfängt das dekodierte Vorladesignal I1WPRE[i] als ein externes Rücksetzsignal RSTP1. Die Logik­ schaltung 200 empfängt das Blockendesignal als ein internes Zurücksetzsignal RSTP2. Daher wird, obwohl das Aktivierungszu­ standsübergangssignal RASP1[i] direkt als Reaktion auf das ex­ terne Rücksetzsignal RSTP1 zurückgesetzt wird, das Autovorla­ designal von der Kombinationslogikschaltung 66 als Reaktion auf das interne Rücksetzsignal RSTP2 zurückgesetzt.

Alternativ können, wie in Fig. 18 gezeigt ist, eine ODER- Schaltung 202 und eine UND-Schaltung 204 anstatt der Logik­ schaltung 200 verwendet werden. Die ODER-Schaltung 202 emp­ fängt das Autovorladesignal von der Kombinationslogikschaltung 66 und das Blockendesignal als das interne Rücksetzsignal RSTP2. Die UND-Schaltung 204 empfängt das Ausgabesignal von der ODER-Schaltung 202 und das interne Taktsignal P1. Die Hal­ teschaltung 54 hält das dekodierte Aktivierungssignal I1WACT[i] als Reaktion auf ein Ausgabesignal von der UND- Schaltung 204.

Wie in dem Fall oben beschrieben wurde, wird das Aktivierungs­ zustandsübergangssignal RASP1[i] direkt als Reaktion auf das externe Rücksetzsignal RSTP1 zurückgesetzt. Während der Zeit, in der Aktivierungszustandsübergangssignal RASP1[i] auf dem H-Pegel gehalten wird, wird das Ausgabesignal der UND- Schaltung 204 auf dem L-Pegel fixiert. Somit kann das Aktivie­ rungszustandsübergangssignal RASP1[i] auf dem H-Pegel gehalten werden. Wenn das interne Zurücksetzsignal RSTP2 auf den H- Pegel ansteigt, wird jedoch das interne Taktsignal P1 zu der Halteschaltung 54 geliefert, um das Aktivierungszustandsüber­ gangssignal RASP1[i] zurückzusetzen.

Nun wird der Betrieb der in Fig. 17 und 18 gezeigten Schaltun­ gen unter Bezugnahme auf die Zeitablaufdiagramme, die in Fig. 19 und 20 gezeigt sind, beschrieben.

Fig. 19 zeigt den Betrieb in dem Fall, bei dem das Aktivie­ rungszustandsübergangssignal RASP1[i] als Reaktion auf das ex­ terne Zurücksetzsignal RSTP1 zurückgesetzt werden soll. Fig. 20 zeigt den Betrieb, wenn das Aktivierungszustandsübergangs­ signal RASP1 als Reaktion auf das interne Rücksetzsignal RSTP2 zurückgesetzt werden soll.

Wie in Fig. 19 gezeigt ist, steigt, wenn die Aktivierungsan­ weisung ACT extern angelegt wird, das dekodierte Aktivierungs­ signal I1WACT[i] von der NOR-Schaltung 146, die in Fig. 12 ge­ zeigt ist. Danach steigt das Aktivierungszustandsübergangs­ signal RASP1 als Reaktion auf den Anstieg des internen Taktsi­ gnals P1. Bei dem Abfall des internen Taktsignals P1, d. h. wenn das interne Taktsignal P2 ansteigt, fällt das dekodierte Aktivierungssignal I1WACT[i], aber das Aktivierungszu­ standsübergangssignal RASP1 wird auf dem H-Pegel gehalten. Da­ nach wird die Vorladeanweisung PCG extern angelegt. Dann steigt als Reaktion auf den Anstieg des internen Taktsignals P1 das externe Zurücksetzsignal RSTP1 (d. h. I1WPRE[i]). Wenn dieses externe Zurücksetzsignal RSTP1 an die in Fig. 17 und 18 gezeigte Logikschaltung 198 angelegt wird, wird das Aktivie­ rungszustandsübergangssignal RASP1 zurückgesetzt.

Fig. 20 zeigt den Fall, bei dem ein Leseautovorladesignal mit einer Blocklänge von "2" eingegeben wird.

Bezugnehmend auf Fig. 20 wurde die Aktivierungsanweisung ACT bereitgestellt und somit wird das Aktivierungszustandsüber­ gangssignal RASP1 auf dem H-Pegel gehalten. Wenn die Autovor­ ladeleseanweisung RAP zu dieser Zeit bereitgestellt wird, steigt RSTP2 einen halben Zyklus vor dem Blockende als Reakti­ an auf den Anstieg des internen Taktsignals P2 an. Aufgrund von diesem Signal fällt das Aktivierungszustandsübergangs­ signal RASP1 bei dem Anstieg von P1 ab.

Wie oben erläutert wurde, ist gemäß der vierten Ausführungs­ form der Zurücksetzweg in zwei Wege aufgeteilt, nämlich den externen und den internen. Als Ergebnis kann, selbst wenn eine externe Anweisung ungültigerweise in Bezug zu der normalen Einstellperiode eingegeben wird, ein fehlerhaftes Zurücksetzen des Aktivierungszustandsübergangssignals RASP1 verhindert wer­ den.

Bei der in Fig. 17 gezeigten Schaltung kann ein Spitzenrau­ schen erzeugt werden aufgrund eines Rennens zwischen den Hal­ teschaltungen 54 und 68 zu Beginn des zweiten Zyklus, nachdem das Aktivierungszustandsübergangssignal RASP1 den H-Pegel er­ reicht hat. Die Ausgabe der Halteschaltung 54 geht von dem H-Pegel auf den L-Pegel in dem zweiten Zyklus. Die Ausgabe der Halteschaltung 68, die zum Halten des Zustandes des Aktivie­ rungszustandsübergangssignal RASP1[i] nach dem zweiten Zyklus ist, geht von dem L-Pegel auf den H-Pegel zu Beginn des zwei­ ten Zyklus. Wenn die Ausgaben von beiden Halteschaltungen 54 und 68 den L-Pegel gleichzeitig erreichen, selbst nur für ei­ nen Augenblick, wird hier das Spitzenrauschen in dem Aktivie­ rungszustandsübergangssignal RASP1 erzeugt. Da die zeilenbezo­ genen internen Steuersignale in bezug auf die ansteigende oder abfallende Flanke des Aktivierungszustandsübergangssignals RASP1 erzeugt werden, kann ein solches Spitzenrauschen eine Fehlfunktion verursachen.

Um ein solches Spitzenrauschen zu verhindern, ist es bevor­ zugt, die Schaltung, die in Fig. 17 gezeigt ist, zu der von Fig. 21 zu ändern. Die in Fig. 21 gezeigte Schaltung ist mit einer ODER-Schaltung 206, die das dekodierte Aktivierungs­ signal I1WACT[i] von der Halteschaltung 54 empfängt, einer ODER-Schaltung 208, die die Ausgabesignale von den Halteschal­ tungen 64 und 68 empfängt, und einer NOR-Schaltung 210, die ein Ausgabesignal von der ODER-Schaltung 208 und das dekodier­ te Vorladesignal I1WPRE[i] von der Halteschaltung 54, die in Fig. 12 gezeigt ist, empfängt, versehen. Das Ausgabesignal von der NOR-Schaltung 210 wird zu der ODER-Schaltung 206 gelie­ fert. Diese ODER-Schaltungen 206, 208 und die NOR-Schaltung 210 sind in der Kombinationslogikschaltung 56 enthalten.

Der Betrieb dieser Schaltung wird nun unter Bezug auf das Zeitablaufdiagramm, das in Fig. 22 gezeigt ist, beschrieben.

Wie oben beschrieben wurde, steigt das Aktivierungszu­ standsübergangssignal RASP1 nach der Eingabe der Aktivierungs­ anweisung ACT als Reaktion auf die ansteigende Flanke des in­ ternen Taktsignals P1 an. Da die Halteschaltung 64 dieses Ak­ tivierungszustandsübergangssignals RASP1[i] als Reaktion auf das interne Taktsignal P2 hält, wird das Aktivierungszu­ standsübergangssignal RASP2[i], das von dieser Halteschaltung 64 ausgegeben wird, einen halben Zyklus nach dem Aktivierungs­ zustandsübergangssignal RASP1[i] erzeugt. Die Spannung an ei­ nem Ausgabeknoten NB der ODER-Schaltung 208 erreicht einen H-Pegel als Reaktion auf die ansteigende Flanke des Aktivie­ rungszustandsübergangssignals RASP2[i]. Die Spannung an einem Ausgabeknoten NA der Halteschaltung 68 erreicht einen H-Pegel als Reaktion auf die ansteigende Flanke des zweiten Zyklus des internen Taktsignals P1. Selbst wenn das Ansteigen dieses Kno­ tens NA etwas verzögert ist, ist hier der Logikpegel des Kno­ tens NB schon einen halben Zyklus früher als sein Ansteigen festgelegt, und daher wird das Aktivierungszustandsübergangs­ signal RASP1 nicht durch das oben beschriebene Spitzenrauschen beeinflußt.

Fünfte Ausführungsform

Normalerweise können in einem SDRAM externe Steuersignale mit Zustandsübergangssignalen verglichen werden und die Ergebnisse des Vergleiches können seinen Betrieb steuern. Beispielsweise kann der Betrieb des Spaltensystems durch eine extern angeleg­ te Vorladeanweisung unterbrochen werden. Genauer, wenn eine Bank, in der das Spaltensystem in Betrieb ist, eine Vorladean­ weisung empfängt, wird der Betrieb des Spaltensystems in der Bank unterbrochen, um das Vorladen zu starten. Andererseits wird, wenn die Vorladeanweisung zu einer anderen Bank gegeben wird als die, in der das Spaltensystem in Betrieb ist, der Be­ trieb des Spaltensystems nicht unterbrochen, und das automati­ sche Vorladen wird zeitgerecht begonnen.

Ein Ziel der fünften Ausführungsform der vorliegenden Erfin­ dung ist es, die Betriebsgeschwindigkeit zu erhöhen durch Durchführen eines Vergleichs zwischen den externen Steuersi­ gnalen und den Zustandsübergangssignalen während der Einstell­ periode zum Empfangen der externen Steuersignale, wie in dem Fall der Anweisungsdekodierer gemäß der dritten Ausführungs­ form, die oben beschrieben wurde.

Wie in Fig. 23 gezeigt ist, enthält zusätzlich zu den in Fig. 12 gezeigten Komponenten die synchrone Schaltung 40 gemäß der fünften Ausführungsform einen Lese-/Schreibanweisungsdekoder 212, eine Halteschaltung 44, die das dekodierte Signal von dem Dekoder 212 als Reaktion auf das interne Taktsignal P2 hält, einen Multiplexer 214, der entweder ein Bankspaltenaktivie­ rungssignal BNKCAP2[i], das die Bank anzeigt, in der das Spal­ tensystem in Betrieb ist, oder ein dekodiertes Banksi­ gnal/BAP2[i] von der Halteschaltung 44 von Fig. 12 als Reakti­ on auf ein dekodiertes Spaltensignal /COLP2, das in der Halte­ schaltung 44 gehalten wird, auswählt, eine Halteschaltung 54, die ein Signal von dem Multiplexer 214 als Reaktion auf das interne Taktsignal P1 hält, einen Puffer 216, der ein Signal von der Halteschaltung 54 empfängt, und eine Halteschaltung 64, die ein Signal von dem Puffer 216 als Reaktion auf das in­ terne Taktsignal P2 hält und das Signal als Bankspaltenakti­ vierungssignal /BNKCAP2[i] ausgibt. Hier sind der Multiplexer 214, die Halteschaltung 54, der Puffer 216 und die Halteschal­ tung 64 für jede Bank vorgesehen. Der Lese-/Schreibahweisungs­ dekoder 212 gibt ein dekodiertes Signal auf einem L-Pegel aus, wenn die Leseanweisung oder die Schreibanweisung angelegt wird. Der Multiplexer 214 wählt das dekodierte Bankauswahlsi­ gnal /BAP2[i] aus, wenn das dekodierte Spaltensignal /COLP2 auf dem L-Pegel ist, d. h. wenn die Lese-/Schreibanweisung emp­ fangen wird, und wählt das Bankspaltenaktivierungssignal BNKCAP2[i] aus, wenn das dekodierte Spaltensignal /COLP2 auf dem H-Pegel ist.

Wie in Fig. 24 gezeigt ist, enthält die synchrone Schaltung ferner NOR-Schaltungen (negative Logik) 218, 220, 222 und 224, die entsprechend dekodierte Banksignale /BAP2[0] bis [3] von den Halteschaltungen 44, die in Fig. 12 gezeigt sind, und Bankspaltenaktivierungssignale /BNKCAP2[0] bis [3] von den Halteschaltungen 64, die in Fig.</ 04432 00070 552 001000280000000200012000285910432100040 0002010029887 00004 04313BOL< 23 gezeigt sind, empfängt, eine NOR-Schaltung 226, die Ausgabesignale von den NOR- Schaltungen 218, 220, 222 und 224 empfängt, eine UND-Schaltung 228, die ein Übereinstimmungssignal /MATCHP2 von der NOR- Schaltung 226 und das dekodierte Vorladesignal /PREP2 von der in Fig. 12 gezeigten Halteschaltung 44 empfängt, und eine Hal­ teschaltung 54, die ein Ausgabesignal von der UND-Schaltung 228 als Reaktion auf das interne Taktsignal P1 hält und das Signal als Spaltenabschlußsignal COLTERMP1 ausgibt. Hier bil­ den die NOR-Schaltungen 218, 220, 222, 224 und die NOR- Schaltung 226 eine Vergleichsschaltung, die das Übereinstim­ mungssignal /MATCHP2 auf den L-Pegel aktiviert, wenn eines der Bankspaltenaktivierungssignale /BNKCAP2[i] mit dem entspre­ chenden dekodierten Banksignal /BAP2[i] übereinstimmt. Das Spaltenabschlußsignal COLTERMP1 wird an die in Fig. 12 gezeig­ ten Kombinationslogikschaltungen 60 und 62 angelegt. Der Betrieb der synchronen Schaltung 40 mit der oben beschrie­ benen Konfiguration wird nun unter Bezugnahme auf die Zeitab­ laufdarstellung, die in Fig. 25 gezeigt ist, beschrieben. Hier wird angenommen, daß die Bank#1 eine Vorladeanweisung emp­ fängt, während das Spaltensystem in der Bank#1 einen Lesebe­ trieb durchführt. Wenn die Leseanweisung READ extern zugeführt wird und das in­ terne Taktsignal P2 ansteigt, d. h. das interne Taktsignal P1 abfällt, fällt das dekodierte Spaltensignal /COLP2 auf den L-Pegel. Wenn andererseits das Bankadressensignal BA0 auf dem H-Pegel und das Bankadressensignal BA1 auf dem L-Pegel der ausgewähl­ ten Bank#1 zugeführt werden und das interne Taktsignal P2 an­ steigt, d. h. das interne Taktsignal P1 abfällt, dann fällt das dekodierte Banksignal /BAP2[1] auf den L-Pegel. Da das dekodierte Spaltensignal /COLP2 auf dem L-Pegel ist, wie oben beschrieben wurde, wird das dekodierte Banksignal /BAP2[1] durch den Multiplexer 214 ausgewählt und zu der Hal­ teschaltung 54 geliefert. Somit fällt das Bankspaltenaktivie­ rungssignal /BNKCAP2 auf den L-Pegel als Reaktion auf den An­ stieg des internen Taktsignals P2, d. h. den Abfall des inter­ nen Taktsignals P1. Wie oben beschrieben wurde, fällt in dem Fall, bei dem die Vorladeanweisung PCG für die Bank#1 extern geliefert wird, während das Spaltensystem in der Bank#1 in dem Lesemodus ist, das dekodierte Banksignal /BAP2[1] auf den L-Pegel als Reakti­ on auf den Anstieg des internen Taktsignals P2, d. h. den Ab­ fall des internen Taktsignals P1. Zu dieser Zeit sind sowohl das dekodierte Banksignal /BAP2[1] als auch das Bankspaltenak­ tivierungssignal /BNKCAP2[1] auf dem L-Pegel und somit fällt das Übereinstimmungssignal /MATCHP2 auf den L-Pegel. Da die Vorladeanweisung PCG vorgesehen ist, ist das dekodierte Vorla­ designal /PREP2 auf dem L-Pegel. Folglich steigt das Spalten­ abschlußsignal COLTERMP1 auf den H-Pegel als Reaktion auf den Anstieg des internen Taktsignals P1. Aufgrund des Vorhanden­ seins der Vorladeanweisung PCG fällt das Aktivierungszustands­ übergangssignal RASP1[1] auf den L-Pegel. Das Spaltenabschlußsignal COLTERMP1 auf dem H-Pegel wird an die Kombinationslogikschaltungen 60 und 62, die in Fig. 12 ge­ zeigt sind, geliefert, und somit erreicht das Lesezu­ standsübergangssignal READP1 den L-Pegel. Folglich wird der Lesebetrieb des Spaltensystems in der Bank#1 unterbrochen. Es wird angemerkt, daß, wenn die Vorladeanweisung PCG zu ande­ ren Bänken geliefert wird, das Spaltenabschlußsignal COLTERMP1 auf dem L-Pegel gehalten wird und die Aktivierungszu­ standsübergangssignale RASP1[0], [2] und [3] für die anderen Bänke jeweils den L-Pegel erreichen. Wie oben erläutert wurde, wird gemäß der fünften Ausführungs­ form der Vergleich der dekodierten Banksignale /BAP2[0] bis [3] und der Bankspaltenaktivierungssignale /BNKCAP2[0] bis [3] während der Einstellperiode zum Empfangen der externen Signale durchgeführt. Somit kann die Betriebsgeschwindigkeit verbes­ sert werden.

Claims (16)

1. Synchrone Halbleiterspeichervorrichtung, die eine Mehr­ zahl von externen Steuersignalen synchron mit einem Taktsignal empfängt und Übergänge zwischen einer Mehrzahl von Betriebszu­ ständen als Reaktion auf die empfangenen externen Steuersigna­ le durchführt, mit
einem Speicherzellenfeld (12),
einer Lese-/Schreibschaltung (14, 16, 18, 20, 22, 24, 26), die einen Datenwert von dem Speicherzellenfeld (12) liest und ei­ nen Datenwert in das Speicherzellenfeld (12) einschreibt, und
einem Steuersignalgenerator (28), der ein internes Steuersi­ gnal zur Steuerung der Lese-/Schreibschaltung (14, 16, . . ., 26) erzeugt und zu der Lese-/Schreibschaltung (14, 16, . . . 26) lie­ fert,
wobei der Steuersignalgenerator (28)
eine synchrone Schaltung (40), die synchron zu dem Taktsignal ist und auf die externen Steuersignale reagiert, zur Erzeugung einer Mehrzahl von Zustandsübergangssignalen, die entsprechend die Mehrzahl von Betriebszuständen anzeigen, und
eine Zeitablaufeinstellschaltung (42), die asynchron zu dem Taktsignal ist und auf die Zustandsübergangssignalen reagiert, zur Erzeugung des internen Steuersignals aufweist.

2. Vorrichtung nach Anspruch 1, bei der die Zeitablaufeinstellschaltung (42) eine ansteigende Flanke und/oder eine abfallende Flanken des Zustandsübergangssignales verzögert, um eine ansteigende Flanke und/oder abfallende Flanken des internen Steuersignales zu definieren.

3. Vorrichtung nach Anspruch 1 oder 2, weiter mit einem 2-Phasen-Taktgenerator (10), der auf das Taktsignal rea­ giert, zur Erzeugung eines ersten und zweiten Taktsignales, die zueinander komplementär sind, wobei die synchrone Schaltung (40) eines der Zustandsüber­ gangssignale aktiviert und somit erzeugt, wenn das erste Takt­ signal von einem ersten Logikpegel zu einem zweiten Logikpegel geht, und ein anderes der Zustandsübergangssignale aktiviert und somit erzeugt, wenn das zweite Taktsignal von dem ersten Logikpegel zu dem zweiten Logikpegel geht, wobei das andere Zustandsübergangssignal hinter dem einen Zustandsübergangs­ signal um einen halben Zyklus des ersten und zweiten Taktsi­ gnals ist.

4. Vorrichtung nach Anspruch 3, bei der die Zeitablaufeinstellschaltung (42) eine ODER-Schaltung (100, 136) enthält, die auf das eine Zustandsübergangssignal und das andere Zustandsübergangssignal reagiert, zur Erzeugung des in­ ternen Steuersignals.

5. Vorrichtung nach Anspruch 3, bei der die Zeitablaufeinstellschaltung (42) eine UND-Schaltung (114, 124) enthält, die auf das erste oder zweite Taktsignal und das andere Zustandsübergangssignal reagiert, zur Erzeugung des in­ ternen Steuersignals.

6. Vorrichtung nach Anspruch 1, weiter mit
einem 2-Phasen-Taktgenerator (10), der auf das Taktsignal rea­ giert, zur Erzeugung eines ersten und eines zweiten Taktsigna­ les, die zueinander komplementär sind,
wobei die synchrone Schaltung (40)
eine erste Halteschaltung (44), die auf das zweite Taktsignal reagiert, zum Halten des externen Steuersignales,
einen Anweisungsdekoder (46, 48, 50, 52), der das in der er­ sten Halteschaltung (44) gehaltene Signal dekodiert,
eine zweite Halteschaltung (54), die auf das erste Taktsignal reagiert, zum Halten eines Signales von dem Anweisungsdekoder (46, 48, 50, 52), und
eine Logikschaltung (56, 58, 60, 62), die auf das Signal rea­ giert, das in der zweiten Halteschaltung (54) gehalten ist, zum Erzeugen des Zustandsübergangssignals aufweist.

7. Vorrichtung nach Anspruch 1, weiter mit
einem 2-Phasen-Taktgenerator (10), der auf das Taktsignal rea­ giert, zum Erzeugen eines ersten und zweiten Taktsignales, die zueinander komplementär sind,
wobei die synchrone Schaltung (40)
einen Anweisungsdekoder (46, 48, 50, 52), der das externe Steuersignal empfängt und dekodiert, und
eine erste Halteschaltung (44), die auf das zweite Taktsignal reagiert, zum Halten eines Signales von dem Anweisungsdekoder (46, 48, 50, 52) aufweist.

8. Vorrichtung nach Anspruch 7, bei der
der Anweisungsdekoder (46)
einen Inverter (150, 156), der eines der externen Steuersigna­ le empfängt,
ein Übertragungsgatter (152, 154), das ein anderes der exter­ nen Steuersignale empfängt, und
eine NAND-Schaltung (158), die die Ausgabesignale von dem In­ verter (150, 156) und dem Übertragungsgatter (152, 154) emp­ fängt, aufweist.

9. Vorrichtung nach Anspruch 8, bei der die NAND-Schaltung (158)
einen ersten Eingabeknoten (160),
einen zweiten Eingabeknoten (162),
einen Ausgabeknoten (167),
einen ersten P-Kanal-MOS-Transistor (168), der ein mit dem er­ sten Eingabeknoten (160) verbundenes Gate, ein mit einem Stromversorgungsknoten verbundenes Source und ein mit dem Aus­ gabeknoten (167) verbundenes Drain aufweist,
einen zweiten P-Kanal-MOS-Transistor (170), der ein mit dem zweiten Eingabeknoten (162) verbundenes Gate, ein mit einem Stromversorgungsknoten verbundene Source und ein mit dem Aus­ gabeknoten (167) verbundenes Drain aufweist,
einen ersten N-Kanal-MOS-Transistor (176), der ein mit dem er­ sten Eingabeknoten (160) verbundenes Gate, ein Source und ein mit dem Ausgabeknoten (167) verbundenes Drain aufweist,
einen zweiten N-Kanal-MOS-Transistor (178), der ein mit dem zweiten Eingabeknoten (162) verbundenes Gate, ein mit einem Masseknoten verbundene Source und ein mit dem Source des er­ sten N-Kanal-MOS-Transistors (176) verbundenes Drain aufweist,
einen dritten N-Kanal-MOS-Transistor (188), der ein mit dem zweiten Eingabeknoten (162) verbundenes Gate, ein Source und ein mit dem Ausgabeknoten (167) verbundenes Drain aufweist, und
einen vierten N-Kanal-MOS-Transistor (190), der ein mit dem ersten Eingabeknoten (160) verbundenes Gate, ein mit einem Masseknoten verbundene Source und ein mit dem Source des drit­ ten N-Kanal-MOS-Transistors (188) verbundenes Drain aufweist,
aufweist.

10. Vorrichtung nach einem der Ansprüche 7 bis 9, bei der das Speicherzellenfeld (12) in eine Mehrzahl von Bänke aufgeteilt ist,
wobei die synchrone Schaltung (40) weiter aufweist
einen Bankdekoder (138, 140, 142, 144), der ein Bankadressen­ signal empfängt und dekodiert, zum Identifizieren der Bänke,
eine zweite Halteschaltung (44), die auf das zweite Taktsignal reagiert, zum Halten eines Signales von dem Bankdekoder (138, 140, 142, 144),
eine Logikschaltung (146, 148), die auf die in der ersten und zweiten Halteschaltung (44) gehaltenen Signale reagiert, zum Ausgeben eines Signals und
eine dritte Halteschaltung (54), die auf das erste Taktsignal reagiert, zum Halten des Signals von der Logikschaltung (146, 148).

11. Vorrichtung nach Anspruch 10, bei der
der Anweisungsdekoder (46) eine erste NAND-Schaltung (158) mit einer Mehrzahl von Eingabeknoten enthält und
der Bankdekoder (138) eine zweite NAND-Schaltung (196) mit der gleichen Anzahl von Eingabeknoten wie die erste NAND-Schaltung (158) enthält.

12. Vorrichtung nach Anspruch 1, bei der
die synchrone Schaltung (40) aufweist
einen ersten Anweisungsdekoder (46), der die externen Steuer­ signale dekodiert,
eine erste Logikschaltung (56), die auf ein Signal von dem er­ sten Anweisungsdekoder (46) reagiert, zum Erzeugen von einem der Zustandsübergangssignale, das einen aktiven Zustand über eine Mehrzahl von Zyklen des Taktsignales hält,
eine zweite Logikschaltung (66), die auf das Zustandsüber­ gangssignal von der ersten Logikschaltung (56) reagiert, zum Erzeugen und Liefern eines ersten Zurücksetzsignals zu der er­ sten Logikschaltung (56), um das Zustandsübergangssignal dazu zu bringen, in einen inaktiven Zustand zu gelangen,
einen zweiten Anweisungsdekoder (48), der die externen Steuer­ signale dekodiert und ein zweites Zurücksetzsignal erzeugt, um das Zustandsübergangssignal von der ersten Logikschaltung (56) dazu zu bringen, daß es einen inaktiven Zustand erreicht, und
eine Gatterschaltung (198), die zwischen der ersten und zwei­ ten Logikschaltung (56, 66) verbunden ist und die auf das zweite Zurücksetzsignal reagiert, um das Zustandsübergangs­ signal von der ersten Logikschaltung (56) dazu zu bringen, ei­ nen inaktiven Zustand zu erreichen.

13. Vorrichtung nach Anspruch 1, bei der
die synchrone Schaltung (40)
einen Dekoder (212), der ein externes Signal dekodiert, und
eine Vergleichsschaltung (226), die ein Signal von dem Dekoder (212) mit dem Zustandsübergangssignal vergleicht, aufweist.

14. Vorrichtung nach Anspruch 1, bei der das Speicherzellen­ feld (12) in eine Mehrzahl von Bänke aufgeteilt ist,
wobei die synchrone Schaltung (40) aufweist
einen Bankdekoder (138, 140, 142, 144), der ein Bankadressen­ signal dekodiert, um die Bänke zu identifizieren,
eine Bankspaltenaktivierungsschaltung (216), die auf ein Si­ gnal von dem Bankdekoder (138, 140, 142, 144) reagiert, zum Erzeugen eines Bankspaltenaktivierungssignals, das von der Mehrzahl von Bänken eine Bank bezeichnet, bei der ihre Spal­ tenschaltungsanordnung in Betrieb ist,
eine Vergleichsschaltung (226), die das Signal von dem Bankde­ koder (138, 140, 142, 144) mit dem Bankspaltenaktivierungssin­ gal vergleicht,
einen Vorladeanweisungsdekoder (48), der das externe Steuersi­ gnal dekodiert, und
eine Spaltenabschlußschaltung (228), die auf ein Übereinstim­ mungssignal von der Vergleichsschaltung (226) und ein Signal von dem Vorladeanweisungsdekoder (48) reagiert, zum Erzeugen eines Spaltenabschlußsignals, um den Betrieb der Spaltenschal­ tungsanordnung zu beenden.

15. Halbleiterspeichervorrichtung, die eine Mehrzahl von Be­ triebszuständen als Reaktion auf ein Taktsignal und auf eine Mehrzahl von externen Steuersignalen erzeugt, mit
einem Speicherzellenfeld (12),
einer Leseschaltung (14, 16, 18, 20, 22, 24), die einen Daten­ wert von dem Speicherzellenfeld (12) ausliest, und
einem Steuergenerator (28), der ein internes Steuersignal zur Steuerung der Leseschaltung (14, 16, . . ., 24) liefert,
wobei der Steuersignalgenerator (28) ein Signal empfängt, das als Reaktion auf die externen Steuersignale erzeugt ist, und
wobei der Steuergenerator (28) aufweist
zumindest zwei Signalhalteeinheiten (64, 68), die durch ein internes Taktsignal gesteuert sind, das als Reaktion auf das Taktsignal erzeugt ist,
eine Schaltung (56, 60), die eine Mehrzahl von Zustandsüber­ gangssignalen erzeugt, die als Reaktion auf Ausgaben der Si­ gnalhalteeinheiten (64, 68) erzeugt sind und die entsprechend die Mehrzahl von Betriebszuständen anzeigen, und
eine Zeitablaufeinstellschaltung (42), die die Mehrzahl von Zustandsübergangssignalen empfängt, bei zumindest zwei Zu­ standsübergangssignale voneinander verschiedene Verzögerungen erzeugt und das interne Steuersignal erzeugt.

16. Halbleiterspeichervorrichtung, die eine Mehrzahl von Be­ triebszuständen als Reaktion auf ein Taktsignal und auf eine Mehrzahl von externen Steuersignalen erzeugt, mit
einem Speicherzellenfeld (12),
einer Schreibschaltung (14, 16, 18, 20, 22, 26), die einen Da­ tenwert in das Speicherzellenfeld (12) einschreibt, und
einem Steuergenerator (28), der ein internes Steuersignal für die Steuerung der Schreibschaltung (14, 16, . . ., 26) liefert,
wobei der Steuergenerator (28) ein Signal empfängt, das als Reaktion auf die externen Steuersignale erzeugt ist, und
wobei der Steuergenerator (28) aufweist
zumindest zwei Signalhalteeinheiten (64, 68), die durch ein internes Taktsignal gesteuert sind, das als Reaktion auf das Taktsignal erzeugt ist,
eine Schaltung (56, 60), die eine Mehrzahl von Zustandsüber­ gangssignalen erzeugt, die als Reaktion auf Ausgaben der Si­ gnalhalteeinheiten (64, 68) erzeugt sind und die entsprechend die Mehrzahl von Betriebszuständen anzeigen, und
eine Zeitablaufeinstellschaltung (42), die die Mehrzahl von Zustandsübergangssignalen empfängt, bei zumindest zwei der Zu­ standsübergangssignale voneinander verschiedene Verzögerungen erzeugt und das interne Steuersignal erzeugt.