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Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement vom Mehrbanktyp nach dem Oberbegriff des Anspruchs 1.
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Um hochintegrierte Halbleiterspeicherbauelemente mit hoher Betriebsgeschwindigkeit zu realisieren, wird häufig ein Typ mit mehreren Speicherbänken eingesetzt. Jede dieser mehreren Speicherbänke eines solchen Halbleiterspeicherbauelements vom Mehrbanktyp umfasst eine Mehrzahl von Blöcken, die als eine Mehrzahl von Zellenfeldern in der Spalten- und der Zeilenrichtung angeordnet sind. Typischerweise beinhalten die Speicherbänke jeweils mehrere Speicherzellen. Jede Speicherbank wird zu einem vorgegebenen Zeitintervall aktiviert, um Schreibvorgänge und/oder Lesevorgänge sequentiell innerhalb der jeweiligen Speicherbank auszuführen. Beispielsweise startet nach Abschluss eines Schreibvorgangs bei einer ersten Speicherbank eine zweite Speicherbank einen Lesevorgang.
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1 veranschaulicht im Zeitablaufdiagramm Schreib- und Lesevorgänge eines herkömmlichen synchronen Halbleiterspeicherbauelements vom Mehrbanktyp. Wie aus 1 ersichtlich, wird ein Schreibbefehl WR synchron zu einem ersten Taktsignalzyklus CLK1, d. h. einem ersten Taktzyklus eines Taktsignals CLK, erzeugt und an das synchrone Halbleiterspeicherbauelement angelegt. Des weiteren wird ein Lesebefehl RD synchron zu einem sechsten Taktsignalzyklus CLK6 erzeugt und dann an das synchrone Halbleiterspeicherbauelement angelegt. Ein Eingabedatensignal DIN, dessen Bündellänge vier Datenpakete umfasst, wird von einem Datenabtastsignal DQS abgerufen. Die abgerufenen Eingabedaten werden dann in Reaktion auf ein Schreibspaltenauswahlsignal WR_CLS in eine Speicherzelle geschrieben, die in einer ersten Speicherbank des synchronen Halbleiterspeicherbauelements enthalten ist.
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Nach Ablauf der fünften Periode des Taktsignals CLK wird der Lesebefehl RD synchron zum sechsten Taktsignalzyklus CLK6 erzeugt, wonach ein nicht gezeigtes Ausgabedatensignal in Reaktion auf ein Lesespaltenauswahlsignal RD_CSL aus einer Speicherzelle gelesen wird, die in einer zweiten Speicherbank des synchronen Halbleiterspeicherbauelements enthalten ist. Mit anderen Worten startet der Lesevorgang der zweiten Speicherbank nach Abschluss des Schreibvorgangs der ersten Speicherbank.
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In dem herkömmlichen synchronen Halbleitspeicherbauelement vom Mehrbanktyp wird ein Lesebefehl RD nicht vor Ablauf von fünf Zyklen des Taktsignals CLK nach Anlegen eines Schreibbefehls WR an das synchrone Halbleiterspeicherbauelement ausgelöst. Es tritt folglich nach Abschluss des Schreibvorgangs eine vorgegebene Zeitverzögerung auf, bevor der Lesevorgang beginnt. Während dieser Verzögerungszeit befindet sich die Datenbusleitung des synchronen Halbleiterspeicherbauelements in einem Ruhezustand, so dass zu diesem Zeitpunkt kein Eingabe/Ausgabe-Datensignal übertragen wird. Aus diesem Grund ist die Leistungsfähigkeit des synchronen Halbleiterspeicherbauelements nicht besonders effizient.
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Zur Behebung dieser Schwierigkeit wurde bereits vorgeschlagen, den Lesebefehl RD synchron zum dritten Taktsignalzyklus CLK3 statt synchron zum sechsten Taktsignalzyklus CLK6 zu erzeugen. In diesem Fall werden jedoch das Schreibspaltenauswahlsignal WR_CSL und das Lesespaltenauswahlsignal RD_CSL zur gleichen Zeit aktiviert, was zu einer Störung des Betriebs des synchronen Halbleiterspeicherbauelements führen kann.
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2 veranschaulicht im Zeitablaufdiagramm eine Betriebssituation, bei der in einem herkömmlichen synchronen Halbleiterspeicherelement vom Mehrbanktyp ein solcher Fehler auftritt. Wie aus 2 zu erkennen, wird in dieser Situation ein zweiter Lesebefehl WR2 an eine erste Speicherbank in Reaktion auf einen dritten Taktsignalzyklus CLK3, d. h. in Reaktion auf den dritten Zyklus des Taktsignals CLK, angelegt, und dementsprechend werden ein zweites Schreibspaltenauswahlsignal WR2_CSL und ein Lesespaltenauswahlsignal RD_CSL gleichzeitig aktiviert, was zu einer Fehlfunktion des synchronen Halbleiterspeicherbauelements führen kann, siehe „Fall1” in 2.
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In der Patentschrift
US 5.570.320 ist ein Doppelbank-Speicherbauelement offenbart, bei dem beiden Speicherbänken je eine Spaltendekoder-/Abtastverstärkerschaltung zugeordnet ist, die über jeweils eigene Verbindungsleitungen mit einer Eingabe/Ausgabe-Multiplexereinheit gekoppelt sind, die ihrerseits an eine Eingabe/Ausgabe-Steuereinheit angeschlossen ist. In einem Ausführungsbeispiel besteht die Eingabe/Ausgabe-Multiplexereinheit aus einem einzelnen Eingabe/Ausgabe-Multiplexer, wobei die beiden Speicherbänke dafür ausgelegt sind, dass die eine Speicherbank eine Bitleitungsvorladung vornimmt, während die andere Speicherbank einen Datenlesevorgang ausführt in einem alternativen Ausführungsbeispiel beinhaltet die Eingabe/Ausgabe-Multiplexereinheit getrennt voneinander einen Eingabe-Multiplexer und einen Ausgabe-Multiplexer, so dass ein Schreibdatenpfad und ein Lesedatenpfad voneinander getrennt bereitgestellt werden. In diesem Fall sind die Speicherbänke dafür ausgelegt, dass die eine Speicherbank einen Datenlesevorgang über den Lesedatenpfad ausführen kann, während die andere Speicherbank einen Datenschreibvorgang über den Schreibdatenpfad ausführt.
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In der Patentschrift
US 6.301.649 B1 ist ein Speicherbauelement mit zwei Speicherbänken offenbart, die an eine gemeinsame Eingabe/Ausgabe-Leitung angeschlossen sind. In Anpassung daran werden Lese- und/oder Schreibvorgänge für die beiden Speicherbänke sequentiell ausgeführt.
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Der Erfindung liegt als technisches Problem die Bereitstellung eines synchronen Halbleiterspeicherbauelements der eingangs genannten Art zugrunde, das einen verbesserten, effizienteren Ablauf von Schreib- und Lesevorgängen für die verschiedenen Speicherbänke ermöglicht.
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Die Erfindung löst dieses Problem durch die Bereitstellung eines synchronen Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1. Das erfindungsgemäße synchrone Halbleiterspeicherbauelement beinhaltet mehrere Speicherbänke, von denen jeweils eine zum Schreiben und eine andere zum gleichzeitigen Lesen von Daten fähig ist. Dazu haben die jeweiligen beiden Speicherbänke Zugriff auf eine gemeinsame Eingabe/Ausgabe-Leitung z. B. in Form einer gemeinsamen Datenbusleitung, die einen Schreib- und einen Lesedatenpfad umfasst.
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Dementsprechend fördert die Erfindung eine Verringerung der Zeitdauer, während der eine Eingabe/Ausgabe-Leitung bzw. Datenbusleitung im Ruhezustand ist, wenn zwei Speicherbänke einen Schreib- bzw. Lesevorgang ausführen sollen, was einen effektiveren Betrieb des synchronen Halbleiterspeicherbauelements ermöglicht.
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Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
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So kann der Betrieb der Speicherbänke sowie der Schreib- und Lesedatenpfade durch Signale synchronisiert werden, die von einer Synchronisationseinheit des synchronen Halbleiterspeicherbauelements erzeugt werden. Diese Signale können Datenpfadaktivierungssignale zur jeweiligen Aktivierung des Schreib- und des Lesedatenpfades umfassen. Außerdem kann die Synchronisationseinheit ein Schreibbankauswahlsignal und ein Lesebankauswahlsignal erzeugen, von denen ersteres eine jeweilige Speicherbank zur Durchführung eines Datenschreibvorgangs in Verbindung mit dem aktivierten Schreibdatenpfad und letzteres eine jeweilige Speicherbank zur Durchführung eines Datenlesevorgangs in Verbindung mit dem aktivierten Lesedatenpfad auswählt.
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In einer vorteilhaften Ausgestaltung der Erfindung startet eine erste Speicherbank die Durchführung eines Schreib- oder Lesevorgangs in Reaktion auf die Synchronisationssignale, wonach letztere eine zweite Speicherbank dazu veranlassen, den jeweils anderen Vorgangstyp zu starten, nachdem eine vorgebbare Zeitverzögerung nach dem Start der Ausführung des betreffenden Schreib- oder Lesevorgangs bei der ersten Speicherbank verstrichen ist. Beispielsweise beginnt, nachdem eine Speicherbank das Schreiben von Daten gestartet hat und eine vorgebbare Zeitverzögerung von z. B. drei Taktzyklen verstrichen ist, eine andere Speicherbank mit dem Lesen von Daten aus Speicherzellen, obwohl die erstgenannte Speicherbank noch immer Daten schreibt.
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Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:
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1 ein Zeitablaufdiagramm von Schreib- und Lesevorgängen eines herkömmlichen synchronen Halbleiterspeicherbauelements vom Mehrbanktyp,
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2 ein Zeitablaufdiagramm des Schreib- und Lesebetriebs eines herkömmlichen synchronen Halbleiterspeicherbauelements vom Mehrbanktyp in einem Fehlerfall,
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3 ein Blockdiagramm eines erfindungsgemäßen synchronen Halbleiterspeicherbauelements vom Mehrbanktyp und
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4 ein Zeitablaufdiagramm zur Veranschaulichung der Betriebsweise des synchronen Halbleiterspeicherbauelements von 3.
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3 zeigt im Blockdiagramm ein erfindungsgemäßes synchrones Halbleiterspeicherbauelement 300 vom Mehrbanktyp mit einem Adressregister 305, einem Zeilendecoder 310, mehreren Speicherbänken 315, einem Bitleitungsabtastverstärker 320, einem Spaltendecoder 325, einem Eingabe/Ausgabe-Leitungstreiber 330, einem Eingabedatenmultiplexer 335, einem Eingangspuffer 340, einem Eingabe/Ausgabe-Anschluss (DQ) 345, einem Eingabe/Ausgabe-Multiplexer 350, einem Eingabe/Ausgabe-Leitungsabtastverstärker 355, einem Ausgabendatenmultiplexer 360, einem Ausgangspuffer 365 und einer Zeitsteuerungseinheit 370. Die mehreren Speicherbänke 315 teilen sich einen Schreibdatenpfad WP und einen Lesedatenpfad RP über den Bitleitungsabtastverstärker 320. Nachfolgend wird auf die Betriebsweise des synchronen Halbleiterspeicherbauelements 300 für den exemplarischen Betriebsfall näher eingegangen, dass eine erste Speicherbank einen Schreibvorgang und eine zweite Speicherbank einen Lesevorgang ausführen.
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Der Schreibdatenpfad WP umfasst den Eingabe/Ausgabe-Leitungstreiber 330, den Eingabendatenmultiplexer 335 und den Eingangspuffer 360. Der Lesedatenpfad RP umfasst den Eingabe/Ausgabe-Multiplexer 350, den Eingabe/Ausgabe-Leitungsabtastverstärker 355, den Ausgabedatenmultiplexer 360 und den Ausgangspuffer 365. Der Schreibdatenpfad WP und der Lesedatenpfad RP teilen sich eine erste und zweite Eingabe/Ausgabe-Leitung 101, 102.
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Die Zeitsteuerungseinheit 370 erzeugt Datenpfadaktivierungssignale auf der Basis von Steuersignalen, die mit dem Betrieb des synchronen Halbleiterspeicherbauelements 300 in Beziehung stehen. Außerdem steuert die Zeitsteuerungseinheit 370 die Zeitabstimmung bestimmter Steuersignale zur Synchronisierung der Lese- und Schreibvorgänge, wobei sie insbesondere ein Schreibhauptsignal WM, ein Lesehauptsignal RM, ein Zeilenadressenabtastsignal RASE, ein Spaltenadressenabtastsignal CASB und ein Taktfreigabesignal CKE erzeugt.
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Die obigen Betriebssignale, die mit dem Betrieb des synchronen Halbleiterspeicherbauelements 300 in Beziehung stehen, sind insbesondere ein Taktsignal CLK, ein Taktfreigabesignal CKE, ein Chipauswahlsignal CSB, das Zeilenadressenabtastsignal RASE, das Spaltenadressenabtastsignal CASB, ein Schreibfreigabesignal WEB und ein Eingabedatenmaskensignal DM. Das Taktfreigabesignal CKE ist ein Steuersignal, welches das Taktsignal CLK aktiviert. Das Chipauswahlsignal CSB ist ein Signal, das den Betrieb des synchronen Halbleiterspeicherbauelements 300 aktiviert oder deaktiviert. Das Schreibfreigabesignal WEB ist ein Steuersignal, das den Schreibbetrieb des synchronen Halbleiterspeicherbauelements 300 aktiviert. Das Eingabedatenmaskensignal DM ist ein Signal, welches das Eingabedatensignal DIN blockiert. Das Zeilenadressenabtastsignal RASE ist ein Signal, welches über das Anliegen eines Zeilenadresssignals RA informiert. Das Spaltenadressenabtastsignal CASB ist ein Signal, welches über das Anliegen eines Spaltenadresssignals CA informiert. Die Zeitsteuerungseinheit 370 steuert die Zeitabstimmung für das Senden der Steuersignale CKE, RASE und CASB zu anderen Komponenten des synchronen Halbleiterspeicherbauelements 300.
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Das Schreibhauptsignal WM stellt ein Datenpfadaktivierungssignal dar, das den Schreibdatenpfad WP aktiviert und den Eingabe/Ausgabe-Leitungstreiber 330 sowie den Eingabedatenmultiplexer 335 steuert. Analog stellt das Lesehauptsignal RM ein Datenpfadaktivierungssignal dar, das den Lesedatenpfad RP aktiviert und den Eingabe/Ausgabe-Multiplexer 350 sowie den Eingabe/Ausgabe-Leitungsabtastverstärker 335 steuert. Wegen der Erzeugung des Schreibhauptsignals WM und des Lesehauptsignals RM zur Aktivierung des Schreibdatenpfades WP bzw. des Lesedatenpfades RP kann die Zeitsteuerungseinheit 370 auch als eine Datenpfadaktivierungseinheit bezeichnet werden.
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Jede der mehreren Speicherbänke 315 umfasst eine Mehrzahl von Speicherzellen, in denen Daten gespeichert werden. Das Adressregister 305 erzeugt ein Schreibbankauswahlsignal WBA, ein Lesebankauswahlsignal RBA, ein Zeilenadresssignal RA und ein Spaltenadresssignal CA in Reaktion auf ein Adresssignal ADDR synchron zum Taktsignal CLK. Das Schreibbankauswahlsignal WBA ist ein Signal zum Auswählen der ersten Speicherbank, die einen Schreibvorgang ausführt, und das Lesebankauswahlsignal RBA ist ein Signal zum Auswählen der zweiten Speicherbank, die einen Lesevorgang ausführt. Des weiteren sind das Zeilenadresssignal RA und das Spaltenadresssignal CA Signale, welche Speicherzellen der ersten Speicherbank bzw. der zweiten Speicherbank auswählen. Das Taktfreigabesignal CKE wird zwecks Aktivierung des Taktsignals CLK für das Adressregister 305 angelegt.
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Die Zeitsteuerungseinheit oder Datenpfadaktivierungseinheit 370 und das Adressregister 305 erzeugen jeweils Signale zur Synchronisation des Betriebs des Schreibdatenpfads WP, des Lesedatenpfads RP und der ersten und zweiten Speicherbank derart, dass ein Lesevorgang durch die zweite Speicherbank ausgeführt wird, während wenigstens ein Teil eines Schreibvorgangs durch die erste Speicherbank ausgeführt wird. Die Zeitsteuerungseinheit 370 und das Adressregister 305 bilden folglich gemeinsam eine Synchronisationseinheit 380 des synchronen Halbleiterspeicherbauelements 300. Des weiteren stellen die von der Zeitsteuerungseinheit 370 erzeugten Datenpfadaktivierungssignale WM und RM gemeinsam mit dem Schreibbankauswahlsignal WBA, dem Lesebankauswahlsignal RBA, dem Zeilenadresssignal RA und dem Spaltenadresssignal CA, die vom Adressregister 305 erzeugt werden, einen Satz von durch die Synchronisationseinheit 380 erzeugten Synchronisationssignalen dar.
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Der Zeilendecoder 310 decodiert das Schreibbankauswahlsignal WPA, das Lesebankauswahlsignal RBA und das Zeilenadresssignal RA und wählt dann eine Wortleitung der ersten Speicherbank zum Schreiben und eine Wortleitung der zweiten Speicherbank zum Lesen aus. Diese ausgewählten Wortleitungen entsprechen der Position einer Speicherzelle in der ersten Speicherbank, in die Daten zu schreiben sind, bzw. der Position einer Speicherzelle in der zweiten Speicherbank, aus der Daten zu lesen sind. Das Zeilenadressenabtastsignal RASE wird an den Zeilendecoder 310 angelegt.
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Der Spaltendecoder 325 decodiert das Spaltenadresssignal CA und erzeugt ein Spaltenauswahlsignal CSL zum Auswählen von Spaltenauswahlleitungen der ersten und zweiten Speicherbank. Die ausgewählten Spaltenauswahlleitungen entsprechen der Position einer Speicherzelle in der ersten Speicherbank, in die Daten zu schreiben sind, bzw. der Position einer Speicherzelle in der zweiten Speicherbank, aus der Daten zu lesen sind. Das Spaltenadressenabtastsignal CASB wird an den Spaltendecoder 325 angelegt.
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Der Bitleitungsabtastverstärker 320 verstärkt ein Datensignal, das in Speicherzellen, die in den Speicherbänken 315 enthalten sind, zu schreiben oder aus diesen abzugeben ist, in Reaktion auf das Spaltenauswahlsignal CSL.
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Während des Betriebs der im Schreibdatenpfad WP enthaltenen Komponenten wird das Eingabedatensignal DIN an den Eingangspuffer 340 über den Eingabe/Ausgabe-Anschluss 345 angelegt. Daraufhin puffert der Eingangspuffer 340 das Eingabedatensignal DIN und überträgt das gepufferte Eingabesignal DIN zum Eingabedatenmultiplexer 335. Als nächstes überträgt der Eingabedatenmultiplexer 335 das gepufferte Eingabedatensignal DIN zur Eingabe/Ausgabe-Leitung IO2 des Schreibdatenpfades WP in Reaktion auf das Schreibhauptsignal WM. Danach reagiert der Eingabe/Ausgabe-Leitungstreiber 330 auf das Schreibbankauswahlsignal WBA, das Spaltenadresssignal CA, welches die Speicherzelle der ersten Speicherbank auswählt, und das Schreibhauptsignal WM durch Übertragen des Eingabedatensignals DIN zu der vom Spaltenadresssignal CA ausgewählten Speicherzelle der ersten Speicherbank. Das Eingabedatensignal DIN wird zur ausgewählten Speicherzelle über die Eingabe/Ausgabe-Leitung IO1 übertragen.
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Während des Betriebs der im Lesedatenpfad RP enthaltenen Komponenten reagiert der Eingabe/Ausgabe-Multiplexer 350 auf das Lesebankauswahlsignal RBA, das Spaltenadresssignal CA, welches die betreffende Speicherzelle der zweiten Speicherbank auswählt, und das Lesehauptsignal RM durch Übertragen eines Ausgabedatensignals DOUT, das von der betreffenden Speicherzelle der zweiten Speicherbank über die Eingabe/Ausgabe-Leitung IO1 übertragen wurde. Der Eingabe/Ausgabe-Multiplexer 350 überträgt das Ausgabedatensignal DOUT zur Eingabe/Ausgabe-Leitung IO2.
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Daraufhin empfängt der Eingabe/Ausgabe-Leitungsabtastverstärker 355 das Ausgabedatensignal DOUT von der Eingabe/Ausgabe-Leitung IO2 des Lesedatenpfades RP, verstärkt dieses und überträgt das verstärkte Ausgabedatensignal DOUT zu einer ersten Datenausgabeleitung DO1 in Reaktion auf das Lesehauptsignal RM. Daraufhin empfängt der Ausgabedatenmultiplexer 360 das Ausgabedatensignal DOUT von der ersten Datenausgabeleitung DO1 und überträgt das empfangene Ausgabedatensignal DOUT zu einer zweiten Datenausgabeleitung DO2. Anschließend empfängt der Ausgangspuffer 365 das Ausgabedatensignal DOUT von der zweiten Datenausgabeleitung DO2, puffert dieses und überträgt dann das gepufferte Ausgabedatensignal DOUT zum Eingabe/Ausgabe-Anschluss 345.
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Wie oben erläutert, ist das erfindungsgemäße synchrone Halbleiterspeicherbauelement 300 in der Lage, den Schreibvorgang der ersten Speicherbank über einen Schreibdatenpfad in Reaktion auf das Schreibhauptsignal WM und dann nach einer vorgegebenen Zeitverzögerung den Lesevorgang der zweiten Speicherbank über einen Lesedatenpfad in Reaktion auf das Lesehauptsignal RM auszuführen, selbst wenn der Schreibvorgang noch andauert. Während der Schreib- und der Lesevorgang ausgeführt werden, befinden sich die Datenbusleitungen im Schreibdatenpfad WP und im Lesedatenpfad RP nicht in einem Ruhezustand, was dem synchronen Halbleiterspeicherbauelement 300 eine effiziente Nutzung der Datenbusleitungen ermöglicht. Vorzugsweise beträgt die Verzögerungszeit mindestens das Dreifache der Periode des Taktsignals CLK.
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4 veranschaulicht im Zeitablaufdiagramm die Betriebsweise des synchronen Halbleiterspeicherbauelements von 3, wobei mit „BANK1” ein erstes Bankaktivierungssignal, das anzeigt, dass die erste Speicherbank aktiviert ist, und mit „BANK2” ein zweites Bankaktivierungssignal bezeichnet sind, das anzeigt, dass die zweite Speicherbank aktiviert ist.
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Wenn ein erster Schreibbefehl WR1, der zum ersten Taktsignalzyklus CLK1, d. h. dem ersten Zyklus des Taktsignals CLK, synchron ist, an das synchrone Halbleiterspeicherbauelement 300 von 3 angelegt wird, werden das erste Bankaktivierungssignal BANK1 und das Schreibhauptsignal WM auf hohen Logikpegel aktiviert. Dann wird ein erstes Eingabedatensignal D1, d. h. ein erstes Datenpaket des Eingabedatensignals DIN, durch ein Datenabtastsignal DQS abgerufen. Als nächstes wird das Spaltenauswahlsignal CSL erzeugt, um das erste abgerufene Eingabedatensignal D1 in die betreffende Speicherzelle der ersten Speicherbank zu schreiben. Weiter bezeichnet in 4 das Bezugszeichen CSL_WR1 ein erstes Schreibspaltenauswahlleitungs-Aktivierungssignal, das anzeigt, dass eine Spaltenauswahlleitung der betreffenden Speicherzelle zum Schreiben des ersten Eingabedatensignals D1 aktiviert ist.
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Wenn ein zweiter Schreibbefehl WR2, der zu einem dritten Taktsignalzyklus CLK3 synchron ist, an das synchrone Halbleiterspeicherbauelement 300 angelegt wird, wird ein zweites Eingabedatensignal D2 vom Datenabtastsignal DQS abgerufen. Danach wird das Spaltenauswahlsignal CSL erzeugt, um das zweite abgerufene Eingabedatensignal D2 in die Speicherzelle der ersten Speicherbank zu schreiben. Dabei bezeichnet in 4 das Bezugszeichen CSL_WR2 ein zweites Schreibspaltenauswahlleitungs-Aktivierungssignal, das anzeigt, dass eine Spaltenauswahlleitung der Speicherzelle zum Schreiben des zweiten Eingabedatensignals D2 aktiviert ist.
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Nach Ablauf einer Zeitverzögerung TD, die drei Zyklen des Taktsignals CLK nach Auslösen des zweiten Schreibbefehls WR2 entspricht, wird ein Lesebefehl RD synchron zu einem sechsten Taktsignalzyklus CLK6 an das synchrone Halbleiterspeicherbauelement 300 angelegt, worauf das zweite Bankaktivierungssignal BANK2 und das Lesehauptsignal RM auf hohen Logikpegel aktiviert werden. Mit anderen Worten arbeitet dann auch die zweite Speicherbank zusätzlich zur ersten Speicherbank. Anschließend wird das Spaltenauswahlsignal CSL erzeugt, und dann wird aus der betreffenden Speicherzelle der zweiten Speicherbank ein Ausgabedatensignal DOUT gelesen. Dabei bezeichnet in 4 das Bezugszeichen CSL_RD ein Lesespaltenauswahlleitungs-Aktivierungssignal, das anzeigt, dass eine Spaltenauswahlleitung der Speicherzelle zum Lesen des Ausgabedatensignals DOUT aktiviert ist. Wie in 4 durch „Fall2” angezeigt, werden die Spaltenauswahlleitungsaktivierungssignale CSL_WR2 und CSL_RD gleichzeitig auf hohen Logikpegel aktiviert, was zeigt, dass die zweite Speicherbank BANK2 den Lesevorgang während des Schreibvorgangs der ersten Speicherbank BANK1 ausführt.
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Bei der oben exemplarisch erläuterten Betriebsweise des synchronen Halbleiterspeicherbauelements 300 der Erfindung startet in einer zweiten Speicherbank ein Lesevorgang, während in einer ersten Speicherbank noch ein Schreibvorgang ausgeführt wird. Alternativ sind andere Betriebsarten bzw. Betriebssituationen im Umfang der Erfindung möglich. Beispielsweise kann die zweite Speicherbank einen Schreibvorgang beginnen, während die erste Speicherbank noch einen Lesevorgang ausführt. Erfindungsgemäß kann eine Datenbusleitung, die sich zwei Speicherbänke teilen, effektiv genutzt werden, wodurch das Leistungsvermögen des synchronen Halbleiterspeicherbauelements gesteigert werden kann.