JP4589356B2 - メモリー制御回路及び方法 - Google Patents

Description

この発明はＲＡＭ（ランダムアクセスメモリー）の制御に関し、特にメモリー制御回路及び関連方法に関する。

ＩＴ産業の発展に伴い、半導体素子に関する技術も次々と発展していく。そのうち、ＲＡＭの書き込み／読み出し速度を改善するため、ＤＤＲ（ダブルデータレート）が開発された。この技術を応用したＲＡＭは一般にＤＤＲ ＲＡＭと称する。

従来のＲＡＭにおけるデータアクセスは、クロック信号の各周期の所定エッジ（例えば立ち上がりエッジ）に対応して行われる。これに対して、ＤＤＲ ＲＡＭのデータアクセスはクロック信号の各周期の立ち上がりエッジと立ち下りエッジに対応して行われる。そのため、周波数が同じクロック信号を動作基準とすれば、ＤＤＲ ＲＡＭのデータアクセス速度は従来の２倍となる。

そのほか、ＤＤＲ ＲＡＭにおいて、クロック信号と別にデータストローブ信号をデータアクセスの基準とすることも可能である。データストローブ信号はＤＱＳ信号とも称し、その形式は当業者に周知されている。図１を参照する。書き込み指令ＷＲの出力時、データストローブ信号ＤＱＳはまず低レベルに下がり、続いて複数の周期的パルスが形成する。これらの周期的パルスの立ち上がりエッジと立ち下がりエッジは、データ信号ＤＱが搬送するデータＤ０、Ｄ１、Ｄ２、Ｄ３…をメモリーのメモリーセルに書き込むときの基準とされる。図１に示すような周期的パルスが発生する前の低レベルは、プリアンブルと称する。書き込み指令ＷＲの出力時、クロック信号ＶＣＬＫの立ち上がりエッジから、ＤＱＳ信号のプリアンブルにつぐ１番目の立ち上がりエッジまでの時間間隔は、Ｔ_ＤＱＳＳとされる。

ところが、クロック信号ＶＣＬＫの周波数が上がったり、回路システムの信号遅延がうまく処理されていなかったりする場合では、所要の形を有するＤＱＳ信号は確保できない。時間間隔Ｔ_ＤＱＳＳが要求どおりにならないと、ＤＱ信号が搬送するデータのメモリーへの正常な書き込みも保障できなくなる。

この発明は前述の問題を解決するためのメモリー制御回路と関連方法を提供することを課題とする。

この発明はメモリー制御回路を提供する。該メモリー制御回路は、データストローブ信号とクロック信号間の位相差を検出する位相検出モジュールと、位相検出モジュールに結合され、位相差に基づき位相差に対応する制御信号のセットを生成する制御モジュールと、データストローブ信号の立ち上がりエッジ／立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチするラッチモジュールと、ラッチモジュールに結合され、書き込みデータに対し奇／偶分離処理を行い、書き込みデータの奇／偶データに対応するデータ分離信号を生成する奇／偶データ分離器と、奇／偶データ分離器と制御モジュールに結合され、制御信号に基づいてデータ分離信号により搬送される奇／偶データに対し、制御信号に対応する遅延量をもとに遅延調整を行う可調整遅延線モジュールとを含む。

この発明は更にメモリー制御方法を提供する。該方法は、データストローブ信号とクロック信号間の位相差を検出する段階、位相差に基づいて、位相差に対応する制御信号のセットを生成する段階、データストローブ信号の立ち上がりエッジ／立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチする段階、書き込みデータに対し奇／偶分離処理を行い、書き込むデータの奇／偶データに対応するデータ分離信号を生成する段階、制御信号に基づいてデータ分離信号が搬送する奇／偶データに対し、制御信号に対応する遅延量をもとに遅延調整を行う段階からなる。

この発明によるメモリー制御回路は、データストローブ信号ＤＱＳの進みや遅れにかかわらず、データ分離信号ＳＲＷＤに対して相応の調整を行い、遅延調整済みのデータ分離信号ＳＲＷＤ＿ａｄｊにより搬送される奇／偶データの現れる時間間隔を一致させる。その結果、遅延調整済みのデータ分離信号ＳＲＷＤ＿ａｄｊにより搬送される奇／偶データは、メモリーのメモリーセルに正常に書き込まれ得る。

かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。

図２を参照する。図２はこの発明によるメモリー制御回路１００を表す説明図である。メモリー制御回路１００は、位相検知モジュール１１０と、制御モジュール１２０と、ラッチモジュール１３２と、バッファーモジュール１３４と、奇／偶（ODD/EVEN）データ分離器１３６と、可調整遅延線モジュール１４２と、バッファーモジュール１４４と、スイッチモジュール（本実施例ではＸＹスイッチモジュール１４６）を含む。図２に示すように、位相検出モジュール１１０は、２個の受信ユニット１１２−１、１１２−２と、遅延線を少なくとも１本備える遅延整合コントローラー１１４と、位相検出器１１６とを含む。本実施例では、遅延整合コントローラー１１４は２つの遅延線１１４−１、１１４−２を有し、遅延線ごとに複数の遅延ユニット（非表示）が含まれている。

位相検出モジュール１１０は、前記データストローブ信号ＤＱＳとクロック信号ＶＣＬＫ間の位相差を検出できる。図２に示す位相検出モジュール１１０では、受信ユニット１１２−１、１１２−２はクロック信号ＶＣＬＫとデータストローブ信号ＤＱＳをそれぞれ受信し、遅延整合コントローラー１１４はクロック信号ＶＣＬＫを遅延させるように遅延線１１４−１を制御するとともに、データストローブ信号ＤＱＳを遅延させるように遅延線１１４−２を制御する。遅延整合コントローラー１１４の制御を受け、クロック信号ＶＣＬＫとデータストローブ信号ＤＱＳ間の遅延量は一定範囲に抑えられる。したがって、遅延整合コントローラー１１４の制御を受けたクロック信号ＶＣＬＫとデータストローブ信号ＤＱＳは、位相検出器１１６の検出基準とすることができる。位相検出器１１６は、遅延整合コントローラー１１４から出力されたクロック信号ＶＣＬＫとデータストローブ信号ＤＱＳに基づき、位相差を検出する。

その後、制御モジュール１２０は検出された位相差に基づき、位相差に対応する制御信号のセットＣｔｒｌを出力する。本実施例の制御モジュール１２０は、位相差に基づいて復号化を実行し、制御信号のセットＣｔｒｌを生成するデコーダーである。ラッチモジュール１３２は、データストローブ信号ＤＱＳの立ち上がりエッジ／立ち下がりエッジに基づいて、データ信号ＤＱにより搬送される書き込みデータをラッチしたうえ、バッファーモジュール１３４に出力する。その後、奇／偶データ分離器１３６はバッファー済みの書き込みデータを処理し、書き込みデータの奇／偶データに対応するデータ分離信号ＳＲＷＤを生成する。

本発明による可調整遅延線モジュール１４２は、制御信号Ｃｔｒｌに基づいてデータ分離信号ＳＲＷＤが搬送する奇／偶データの遅延を調整する。奇／偶データの遅延量が制御信号のセットＣｔｒｌに対応しており、この制御信号のセットＣｔｒｌも位相差に対応しているので、奇／偶データの遅延量は位相差にも対応している。したがって、可調整遅延線モジュール１４２は前記方法で調整されたデータ分離信号ＳＲＷＤ＿ａｄｊを出力し、データ分離信号ＳＲＷＤに対応する遅延調整済みのデータ分離信号ＳＲＷＤ＿ａｄｊは、遅延調整済みの奇／偶データを搬送する。その後、遅延調整済みデータ分離信号ＳＲＷＤ＿ａｄｊはバッファーモジュール１４４に送信され処理される。

図２に示すように、バッファーモジュール１４４は、奇／偶データ書き込みイネーブル信号ＳＲＷＤＷＲＥＮに基づいて、遅延調整済みの奇／偶データをバッファリングする。奇／偶データ書き込みイネーブル信号ＳＲＷＤＷＲＥＮがイネーブルされると、バッファーモジュール１４４は遅延調整済みの奇／偶データをＸＹスイッチモジュール１４６に送信し、ＸＹスイッチモジュール１４６は少なくとも１つの選択信号ＸＹ＿ＳＷに基づいて、遅延調整済みの奇／偶データを出力し、メモリーのメモリーセルに書き込む。上記奇／偶データ書き込みイネーブル信号ＳＲＷＤＷＲＥＮと選択信号ＸＹ＿ＳＷはいずれも当業者に周知されているので、ここでその説明を省略とする。

図２に示す一部の素子の動作については図３を参照する。ラッチモジュール１３２は、データ信号ＤＱの複数のビットＤＱ（０）、ＤＱ（１）、…ＤＱ（１５）にそれぞれ対応する複数のラッチ１３２−０、１３２−１、…１３２−１５を含み、各ラッチ１３２−ｉ（ｉ＝０〜１５）は、データストローブ信号ＤＱＳに基づいてデータ信号ＤＱの各ビットＤＱ（ｉ）をラッチする。ラッチ１３２−０、１３２−１、…１３２−１５によってラッチされたデータ信号ＤＱのビットＤＱ（０）、ＤＱ（１）、…ＤＱ（１５）は、バッファーモジュール１３４における相応のバッファー１３４−０、１３４−１、…１３４−１５を経由して奇／偶データ分離器１３６に出力される。奇／偶分離されたデータ分離信号ＳＲＷＤは複数のビットＳＲＷＤ（０）、ＳＲＷＤ（１）、…ＳＲＷＤ（３１）を含む。

図３を参照する。可調整遅延線モジュール１４２は、データ分離信号ＳＲＷＤの複数のビットＳＲＷＤ（０）、ＳＲＷＤ（１）、…ＳＲＷＤ（３１）にそれぞれ対応する複数の可調整遅延線１４２−０、１４２−１、…１４２−３１を含み、可調整遅延線１４２−ｊ（ｊ＝０〜３１）は１本に複数の遅延ユニット（非表示）を含んでいる。本実施例によれば、各可調整遅延線１４２−ｊは、複数の遅延ユニットのうち、制御信号のセットＣｔｒｌに対応する遅延ユニットの出力を選択することで、制御信号のセットＣｔｒｌに対応する遅延量をデータ分離信号ＳＲＷＤのビットＳＲＷＤ（ｊ）に加え、これを遅延調整済みデータ分離信号ＳＲＷＤ＿ａｄｊの相応ビットＳＲＷＤ＿ａｄｊ(j)として出力する。

本発明は、データストローブ信号ＤＱＳの時間間隔Ｔ_ＤＱＳＳが要求どおりにならない場合、データ信号ＤＱにより搬送されるデータのメモリーセルへの正常な書き込みを確保できないという従来の技術の問題を解決できる。

詳しく説明すると、本発明による位相差検知手段、及びデータ分離信号ＳＲＷＤに対する可調整遅延制御方法を利用すれば、データストローブ信号ＤＱＳの進みや遅れにかかわらず、メモリー制御回路はデータ分離信号ＳＲＷＤに対して相応の調整を行い、遅延調整済みのデータ分離信号ＳＲＷＤ＿ａｄｊに搬送される奇／偶データが現れる時間間隔を一致させる。言い換えれば、本発明は、遅延調整済みデータ分離信号ＳＲＷＤ＿ａｄｊのデータ分離ウィンドウ（ＳＲＷＤ window）のサイズを調整することで、データストローブ信号ＤＱＳの進みや遅れの影響を緩和する。その結果、遅延調整済みのデータ分離信号ＳＲＷＤ＿ａｄｊが搬送する奇／偶データは、バッファーモジュール１４４とＸＹスイッチモジュール１４６を経由してメモリーのメモリーセルに正常に書き込むことができる
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。

本発明の利用する素子はいずれも当業者に周知されているもので、当然実施可能である。

従来のデータストローブ信号とデータ信号を表す説明図である。 この発明によるメモリー制御回路を表す説明図である。 図２に示す一部の素子の動作を表す説明図である。

符号の説明

１００ メモリー制御回路
１１０ 位相検出モジュール
１１２−１、１１２−２ 受信ユニット
１１４ 遅延整合コントローラー
１１４−１、１１４−２ 遅延線
１１６ 位相検出器
１２０ 制御モジュール
１３２ ラッチモジュール
１３２−０〜１３２−１５ ラッチ
１３４、１４４ バッファーモジュール
１３４−０〜１３４−１５ バッファー
１３６ 奇／偶データ分離器
１４２ 可調整遅延線モジュール
１４２−０〜１４２−１５ 可調整遅延線
１４６ ＸＹスイッチモジュール

Claims (19)

1. メモリー制御回路であって、
   データストローブ信号とクロック信号間の位相差を検出する位相検出モジュールと、
   前記位相検出モジュールに結合され、前記位相差に対応する制御信号のセットを前記位相差に基づき生成する制御モジュールと、
   前記データストローブ信号の立ち上がりエッジ／立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチするラッチモジュールと、
   前記ラッチモジュールに結合され、前記書き込みデータに対し奇／偶データ分離処理を行い、前記書き込みデータに対応する奇／偶データを搬送するデータ分離信号を生成する奇／偶データ分離器と、
   前記奇／偶データ分離器と前記制御モジュールに結合され、前記制御信号のセットに基づいて前記データ分離信号により搬送される前記制御信号のセットに対応する前記奇／偶データの遅延量を調整する、可調整遅延線モジュールとを有することを特徴とするメモリー制御回路。
2. 前記データ信号はＤＱ信号であり、前記データストローブ信号はＤＱＳ信号であることを特徴とする請求項１記載のメモリー制御回路。
3. 前記位相検出モジュールは、
   クロック信号とデータストローブ信号をそれぞれ受信する２個の受信ユニットと、
   前記２個の受信ユニットに結合され、前記位相差を検出する位相検出器とを含むことを特徴とする請求項１記載のメモリー制御回路。
4. 前記位相検出モジュールは更に、
   前記２個の受信ユニットのうち少なくとも１個に結合され、クロック信号及び／またはデータストローブ信号を遅延させる遅延線を少なくとも１本含む遅延整合コントローラーを含み、
   前記位相検出器は、前記少なくとも１本の遅延線によって遅延されたクロック信号及び／またはデータストローブ信号に基づいて位相差を検出することを特徴とする請求項３記載のメモリー制御回路。
5. 前記制御モジュールは、前記位相差に基づいて復号化を行い、制御信号のセットを生成するデコーダーであることを特徴とする請求項１記載のメモリー制御回路。
6. 前記ラッチモジュールは、データ信号の複数のビットにそれぞれ対応する複数のラッチを含むことを特徴とする請求項１記載のメモリー制御回路。
7. 前記可調整遅延線モジュールは、データ分離信号の複数のビットにそれぞれ対応する複数の可調整遅延線を含み、各可調整遅延線は、制御信号のセットに対応する遅延量をデータ分離信号のビットに加えることを特徴とする請求項１記載のメモリー制御回路。
8. 前記可調整遅延線モジュールの各可調整遅延線は、複数の遅延ユニットを含むことを特徴とする請求項７記載のメモリー制御回路。
9. 前記メモリー制御回路は更に、
   前記可調整遅延線モジュールに結合され、遅延処理済の奇／偶データをバッファリングするバッファーモジュールを含むことを特徴とする請求項１記載のメモリー制御回路。
10. 前記メモリー制御回路は更に、
    前記バッファーモジュールに結合され、少なくとも１つの選択信号に基づいて遅延処理済の奇／偶データを出力するスイッチモジュールを含むことを特徴とする請求項９記載のメモリー制御回路。
11. メモリー制御方法であって、
    データストローブ信号とクロック信号間の位相差を検出する段階、
    前記位相差に基づいて、前記位相差に対応する制御信号のセットを生成する段階、
    前記データストローブ信号の立ち上がりエッジ／立ち下りエッジに基づいて、データ信号により搬送される書き込みデータをラッチする段階、
    前記書き込みデータに対し奇／偶分データ離処理を行い、前記書き込みデータに対応する奇／偶データを搬送するデータ分離信号を生成する段階、
    前記制御信号のセットに基づいて前記データ分離信号により搬送される奇／偶データの遅延を調整する段階、を有し、前記遅延の量は、制御信号のセットに対応することを特徴とするメモリー制御方法。
12. 前記データ信号はＤＱ信号であり、前記データストローブ信号はＤＱＳ信号であることを特徴とする請求項１１記載のメモリー制御方法。
13. 前記データストローブ信号とクロック信号間の位相差を検出する段階は更に、
    クロック信号とデータストローブ信号をそれぞれ受信する段階、
    少なくとも１本の遅延線を用いてクロック信号及び／またはデータストローブ信号を遅延させる段階、
    前記少なくとも１本の遅延線により遅延されたクロック信号及び／またはデータストローブ信号に基づいて位相差を検出する段階を含むことを特徴とする請求項１１記載のメモリー制御方法。
14. 前記位相差に基づいて制御信号のセットを生成する段階は更に、
    前記位相差に基づいて復号化を行い、制御信号のセットを生成する段階を含むことを特徴とする請求項１１記載のメモリー制御方法。
15. 前記データストローブ信号の立ち上がりエッジ／立ち下りエッジに基づいて、前記データ信号により搬送される書き込みデータをラッチする段階は更に、
    データ信号の複数のビットにそれぞれ対応する複数のラッチを用いて、データ信号により搬送される書き込みデータをラッチする段階を含むことを特徴とする請求項１１記載のメモリー制御方法。
16. 前記制御信号のセットに基づいて、データ分離信号により搬送される奇／偶データの遅延を調整する段階は更に、
    複数の可調整遅延線を用いて、前記データ分離信号により搬送される奇／偶データの遅延を調整する段階を含み、前記複数の可調整遅延線は、前記データ分離信号の複数のビットにそれぞれ対応し、各可調整遅延線は、制御信号のセットに対応する遅延量を前記データ分離信号の各ビットに加えることを特徴とする請求項１１記載のメモリー制御方法。
17. 前記各可調整遅延線は、複数の遅延ユニットを含むことを特徴とする請求項１６記載のメモリー制御方法。
18. 前記メモリー制御方法は更に、
    前記遅延処理済の奇／偶データをバッファリングする段階を含むことを特徴とする請求項１１記載のメモリー制御方法。
19. 前記メモリー制御方法は更に、
    スイッチモジュールを用いて、少なくとも１つの選択信号に基づき遅延処理済の奇／偶データを出力する段階を含むことを特徴とする請求項１８記載のメモリー制御方法。

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