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Die
vorliegende Erfindung betrifft eine Schaltung und ein Verfahren
zum Testen eines Halbleiterspeicherelements und ein Halbleiterspeicherelement.
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Ein
herkömmliches
Halbleiterspeicherelement kann eine Schreiboperation und eine Leseoperation
testen, indem ein Tester zum Inspizieren jeder Speicherzelle verwendet
wird. Wenn eine Kapazität des
Halbleiterspeicherelements zunimmt, nimmt auch eine für das Testen
benötigte
Zeit zu. Wenn beispielsweise ein Taktzyklus 90 ns beträgt, dauert
es etwa 24 Sekunden, um Daten mit einem Wert von „0" und anschließend Daten
mit einem Wert von „1" in jede Speicherzelle
eines 64M DRAMs zu schreiben und daraus zu lesen. In der Massenfertigung
von Halbleiterspeicherelementen nimmt die zum Testen der hergestellten
Speicherelemente benötigte
Zeit so stark zu, dass die Testkosten steigen und die Produktivität abnimmt.
In letzter Zeit wurde eine Merged DQ (MDQ)-Testtechnik angewendet,
um die Anzahl an Bits zu erhöhen,
die gleichzeitig getestet werden können. Ein Beispiel der MDQ-Testtechnik
ist in der koreanischen Patent-Offenlegungsschrift Nr. 10-2001-0063184
offenbart.
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Das
Halbleiterspeicherelement, welches bei hoher Geschwindigkeit arbeitet,
wird in einem Hochgeschwindigkeitstakt(HSC)-Testmodus getestet,
indem eine herkömmliche
Testvorrichtung verwendet wird, die bei einer niedrigen Frequenz
arbeitet. Allerdings können
ein Testmuster für
geradzahlige Daten und ein Testmuster für ungeradzahlige Daten in herkömmlichen
Testvorrichtungen nicht zeitgleich getestet werden. Aus diesem Grund
benötigt
das Halbleiterspeicherelement, das bei hoher Geschwindigkeit arbeitet,
eine relativ lange Testzeit, wodurch sich die Testkosten erhöhen.
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Des
Weiteren besteht bei der Verwendung des vorstehend beschriebenen
Ansatzes und der herkömmlichen
Testvorrichtung ein Risiko dahingehend, dass ein fehlerhaftes Speicherelement
den Test besteht, wenn alle gelesenen Daten einen invertierten Wert
der geschriebenen Daten in dem MDQ-Testmodus darstellen.
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Der
Erfindung liegt das technische Problem zugrunde, eine Schaltung
zum Testen eines Halbleiterspeicherelements, ein Halbleiterspeicherelement und
ein Verfahren zum Testen eines Halbleiterspeicherelements anzugeben,
welche unter allen Umständen
korrekte Testergebnisse liefern können.
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Die
Erfindung löst
das Problem mittels einer Schaltung zum Testen eines Halbleiterspeicherelements
mit den Merkmalen des Patentanspruchs 1, eines Halbleiterspeicherelements
mit den Merkmalen des Patentanspruchs 13 und eines Verfahrens zum Testen
eines Halbleiterspeicherelements mit den Merkmalen des Patentanspruchs
14.
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Vorteilhafte
Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben,
deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen
wird, um unnötige
Textwiederholungen zu vermeiden.
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Einige
beispielhafte Ausgestaltungen gemäß Aspekten der vorliegenden
Erfindung schaffen eine Schaltung zum Testen eines Halbleiterspeicherelements,
die in der Lage ist, zeitgleich Daten geradzahliger Bits und Daten
ungeradzahliger Bits zu testen, indem ein Testmuster in einem Hochgeschwindigkeitstakt-Testmodus
verwendet wird, und die ein korrektes Testergebnis liefern kann,
selbst wenn alle Testdaten invertiert sind.
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Einige
beispielhafte Ausgestaltungen gemäß Aspekten der vorliegenden
Erfindung schaffen ein Halbleiterspeicherelement mit einer Testschaltung, die
in der Lage ist, gleichzeitig Daten geradzahliger Bits und Daten
ungeradzahliger Bits zu testen, indem ein Testmuster in einem Hochgeschwindigkeitstakt-Testmodus
verwendet wird, und die ein korrektes Testergebnis liefern kann,
selbst wenn alle Testdaten invertiert sind.
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Einige
beispielhafte Ausgestaltungen gemäß Aspekten der vorliegenden
Erfindung schaffen ein Verfahren zum Testen eines Halbleiterspeicherelements,
das in der Lage ist, gleichzeitig Daten geradzahliger Bits und Daten
ungeradzahliger Bits zu testen, indem ein Testmuster in einem Hochgeschwindigkeitstakt-Testmodus
verwendet wird, und das ein korrektes Testergebnis liefern kann,
selbst wenn alle Testdaten invertiert sind.
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Gemäß einem
Aspekt der vorliegenden Erfindung schafft diese eine Schaltung zum
Testen eines Halbleiterspeicherelements, die einen Datenvergleicher
und einen Signalausrichter umfasst. Der Datenvergleicher ist dazu
ausgebildet, erste Ausgangsdaten und zweite Ausgangsdaten zu vergleichen,
die von einer Ausgangspufferschaltung geliefert werden. Der Datenvergleicher
ist weiterhin dazu ausgebildet, zu bestimmen, ob logische Zustände der
ersten Ausgangsdaten und der zweiten Ausgangsdaten identisch sind,
um ein Vergleichssignal zu erzeugen. Der Signalausrichter ist dazu
ausgebildet, die ersten Ausgangsdaten und das Vergleichssignal in
Abhängigkeit
von einem Taktsignal auszurich ten, um eine Mehrzahl von Testsignalen
zu erzeugen. Die Testsignale können
Testdaten geradzahliger Bits, Testdaten ungeradzahliger Bits, Vergleichstestdaten
geradzahliger Bits und Vergleichstestdaten ungeradzahliger Bits
enthalten.
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Auf
diese Weise können
gemäß unterschiedlichen
Aspekten der vorliegenden Erfindung die Daten geradzahliger Bits
und die Daten ungeradzahliger Bits unter Verwendung eines Musters
gleichzeitig getestet werden, und ein korrektes Testergebnis kann selbst
dann erzielt werden, wenn alle Testdaten invertiert sind.
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Vorteilhafte
Ausgestaltungen der Erfindung, die nachfolgend im Detail beschrieben
sind, sind in der Zeichnung dargestellt. Es zeigt/zeigen:
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1 ein
Zeitablaufdiagramm zur Darstellung von Takten und Testmuster-Daten
in einer Testvorrichtung eines Halbleiterspeicherelements;
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2 eine
Tabelle, die Beispiele von Ausgangsdaten einer BL4 zeigt, auf die
in 1 Bezug genommen ist;
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3 eine
schematische Ansicht zur Darstellung einer Ausgestaltung einer Ausgangspufferschaltung
des Halbleiterspeicherelements, das eine X32-Datenstruktur unterstützt, gemäß Aspekten
der vorliegenden Erfindung;
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4 ein
Blockschaltbild zur Darstellung einer Ausgestaltung einer Anordnung
von Ausgangspuffern, die in einer Testschaltung des Halbleiterspeicherelements
gemäß Aspekten
der vorliegenden Erfindung verwendet werden;
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5-12 Blockschaltbilder
zur jeweiligen Darstellung von Ausgestaltungen der Testschaltung
des Halbleiterspeicherelements gemäß Aspekten der vorliegenden
Erfindung;
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13 ein
Schaltungsdiagramm zur Darstellung einer Ausgestaltung eines Datenvergleichers
in der Testschaltung des Halbleiterspeicherelements in 5;
und
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14 ein
Blockschaltbild zur Darstellung einer Ausgestaltung eines Halbleiterspeicherelements,
das die Testschaltungen der 5 bis 12 aufweist.
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Es
sei darauf hingewiesen, dass ein Element, welches als mit einem
anderen Element „verbunden" oder „gekoppelt" bezeichnet ist,
entweder direkt mit dem anderen Element verbunden oder gekoppelt
sein kann, oder dass Zwischenelemente vorhanden sein können. Wenn
dagegen ein Element als mit einem anderen Element „direkt
verbunden" oder „direkt
gekoppelt" bezeichnet
ist, sind keine Zwischenelemente vorhanden. Andere Worte oder Formulierungen,
die dazu verwendet werden, die Beziehung zwischen Elementen zu beschreiben,
sollten in gleicher Weise interpretiert werden (z.B. „zwischen" im Gegensatz zu „direkt
zwischen", „benachbart" im Gegensatz zu „direkt
benachbart" usw.).
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1 ist
ein Zeitablaufdiagramm zur Darstellung von Taktsignalen und Testmuster-Daten
in einer Testvorrichtung eines Halbleiterspeicherelements. Bezug
nehmend auf 1 ist eine Frequenz eines Hochgeschwindigkeitstaktsignals
HSC doppelt so hoch wie eine Frequenz eines Tester-Taktsignals TSTC.
Beispielsweise können
Ausgangsdaten DOUT zum Testen in Einheiten von vier Bits (E, O,
E und O) ausgegeben werden, wobei „E" geradzahlige Daten und „O" ungeradzahlige Daten
bezeichnet. Allerdings werden Testdaten DTEST in Einheiten von zwei
Bits (E und O) getestet. Im Falle von Ausgangsdaten mit einer Burst-Länge 4 (BL4),
werden vier Daten (E, O, E und O) für einen Zyklus des Tester- Taktsignals TSTC
ausgegeben. Beispielsweise können
in seriellen Daten mit vier Bits die ersten und dritten Bits als „E" dargestellt werden,
und die zweiten und vierten Bits können als „O" dargestellt werden. Allerdings können nur
zwei Daten (E und O) für
einen Zyklus des Tester-Taktsignals
TSTC in den herkömmlichen Testvorrichtungen
getestet werden.
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2 ist
eine Tabelle, die Beispiele von Ausgangsdaten für BL4 zeigt. Bezug nehmend
auf 2 beinhaltet jedes Ausgangsdatum DQ0, DQ8, DQ16 und
DQ24 vier Bits (E, O, E und O). Da die Vier-Bit-Zahl typischerweise
mit 0 beginnt, können das
erste Bit (Bit-Nr. 0) und das dritte Bit (Bit-Nr. 2) als geradzahlige
Bits bezeichnet werden, und das zweite Bit (Bit-Nr. 1) und das vierte
Bit (Bit-Nr. 3) können
als ungeradzahlige Bits bezeichnet werden. Wenn beispielsweise die
Ausgangsdaten DQ0 den Wert 0101 haben, sind die geradzahligen Bits „0" und die ungeradzahligen
Bits „1".
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3 ist
eine schematische Ansicht zur Darstellung einer Ausgestaltung einer
Ausgangspufferschaltung des Halbleiterspeicherelements, das bzw. die
eine X32-Datenstruktur unterstützt.
Bezug nehmend auf 3 speichert die Ausgangspufferschaltung
32 Bits empfangener Daten D0 bis D31 und erzeugt 32 Ausgangsdaten
DQ0 bis DQ31. Die Ausgangspufferschaltung umfasst erste bis vierte
Blöcke,
BLOCK1 bis BLOCK4 und jeder Block beinhaltet acht Puffer. Der erste
Block BLOCK1 beinhaltet die Puffer null bis sieben, der zweite Block
BLOCK2 beinhaltet die Puffer acht bis fünfzehn, der dritte Block BLOCK3
beinhaltet die Puffer sechzehn bis dreiundzwanzig und der vierte
Block BLOCK4 beinhaltet die Puffer vierundzwanzig bis einunddreißig. Die
Ausgangspufferschaltung kann abweichend von der beispielhaften Ausgestaltung
in 3 konfiguriert sein, beispielsweise kann eine
Ausgangspufferschaltung acht Blöcke
umfassen, von denen jeder vier Puffer aufweist.
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4 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung von Ausgangspuffern,
die in einer Schaltung zum Testen von Halbleiterspeicherelementen
gemäß Aspekten
der vorliegenden Erfindung enthalten sein kann bzw. können.
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Bezug
nehmend auf die 3 und 4 umfasst
eine erste Ausgangspufferschaltung 110 einen ersten Puffer
0 des ersten Blocks BLOCK1, einen ersten Puffer 8 des zweiten Blocks
BLOCK2, einen ersten Puffer 16 des dritten Blocks BLOCK3 und einen
ersten Puffer 24 des vierten Blocks BLOCK4. Eine zweite Ausgangspufferschaltung 210 umfasst einen
zweiten Puffer 1 des ersten Blocks BLOCK1, einen zweiten Puffer
9 des zweiten Blocks BLOCK2, einen zweiten Puffer 17 des dritten
Blocks BLOCK3 und einen zweiten Puffer 25 des vierten Blocks BLOCK4.
Eine dritte Ausgangspufferschaltung 310 umfasst einen dritten
Puffer 2 des ersten Blocks BLOCK1, einen dritten Puffer 10 des zweiten
Blocks BLOCK2, einen dritten Puffer 18 des dritten Blocks BLOCK3
und einen dritten Puffer 26 des vierten Blocks BLOCK4. Eine vierte
Ausgangspufferschaltung 410 umfasst einen vierten Puffer
3 des ersten Blocks BLOCK1, einen vierten Puffer 11 des zweiten Blocks
BLOCK2, einen vierten Puffer 19 des dritten Blocks BLOCK3 und einen
vierten Puffer 27 des vierten Blocks BLOCK4. Eine fünfte Ausgangspufferschaltung 510 umfasst
einen fünften
Puffer 4 des ersten Blocks BLOCK1, einen fünften Puffer 12 des zweiten
Blocks BLOCK2, einen fünften
Puffer 20 des dritten Blocks BLOCK3 und einen fünften Puffer 28 des vierten
Blocks BLOCK4. Eine sechste Ausgangspufferschaltung 610 umfasst
einen sechsten Puffer 5 des ersten Blocks BLOCK1, einen sechsten Puffer
13 des zweiten Blocks BLOCK2, einen sechsten Puffer 21 des dritten
Blocks BLOCK3 und einen sechsten Puffer 29 des vierten Blocks BLOCK4.
Eine siebte Ausgangspufferschaltung 710 beinhaltet einen siebten
Puffer 6 des ersten Blocks BLOCK1, einen siebten Puffer 14 des zweiten
Blocks BLOCK2, einen siebten Puffer 22 des dritten Blocks BLOCK3
und einen siebten Puffer 30 des vierten Blocks BLOCK4. Eine achte
Ausgangspufferschaltung 810 umfasst einen achten Puffer
7 des ersten Blocks BLOCK1, einen achten Puffer 15 des zweiten Blocks
BLOCK2, einen achten Puffer 23 des dritten Blocks BLOCK3 und einen
achten Puffer 31 des vierten Blocks BLOCK4.
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Die
erste Ausgangspufferschaltung 110 puffert vier empfangene
Daten D0, D8, D16 und D24 und erzeugt vier Ausgangsdaten DQ0, DQ8,
DQ16 und DQ24. Die zweite Ausgangspufferschaltung 210 puffert
vier empfangene Daten D1, D9, D17 und D25 und erzeugt vier Ausgangsdaten
DQ1, DQ9, DQ17 und DQ25. Die dritte Ausgangspufferschaltung 310 puffert
vier empfangene Daten D2, D10, D18 und D26 und erzeugt vier Ausgangsdaten
DQ2, DQ10, DQ18 und DQ26. Die vierte Ausgangspufferschaltung 410 puffert
vier empfangene Daten D3, D11, D19 und D27 und erzeugt vier Ausgangsdaten
DQ3, DQ11, DQ19 und DQ27. Die fünfte
Ausgangspufferschaltung 510 puffert vier empfangene Daten
D4, D12, D20 und D28 und erzeugt vier Ausgangsdaten DQ4, DQ12, DQ20
und DQ28. Die sechste Ausgangspufferschaltung 610 puffert
vier empfangene Daten D5, D13, D21 und D29 und erzeugt vier Ausgangsdaten
DQ5, DQ13 DQ21 und DQ29. Die siebte Ausgangspufferschaltung 710 puffert
vier empfangene Daten D6, D14, D22 und D30 und erzeugt vier Ausgangsdaten
DQ6, DQ14, DQ22 und DQ30. Die achte Ausgangspufferschaltung 810 puffert
vier empfangene Daten D7, D15, D23 und D31 und erzeugt vier Ausgangsdaten
DQ7, DQ15, DQ23 und DQ31.
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5 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung einer Schaltung
zum Erzeugen von Testdaten DOUT1, DOUT8, DOUT16 und DOUT24 basierend
auf Ausgangsdaten DQ0, DQ8, DQ16 und DQ24 der ersten Ausgangspufferschaltung 110 in 4.
Bezug nehmend auf 5 umfasst eine Testschaltung 100 eines
Halbleiterspeicherelements eine Ausgangspufferschaltung 110,
einen Datenvergleicher 120, einen Signalausrichter 130 und
eine Ausgangspadschaltung 140.
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Die
Ausgangspufferschaltung 110, welche der Ausgangspufferschaltung 110 in 4 entspricht,
umfasst Datenausgangspuffer 111, 112, 113 und 114.
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Der
Datenvergleicher 120 vergleicht die Ausgangsdaten DQ0,
DQ8, DQ16 und DQ24 der Ausgangspufferschaltung 110, welche
erste Datenausgangspuffer 111 und 112 und zweite
Datenausgangspuffer 113 und 114 umfasst, und erzeugt
ein Vergleichssignal COM1.
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Der
Signalausrichter 130 richtet die Ausgangsdaten DQ0 und
DQ8 der ersten Datenausgangspuffer 111 und 112 und
das Vergleichssignal COM1 in Abhängigkeit
von einem Taktsignal CLK aus und erzeugt Testdaten DOUT0, DOUT8,
DOUT16 und DOUT24. Die Testdaten DOUT0, DOUT8, DOUT16 und DOUT24
enthalten jeweils Testdaten geradzahliger Bits, Testdaten ungeradzahliger
Bits, Vergleichstestdaten geradzahliger Bits und Vergleichstestdaten
ungeradzahliger Bits.
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Die
Testdaten DOUT0, DOUT8, DOUT16 und DOUT24 können durch Ausgangspads 141, 142, 143 bzw. 144,
die in der Ausgangspadschaltung 140 enthalten sind, zu
einer Testvorrichtung übertragen werden.
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6 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung einer Schaltung
zum Erzeugen von Testdaten DOUT1, DOUT9, DOUT17 und DOUT25 basierend
auf Ausgangsdaten DQ1, DQ9, DQ17 und DQ25 der zweiten Ausgangspufferschaltung 210 in 4.
Bezug nehmend auf 6 umfasst eine Testschaltung 200 des
Halbleiterspeicherelements eine Ausgangspufferschaltung 210,
einen Datenvergleicher 220, einen Signalausrichter 230 und
eine Ausgangspadschaltung 240.
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Die
Ausgangspufferschaltung 210, welche der Ausgangspufferschaltung 210 in 4 entspricht,
umfasst Datenausgangspuffer 211, 212, 213 und 214.
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Der
Datenvergleicher 220 vergleicht die Ausgangsdaten DQ1,
DQ9, DQ17 und DQ25 der Ausgangspufferschaltung 210, welche
erste Datenausgangspuffer 211 und 212 und zweite
Datenausgangspuffer 213 und 214 umfasst, und erzeugt
ein Vergleichssignal COM2.
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Der
Signalausrichter 230 richtet die Ausgangsdaten DQ1 und
DQ9 der ersten Datenausgangspuffer 211 und 212 und
das Vergleichssignal COM2 in Abhängigkeit
von dem Taktsignal CLK aus und erzeugt die Testdaten DOUT1, DOUT9,
DOUT17 und DOUT25. Die Testdaten DOUT1, DOUT9, DOUT17 und DOUT25
enthalten jeweils Testdaten geradzahliger Bits, Testdaten ungeradzahliger
Bits, Vergleichstestdaten geradzahliger Bits und Vergleichstestdaten
ungeradzahliger Bits.
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Die
Testdaten DOUT1, DOUT9, DOUT17 und DOUT25 können über Ausgangspads 241, 242, 243 bzw. 244,
die in der Ausgangspadschaltung 240 enthalten sind, zu
einer Testvorrichtung übertragen werden.
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7 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung einer Schaltung
zum Erzeugen von Testdaten DOUT2, DOUT10, DOUT18 und DOUT26 basierend
auf Ausgangsdaten DQ2, DQ10, DQ18 und DQ26 der dritten Ausgangspufferschaltung 310 in 4.
Bezug nehmend auf 7 umfasst eine Testschaltung 300 eines
Halbleiterspeicherelements eine Ausgangspufferschaltung 310,
einen Datenvergleicher 320, einen Signalausrichter 330 und
eine Ausgangspadschaltung 340.
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Die
Ausgangspufferschaltung 310, welche der Ausgangspufferschaltung 310 in 4 entspricht,
umfasst Datenausgangspuffer 311, 312, 313 und 314.
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Der
Datenvergleicher 320 vergleicht die Ausgangsdaten DQ2,
DQ10, DQ18 und DQ26 der Ausgangspufferschaltung 310, welche
erste Da tenausgangspuffer 311 und 312 und zweite
Datenausgangspuffer 313 und 314 enthält, und
erzeugt ein Vergleichssignal COM3.
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Der
Signalausrichter 330 richtet die Ausgangsdaten DQ2 und
DQ10 der ersten Datenausgangspuffer 311 und 312 und
das Vergleichssignal COM3 in Abhängigkeit
von dem Taktsignal CLK aus und erzeugt die Testdaten DOUT2, DOUT10, DOUT18
und DOUT26. Jede der Testdaten DOUT2, DOUT10, DOUT18 und DOUT26
enthalten Testdaten geradzahliger Bits, Testdaten ungeradzahliger Bits,
Vergleichstestdaten geradzahliger Bits bzw. Vergleichstestdaten
ungeradzahliger Bits.
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Die
Testdaten DOUT2, DOUT10, DOUT18 und DOUT26 können über Ausgangspads 341, 342, 343 bzw. 344,
die in der Ausgangspadschaltung 340 enthalten sind, an
eine Testvorrichtung übertragen werden.
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8 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung einer Schaltung
zum Erzeugen von Testdaten DOUT3, DOUT11, DOUT19 und DOUT27 basierend
auf Ausgangsdaten DQ3, DQ11, DQ19 und DQ27 der vierten Ausgangspufferschaltung 410 in 4.
Bezug nehmend auf 8 umfasst eine Testschaltung 400 des
Halbleiterspeicherelements eine Ausgangspufferschaltung 410,
einen Datenvergleicher 420, einen Signalausrichter 430 und
eine Ausgangspadschaltung 440.
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Die
Ausgangspufferschaltung 410, welche der Ausgangspufferschaltung 410 in 4 entspricht,
umfasst Datenausgangspuffer 411, 412, 413 und 414.
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Der
Datenvergleicher 420 vergleicht die Ausgangsdaten DQ3,
DQ11, DQ19 und DQ27 der Ausgangspufferschaltung 410, welche
erste Datenausgangspuffer 411 und 412 und zweite
Datenausgangspuffer 413 und 414 aufweist, und
erzeugt ein Vergleichssignal COM4.
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Der
Signalausrichter 430 richtet die Ausgangsdaten DQ3 und
DQ11 der ersten Datenausgangspuffer 411 und 412 und
das Vergleichssignal COM4 in Abhängigkeit
von dem Taktsignal CLK aus und erzeugt die Testdaten DOUT3, DOUT11, DOUT19
und DOUT27. Jede der Testdaten DOUT3, DOUT11, DOUT19 und DOUT27
enthalten Testdaten geradzahliger Bits, Testdaten ungeradzahliger
Bits, Vergleichstestdaten geradzahliger Bits bzw. Vergleichstestdaten
ungeradzahliger Bits. Die Testdaten DOUT3, DOUT11, DOUT19 und DOUT27
können über Ausgangspads 441, 442, 443 bzw. 444,
die in der Ausgangspadschaltung 440 enthalten sind, an eine
Testvorrichtung übertragen
werden.
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9 ist
ein Blockdiagramm zur Darstellung einer Ausgestaltung einer Schaltung
zum Erzeugen von Testdaten DOUT4, DOUT12, DOUT20 und DOUT28, basierend
auf Ausgangsdaten DQ4, DQ12, DQ20 und DQ28 der fünften Ausgangspufferschaltung 510 in 4.
Bezug nehmend auf 9 umfasst eine Testschaltung 500 des
Halbleiterspeicherelements eine Ausgangspufferschaltung 510,
einen Datenvergleicher 520, einen Signalausrichter 530 und
eine Ausgangspadschaltung 540.
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Die
Ausgangspufferschaltung 510, welche der Ausgangspufferschaltung 510 in 4 entspricht,
umfasst Datenausgangspuffer 511, 512, 513 und 514.
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Der
Datenvergleicher 520 vergleicht die Ausgangsdaten DQ4,
DQ12, DQ20 und DQ28 der Ausgangspufferschaltung 510, welche
erste Datenausgangspuffer 511 und 512 und zweite
Datenausgangspuffer 513 und 514 aufweist, und
erzeugt ein Vergleichssignal COM5.
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Der
Signalausrichter 530 richtet die Ausgangsdaten DQ4 und
DQ12 der ersten Datenausgangspuffer 511 und 512 und
das Vergleichssignal COM5 in Abhängigkeit
von dem Taktsignal CLK aus und erzeugt die Testdaten DOUT4, DOUT12, DOUT20
und DOUT28. Jede der Testdaten DOUT4, DOUT12, DOUT20 und DOUT28
enthalten Testdaten ge radzahliger Bits, Testdaten ungeradzahliger Bits,
Vergleichstestdaten geradzahliger Bits bzw. Vergleichstestdaten
ungeradzahliger Bits. Die Testdaten DOUT4, DOUT12, DOUT20 und DOUT28
können über Ausgangspads 541, 542, 543 bzw. 544,
die in der Ausgangspadschaltung 540 enthalten sind, zu einer
Testvorrichtung übertragen
werden.
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10 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung einer Schaltung
zum Erzeugen von Testdaten DOUT5, DOUT13, DOUT21 und DOUT29 basierend
auf Ausgangsdaten DQ5, DQ13, DQ21 und DQ29 der sechsten Ausgangspufferschaltung 610 in 4.
Bezug nehmend auf 10 umfasst eine Testschaltung 600 des
Halbleiterspeicherelements eine Ausgangspufferschaltung 610,
einen Datenvergleicher 620, einen Signalausrichter 630 und
eine Ausgangspadschaltung 640.
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Die
Ausgangspufferschaltung 610, welche der Ausgangspufferschaltung 110 in 4 entspricht,
umfasst Datenausgangspuffer 611, 612, 613 und 614.
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Der
Datenvergleicher 620 vergleicht die Ausgangsdaten DQ5,
DQ13, DQ21 und DQ29 der Ausgangspufferschaltung 610, welche
erste Datenausgangspuffer 611 und 612 und zweite
Datenausgangspuffer 613 und 614 umfasst, und erzeugt
ein Vergleichssignal COM6.
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Der
Signalausrichter 630 richtet die Ausgangsdaten DQ5 und
DQ13 der ersten Datenausgangspuffer 611 und 612 und
das Vergleichssignal COM6 in Abhängigkeit
von dem Taktsignal CLK aus und erzeugt die Testdaten DOUT5, DOUT13, DOUT21
und DOUT29. Jede der Testdaten DOUT5, DOUT13, DOUT21 und DOUT29
enthalten Testdaten geradzahliger Bits, Testdaten ungeradzahliger Bits,
Vergleichstestdaten geradzahliger Bits bzw. Vergleichstestdaten
ungeradzahliger Bits. Die Testdaten DOUT5, DOUT13, DOUT21 und DOUT29
können über Aus gangspads 641, 642, 643 bzw. 644,
die in der Ausgangspadschaltung 640 enthalten sind, zu einer
Testvorrichtung übertragen
werden.
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11 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung einer Schaltung
zum Erzeugen von Testdaten DOUT6, DOUT14, DOUT22 und DOUT30 basierend
auf Ausgangsdaten DQ6, DQ14, DQ22 und DQ30 der siebten Ausgangspufferschaltung 710 in 4.
Bezug nehmend auf 11 umfasst eine Testschaltung 700 des
Halbleiterspeicherelements eine Ausgangspufferschaltung 710,
einen Datenvergleicher 720, einen Signalausrichter 730 und
eine Ausgangspadschaltung 740.
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Die
Ausgangspufferschaltung 710, welche der Ausgangspufferschaltung 710 in 4 entspricht,
umfasst Datenausgangspuffer 711, 712, 713 und 714.
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Der
Datenvergleicher 720 vergleicht die Ausgangsdaten DQ6,
DQ14, DQ22 und DQ30 der Ausgangspufferschaltung 710, welche
erste Datenausgangspuffer 711 und 712 und zweite
Datenausgangspuffer 713 und 714 aufweist, und
erzeugt ein Vergleichssignal COM7.
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Der
Signalausrichter 730 richtet die Ausgangsdaten DQ6 und
DQ14 der ersten Datenausgangspuffer 711 und 712 und
das Vergleichssignal COM7 in Abhängigkeit
von dem Taktsignal CLK aus und erzeugt die Testdaten DOUT6, DOUT14, DOUT22
und DOUT30. Jede der Testdaten DOUT6, DOUT14, DOUT22 und DOUT30
umfasst Testdaten geradzahliger Bits, Testdaten ungeradzahliger
Bits, Vergleichstestdaten geradzahliger Bits bzw. Vergleichstestdaten
ungeradzahliger Bits. Die Testdaten DOUT6, DOUT14, DOUT22 und DOUT30
können über Ausgangspads 741, 742, 743 bzw. 744,
die in der Ausgangspadschaltung 740 enthalten sind, zu
einer Testvorrichtung übertragen
werden.
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12 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung einer Schaltung
zum Erzeugen von Testdaten DOUT7, DOUT15, DOUT23 und DOUT31, basierend
auf Ausgangsdaten DQ7, DQ15, DQ23 und DQ31 der achten Ausgangspufferschaltung 810 in 4.
Bezug nehmend auf 12 umfasst eine Testschaltung 800 des
Halbleiterspeicherelements eine Ausgangspufterschaltung 810,
einen Datenvergleicher 820, einen Signalausrichter 830 und
eine Ausgangspadschaltung 840.
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Die
Ausgangspufferschaltung 810, welche der Ausgangspufferschaltung 310 in 4 entspricht,
umfasst Datenausgangspuffer 811, 812, 813 und 814.
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Der
Datenvergleicher 820 vergleicht die Ausgangsdaten DQ7,
DQ15, DQ23 und DQ31 der Ausgangspufferschaltung 810, welche
erste Datenausgangspuffer 811 und 812 und zweite
Datenausgangspuffer 813 und 814 aufweist, und
erzeugt ein Vergleichssignal COM8.
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Der
Signalausrichter 830 richtet die Ausgangsdaten DQ7 und
DQ15 der ersten Datenausgangspuffer 811 und 812 und
das Vergleichssignal COM8 in Abhängigkeit
von dem Taktsignal CLK aus und erzeugt die Testdaten DOUT7, DOUT15, DOUT23
und DOUT31. Jede der Testdaten DOUT7, DOUT15, DOUT23 und DOUT31
enthalten Testdaten geradzahliger Bits, Testdaten ungeradzahliger Bits,
Vergleichstestdaten geradzahliger Bits bzw. Vergleichstestdaten
ungeradzahliger Bits.
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Die
Testdaten DOUT7, DOUT15, DOUT23 und DOUT31 können über Ausgangspads 841, 842, 843 bzw. 844,
die in der Ausgangspadschaltung 840 enthalten sind, zu
einer Testvorrichtung übertragen werden.
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13 ist
ein Schaltungsdiagramm zur Darstellung eines Beispiels eines Datenvergleichers,
der in der Testschaltung des Halbleiterspeicherelements in 5 verwendet
werden kann. Die Datenvergleicher 220, 320, 420, 520, 620, 720 und 820 der 6 bis 12 können in
gleicher Weise konfiguriert sein.
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Bezug
nehmend auf 13 weist der Datenvergleicher 120 XOR-Gatter 121 und 122 und
ein OR-Gatter bzw. ODER-Gatter 123 auf. Wenn logische Zustände der
Ausgangsdaten DQ0, DQ8, DQ16 und DQ24 jeweils alle „low" oder alle „high" sind, ist das Vergleichssignal
COM1 logisch „low". Wenn logische Zustände der
Ausgangsdaten DQ0, DQ8, DQ16 und DQ24 nicht identisch sind, ist
das Vergleichssignal COM1 logisch „high".
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Nachfolgend
wird ein Betrieb der Testschaltung des Halbleiterspeicherelements
gemäß beispielhafter
Ausgestaltungen in Übereinstimmung
mit Aspekten der vorliegenden Erfindung unter Bezugnahme auf die 3 bis 13 beschrieben.
Die Schaltungen der 5 bis 12 sind
bei dieser beispielhaften Ausgestaltung in der Testschaltung des
Halbleiterspeicherelements beinhaltet. Beispielsweise verarbeitet
jede Testschaltung unter den Schaltungen der 5 bis 12 vier
Daten aus den 32 Ausgangsdaten, das heißt DQ0 bis DQ31, die von den
Ausgangspufferschaltungen in 4 empfangen
werden. Dementsprechend erzeugt jede der Schaltungen der 5 bis 12 vier
Testdaten entsprechend den von ihr empfangenen Ausgangsdaten.
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Bezug
nehmend auf 5 vergleicht der Datenvergleicher 120 die
Ausgangsdaten DQ0, DQ8, DQ16 und DQ24 und bestimmt, ob logische
Zustände
der Ausgangsdaten DQ0, DQ8, DQ16 und DQ24 identisch sind. Der Datenvergleicher 120 erzeugt
das Vergleichssignal COM1 in Abhängigkeit
von dem Vergleichsergebnis.
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Der
Signalausrichter 130 empfängt die Ausgangsdaten DQ0 und
DQ8 der Datenausgangspuffer 111 und 112 und das
Vergleichssignal COM1. Der Signalausrichter 130 richtet
die Ausgangsdaten DQ0 und DQ8 und das Vergleichssignal COM1 aus.
Dies bedeutet, dass der Signalausrich ter 130 die Ausgangsdaten
DQ0 und DQ8 und das Vergleichssignal COM1 zwischenspeichert und
die Testdaten DOUT0, DOUT8, DOUT16 und DOUT24 synchron mit dem Taktsignal
CLK erzeugt.
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Bei
den Testdaten DOUT0, DOUT8, DOUT16 und DOUT24 kann es sich um Testdaten geradzahliger
Bits, um die Testdaten ungeradzahliger Bits, die Vergleichstestdaten
geradzahliger Bits und die Vergleichstestdaten ungeradzahliger Bits handeln.
Die Testdaten werden über
unterschiedliche Pads der entsprechenden Ausgangspadschaltung ausgegeben,
hier der Ausgangspadschaltung 140 mit Pads 141, 142, 143 bzw. 144 gemäß 5.
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Beispielsweise
kann es sich bei den Testdaten DOUT0 um Testdaten geradzahliger
Bits handeln, die in Abhängigkeit
von den Ausgangsdaten DQ0 erzeugt und über das Ausgangspad 141 ausgegeben
werden. Bei den Testdaten DOUT8 kann es sich um Testdaten ungeradzahliger
Bits handeln, die in Abhängigkeit
von den Ausgangsdaten DQ8 erzeugt und über das Ausgangspad 142 ausgegeben werden.
Bei den Testdaten DOUT16 kann es sich um Vergleichstestdaten geradzahliger
Bits handeln, die in Abhängigkeit
von dem Vergleichssignal COM1 erzeugt und über das Ausgangspad 143 ausgegeben werden.
Bei den Testdaten DOUT24 kann es sich um Vergleichstestdaten ungeradzahliger
Bits handeln, die in Abhängigkeit
von dem Vergleichssignal COM1 erzeugt und über das Ausgangspad 144 ausgegeben werden.
Bei den Ausgangsdaten DQ0, DQ8, DQ16 und DQ24 kann es sich um serielle
Daten handeln, die Daten geradzahliger Bits und Daten ungeradzahliger
Bits enthalten.
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Die
Daten DOUT16 können
in Abhängigkeit von
dem Vergleichssignal COM1 erzeugt werden, wenn die Ausgangsdaten
DQ0, DQ8, DQ16 und DQ24 Daten geradzahliger Bits sind, und die Daten DOUT24
können
in Abhängigkeit
von dem Vergleichssignal COM1 erzeugt werden, wenn die Ausgangsdaten
DQ0, DQ8, DQ16 und DQ24 Daten ungeradzahliger Bits sind.
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Auf
diese Weise werden die Testdaten geradzahliger Bits über das
Ausgangspad 141 und die Testdaten ungeradzahliger Bits über das
Ausgangspad 142 ausgegeben. Die Vergleichstestdaten geradzahliger
Bits werden über
das Ausgangspad 143 ausgegeben und die Vergleichstestdaten
ungeradzahliger Bits werden über
das Ausgangspad 144 ausgegeben.
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Die
Testschaltungen des Halbleiterspeicherelements in den 6 bis 12 arbeiten
in vergleichbarer Weise zu der Testschaltung in 5,
sodass auf weitere Beschreibungen des Betriebs der Schaltungen in
den 6 bis 12 verzichtet wird.
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Die
Testschaltungen des Halbleiterspeicherelements in den 5 bis 11 können einen I/O-Format-Test
durchführen.
Die Schreibdaten zum Testen eines Halbleiter-Speicherzellenfelds
sind in einem herkömmlichen
Testmodus entweder vollständig
logische „1"-Werte oder logische „0"-Werte. In den Testschaltungen
des Halbleiterspeicherelements gemäß beispielhaften Ausgestaltungen
müssen
jedoch logische Zustände
zum Schreiben von Daten, die mit einer einzelnen Testschaltung unter
den Testschaltungen der 5 bis 12 verknüpft sind, identisch
sein, allerdings können
logische Zustände zum
Schreiben von Daten, die zu den unterschiedlichen Testschaltungen
gehören,
voneinander verschieden sein.
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Zusätzlich werden
in der Testschaltung des Halbleiterspeicherelements gemäß beispielhaften Ausgestaltungen
die Testdaten nicht nur in Abhängigkeit
von dem Vergleichssignal COM1 des Datenvergleichers 120,
sondern auch in Abhängigkeit
von den Ausgangsdaten DQ0 und DQ8 ausgegeben, die nicht durch den
Datenvergleicher 120 geleitet wurden. Auf diese Weise kann
eine Testschaltung gemäß beispielhaften
Ausges taltungen der vorliegenden Erfindung ein korrektes Testergebnis
liefern, selbst wenn alle Testdaten invertiert sind. In den herkömmlichen
Testschaltungen werden die Testdaten durch alle Ausgangspads in
Abhängigkeit
von den geradzahligen Ausgangs-Daten bei einer ersten Flanke des
Taktsignals ausgegeben, und anschließend werden die Testdaten durch
alle Ausgangspads in Abhängigkeit
von den ungeradzahligen Ausgangsdaten bei einer zweiten Flanke des
Taktsignals ausgegeben. Auf diese Weise kann die Leseoperation der
geradzahligen Daten und die Leseoperation der ungeradzahligen Daten
nicht gleichzeitig unter Verwendung eines Musters durchgeführt werden.
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Die
Testschaltung des Halbleiterspeicherelements gemäß einer beispielhaften Ausgestaltung
der vorliegenden Erfindung umfasst die Signalausrichter 130, 230, 330, 430, 530, 630, 730 und 830,
welche einen Teil der Ausgangsdaten DQ0 bis DQ31 und das Vergleichssignal
zwischenspeichern, um die Testdaten synchron mit dem Taktsignal
CLK auszugeben. Auf diese Weise können die Testdaten geradzahliger Bits,
welche den Ausgangsdaten geradzahliger Bits entsprechen, die Testdaten
ungeradzahliger Bits, welche den Ausgangsdaten ungeradzahliger Bits entsprechen,
die Vergleichstestdaten geradzahliger Bits, welche dem Vergleichssignal
entsprechen, wenn es sich bei den Ausgangsdaten um die Daten geradzahliger
Bits handelt, und die Vergleichstestdaten ungeradzahliger Bits,
welche dem Vergleichssignal entsprechen, wenn es sich bei den Ausgangsdaten
um die Daten ungeradzahliger Bits handelt, bei der steigenden Flanke
oder der fallenden Flanke des Taktsignals CLK erzeugt werden. Dies
bedeutet, dass die Testdaten geradzahliger Bits, die Testdaten ungeradzahliger
Bits, die Vergleichstestdaten geradzahliger Bits und die Vergleichstestdaten
ungeradzahliger Bits durch unterschiedliche Pads während eines
Zyklus des Hochgeschwindigkeitstakts HSC ausgegeben werden.
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14 ist
ein Blockschaltbild zur Darstellung einer Ausgestaltung eines Halbleiterspeicherelements,
welches die Testschaltung gemäß Aspekten der
vorliegenden Erfindung enthält.
Bezug nehmend auf 14 umfasst ein Halbleiterspeicherelement 1000 einen
Speicherkern 1100 mit einem Speicherzellenfeld, einen Zeilendecodierer 1200,
einen Spaltendecodierer 1300, eine Spaltenauswahlumschaltschaltung 1400,
einen I/O-Leseverstärker 1500,
eine Ausgangspufferschaltung 1600, eine Testschaltung 1700 und
eine Ausgangspadschaltung 1800.
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Der
Zeilendecodierer 1200 decodiert ein niedriges Adresssignal
X und erzeugt Wortleitungsauswahlsignale WL1, WL2, ..., WLn. Die
Speicherzellen, die in dem Speicherkern 1100 enthalten
sind, werden in Abhängigkeit
von den Wortleitungsauswahlsignalen WL1, WL2, ..., WLn ausgewählt. Der Spaltendecodierer 1300 decodiert
eine Spaltenadresse Y und erzeugt Spaltenauswahlsignale Y1, Y2, ...
Yn. Die Spaltenauswahlschalter 1410, 1420 und 1430,
die in der Spaltenauswahlumschaltschaltung 1400 enthalten
sind, empfangen die entsprechenden Spaltenauswahlsignale Y1, Y2,
... Yn und übertragen die
Daten, welche von dem ausgewählten
Bitleitungspaar empfangen werden, an das Datenleitungspaar DL und
DLB.
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Der
I/O-Leseverstärker 1500 wird
bei der Leseoperation aktiviert und verstärkt die gelesene Datendifferenz,
die von dem Datenleitungspaar WL und WLB empfangen wird, um ein
Leseausgangssignal SAS zu erzeugen. Das Leseausgangssignal SAS entspricht
den 32 Daten D0 bis D31 in 3. Die Ausgangspufferschaltung 1600 puffert
das Leseausgangssignal SAS und erzeugt die Ausgangsdaten DQ. Die
Ausgangsdaten DQ werden durch die Ausgangspadschaltung 1800 in
dem normalen Modus ausgegeben. Die Ausgangspadschaltung 1800 umfasst
eine Mehrzahl von Pads. In dem Testmodus empfängt die Testschaltung 1700 die
Ausgangsdaten DQ und gibt die Testdaten DOUT an die Ausgangspadschaltung 1800 aus.
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Obwohl
vorstehend die Testschaltung des Halbleiterspeicherelements mit
der X32-Datenstruktur beschrieben wurde, erkennt der Fachmann, dass die
vorliegende Erfindung auch auf eine Testschaltung des Halbleiterspeicherelements
mit einer beliebigen Datenstruktur angewendet werden kann.
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Wie
oben beschrieben, kann das Halbleiterspeicherelement, welches die
Testschaltung gemäß der vorliegenden
Erfindung enthält,
gleichzeitig die Daten geradzahliger Bits und die Daten ungeradzahliger
Bits testen, wobei ein Muster verwendet wird, sodass eine Testzeit
und mit dem Testen verbundene Kosten verringert werden können.
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Zusätzlich gibt
das Halbleiterspeicherelement, welches die Testschaltung gemäß der vorliegenden
Erfindung aufweist, die Testdaten nicht nur in Abhängigkeit
von dem Vergleichssignal des Datenvergleichers, sondern auch in
Abhängigkeit
von denjenigen Ausgangsdaten aus, die nicht durch den Datenvergleicher
geleitet wurden, um die Testdaten auszugeben, sodass ein korrektes
Testergebnis erhalten wird, selbst wenn alle Testdaten invertiert
sind.