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KR20080022487A - 메모리 제어 회로 및 방법 - Google Patents

메모리 제어 회로 및 방법 Download PDF

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KR20080022487A
KR20080022487A KR1020070033218A KR20070033218A KR20080022487A KR 20080022487 A KR20080022487 A KR 20080022487A KR 1020070033218 A KR1020070033218 A KR 1020070033218A KR 20070033218 A KR20070033218 A KR 20070033218A KR 20080022487 A KR20080022487 A KR 20080022487A
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난야 테크놀러지 코포레이션
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Abstract

본 발명의 메모리 제어 회로는, 데이터 스트로브 신호와 클록 신호 사이의 위상차를 검출하는 위상 검출 모듈; 위상 검출 모듈에 연결되며, 상기 위상차에 기초하여, 이 위상차에 대응하는 일련의 제어 신호를 생성하는 제어 모듈; 데이터 신호가 가지고 있는 기록 데이터를, 데이터 스트로브 신호의 상승 에지 및 하강 에지에서 래칭하는 래치 모듈; 래치 모듈에 연결되고, 기록 데이터에 대하여 홀수 데이터 및 짝수 데이터 분리를 수행하여, 기록 데이터에 대응하는 홀수 데이터 및 짝수 데이터를 가지는 데이터 분리 신호를 생성하는 홀수 데이터 및 짝수 데이터 분리기; 및 홀수 데이터 및 짝수 데이터 분리기와 제어 모듈에 연결되며, 데이터 분리 신호가 가지고 있는 홀수 데이터 및 짝수 데이터의 지연을 조정하는 조정가능한 지연 라인 모듈을 포함하며, 홀수 데이터 및 짝수 데이터의 지연량은 일련의 제어 신호에 대응한다.
데이터 스트로브 신호, 클록 신호, 데이터 분리 신호, 메모리 제어 회로, 조정가능한 지연 라인

Description

메모리 제어 회로 및 방법{MEMORY CONTROL CIRCUIT AND METHOD}
도 1은 종래 기술에 따른 데이터 스트로브 신호 및 데이터 신호를 나타내는 도면.
도 2는 본 발명의 실시예에 따른 메모리 제어 회로를 나타내는 도면.
도 3은 도 2에 도시된 구성요소의 일부를 상세하게 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 제어 회로 110 : 위상 검출 모듈
112-1, 112-2 : 수신용 유닛 114 : 지연 매칭 제어부
114-1, 114-2 : 지연 라인 116 : 위상 검출기
120 : 제어 모듈 132 : 래치 모듈
132-0, 132-1, ..., 132-15 : 래치 소자
134, 144 : 버퍼링 모듈
134-0, 134-1, ..., 134-15 : 버퍼
136 : 홀수 데이터 및 짝수 데이터 분리기
142 : 조정가능한 지연 라인 모듈
142-0, 142-1, ..., 142-31 : 조정가능한 지연 라인
146 : XY 스위칭 모듈
본 발명은, 랜덤 액세스 메모리(RAM)의 제어 기술에 관한 것으로서, 더 구체적으로는 메모리 제어 회로 및 메모리 제어 방법에 관한 것이다.
정보 기술 산업이 발전함에 따라, 반도체 부품 기술도 급속하게 진보하고 있다. 랜덤 액세스 메모리(RAM)의 기록 속도 또는 판독 속도를 증가시키기 위하여, 이러한 랜덤 액세스 메모리가 사용되는 관련 장치에 DDR(double data rate)이라고 하는 기술을 이용하고 있으며, 이러한 DDR 기술을 이용하는 RAM을 "DDR RAM"이라고도 한다.
종래의 RAM에서는, 클록 신호를 이루는 다수의 기간 중 그 각각의 기간의 특정 에지에서 데이터의 액세스가 수행된다. 예를 들어, 상승 에지를 특정의 에지로 할 수 있다. DDR RAM에서는, 클록 신호의 다수의 기간의 각 상승 에지 및 하강 에지에서 데이터의 액세스가 수행되기 때문에, 종래의 RAM의 클록 신호와 DDR RAM의 클록 신호가 동일한 주파수를 갖는다고 하면, DDR RAM의 데이터 액세스 속도가 종래의 RAM의 데이터 액세스 속도보다 2배 빠르게 된다.
DDR RAM에서는, 데이터를 액세스하기 위하여, 클록 신호 외에 데이터 스트로브 신호가 사용될 수 있다. 이 데이터 스트로브 신호를 DQS 신호라고도 하며, DQS 신호의 형태는 본 기술분야에 잘 알려져 있다. 도 1에 도시된 바와 같이, 기록 명령 WR이 출력되면, 데이터 스트로브 신호 DQS가 낮은 레벨로 된 후, 데이터 스트로 브 신호 DQS에 다수의 주기 펄스가 생기게 된다. 이러한 주기 펄스의 상승 에지 및 하강 에지는, 데이터 신호 DQ가 메모리 내의 메모리 셀로 가지고 운반하는 데이터 D0, D1, D2, D3 등을 기록하기 위한 시간 기준으로서 이용될 수 있다. 또한, 도 1에 도시된 데이터 스트로브 신호 DQS의 파형 중에서, 주기 펄스가 출현하기 전에 있는 낮은 레벨에 해당하는 부분을, "프리엠블"이라고 한다. 또한, 기록 명령 WR이 지시된 때의 시각 부근의 클록 신호 VCLK의 상승 에지와, 프리엠블의 끝 부근의 데이터 스트로브 신호 DQS의 첫 번째 상승 에지 사이의 시간 간격을 TDQSS라고 한다.
예컨대, 클록 신호 VCLK의 주파수가 증가하고, 회로 시스템 내의 일부분의 신호 지연이 적절하게 보정되지 않은 경우에는, 데이터 스트로브 신호 DQS가 특정의 사양에 부합하지 않을 수 있다. 시간 간격 TDQSS가 상기 특정의 사양에 의해 정해진 범위 내에 포함되지 않으면, 데이터 신호 DQ가 가지고 있는 데이터가 메모리 셀 내에 정확하게 기록되는 것을 보장하지 못하게 된다.
따라서, 본 발명은 상기 언급한 문제점을 해결하기 위한 메모리 제어 회로 및 메모리 제어 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 의하면, 메모리 제어 회로를 제공한다. 본 발명의 메모리 제어 회로는, 데이터 스트로브 신호와 클록 신호 사이의 위상차를 검출하는 위상 검출 모듈; 위상 검출 모듈에 연결되며, 위상차에 기초하여, 위상차에 대응하 는 일련의 제어 신호를 생성하는 제어 모듈; 데이터 신호가 가지고 있는 기록 데이터를, 데이터 스트로브 신호의 상승 에지 또는 하강 에지에서 래칭하는 래치 모듈; 래치 모듈에 연결되고, 기록 데이터에 대하여 홀수 데이터 및 짝수 데이터 분리를 수행하여, 기록 데이터에 대응하는 홀수 데이터 및 짝수 데이터를 가지는 데이터 분리 신호를 생성하는 홀수 데이터 및 짝수 데이터 분리기; 및 홀수 데이터 및 짝수 데이터 분리기와 제어 모듈에 연결되며, 데이터 분리 신호가 가지고 있는 홀수 데이터 및 짝수 데이터의 지연을 조정하는 조정가능한 지연 라인 모듈을 포함하며, 홀수 데이터 및 짝수 데이터의 지연량은 상기 일련의 제어 신호에 대응한다.
본 발명의 일실시예에 의하면, 메모리 제어 방법을 제공한다. 본 발명의 메모리 제어 방법은, 데이터 스트로브 신호와 클록 신호 사이의 위상차를 검출하는 단계; 상기 위상차에 기초하여, 상기 위상차에 대응하는 일련의 제어 신호를 생성하는 단계; 데이터 신호가 가지고 있는 기록 데이터를 데이터 스트로브 신호의 상승 에지 및 하강 에지에서 래칭하는 단계; 기록 데이터에 대하여 홀수 데이터 및 짝수 데이터 분리를 수행하여, 기록 데이터에 대응하는 홀수 데이터 및 짝수 데이터를 가지는 데이터 분리 신호를 생성하는 단계; 및 데이터 분리 신호가 가지고 있는 홀수 데이터 및 짝수 데이터의 지연을 조정하는 단계를 포함하며, 홀수 데이터 및 짝수 데이터의 지연량은 일련의 제어 신호에 대응한다.
본 발명의 이러한 특징 및 다른 특징들은 여러 도면을 참조하는 바람직한 실시예의 상세한 설명에 의하여 본 기술분야의 당업자라면 충분히 알 수 있을 것이다.
도 2를 참조하면, 도 2는 본 발명의 바람직한 실시예에 따른 메모리 제어 회로(100)를 나타내는 도면이다. 메모리 제어 회로(100)는, 위상 검출 모듈(110), 제어 모듈(120), 래치 모듈(132), 버퍼링 모듈(134), 홀수 데이터 및 짝수 데이터 분리기(136), 조정가능한 지연 라인 모듈(142), 버퍼링 모듈(144), 및 스위칭 모듈을 포함하여 구성되어 있다. 본 실시예에서의 스위칭 모듈은 XY 스위칭 모듈(146)이다. 도 2에 도시된 바와 같이, 위상 검출 모듈(110)은, 2개의 수신용 유닛(112-1, 112-2), 지연 매칭 제어부(114), 및 위상 검출기(116)를 포함하여 구성되어 있다. 지연 매칭 제어부(114)는 적어도 하나의 지연 라인을 포함하고 있다. 본 실시예에서, 지연 매칭 제어부(114)는 2개의 지연 라인(114-1, 114-2)을 포함하고 있으며, 각각의 지연 라인은 복수 개의 지연 유닛(도시하지 않음)을 포함하고 있다.
위상 검출 모듈(110)은, 데이터 스트로브 신호 DQS와 클록 신호 VCLK 간의 위상차를 검출할 수 있다. 도 2에 도시된 위상 검출 모듈(110) 내에서, 수신용 유닛(112-1)은 클록 신호 VCLK를 수신하고 수신용 유닛(112-2)은 데이터 스트로브 신호 DQS를 수신한다. 또한, 위상 검출 모듈(110) 내에서, 지연 매칭 제어부(114)는, 지연 라인(114-1)을 제어하여 클록 신호 VCLK를 지연시키고, 지연 라인(114-2)을 제어하여 데이터 스트로브 신호 DQS를 지연시킬 수 있다. 이러한 지연 매칭 제어부(114)의 제어에 의하여, 클록 신호 VCLK와 데이터 스트로브 신호 DQS 간의 지연량이 특정된 범위 내에 포함되도록 적절하게 조절될 수 있다. 따라서, 지연 매칭 제어부(114)의 지연 매칭 제어가 수행된 후, 지연 매칭 제어부(114)에서 출력되 는 클록 신호 VCLK와 데이터 스트로브 신호 DQS는, 위상 검출기(116)의 검출에 이용될 수 있다. 즉, 위상 검출기(116)는 지연 매칭 제어부(114)가 출력하는 클록 신호 VCLK 및 데이터 스트로브 신호 DQS의 위상차를 검출한다.
또한, 제어 모듈(120)은 상기 위상차에 기초하여 일련의 제어 신호 Ctrl을 생성한다. 이 제어 신호 Ctrl은 상기 위상차에 대응한다. 본 실시예에 의하면, 제어 모듈(120)은, 디코더이며, 상기 위상차에 기초하여 복호화를 수행하고 이에 따라 일련의 제어 신호를 생성할 수 있다. 또한, 래치 모듈(132)은, 데이터 스트로브 신호 DQS의 상승 에지 또는 하강 에지에서, 데이터 신호 DQ가 가지고 있는 기록 데이터를 래칭하고, 이 값이 버퍼링 모듈(134)에서 버퍼링된다. 그 결과, 버퍼링이 완료된 기록 데이터에 대하여, 홀수 데이터 및 짝수 데이터 분리기(136)가 데이터의 홀수 및 짝수 분리를 수행하여, 데이터 분리 신호 SRWD를 생성한다. 이 데이터 분리 신호 SRWD는 기록 데이터에 대응하는 홀수 데이터 또는 짝수 데이터를 가지고 있다.
본 실시예에 의하면, 조정가능한 지연 라인 모듈(142)은, 데이터 분리 신호 SRWD가 가지고 있는 홀수 데이터 및 짝수 데이터의 지연을, 일련의 제어 신호 Ctrl에 의해 조정한다. 홀수 데이터 및 짝수 데이터의 지연량은 일련의 제어 신호 Ctrl에 대응한다. 앞서 설명한 바와 같이, 일련의 제어 신호 Ctrl은 위상차에 대응하기 때문에, 홀수 데이터 및 짝수 데이터의 지연량도 위상차에 대응하게 된다. 이러한 조정가능한 지연 제어 구조에 의하여, 조정가능한 지연 라인 모듈(142)은 지연이 조정된 데이터 분리 신호 SRWD_adj를 출력한다. 지연이 조정된 데이터 분 리 신호 SRWD_adj는, 데이터 분리 신호 SRWD에 대응하며, 지연된 홀수 데이터 및 짝수 데이터를 가지고 있다. 그 결과, 지연이 조정된 데이터 분리 신호 SRWD_adj가 버퍼링 모듈(144)에 입력되어 버퍼링 처리된다.
도 2에 도시된 바와 같이, 버퍼링 모듈(144)은, 지연 처리된 홀수 데이터 및 짝수 데이터에 대하여, 홀수 데이터 및 짝수 데이터 기록 인에이블 신호 SRWDWREN에 의해 버퍼링 제어를 수행한다. 홀수 데이터 및 짝수 데이터 기록 인에이블 신호 SRWDWREN가 인에이블 상태가 되면, 버퍼링 모듈(144)은 지연 처리된 홀수 데이터 및 짝수 데이터를 XY 스위칭 모듈(146)에 제공한다. 그 결과, XY 스위칭 모듈(146)은, 지연 처리된 홀수 데이터 및 짝수 데이터를 선택 신호 XY_SW에 따라 출력하여, 메모리 내의 메모리 셀에 기록되도록 한다. 홀수 데이터 및 짝수 데이터 기록 인에이블 신호 SRWDWREN 및 선택 신호 XY_SW는 모두 본 기술분야에서 주지된 것이기 때문에, 본 명세서에서는 더 구체적으로 설명하지는 않는다.
본 실시예에 의하면, 도 2에 도시된 구성요소의 일부의 상세한 구성을 도 3에 도시하고 있다. 래치 모듈(132)은 복수 개의 래치 소자(132-0, 132-1, ..., 132-15)를 포함하고 있으며, 이들 복수 개의 래치 소자는 데이터 신호 DQ를 이루는 복수 개의 비트 DQ(0), DQ(1), ..., DQ(15)에 각각 대응한다. 각각의 래치 소자 132-i(i=0, 1, ..., 15)는, 데이터 스트로브 신호 DQS에 기초하여, 데이터 신호 DQ의 비트 DQ(i)를 래칭한다. 래치 소자(132-0, 132-1, ..., 132-15)에 의해 래칭 처리된 데이터 신호 DQ의 비트 DQ(0), DQ(1), ..., DQ(15)는, 각각 버퍼링 모듈(134) 내의 대응하는 버퍼(134-0, 134-1, ..., 134-15)를 통해 홀수 데이터 및 짝수 데이터 분리기(136)에 제공되어, 홀수 데이터 및 짝수 데이터의 분리가 행해진다. 홀수 데이터 및 짝수 데이터의 분리를 수행한 이후에 생성되는 데이터 분리 신호 SRWD는 복수 개의 비트 SRWD(0), SRWD(1), ..., SRWD(31)를 포함하여 이루어진다.
도 3에 도시된 바와 같이, 조정가능한 지연 라인 모듈(142)은 복수 개의 조정가능한 지연 라인(142-0, 142-1, ..., 142-31)을 포함하고 있으며, 이들 조정가능한 지연 라인은 데이터 분리 신호 SRWD의 복수 개의 비트 SRWD(0), SRWD(1), ..., SRWD(31)에 각각 대응한다. 조정가능한 지연 라인 142-j(j=0, 1, ..., 31)은 각각 복수 개의 지연 유닛(도시하지 않음)을 포함하여 이루어진다. 본 실시예에 의하면, 각각의 조정가능한 지연 라인(142-j)은, 이 지연 라인 내의 복수 개의 지연 유닛 내에서 일련의 제어 신호 Ctrl에 대응하는 지연 유닛의 출력을 선택함으로써, 일련의 제어 신호 Ctrl에 대응하는 지연량을 데이터 분리 신호 SRWD의 비트 SRWD(j)에 부여하여, 지연이 조정된 데이터 분리 신호 SRWD_adj 내의 대응하는 비트 SRWD_adj(j)를 생성한다.
따라서, 본 발명은, 데이터 스트로브 신호 DQS의 시간 간격 TDQSS가 특정의 사양에 부합하지 않는 경우, 데이터 신호 DQ가 가지고 있는 데이터가 메모리 셀에 정확하게 기록되지 못하는 종래 기술의 문제점을 해결할 수 있다.
본 발명의 메모리 제어 회로 및 메모리 제어 방법에 의하면, 본 발명의 실시 예에 따라 위상차 검출과 데이터 분리 신호 SRWD에 대한 조정가능한 지연 제어를 이용함으로써, 데이터 스트로브 신호 DQS가 앞서가고 있는 리드 상태(lead status)인지 아니면 지체되고 있는 래그 상태(lag status)인지에 상관없이, 데이터 분리 신호 SRWD를 조정하여, 지연이 조정된 데이터 분리 신호 SRWD_adj가 가지고 있는 홀수 데이터 및 짝수 데이터의 출현을 거의 동일한 시간 간격 내로 유지할 수 있다. 즉, 본 발명의 실시예에 의하면, 데이터 스트로브 신호 DQS가 리드 상태 또는 래그 상태인지에 관계없이, 지연이 조정된 데이터 분리 신호 SRWD_adj의 데이터 분리 신호 윈도우("SRWD 윈도우"라고 할 수 있다)의 사이즈를 유지할 수 있다. 따라서, 지연이 조정된 데이터 분리 신호 SRWD_adj가 가지고 있는 홀수 데이터 및 짝수 데이터는 버퍼링 모듈(144) 및 XY 스위칭 모듈(146)을 통해 메모리 내의 메모리 셀에 정상적으로 기록될 수 있다.
본 기술분야의 당업자라면, 본 발명의 범위를 유지하면서 본 발명의 장치와 방법에 대한 많은 변형 및 변경이 가능하다는 것을 알 수 있을 것이다. 따라서, 본 발명에 대한 개시된 내용은 특허 청구의 범위에 의해서만 제한되어야 한다.

Claims (19)

  1. 데이터 스트로브 신호와 클록 신호 간의 위상차를 검출하기 위한 위상 검출 모듈;
    상기 위상 검출 모듈에 연결되어, 상기 위상차에 기초하여, 상기 위상차에 대응하는 일련의 제어 신호를 생성하는 제어 모듈;
    데이터 신호가 가지고 있는 기록 데이터를 상기 데이터 스트로브 신호의 상승 에지 및 하강 에지에서 래칭하는 래치 모듈;
    상기 래치 모듈에 연결되고, 상기 기록 데이터에 대하여 홀수 데이터 및 짝수 데이터의 분리를 수행하여, 상기 기록 데이터에 대응하는 홀수 데이터 및 짝수 데이터를 가지는 데이터 분리 신호를 생성하는 홀수 데이터 및 짝수 데이터 분리기; 및
    상기 홀수 데이터 및 짝수 데이터 분리기와 상기 제어 모듈에 연결되며, 상기 데이터 분리 신호가 가지고 있는 홀수 데이터 및 짝수 데이터의 지연을 조정하는 조정가능한 지연 라인 모듈
    을 포함하며,
    상기 홀수 데이터 및 짝수 데이터의 지연량은 상기 일련의 제어 신호에 대응하는, 메모리 제어 회로.
  2. 제1항에 있어서,
    상기 데이터 신호는 DQ 신호이며, 상기 데이터 스트로브 신호는 DQS 신호인, 메모리 제어 회로.
  3. 제1항에 있어서,
    상기 위상 검출 모듈은,
    하나가 상기 클록 신호를 수신하고 다른 하나가 상기 데이터 스트로브 신호를 수신하는 2개의 수신용 유닛; 및
    상기 2개의 수신용 유닛에 연결되어, 상기 위상차를 검출하는 위상 검출기를 포함하는, 메모리 제어 회로.
  4. 제3항에 있어서,
    상기 위상 검출 모듈은 상기 2개의 수신용 유닛 중 적어도 하나의 수신용 유닛에 연결되는 지연 매칭 제어부를 더 포함하며,
    상기 지연 매칭 제어부는 상기 클록 신호 또는 상기 데이터 스트로브 신호 또는 이들 모두를 지연시키기 위한 적어도 하나의 지연 라인을 포함하고,
    상기 위상 검출기는 상기 적어도 하나의 지연 라인에 의해 지연되는 상기 클록 신호 또는 상기 데이터 스트로브 신호 또는 이들 모두에 기초하여 상기 위상차를 검출하는, 메모리 제어 회로.
  5. 제1항에 있어서,
    상기 제어 모듈은, 상기 위상차에 기초하여 복호화를 수행함으로써 상기 일련의 제어 신호를 생성하는 디코더인, 메모리 제어 회로.
  6. 제1항에 있어서,
    상기 래치 모듈은 상기 데이터 신호를 이루는 복수 개의 비트에 각각 대응하는 복수 개의 래치 소자를 포함하는, 메모리 제어 회로.
  7. 제1항에 있어서,
    상기 조정가능한 지연 라인 모듈은, 상기 데이터 분리 신호의 복수 개의 비트에 각각 대응하는 복수 개의 조정가능한 지연 라인을 포함하며, 각각의 상기 조정가능한 지연 라인은 상기 일련의 제어 신호에 대응하는 지연량을 상기 데이터 분리 신호의 비트에 부여하는, 메모리 제어 회로.
  8. 제7항에 있어서,
    상기 조정가능한 지연 라인 모듈 내의 상기 조정가능한 지연 라인은 각각 복수 개의 지연 유닛을 포함하여 이루어지는, 메모리 제어 회로.
  9. 제1항에 있어서,
    상기 조정가능한 지연 라인 모듈에 연결되어, 상기 지연된 홀수 데이터 및 짝수 데이터에 대한 버퍼링 제어를 행하는 버퍼링 모듈을 더 포함하는 메모리 제어 회로.
  10. 제9항에 있어서,
    상기 버퍼링 모듈에 연결되어, 상기 지연된 홀수 데이터 및 짝수 데이터를 적어도 하나의 선택 신호에 기초하여 출력하는 스위칭 모듈을 더 포함하는 메모리 제어 회로.
  11. 데이터 스트로브 신호와 클록 신호 사이의 위상차를 검출하는 단계;
    상기 위상차에 기초하여, 상기 위상차에 대응하는 일련의 제어 신호를 생성하는 단계;
    데이터 신호가 가지고 있는 기록 데이터를 상기 데이터 스트로브 신호의 상승 에지 및 하강 에지에서 래칭하는 단계;
    상기 기록 데이터에 대하여 홀수 데이터 및 짝수 데이터 분리를 수행하여, 상기 기록 데이터에 대응하는 홀수 데이터 및 짝수 데이터를 가지는 데이터 분리 신호를 생성하는 단계; 및
    상기 데이터 분리 신호가 가지고 있는 홀수 데이터 및 짝수 데이터의 지연을 조정하는 단계
    를 포함하며,
    상기 홀수 데이터 및 짝수 데이터의 지연량은 상기 일련의 제어 신호에 대응하는, 메모리 제어 방법.
  12. 제11항에 있어서,
    상기 데이터 신호는 DQ 신호이며, 상기 데이터 스트로브 신호는 DQS 신호인, 메모리 제어 방법.
  13. 제11항에 있어서,
    상기 데이터 스트로브 신호와 상기 클록 신호 사이의 위상차를 검출하는 단계는,
    상기 클록 신호와 상기 데이터 스트로브 신호를 각각 수신하는 단계; 및
    적어도 하나의 지연 라인을 이용하여, 상기 클록 신호 또는 상기 데이터 스트로브 신호 또는 이들 모두를 지연시키는 단계; 및
    상기 적어도 하나의 지연 라인에 의해 지연된 상기 클록 신호 또는 상기 데이터 스트로브 신호 또는 이들 모두에 기초하여 상기 위상차를 검출하는 단계를 포함하는, 메모리 제어 방법.
  14. 제11항에 있어서,
    상기 위상차에 기초하여, 상기 위상차에 대응하는 일련의 제어 신호를 생성하는 단계는, 상기 위상차에 기초하여 복호화를 수행함으로써 상기 일련의 제어 신호를 생성하는 단계를 포함하는, 메모리 제어 방법.
  15. 제11항에 있어서,
    상기 데이터 신호가 가지고 있는 기록 데이터를 상기 데이터 스트로브 신호의 상승 에지 및 하강 에지에서 래칭하는 단계는, 상기 데이터 신호의 복수 개의 비트에 각각 대응하는 복수 개의 래치 소자를 이용하여, 상기 데이터 신호가 가지고 있는 상기 기록 데이터를 래칭하는 단계를 포함하는, 메모리 제어 방법.
  16. 제11항에 있어서,
    상기 일련의 제어 신호에 기초하여, 상기 데이터 분리 신호가 가지고 있는 홀수 데이터 및 짝수 데이터의 지연을 조정하는 단계는, 복수 개의 조정가능한 지연 라인을 이용하여 상기 데이터 분리 신호가 가지고 있는 홀수 데이터 및 짝수 데이터의 지연을 조정하는 단계를 포함하며,
    상기 복수 개의 조정가능한 지연 라인은 상기 데이터 분리 신호의 복수 개의 비트에 각각 대응하고, 상기 조종가능한 지연 라인은 각각 상기 일련의 제어 신호에 대응하는 지연량을 상기 데이터 분리 신호의 각각의 비트에 부여하는, 메모리 제어 방법.
  17. 제16항에 있어서,
    상기 조정가능한 지연 라인은 각각 복수 개의 지연 유닛을 포함하는, 메모리 제어 방법.
  18. 제11항에 있어서,
    상기 지연된 홀수 데이터 및 짝수 데이터에 대한 버퍼링 제어를 수행하는 단계를 포함하는 메모리 제어 방법.
  19. 제18항에 있어서,
    상기 지연된 홀수 데이터 및 짝수 데이터를, 스위칭 모듈을 이용하여, 적어도 하나의 선택 신호에 기초하여 출력하는 단계를 포함하는 메모리 제어 방법.
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