CN115528009A - 半导体封装及其制造方法 - Google Patents

Abstract

公开了半导体封装及其制造方法。一种半导体封装，包括：重分布基板上的半导体芯片。所述重分布基板包括基础介电层和所述基础介电层中的上耦合焊盘。所述上耦合焊盘的顶表面与所述基础介电层的顶表面共面。所述半导体芯片包括：重分布介电层和所述重分布介电层中的重分布芯片焊盘。所述重分布芯片焊盘的顶表面与所述重分布介电层的顶表面共面。所述重分布介电层的顶表面被接合到所述基础介电层的顶表面。所述重分布芯片焊盘被接合到所述上耦合焊盘。所述重分布芯片焊盘和所述上耦合焊盘包括相同的金属材料。所述重分布介电层和所述基础介电层包括光敏聚合物层。

Description

半导体封装及其制造方法

相关申请的交叉引用

本申请要求于2021年6月25日在韩国知识产权局递交的韩国专利申请No.10-2021-0083368的优先权，其公开内容由此通过引用全部并入。

技术领域

本发明构思涉及半导体封装和/或其制造方法，更具体地涉及具有更高集成度和更高可靠性的半导体封装和/或其制造方法。

背景技术

可以提供半导体封装以实现用于电子产品中的集成电路芯片。通常，半导体封装包括安装在印刷电路板(PCB)上的半导体芯片，并且可以使用接合线或凸块将半导体芯片电连接到印刷电路板。随着电子工业的发展，已经进行了各种研究以提高半导体封装的可靠性和耐用性。

发明内容

本发明构思的一些实施例提供了具有更高集成度和更高可靠性的半导体封装和/或其制造方法。

根据本发明构思的一些实施例，一种半导体封装，可以包括：重分布基板、在所述重分布基板上的半导体芯片、模塑层、以及多个连接端子。所述重分布基板可以包括：基础介电层、在所述基础介电层的底表面上的多个下耦合焊盘、在所述基础介电层中的多个上耦合焊盘、以及在所述基础介电层中将所述多个下耦合焊盘和所述多个上耦合焊盘彼此连接的多个重分布图案。所述上耦合焊盘的顶表面可以与所述基础介电层的顶表面共面。所述半导体芯片可以包括：半导体衬底，所述半导体衬底包括多个芯片焊盘；覆盖所述半导体衬底的顶表面的保护层；在所述保护层上的重分布介电层；以及多个重分布芯片焊盘，所述多个重分布芯片焊盘穿透所述重分布介电层和所述保护层并且连接到所述多个芯片焊盘。所述多个重分布芯片焊盘的顶表面可以与所述重分布介电层的顶表面共面。所述模塑层可以位于所述重分布基板的顶表面上并且可以覆盖所述半导体芯片。所述多个连接端子可以位于所述重分布基板的底表面上并且可以连接到所述多个下耦合焊盘。所述重分布介电层的顶表面可以被接合到所述基础介电层的顶表面。所述多个重分布芯片焊盘可以被接合到所述多个上耦合焊盘。所述多个重分布芯片焊盘中的每个重分布芯片焊盘可以具有：倾斜的第一侧壁、以及可以具有第一最大宽度的第一顶表面。所述多个上耦合焊盘中的每个上耦合焊盘可以具有：倾斜的第二侧壁、以及可以具有第二最大宽度的第二顶表面。所述第二顶表面可以直接耦合到所述第一顶表面。所述第一最大宽度和所述第二最大宽度可以具有约20μm至约70μm的范围。

根据本发明构思的一些实施例，一种半导体封装，可以包括：重分布基板和在所述重分布基板上的半导体芯片。所述重分布基板可以包括基础介电层和所述基础介电层中的多个上耦合焊盘。所述多个上耦合焊盘的顶表面可以与所述基础介电层的顶表面共面。所述半导体芯片可以包括重分布介电层和所述重分布介电层中的多个重分布芯片焊盘。所述多个重分布芯片焊盘的顶表面可以与所述重分布介电层的顶表面共面。所述重分布介电层的顶表面可以被接合到所述基础介电层的顶表面。所述多个重分布芯片焊盘可以被接合到所述多个上耦合焊盘。所述多个重分布芯片焊盘和所述多个上耦合焊盘可以包括相同的金属材料。所述重分布介电层和所述基础介电层可以包括光敏聚合物层。

根据本发明构思的一些实施例，一种半导体封装，可以包括：重分布基板和在所述重分布基板上的半导体芯片。所述重分布基板可以包括基础介电层和所述基础介电层中的多个上耦合焊盘。所述半导体芯片可以包括：半导体衬底，所述半导体衬底包括多个芯片焊盘；覆盖所述半导体衬底的顶表面的保护层；在所述保护层上的重分布介电层；以及多个重分布芯片焊盘，所述多个重分布芯片焊盘穿透所述重分布介电层和所述保护层并且连接到所述多个芯片焊盘。所述基础介电层和所述重分布介电层可以彼此直接接触。所述多个重分布芯片焊盘和所述多个上耦合焊盘可以彼此直接接触。所述重分布芯片焊盘和所述多个上耦合焊盘中的每一个可以具有倾斜的侧壁。所述多个重分布芯片焊盘中的每个重分布芯片焊盘可以在所述重分布基板与所述半导体芯片之间的接合表面处具有第一最大宽度。所述多个上耦合焊盘中的每个上耦合焊盘可以在所述重分布基板与所述半导体芯片之间的所述接合表面处具有第二最大宽度。

根据本发明构思的一些实施例，一种制造半导体封装的方法，可以包括：形成包括多个半导体芯片的第一衬底，所述多个半导体芯片中的每个半导体芯片包括多个芯片焊盘；形成覆盖所述第一衬底的顶表面的重分布介电层；在所述重分布介电层中形成连接到所述多个芯片焊盘的多个重分布芯片焊盘，所述多个重分布芯片焊盘的顶表面与所述重分布介电层的顶表面共面；在形成所述多个重分布芯片焊盘之后，切割所述第一衬底以使所述多个半导体芯片彼此分离；形成重分布基板，所述重分布基板包括基础介电层和所述基础介电层中的多个上耦合焊盘，所述多个上耦合焊盘的顶表面与所述基础介电层的顶表面共面；以及在所述重分布基板与所述多个半导体芯片之间建立混合接合，以使所述多个半导体芯片的所述多个重分布芯片焊盘直接接触所述重分布基板的所述多个上耦合焊盘，并且使所述基础介电层直接接触所述重分布介电层。

说明书和附图中包括其他示例实施例的细节。

附图说明

通过参考附图详细描述本发明构思的示例实施例，本发明构思的示例实施例的以上和其他特征及优点将变得更加明显。

图1示出了表示根据本发明构思的一些实施例的半导体封装的截面图。

图2A、图2B、图2C和图2D示出了表示图1的部分P的放大截面图。

图3至图7示出了表示根据本发明构思的一些实施例的半导体封装的截面图。

图8至图18示出了表示根据本发明构思的一些实施例的制造半导体封装的方法的截面图。

具体实施方式

当在本说明书中与数值相结合地使用术语“大约”或“基本上”时，相关联的数值旨在包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“一般地”和“基本上”与几何形状结合使用时，旨在不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修饰为“大约”或“基本上”，将理解，这些值和形状应被解释为包括在所述数值或形状附近的制造或操作公差(例如，±10％)。

现在将在下面结合附图描述根据本发明构思的一些实施例的半导体封装及其制造方法。

图1示出了表示根据本发明构思的一些实施例的半导体封装的截面图。图2A、图2B、图2C和图2D示出了表示图1的部分P的放大截面图。

参考图1和图2A，半导体封装可以包括半导体芯片100、重分布基板200、模塑层260和连接端子290。

半导体芯片100可以设置在重分布基板200的顶表面200a上。半导体芯片100可以包括半导体衬底110、芯片焊盘111、保护层120、重分布介电层130和重分布芯片焊盘131。

半导体衬底110可以包括半导体集成电路。例如，半导体集成电路可以构成诸如中央处理单元(CPU)、图形处理单元(GPU)或数字信号处理器(DSP)之类的处理器、微机电系统(MEMS)器件或光电器件。又例如，集成在半导体衬底110上的半导体集成电路可以构成存储器件，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、NAND闪存或电阻式随机存取存储器(RRAM)。

芯片焊盘111可以设置在半导体衬底110的底表面上并且电连接到半导体集成电路。

保护层120可以覆盖半导体衬底110的底表面。保护层120可以由介电材料(例如，氧化硅或氮化硅)形成。保护层120可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)、等离子体增强原硅酸四乙酯(PETEOS)、O₃-原硅酸四乙酯(O₃-TEOS)、未掺杂硅玻璃(USG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(TOSZ)或其任意组合。

重分布介电层130可以覆盖保护层120。重分布介电层130可以包括光敏聚合物。重分布介电层130可以包括例如选自光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物的至少一种。

重分布介电层130可以具有与保护层120接触的底表面，并且还可以具有与底表面相对且与重分布基板200接触的顶表面。重分布介电层130可以具有范围从约2.0μm至约4.0μm的厚度TH。

重分布芯片焊盘131可以穿透重分布介电层130和保护层120并且可以与芯片焊盘111连接。重分布芯片焊盘131可以具有与重分布介电层130的顶表面基本上共面的顶表面。

重分布芯片焊盘131可以由例如铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、铅(Pb)、钛(Ti)、铬(Cr)、钯(Pd)、铟(In)、锌(Zn)、碳(C)或其合金形成。

参考图2A，每个重分布芯片焊盘131可以包括第一阻挡金属图案131a和第一金属图案131b。

第一阻挡金属图案131a可以设置在第一金属图案131b与重分布介电层130之间，并且可以限制和/或防止第一金属图案131b的金属材料朝重分布介电层130扩散。第一阻挡金属图案131a可以具有均匀的厚度，以覆盖第一金属图案131b的侧壁和底表面。第一阻挡金属图案131a的顶表面可以与第一金属图案131b的顶表面和重分布介电层130的顶表面基本上共面。

每个重分布芯片焊盘131可以包括穿透保护层120的过孔部分和位于重分布介电层130中的焊盘部分。焊盘部分可以具有比过孔部分的宽度大的宽度。

每个重分布芯片焊盘131可以具有倾斜的第一侧壁SW1。重分布芯片焊盘131可以具有随着距半导体衬底110的距离增大而增大的宽度。每个重分布芯片焊盘131可以在其顶表面处具有第一最大宽度W1。重分布芯片焊盘131的第一最大宽度W1的范围可以从约20μm至约70μm。

重分布芯片焊盘131可以以第一间隔S1彼此间隔开地设置，并且第一间隔S1可以小于重分布芯片焊盘131的第一最大宽度W1。备选地，第一间隔S1可以与重分布芯片焊盘131的第一最大宽度W1基本上相同或比其大。例如，第一间隔S1的范围可以从约50μm至约130μm。

重分布基板200可以具有靠近半导体芯片100的顶表面200a和与顶表面200a相对的底表面200b。重分布基板200可以包括：设置在其底表面200b上的下耦合焊盘211；设置在其顶表面200a上的上耦合焊盘251；以及将下耦合焊盘211连接到上耦合焊盘251的重分布图案221、231和241。重分布图案221、231和241可以设置在顺序堆叠的基础介电层210、220、230和240中。

例如，重分布基板200可以包括：顺序堆叠的第一基础介电层至第四基础介电层210、220、230和240；以及顺序堆叠的第一重分布图案至第三重分布图案221、231和241。在重分布基板200中包括的经堆叠的基础介电层的数量上没有施加限制，并且经堆叠的基础介电层的数量可以基于半导体封装的类型而改变。

在第一基础介电层210中，第一重分布图案221可以耦合到下耦合焊盘211。第一重分布图案221、第二重分布图案231和第三重分布图案241中的每一个可以包括：穿入第一基础介电层210、第二基础介电层220和第三基础介电层230中的相应基础介电层的过孔部分，并且还可以包括：在第一基础介电层210、第二基础介电层220和第三基础介电层230中的相应基础介电层上的连接到过孔部分的焊盘部分。

参考图2A，第一重分布图案221、第二重分布图案231和第三重分布图案241中的每一个可以具有与第一基础介电层210、第二基础介电层220和第三基础介电层230中的相应基础介电层的顶表面基本上垂直的平坦的侧壁。第一重分布图案221、第二重分布图案231和第三重分布图案241中的每一个可以包括阻挡金属图案和金属图案。第一重分布图案221、第二重分布图案231和第三重分布图案241中的每一个可以配置为：使金属图案的侧壁可以与第一基础介电层210、第二基础介电层220、第三基础介电层230和第四基础介电层240中的相应基础介电层直接接触。

上耦合焊盘251可以设置在第四基础介电层240中并且可以连接到第三重分布图案241。

上耦合焊盘251均可以包括：穿透第四基础介电层240的一部分的过孔部分和在第四基础介电层240中连接到过孔部分的焊盘部分。

上耦合焊盘251可以具有与第四基础介电层240的顶表面基本上共面的顶表面。上耦合焊盘251的顶表面和第四基础介电层240的顶表面可以与重分布基板200的顶表面200a相对应。

每个上耦合焊盘251的焊盘部分可以具有倾斜的第二侧壁SW2。上耦合焊盘251可以具有随着距重分布基板200的底表面200b的距离增大而增大的宽度。每个上耦合焊盘251可以在其顶表面处具有第二最大宽度W2。例如，上耦合焊盘251的第二最大宽度W2可以与重分布芯片焊盘131的第一最大宽度W1基本上相同。上耦合焊盘251的第二最大宽度W2的范围可以从约20μm至约70μm。

上耦合焊盘251可以以第二间隔S2彼此间隔开设置，并且第二间隔S2可以小于、大于或等于上耦合焊盘251的第二最大宽度W2。例如，第二间隔S2的范围可以从约50μm至约130μm。

再次参考图2A，每个上耦合焊盘251可以包括第二阻挡金属图案251a和第二金属图案251b。

第二阻挡金属图案251a可以设置在第二金属图案251b与第四基础介电层240之间，并且可以限制和/或防止第二金属图案251b的金属材料朝第四基础介电层240扩散。第二阻挡金属图案251a可以覆盖第二金属图案251b的侧壁和底表面。第二阻挡金属图案251a可以具有与第二金属图案251b的顶表面和第四基础介电层240的顶表面基本上共面的顶表面。

第二阻挡金属图案251a可以包括与重分布芯片焊盘131的第一阻挡金属图案131a的材料相同的材料。第二金属图案251b可以包括与重分布芯片焊盘131的第一金属图案131b的材料相同的材料。

上耦合焊盘251的第二阻挡金属图案251a可以是双层或除了双层以外的混合层，并且可以包括钛、氮化钛、钽、氮化钽、钌、钴、锰、氮化钨、镍、硼化镍、或钛/氮化钛。

上耦合焊盘251的第二金属图案251b可以具有多层结构，该多层结构包括选自铜(Cu)、镍(Ni)、金(Au)的金属或其任意合金，或者包括选自铜(Cu)、镍(Ni)和金(Au)的多种金属。

重分布基板200可以设置有附接到其下耦合焊盘211的连接端子290。连接端子290可以是由锡、铅和铜中的一种或多种形成的焊球。

重分布基板200上可以设置有模塑层260，模塑层260覆盖半导体芯片100的侧壁。模塑层260可以包括介电聚合物，例如环氧模塑料(EMC)。模塑层260可以具有与半导体芯片100的顶表面共面的顶表面。模塑层260可以具有与重分布基板200的顶表面200a直接接触的底表面。模塑层260可以具有与重分布基板200的侧壁竖直对准的侧壁。例如，模塑层260的侧壁可以与重分布基板200的侧壁共面。

根据一些实施例，可以在半导体芯片100的底表面与重分布基板200的顶表面200a之间建立混合接合。在本说明书中，术语“混合接合”可以表示相同种类的两个组件在它们之间的界面处融合。

上耦合焊盘251可以耦合到半导体芯片100的重分布芯片焊盘131，并且第四基础介电层240可以耦合到半导体芯片100的重分布介电层130。例如，上耦合焊盘251可以与重分布芯片焊盘131直接接触，并且第四基础介电层240的顶表面可以与重分布介电层130的顶表面直接接触。

混合接合可以产生第四基础介电层240与重分布介电层130之间的界面IF1，并且上耦合焊盘251与重分布芯片焊盘131之间可以不存在界面IF2。例如，混合接合可以使上耦合焊盘251和重分布芯片焊盘131构成单一的单个主体。在上耦合焊盘251与重分布芯片焊盘131之间可能无法在视觉上观察到界面IF2。

根据图2B所示的实施例，可以在半导体芯片100的底表面与重分布基板200的顶表面200a之间建立混合接合，并且可以在重分布基板200的第四基础介电层240与半导体芯片100的重分布介电层130之间的接合表面处形成不连续的界面IF3。例如，在重分布基板200的第四基础介电层240与半导体芯片100的重分布介电层130之间可以掺入杂质或可以形成空隙IF3。可以在混合接合工艺期间生成杂质或空隙IF3。

参考图2C，重分布基板200的上耦合焊盘251可以直接耦合到半导体芯片100的重分布芯片焊盘131，并且每个上耦合焊盘251的一部分可以与半导体芯片100的重分布介电层130直接接触，且每个重分布芯片焊盘131的一部分可以与重分布基板200的第四基础介电层240直接接触。

参考图2D，半导体芯片100的每个重分布芯片焊盘131可以在其顶表面处具有第一最大宽度W1，并且重分布基板200的每个上耦合焊盘251可以在其顶表面处具有大于第一最大宽度W1的第二最大宽度W2。

例如，重分布芯片焊盘131的顶表面可以与上耦合焊盘251的顶表面完全接触，并且上耦合焊盘251的一部分可以与重分布介电层130接触。

图3至图7示出了表示根据本发明构思的一些实施例的半导体封装的截面图。为了描述的简洁，可能省略了与上面讨论的实施例的技术特征相同的技术特征。

根据图3所示的实施例，半导体封装可以包括第一半导体芯片100a和第二半导体芯片100b、重分布基板200、模塑层260和连接端子290。

第一半导体芯片100a和第二半导体芯片100b可以设置在重分布基板200的顶表面上。与上面讨论的半导体芯片100一样，第一半导体芯片100a和第二半导体芯片100b中的每一个可以包括半导体衬底110、芯片焊盘111、保护层120、重分布介电层130和重分布芯片焊盘131。

重分布基板200可以在其顶表面上包括第一上耦合焊盘251-1和第二上耦合焊盘251-2。与上耦合焊盘251相似，第一上耦合焊盘251-1和第二上耦合焊盘251-2可以具有与第四基础介电层240的顶表面共面的顶表面。

可以在重分布基板200与第一半导体芯片100a和第二半导体芯片100b中的每一个之间建立混合接合。例如，第一半导体芯片100a的重分布芯片焊盘131可以耦合到重分布基板200的第一上耦合焊盘251-1，并且第二半导体芯片100b的重分布芯片焊盘131可以耦合到重分布基板200的第二上耦合焊盘251-2。

重分布基板200中的第四基础介电层240的顶表面可以与第一半导体芯片100a和第二半导体芯片100b的重分布介电层130直接接触。

重分布基板200上可以设置有模塑层260，模塑层260覆盖第一半导体芯片100a和第二半导体芯片100b并且具有与重分布基板200的侧壁基本上共面的侧壁。

根据图4所示的实施例，半导体封装可以包括第一半导体封装1000a和设置在第一半导体封装1000a上的第二半导体封装1000b。

第一半导体封装1000a可以包括下重分布基板200L、上重分布基板200U、第一半导体芯片100、金属柱270和模塑层260。

如上面所讨论的，下重分布基板200L可以包括多个基础介电层210a、220a、230a和240a以及多个重分布图案221、231和241，并且上重分布基板200U可以包括多个基础介电层210b、220b和230b以及多个重分布图案213和223。

第一半导体芯片100可以设置在下重分布基板200L上。当在平面图中观察时，第一半导体芯片100可以设置在下重分布基板200L的中心区域上。与上面讨论的半导体芯片100一样，该第一半导体芯片100可以包括半导体衬底110、芯片焊盘111、保护层120、重分布介电层130和重分布芯片焊盘131。

可以在第一半导体芯片100与下重分布基板200L之间建立混合接合。第一半导体芯片100的重分布芯片焊盘131可以与下重分布基板200L的上耦合焊盘251直接接触。第一半导体芯片100的重分布芯片焊盘131可以耦合到下重分布基板200L的上耦合焊盘251。

金属柱270可以环绕第一半导体芯片100设置，并且可以将下重分布基板200L电连接到上重分布基板200U。金属柱270可以穿透模塑层260并且可以具有与模塑层260的顶表面共面的顶表面。金属柱270可以具有与下重分布基板200L的上耦合焊盘251直接接触的底表面。

模塑层260可以设置在下重分布基板200L与上重分布基板200U之间，并且可以覆盖第一半导体芯片100。模塑层260可以设置在下重分布基板200L的顶表面上，并且可以覆盖第一半导体芯片100的侧壁和顶表面。模塑层260可以填充金属柱270之间的间隙，并且可以具有与每个金属柱270的长度基本上相同的厚度。模塑层260可以包括介电聚合物，例如环氧基模塑料。

下重分布基板200L可以设置有附接到其下耦合焊盘211的第一连接端子290。第一连接端子290可以是由锡、铅和铜中的一种或多种形成的焊球。

第二半导体封装1000b可以设置在上重分布基板200U上。与下重分布基板200L相似，上重分布基板200U可以包括基础介电层210b、220b和230b、重分布图案213和223以及上耦合焊盘233。

第二半导体封装1000b可以包括封装衬底310、第二半导体芯片300a、第三半导体芯片300b和上模塑层360。

封装衬底310可以是印刷电路板。备选地，重分布基板200可以用作封装衬底310。一个或多个下导电焊盘313可以设置在封装衬底310的底表面上。

第二半导体芯片300a和第三半导体芯片300b可以设置在封装衬底310上。第二半导体芯片300a和第三半导体芯片300b可以包括集成电路，并且集成电路可以包括存储器电路、逻辑电路或其组合。

第二半导体芯片300a和第三半导体芯片300b均可以是其功能与第一半导体芯片100的功能不同的半导体芯片。例如，当第一半导体芯片100是逻辑芯片时，第二半导体芯片300a和第三半导体芯片300b可以是存储器芯片，反之亦然。备选地，第二半导体芯片300a和第三半导体芯片300b均可以是其功能与第一半导体芯片100的功能相同的半导体芯片。

第二半导体芯片300a和第三半导体芯片300b可以具有其芯片焊盘301a和301b，芯片焊盘301a和301b中的每一个通过接合导线320电连接到封装衬底310的顶表面上的上导电焊盘311。上导电焊盘311可以通过封装衬底310内的内部线电连接到下导电焊盘313。

上模塑层360可以设置在封装衬底310上以覆盖第二半导体芯片300a和第三半导体芯片300b。上模塑层360可以包括介电聚合物，例如环氧基聚合物。

多个第二连接端子350可以将封装衬底310的下导电焊盘313连接到上重分布基板200U的上耦合焊盘233。第二连接端子350可以是由锡、铅和铜中的一种或多种形成的焊球。

根据图5所示的实施例，半导体封装可以包括下重分布基板200L、上重分布基板200U、第一半导体芯片100、金属柱270、模塑层260和第二半导体芯片300。下重分布基板200L、上重分布基板200U、第一半导体芯片100、金属柱270和模塑层260可以与参考图4讨论的第一半导体封装1000a的那些基本上相同。

根据本实施例，与第一半导体芯片100相似，第二半导体芯片300可以包括半导体衬底309、芯片焊盘312、保护层321、重分布介电层330和重分布芯片焊盘331。

与下重分布基板200L相似，上重分布基板200U可以配置为：使上耦合焊盘233可以具有与基础介电层230b的顶表面基本上共面的顶表面。

第二半导体芯片300的重分布介电层330可以与上重分布基板200U的基础介电层230b直接接触，并且第二半导体芯片300的重分布芯片焊盘331可以与上重分布基板200U的上耦合焊盘233直接接触。第二半导体芯片300的重分布芯片焊盘331可以与上重分布基板200U的上耦合焊盘233相对应，并且可以具有与上重分布基板200U的上耦合焊盘233的尺寸和布置基本上相同的尺寸和布置。

根据图6所示的实施例，半导体封装可以包括下重分布基板200L、上重分布基板200U、第一半导体芯片100、金属柱270、模塑层260和第二半导体芯片300。根据本实施例的半导体封装可以与参考图5讨论的半导体封装基本上相同。

根据本实施例，与第一半导体芯片100相似，第二半导体芯片300可以包括半导体衬底309、芯片焊盘312、保护层321、重分布介电层330和重分布芯片焊盘331。

当在平面图中查看时，第二半导体芯片300可以与金属柱270和第一半导体芯片100重叠。第二半导体芯片300可以具有与模塑层260的宽度基本上相同的宽度。例如，第二半导体芯片300的侧表面可以与模塑层260的侧表面竖直对准并且与其基本上共面。

第二半导体芯片300的重分布介电层330可以与上重分布基板200U的基础介电层230b直接接触，并且第二半导体芯片300的重分布芯片焊盘331可以与上重分布基板200U的上耦合焊盘233直接接触。

根据图7所示的实施例，半导体封装可以包括半导体芯片100、半导体芯片堆叠400、重分布基板200、封装衬底500和热辐射结构600。

半导体芯片100和半导体芯片堆叠400可以设置在重分布基板200的顶表面上。与上面讨论的半导体芯片100一样，该半导体芯片100可以包括半导体衬底110、芯片焊盘111、保护层120、重分布介电层130和重分布芯片焊盘131。

半导体芯片100可以是包括诸如中央处理单元(CPU)、图形处理单元(GPU)或数字信号处理器(DSP)之类的处理器、微机电系统(MEMS)器件或光电器件的逻辑芯片。

可以在半导体芯片100与重分布基板200之间建立混合接合。半导体芯片100的重分布芯片焊盘131可以与重分布基板200的上耦合焊盘251直接接触。半导体芯片100的重分布芯片焊盘131可以直接耦合到重分布基板200的上耦合焊盘251。

半导体芯片堆叠400可以设置在重分布基板200上，同时与半导体芯片100间隔开。每个半导体芯片堆叠400可以包括竖直地堆叠的多个存储器芯片40。多个存储器芯片40可以通过上芯片焊盘和下芯片焊盘、芯片通孔425和连接凸块430彼此电连接。存储器芯片40可以堆叠在重分布基板200上以实现其侧壁的对准。粘合层435可以设置在存储器芯片40之间。粘合层435可以是例如包括介电材料的聚合物带。粘合层435可以介于连接凸块430之间，因此，可以限制和/或防止连接凸块430之间的电气短路。

半导体芯片堆叠400可以通过第一连接端子450连接到重分布基板200。第一连接端子450可以附接到半导体芯片堆叠400的芯片焊盘。第一连接端子450可以是焊球、导电凸块和导电柱中的一种或多种。第一连接端子450可以包括选自铜、锡和铅的至少一种。第一连接端子450均可以具有例如约30μm至约70μm的厚度。在一些实施例中，说明了半导体芯片堆叠400通过第一连接端子450连接到重分布基板200，但是本发明构思不限于此，并且与上面讨论的半导体芯片100相似，可以建立混合接合以实现重分布基板200与半导体芯片堆叠400之间的连接。

重分布基板200上可以设置有模塑层260，模塑层260覆盖半导体芯片100和半导体芯片堆叠400。模塑层260可以具有与重分布基板200的侧壁对准的侧壁。模塑层260可以具有与半导体芯片100的顶表面和半导体芯片堆叠400的顶表面基本上共面的顶表面。模塑层260可以包括介电聚合物，例如环氧模塑料(EMC)。

第一底部填充层可以插入在重分布基板200与半导体芯片堆叠400之间。第一底部填充层可以填充第一连接端子450之间的间隙。第一底部填充层可以包括例如热固性树脂或光固性树脂。第一底部填充层还可以包括无机填料或有机填料。在一些实施例中，可以省略第一底部填充层，并且作为替换，模塑层260可以填充重分布基板200与半导体芯片堆叠400的底表面之间的间隙。

重分布基板200可以设置在封装衬底500上，并且可以通过第二连接端子290连接到封装衬底500。重分布基板200可以包括芯片区和环绕芯片区的边缘区。半导体芯片100和半导体芯片堆叠400可以设置在重分布基板200的芯片区上。

第二连接端子290可以附接到重分布基板200的下耦合焊盘211。第二连接端子290可以是由锡、铅和铜中的一种或多种形成的焊球。第二连接端子290均可以具有约40μm至约80μm的厚度。

封装衬底500可以是例如印刷电路板、柔性基板或带基板(tape substrate)。例如，封装衬底500可以是柔性印刷电路板、刚性印刷电路板和其任意组合中的一种，这些板中的每一个包括形成在其中的内部线521。

封装衬底500可以具有彼此相对的顶表面和底表面，并且可以包括上导电焊盘511、下导电焊盘513和内部线521。上导电焊盘511可以布置在封装衬底500的顶表面上，并且下导电焊盘513可以布置在封装衬底500的底表面上。上导电焊盘511可以通过内部线521电连接到下导电焊盘513。多个外部耦合端子550可以附接到下导电焊盘513。可以将球栅阵列(BGA)设置为外部耦合端子550。

热辐射结构600可以包括导热材料。导热材料可以包括金属材料(例如，铜和/或铝)或含碳材料(例如，石墨烯、石墨和/或碳纳米管)。热辐射结构600可以具有相对较高的导热率。例如，单个金属层或多个堆叠的金属层可以用作热辐射结构600。又例如，热辐射结构600可以包括热沉或热管。又例如，热辐射结构600可以配置为使用水冷。

导热层650可以插入在热辐射结构600与半导体芯片100之间以及热辐射结构600与半导体芯片堆叠400之间。导热层650可以与半导体封装的顶表面和热辐射结构600的底表面接触。导热层650可以包括热界面材料(TIM)。热界面材料可以包括例如聚合物和导热粒子。导热粒子可以分散在聚合物中。当半导体封装操作时，由半导体封装产生的热可以通过导热层650传递到热辐射结构600。

图8至图18示出了表示根据本发明构思的一些实施例的制造半导体封装的方法的截面图。

参考图8，半导体衬底110可以包括其上形成有半导体集成电路IC的芯片区CR，并且还可以包括芯片区CR之间的划线区。芯片区CR可以沿行和列二维地布置。

半导体衬底110可以是例如硅衬底、锗衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。例如，半导体衬底110可以是硅晶片。

半导体集成电路IC可以包括半导体存储器件，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、NAND闪存或电阻式随机存取存储器(RRAM)。备选地，半导体集成电路IC可以包括诸如中央处理单元(CPU)、图形处理单元(GPU)或数字信号处理器(DSP)之类的处理器、微机电系统(MEMS)器件或光电器件。

可以在半导体衬底110的第一表面上形成多个芯片焊盘111。在每个芯片区CR上，芯片焊盘111可以电连接到半导体集成电路IC。

在半导体衬底110的第一表面上，可以形成具有显露芯片焊盘111的开口的保护层120。保护层120可以包括氧化硅。保护层120可以由例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)、等离子体增强原硅酸四乙酯(PETEOS)、O₃-原硅酸四乙酯(O₃-TEOS)、未掺杂硅玻璃(USG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、旋涂玻璃(SOG)、东燃硅氮烷(TOSZ)或其任意组合形成。

参考图9，在保护层120上，可以形成具有显露芯片焊盘111的开口的重分布介电层130。

重分布介电层130可以包括光敏介电材料。重分布介电层130可以包括例如基于聚酰亚胺的材料，例如光敏聚酰亚胺(PSPI)。又例如，重分布介电层130可以包括选自聚苯并恶唑(PBO)、酚醛聚合物、苯并环丁烯(BCB)聚合物和环氧基聚合物的至少一种。

旋涂工艺可以使重分布介电层130沉积在介电层上，并且重分布介电层130可以经历曝光及显影工艺，以形成部分地显露芯片焊盘111和保护层120的开口，而无需单独形成光刻胶层。

重分布介电层130中形成的开口可以包括：形成在重分布介电层130中的沟槽和形成在保护层120中的过孔。重分布介电层130中形成的开口均可以具有倾斜的侧壁以及沿向下的方向减小的宽度。例如，重分布介电层130中形成的开口均可以具有随着距芯片焊盘111的距离增大而增大的宽度。

参考图10，可以在形成了开口的重分布介电层130上顺序地形成阻挡金属层(未示出)、金属种子层(未示出)和金属层30。

可以通过使用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)形成阻挡金属层和金属种子层。阻挡金属层可以包括例如双层或除了双层以外的混合层，并且可以包括钛、氮化钛、钽、氮化钽、钌、钴、锰、氮化钨、镍、硼化镍、或钛/氮化钛。金属种子层可以包括例如铜(Cu)。

金属层30可以通过诸如电镀、化学镀或溅射之类的薄层沉积法而形成。金属层30可以包括例如铜(Cu)或铜合金。在本说明书中，铜合金可以指混合有极少量的C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Mg、Al和Zr之一的铜。

参考图11，金属层30可以经历平坦化工艺，以显露重分布介电层130的顶表面。化学机械抛光(CMP)工艺可以作为平坦化工艺来执行。平坦化工艺可以形成彼此分离的重分布芯片焊盘131。重分布芯片焊盘131可以具有与重分布介电层130的顶表面基本上共面的顶表面。

参考图12，可以执行沿划线区切割半导体衬底110的切割工艺。切割工艺可以形成彼此分离的各个半导体芯片100。切割工艺可以使用切割工具BL1(例如，锯片和/或激光)。可以在将粘合带TP附着到半导体衬底110的第二表面之后执行切割工艺。粘合带TP可以具有弹性并且可以由于热或紫外光而失去粘性。

在执行切割工艺之前，可以对每个芯片区CR上的半导体集成电路IC执行电气测试过程。

参考图13，可以在载体基板CW上形成多个重分布层。例如，可以在载体基板CW上顺序地形成第一重分布层至第四重分布层，并且可以在第一重分布层与载体基板CW之间插入粘合层ADL。

载体基板CW可以是玻璃基板或半导体衬底。载体基板CW可以包括芯片区和芯片区之间的划线区。粘合层ADL可以是例如包括介电材料的聚合物带。

第一重分布层可以包括第一重分布图案221和覆盖下耦合焊盘211的第一基础介电层210。

可以通过执行沉积工艺、图案化工艺、电镀工艺或化学镀工艺形成下耦合焊盘211。下耦合焊盘211可以由例如铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、铅(Pb)、钛(Ti)、铬(Cr)、钯(Pd)、铟(In)、锌(Zn)、碳(C)或其合金形成。

可以通过涂覆工艺(例如，旋涂或狭缝涂)形成第一基础介电层210。第一基础介电层210可以包括例如光敏聚合物。光敏聚合物可以包括例如选自光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物的至少一种。备选地，第一基础介电层210可以由例如氧化硅层、氮化硅层或氮氧化硅层形成。

每个第一重分布图案221可以包括穿透第一基础介电层210的过孔部分，并且还可以包括连接到过孔部分且设置在第一基础介电层210上的焊盘部分。

例如，形成第一重分布图案221可以包括：在第一基础介电层210中形成显露下耦合焊盘211的多个第一过孔；在形成了第一过孔的第一基础介电层210上沉积阻挡金属层和金属种子层；在金属种子层上形成具有沟槽的多个光刻胶图案；形成填充沟槽和其中形成了金属种子层的第一过孔的金属层；去除光刻胶图案；并且然后蚀刻阻挡金属层和金属种子层。

第一基础介电层210上可以顺序地设置有第二基础介电层220、连接到第一重分布图案221的第二重分布图案231、第三基础介电层230和连接到第二重分布图案231的第三重分布图案241。

第二基础介电层220和第三基础介电层230可以包括与第一基础介电层210的材料相同的材料，并且第二重分布图案231和第三重分布图案241的形成可以与第一重分布图案221的形成类似。

可以在第三基础介电层230上形成覆盖第三重分布图案241的第四基础介电层240。第四基础介电层240可以包括例如光敏聚合物。光敏聚合物可以包括例如选自光敏聚酰亚胺、聚苯并恶唑、酚醛聚合物和苯并环丁烯聚合物的至少一种。

可以在第四基础介电层240上形成显露第三重分布图案241的一部分的多个开口。第四基础介电层240的开口可以包括穿透第四基础介电层240并且显露第三重分布图案241的过孔，并且还可以包括在空间上连接到过孔的沟槽。

可以通过在第四基础介电层240上执行的曝光及显影工艺来形成第四基础介电层240的开口，而无需单独形成光刻胶层。第四基础介电层240中形成的开口均可以具有倾斜的侧壁以及沿向下的方向减小的宽度。

参考图14，可以在形成了开口的第四基础介电层240上顺序地形成阻挡金属层(未示出)、金属种子层(未示出)和金属层250。阻挡金属层和金属种子层均可以沉积为在形成了开口的第四基础介电层240上具有基本上均匀的厚度。可以通过使用物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)形成阻挡金属层和金属种子层。

阻挡金属层可以包括例如双层或除了双层以外的混合层，并且可以包括钛、氮化钛、钽、氮化钽、钌、钴、锰、氮化钨、镍、硼化镍、或钛/氮化钛。金属种子层可以包括例如铜(Cu)。

金属层250可以完全填充形成有金属种子层的开口。金属层250可以通过执行镀覆工艺(例如，电镀、化学镀或脉冲镀)而形成。金属层250可以包括例如铜(Cu)或铜合金。在本说明书中，铜合金可以指混合有极少量的C、Ag、Co、Ta、In、Sn、Zn、Mn、Ti、Mg、Cr、Ge、Sr、Pt、Mg、Al和Zr之一的铜。

参考图15，金属层250可以经历平坦化工艺以显露第四基础介电层240的顶表面。化学机械抛光(CMP)工艺可以作为平坦化工艺来执行。平坦化工艺可以在第四基础介电层240中形成上耦合焊盘251。因此，可以在载体基板CW上制作重分布基板200。重分布基板200可以包括芯片区和芯片区之间的划线区。

平坦化工艺可以使上耦合焊盘251具有基本上平坦的顶表面。此外，上耦合焊盘251的顶表面可以与第四基础介电层240的顶表面基本上共面。

在平坦化工艺之后，第四基础介电层240的顶表面与上耦合焊盘251的顶表面之间可能存在阶梯差，并且阶梯差可能具有等于或小于约50nm的阶梯高度。

参考图16，半导体芯片100可以设置在载体基板CW的对应芯片区上，并且可以在载体基板CW上执行混合接合工艺，以将半导体芯片100的重分布芯片焊盘131直接连接到上耦合焊盘251。

例如，半导体芯片100可以设置在载体基板CW的芯片区上，以使半导体芯片100的重分布芯片焊盘131与第四基础介电层240的上耦合焊盘251相对应，然后可以执行热压工艺，以将半导体芯片100耦合到重分布基板200。

热压工艺可以导致重分布芯片焊盘131和上耦合焊盘251的铜原子相互扩散，以消除重分布芯片焊盘131与上耦合焊盘251之间的边界。在这种情况下，重分布芯片焊盘131和上耦合焊盘251可以形成为单一的单个主体。

此外，混合接合工艺可以将载体基板CW上的第四基础介电层240耦合到半导体芯片100的重分布介电层130。在这种情况下，第四基础介电层240的顶表面可以与半导体芯片100中的重分布介电层130的顶表面直接接触。

例如，可以在约250℃至约500℃的温度下在小于约300kPa的压力下执行混合接合工艺。当执行混合接合工艺时，不对上述温度和压力施加限制。

此外，在混合接合工艺中，可以在重分布芯片焊盘131的表面和上耦合焊盘251的表面上执行表面活化工艺。表面活化工艺可以包括等离子体处理或快速原子轰击(FAB)处理。

参考图17，可以在载体基板CW上形成覆盖半导体芯片100的模塑层260。模塑层260可以比每个半导体芯片100厚，并且可以填充半导体芯片100之间的间隙。模塑层260可以包括介电聚合物，例如环氧模塑料(EMC)。

可以在模塑层260上执行减薄工艺，因此可以显露半导体芯片100的顶表面。减薄工艺可以包括磨削工艺、化学机械抛光工艺或蚀刻工艺。当在模塑层260上执行磨削工艺时，可能去除半导体芯片100的一部分。

参考图18，在形成模塑层260之后，可以将粘合带TP附着到半导体芯片100的顶表面。

在附着粘合带TP之后，可以去除第一基础介电层210的底表面上的粘合层ADL以去除载体基板CW。去除载体基板CW可以显露重分布基板200的下耦合焊盘211。

多个连接端子290可以附接到重分布基板200的下耦合焊盘211。连接端子290可以通过第一重分布图案221、第二重分布图案231和第三重分布图案241电连接到重分布基板200的上耦合焊盘251。连接端子290可以是由锡、铅和铜中的一种或多种形成的焊球。

在形成连接端子290之后，可以执行切割工艺，从而可以使用切割工具BL1沿重分布基板200的划线区切割模塑层260和重分布基板200。

在切割工艺中，重分布基板200的芯片区可以分别地彼此分离以形成半导体封装。切割工艺可以使用锯片或激光。

根据本发明构思的一些实施例，可以在半导体芯片的重分布芯片焊盘与重分布基板的上耦合焊盘之间建立混合接合，因此，重分布芯片焊盘和上耦合焊盘可以无需凸块而彼此直接连接。

因为可以省去将半导体芯片连接到重分布基板的凸块，所以半导体封装可以减小焊盘之间的间距并且可以减小厚度。因此，半导体封装可以在尺寸上变小。

此外，半导体封装的焊盘之间的间距的减小可以限制和/或防止重分布芯片焊盘与上耦合焊盘之间出现裂缝或电气短路。因此，可以提高半导体芯片与重分布基板之间的电气连接的可靠性。

上面公开的元件中的一个或多个可以包括或被实现为：诸如包括逻辑电路的硬件之类的处理电路；诸如执行软件的处理器之类的硬件/软件组合；或二者的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

尽管已经结合附图中示出的本发明构思的一些实施例描述了本发明构思，但是本领域技术人员将理解的是，可以在不脱离本发明构思的技术精神和基本特征的情况下进行各种改变和修改。对于本领域技术人员来说显然的是，在不脱离本发明构思的范围和精神的情况下可以对其进行各种替换、修改和改变。

Claims (20)

1.一种半导体封装，包括：

重分布基板，所述重分布基板包括基础介电层、在所述基础介电层的底表面上的多个下耦合焊盘、在所述基础介电层中的多个上耦合焊盘、以及在所述基础介电层中将所述多个下耦合焊盘与所述多个上耦合焊盘彼此连接的多个重分布图案，所述上耦合焊盘的顶表面与所述基础介电层的顶表面共面；

在所述重分布基板上的半导体芯片，所述半导体芯片包括半导体衬底、覆盖所述半导体衬底的顶表面的保护层、在所述保护层上的重分布介电层、以及多个重分布芯片焊盘，所述半导体衬底包括多个芯片焊盘，所述多个重分布芯片焊盘穿透所述重分布介电层和所述保护层并且连接到所述多个芯片焊盘，所述多个重分布芯片焊盘的顶表面与所述重分布介电层的顶表面共面；

模塑层，位于所述重分布基板的顶表面上并且覆盖所述半导体芯片；以及

多个连接端子，位于所述重分布基板的底表面上并且连接到所述多个下耦合焊盘，

其中，所述重分布介电层的顶表面被接合到所述基础介电层的顶表面，并且所述多个重分布芯片焊盘被接合到所述多个上耦合焊盘，

其中，所述多个重分布芯片焊盘中的每个重分布芯片焊盘具有倾斜的第一侧壁和具有第一最大宽度的第一顶表面，

其中，所述多个上耦合焊盘中的每个上耦合焊盘具有倾斜的第二侧壁和具有第二最大宽度的第二顶表面，所述第二顶表面被直接耦合到所述第一顶表面，并且

其中，所述第一最大宽度和所述第二最大宽度具有约20μm至约70μm的范围。

2.根据权利要求1所述的半导体封装，其中，所述重分布介电层的厚度具有约2.0μm至约4.0μm的范围。

3.根据权利要求1所述的半导体封装，其中，

所述多个重分布芯片焊盘中的每个重分布芯片焊盘的宽度随着距所述多个芯片焊盘的距离增大而增大，并且

所述多个上耦合焊盘中的每个上耦合焊盘的宽度沿从所述基础介电层的底表面到顶表面的方向增大。

4.根据权利要求1所述的半导体封装，其中，所述多个重分布芯片焊盘中的相邻的重分布芯片焊盘之间的间隔小于所述第一最大宽度。

5.根据权利要求1所述的半导体封装，

其中，所述重分布芯片焊盘中的每个重分布芯片焊盘包括第一金属图案和第一阻挡金属图案，

所述第一金属图案位于所述重分布介电层中，并且

所述第一阻挡金属图案具有均匀的厚度并且覆盖所述第一金属图案的底表面和所述第一金属图案的侧壁，

其中，所述上耦合焊盘中的每个上耦合焊盘包括第二金属图案和第二阻挡金属图案，

所述第二金属图案位于所述基础介电层中，并且

所述第二阻挡金属图案具有均匀的厚度并且覆盖所述第二金属图案的底表面和所述第二金属图案的侧壁，

其中，所述第一阻挡金属图案与所述第二阻挡金属图案直接接触，并且

其中，所述第一金属图案与所述第二金属图案直接接触。

6.根据权利要求5所述的半导体封装，其中，所述第一阻挡金属图案的顶表面和所述第二阻挡金属图案的顶表面与所述重分布介电层的顶表面和所述基础介电层的顶表面共面。

7.根据权利要求1所述的半导体封装，其中，

所述重分布介电层和所述基础介电层包括相同的介电材料，并且

所述多个重分布芯片焊盘和所述多个上耦合焊盘包括相同的金属材料。

8.根据权利要求1所述的半导体封装，其中，所述重分布介电层和所述基础介电层包括光敏聚合物层。

9.根据权利要求1所述的半导体封装，其中，

所述模塑层具有与所述重分布基板的顶表面接触的底表面，并且

所述模塑层的底表面与所述多个重分布芯片焊盘的顶表面并且与所述重分布介电层的顶表面共面。

10.根据权利要求1所述的半导体封装，其中，所述多个重分布芯片焊盘中的相应重分布芯片焊盘与所述多个上耦合焊盘中的相应上耦合焊盘被连接成单个主体，而在所述多个重分布芯片焊盘中的所述相应重分布芯片焊盘与所述多个上耦合焊盘中的所述相应上耦合焊盘之间没有界面。

11.根据权利要求1所述的半导体封装，其中，所述第一最大宽度与所述第二最大宽度不同。

12.根据权利要求1所述的半导体封装，其中，

所述多个重分布芯片焊盘的部分与所述基础介电层的顶表面接触，并且

所述多个上耦合焊盘的部分与所述重分布介电层的顶表面接触。

13.一种半导体封装，包括：

重分布基板，所述重分布基板包括基础介电层和所述基础介电层中的多个上耦合焊盘，所述上耦合焊盘的顶表面与所述基础介电层的顶表面共面；以及

半导体芯片，位于所述重分布基板上，并且包括重分布介电层和所述重分布介电层中的多个重分布芯片焊盘，所述多个重分布芯片焊盘的顶表面与所述重分布介电层的顶表面共面，

其中，所述重分布介电层的顶表面被接合到所述基础介电层的顶表面，

其中，所述多个重分布芯片焊盘被接合到所述多个上耦合焊盘，

其中，所述多个重分布芯片焊盘和所述多个上耦合焊盘包括相同的金属材料，并且

其中，所述重分布介电层和所述基础介电层包括光敏聚合物层。

14.根据权利要求13所述的半导体封装，其中，所述多个重分布芯片焊盘中的相邻的重分布芯片焊盘之间的间隔小于所述多个重分布芯片焊盘中的每个重分布芯片焊盘的宽度。

15.根据权利要求13所述的半导体封装，其中，

所述多个重分布芯片焊盘中的每个重分布芯片焊盘具有倾斜的第一侧壁，

所述多个上耦合焊盘中的每个上耦合焊盘具有倾斜的第二侧壁，并且

所述多个重分布芯片焊盘与所述多个上耦合焊盘镜像对称。

16.根据权利要求13所述的半导体封装，

其中，所述多个重分布芯片焊盘中的每个重分布芯片焊盘包括第一金属图案和第一阻挡金属图案，

所述第一金属图案位于所述重分布介电层中，并且

所述第一阻挡金属图案具有均匀的厚度并且覆盖所述第一金属图案的底表面和所述第一金属图案的侧壁，并且

其中，所述上耦合焊盘中的每个上耦合焊盘包括第二金属图案和第二阻挡金属图案，

所述第二金属图案位于所述基础介电层中，并且

所述第二阻挡金属图案具有均匀的厚度并且覆盖所述第二金属图案的底表面和所述第二金属图案的侧壁。

17.根据权利要求13所述的半导体封装，还包括：

在所述重分布基板上的模塑层，其中，

所述模塑层覆盖所述半导体芯片，并且

所述模塑层的侧壁与所述重分布基板的侧壁对准。

18.一种半导体封装，包括：

重分布基板，包括基础介电层和所述基础介电层中的多个上耦合焊盘；以及

在所述重分布基板上的半导体芯片，所述半导体芯片包括半导体衬底、覆盖所述半导体衬底的顶表面的保护层、在所述保护层上的重分布介电层、以及多个重分布芯片焊盘，所述半导体衬底包括多个芯片焊盘，所述多个重分布芯片焊盘穿透所述重分布介电层和所述保护层并且连接到所述多个芯片焊盘，

其中，所述基础介电层与所述重分布介电层彼此直接接触，

其中，所述多个重分布芯片焊盘与所述多个上耦合焊盘彼此直接接触，

其中，所述多个重分布芯片焊盘中的每个重分布芯片焊盘具有倾斜的侧壁并且所述多个上耦合焊盘中的每个上耦合焊盘具有倾斜的侧壁，

其中，所述多个重分布芯片焊盘中的每个重分布芯片焊盘在所述重分布基板与所述半导体芯片之间的接合表面处具有第一最大宽度，并且

其中，所述多个上耦合焊盘中的每个上耦合焊盘在所述重分布基板与所述半导体芯片之间的所述接合表面处具有第二最大宽度。

19.根据权利要求18所述的半导体封装，其中，

所述保护层包括氧化硅层，并且

所述重分布介电层和所述基础介电层包括光敏聚合物层。

20.根据权利要求18所述的半导体封装，其中，所述多个重分布芯片焊盘中的相邻的重分布芯片焊盘之间的间隔小于所述多个重分布芯片焊盘中的每个重分布芯片焊盘的宽度。

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