TWI881409B

TWI881409B - 封裝件的形成方法

Info

Publication number: TWI881409B
Application number: TW112128608A
Authority: TW
Inventors: 曾建富; 葉德強; 張宏賓; 謝正賢; 許立翰; 李孟燦; 吳偉誠; 王景德
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-04-06
Filing date: 2023-07-31
Publication date: 2025-04-21
Also published as: KR20240150709A; US20240339370A1; DE102023130202A1; KR102845652B1; US20250357234A1; TW202441725A

Abstract

一種方法包括：將複合晶粒接合在重佈線路結構上。複合晶粒包括：元件晶粒包含有半導體基底、半導體穿孔貫穿半導體基底、金屬通孔位於元件晶粒的表面處以及犧牲載體貼附至元件晶粒。將複合晶粒包封在包封體中。對複合晶粒與包封體進行平坦化製程，且犧牲載體被移除以露出金屬通孔。形成導電特徵以電耦合到金屬通孔。

Description

封裝件的形成方法

本發明實施例是有關於一種封裝件的形成方法。

積體電路的封裝件變得越來越複雜，其將更多的元件晶粒整合在同一個封裝件中以實現更多的功能。舉例來說，可以將多個元件晶粒(例如處理器和記憶體立方體)接合並整合在一起。封裝件可以包括採用不同技術形成的具有不同功能的元件晶粒，從而形成系統。這可以節省製造成本並優化元件性能。

本發明實施例提供一種封裝件的形成方法包括：將複合晶粒接合在重佈線路結構上。複合晶粒包括：元件晶粒、金屬通孔以及犧牲載體。元件晶粒包括：半導體基底；以及半導體穿孔貫穿半導體基底。金屬通孔位於元件晶粒的表面處。犧牲載體貼附至元件晶粒。該方法還包括：將複合晶粒包封在包封體中；對複合晶粒與包封體進行平坦化製程，其中犧牲載體被移除以露出金屬通孔；以及形成導電特徵以電耦合到金屬通孔。

本發明實施例提供一種封裝件的形成方法包括：形成元件晶圓。形成元件晶圓包括：對半導體基底的背側進行背側研磨製程，使得穿孔從半導體基底的背側露出；從背側凹蝕半導體基底，其中穿孔的一部分突出半導體基底；在半導體基底的背表面上形成介電隔離層，其中穿孔通過介電隔離層露出；形成金屬通孔以接觸穿孔；以及形成介電層，其中金屬通孔位於介電層內。該方法還包括：將犧牲載體貼附到元件晶圓以形成複合晶圓；以及將複合晶圓鋸切成多個複合晶粒，其中犧牲載體也被鋸切成犧牲晶粒。

本發明實施例提供一種封裝件的形成方法包括：形成封裝件。形成元件晶圓包括：形成第一重佈線路結構；以及將元件晶粒接合在第一重佈線路結構之上。元件晶粒包括：半導體基底；積體電路位於半導體基底的前表面；介電隔離層接觸半導體基底的背表面；穿孔貫穿半導體基底與介電隔離層；以及金屬通孔接觸穿孔。該方法還包括：在元件晶粒之上形成第二重佈線路結構，其中第二重佈線路結構通過穿孔電性連接到第一重佈線路結構。

10:晶圓

10’:元件晶粒

12:基底

14:電路

16:基底穿孔(TSVs)

18:介電隔離襯層

20、73:內連線結構

22、42、58、70:介電層

24:導電特徵

30、30’:電性連接件

32、52:載體

34、54:離型膜

36:凹陷

38:介電隔離層

40:導通孔

40A:非焊料下部

40B:焊料層

46:犧牲載體

46’:載體晶粒

48:黏著膜

50:複合晶圓

50’、86:晶粒

56、68:重佈線路結構

60、72:重分佈線

62:金屬柱

64、76:底部填充劑

66、78:包封體

71:半導體基底

74:封裝組件

75:積體電路元件

80:重構晶圓

80’、82:封裝件

84:焊料區

200:製程流程

202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232、234、236、238、240:製程

H1:高度

T1、T2:厚度

W1、W2:寬度

通過結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1-圖14示出了根據一些實施例的通過面對背(face-to-back)接合形成封裝件的中間階段的剖面圖。

圖15-圖26示出了根據一些實施例的通過面對面(face-to-face)接合形成封裝件的中間階段的剖面圖。

圖27示出了根據一些實施例的用於形成封裝件的製程流程。

以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及排列方式的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用元件標號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「下方的(underlying)」、「位於...下方(below)」、「下部的(lower)」、「位上覆的(overlying)」、「上部的(upper)」及相似用語等空間相對性用語來闡述圖中所示的一個裝置或特徵與另一(其他)裝置或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90 度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

提供了一種封裝件及其形成方法。根據本公開的一些實施例，封裝件的形成包括形成電耦合到半導體穿孔的金屬通孔，半導體穿孔貫穿元件晶粒的半導體基底。將犧牲載體接合到元件晶粒以形成複合晶粒。複合晶粒可被包封在包封體中，包封體可被平坦化以移除犧牲載體並露出金屬通孔。金屬通孔用以當作平坦化製程的緩衝，使得在平坦化製程中，接觸半導體基底的薄介電隔離層不會被不利地移除或損壞。

此處討論的實施例旨在提供示例以實現或使用本公開的主題，並且本領域的普通技術人員將容易理解在保持在不同實施例的預期範圍內的同時可以進行的修改。在各種視圖和說明性實施例中，相同的元件標號用於指示相同的元件。儘管方法實施例可以被討論為以特定順序進行，但是其他方法實施例可以以任何邏輯順序進行。

圖1至圖14示出了根據本公開的一些實施例的封裝件形成的中間階段的剖面圖。相應的製程也示意性地反映在圖27中所示的製程流程中。

圖1示出了根據一些實施例的元件晶圓的形成。相應的製程在製程流程200中表示為製程202，如圖27所示。元件晶圓10中包括多個元件晶粒10’。元件晶圓10包括基底12。根據一些實施例，基底12是半導體基底，其可包括或者是晶體矽基底，而它也可以包括諸如矽鍺、碳摻雜矽等其他半導體材料或由其他半導體材料形成。根據一些實施例，元件晶粒10’包括主動電路14，其包括形成在半導體基底12的頂表面處的諸如電晶體(未示出)的主動元件。

根據一些實施例，穿孔(有時稱為基底穿孔(TSVs))16可形成以延伸到基底12中。當形成在矽基底中時，TSVs 16有時也稱為矽穿孔。每一個TSVs 16可以被介電隔離襯層18包圍，其由諸如氧化矽、氮化矽等的介電材料形成。隔離襯層18將相應的TSVs 16與半導體基底12電性隔離且物理隔離。TSVs 16和隔離襯層18從半導體基底12的頂表面延伸到半導體基底12的頂表面與底表面之間的中間水平。根據一些實施例，TSVs 16的頂表面與半導體基底12的頂表面齊平。根據替代實施例，TSVs 16延伸到介電層22之一中，並從對應的介電層22的頂表面向下延伸到半導體基底12中。

內連線結構20形成在半導體基底12之上。內連線結構20可包括多個介電層22和位於介電層22中的導電特徵24。導電特徵24可電性連接到TSVs 16和電路14。

根據一些實施例，介電層22由氧化矽、氮化矽、碳化矽、氮氧化矽、其組合及/或其多層形成。介電層22可包括一或多個金屬間介電(IMD)層，該層由具有低k值的低k介電材料形成，k值可例如低於約3.0，或在約2.5與約3.0之間的範圍內。介電層22還可以包括在低k介電層之上的鈍化層，該鈍化層可以由非低k介電材料形成，例如氧化物、氮化物及/或其組合物。介電層22的一些上層也可包括或可以由聚合物形成，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)等。

導電特徵24可包括金屬線和通孔，其可以形成在低k介電層中。根據一些實施例，金屬線和通孔可使用鑲嵌製程形成。在低k介電層之上與鈍化層及/或非低k介電層中可能有一些金屬墊(例如鋁銅墊)。

電性連接件30形成在元件晶粒10’的頂表面。相應的製程在製程流程200中表示為製程204，如圖27所示。根據一些實施例，電性連接件30包括焊料區、金屬柱、金屬墊、金屬凸塊(有時稱為微凸塊)等。電性連接件30的材料可包括非焊料材料，其可包括或由銅、鎳、鋁、金、其多層、其合金等形成。電性連接件30可以電性連接到積體電路14。

在全文中，半導體基底12具有主動電路14和內連線結構20的一側稱為半導體基底12的前側(或主動側)，而相對一側則稱為半導體基底12的背側(或非主動側)。此外，半導體基底12的前側被稱為晶圓10(元件晶粒10’)的前側(或主動側)，而半導體基底12的背側也被稱為元件晶粒10’(晶圓10)的背側(或非主動側)。

參照圖2，將晶圓10貼附到載體32和離型膜34。相應的製程在製程流程200中表示為製程206，如圖27所示。載體32可以是玻璃載體、矽晶圓、有機物載體等。根據一些實施例，載體32可以具有圓形俯視形狀。離型膜34可以由基於聚合物的材料及/或基於環氧樹脂的熱釋放材料(例如光熱轉換(LTHC)材料)形成，其能夠在諸如雷射的輻射下分解，使得載體32可以從上覆結構中剝離。根據本公開的一些實施例，離型膜34通過塗佈施加在載體32上。

進一步參照圖2，從元件晶圓10的背側進行背側薄化製程，並薄化半導體基底12。相應的製程在製程流程200中表示為製程208，如圖27所示。背側研磨製程可以通過化學機械拋光(CMP)製程或機械拋光製程來進行。TSVs 16則被暴露出來。

接下來，參照圖3，通過回蝕製程來凹蝕半導體基底12。相應的製程在製程流程200中表示為製程210，如圖27所示。因此，TSVs 16的頂部突出以高於半導體基底12的頂表面(背側)。在凹蝕製程中，介電隔離襯層18可以是凹陷的，例如介電隔離襯層18具有與半導體基底12的頂表面齊平的頂端，因此TSVs 16的突出頂部的側壁被暴露出來。高於半導體基底12的背表面且低於TSVs 16的頂端的空間稱為凹陷36。另外，介電隔離襯層18並沒有凹陷，因此TSVs 16的突出頂部被介電隔離襯層18的相應頂部包圍。半導體基底12的凹陷深度可以在大約0.5μm與大約3μm之間的範圍內。

參照圖4，以介電隔離層38填充凹陷36。相應的製程在製程流程200中表示為製程212，如圖27所示。根據一些實施例，介電隔離層38由無機介電材料形成或包括無機介電材料，例如氮化矽、氮氧化矽、碳氮氧化矽、氧化矽、碳化矽、碳氧化矽等或其組合。該形成製程可包括共形或非共形沉積製程，其可使用原子層沉積(ALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)等來進行。介電隔離層38也可以使用低溫沉積製程來沉積。舉例來說，當介電隔離層38包括氮化矽時，它可以在約300℃與約500℃之間的範圍內的溫度下沉積。介電隔離層38可具有在約0.5μm與約3μm之間的範圍內的厚度T1。

在沉積之後，進行平坦化製程以移除高於TSVs 16的頂端的部分介電隔離層38。因此，介電隔離層38的頂表面與TSVs 16的頂端共平面。TSVs 16的頂部也被介電隔離層38包圍。根據一些實施例，當半導體基底12凹陷時，介電隔離襯層18不凹陷。因此，介電隔離層38通過相應的介電隔離襯層18與TSVs 16的頂部分隔開。根據替代實施例，當半導體基底12凹陷且隔離襯墊18也凹陷，介電隔離層38與TSVs 16的頂表面物理接觸。

參照圖5，形成包括導通孔40和介電層42的緩衝結構。相應的製程在製程流程200中表示為製程214，如圖27所示。根據一些實施例，導通孔40為金屬通孔，以下稱為金屬通孔40。金屬通孔40可包括或由銅、鋁、焊料、鎳、鎢、鈷、鈀、鈦、氮化鈦、鉭、氮化鉭等或其組合形成。

介電層42可包含無機材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、碳氮氧化矽等，或其組合。另外，介電層42可包含有機介電材料，例如PBO、聚醯亞胺、BCB等。根據一些實施例，介電層42和金屬通孔40的高度H1在大約10μm與大約30μm之間的範圍內。

根據一些實施例，金屬通孔40的形成可包括如圖4所示在晶圓10上沉積金屬晶種層，形成並圖案化諸如光阻的鍍覆罩幕(未示出)，並在開口中鍍覆相應的金屬材料，如前所述。金屬晶種層可包括鈦層和在鈦層之上的銅層，或者可以是銅層。然後移除鍍覆罩幕，隨後蝕刻金屬晶種層的經暴露部分。因此，金屬通孔40的側壁在製程變化範圍內是垂直和筆直的。然後可以形成介電層42，接著是平坦化製程以使介電層42的頂表面與金屬通孔40的頂端齊平。

另外，在平坦化之後，金屬通孔40被介電層42覆蓋。當鍍覆時，金屬通孔40還可以包括由前面討論的非焊料材料形成的非焊料下部40A和在相應的非焊料下部40A之上的焊料層40B。焊料層40B比非焊料下部40A軟，更適合探測(probing)。另外，鍍覆材料為銅、銅合金、鎢等均質材料。

根據替代實施例，金屬通孔40通過鑲嵌製程形成。該形成製程可包括沉積介電層42，然後圖案化介電層42以露出下方的TSVs 16，以及可能的介電隔離層38和介電隔離襯層18。介電隔離襯層18可能會或可能不會露出，具體取決於它們在凹陷36形成期間是否凹陷(圖3)。

然後沉積導電層。根據一些實施例，金屬通孔40中的每一個包括保形擴散阻擋層(也稱為黏著層)，其可包括鈦、氮化鈦、鉭、氮化鉭或其他替代物。內部導電材料沉積在黏著層之上，且可包括金屬材料，例如銅、銅合金、銀、金、鎢、鋁等。可以進行諸如CMP製程的平坦化製程以平整導電材料的表面，以在介電層42中留下金屬通孔40。

根據一些實施例，金屬通孔40的寬度W2可以大於、等於或小於TSVs 16的寬度W1。在圖5中，介電隔離襯層18的厚度可能被誇大了，而介電隔離襯層18的厚度可能比TSVs 16的寬度W1小得多。金屬通孔40也可以與介電隔離襯層18的頂端物理接觸，或者可通過介電隔離層38與介電隔離襯層18的頂端分隔開，這取決於介電隔離襯層18是否已經凹陷。

圖6示出了犧牲載體46到晶圓10的貼附。該貼附可以通過黏著膜48來進行。相應的製程在製程流程200中表示為製程 216，如圖27所示。在前面的製程中薄化的晶圓10對於後續的製程來說可能太薄，且可能會發生破損及/或翹曲。例如，晶圓10的厚度可以在大約30μm與大約50μm之間的範圍內。因此，犧牲載體46可以提供機械支撐。根據一些實施例，犧牲載體46由矽晶圓、玻璃晶圓等形成或包括矽晶圓、玻璃晶圓等。犧牲載體46也可以是無機或有機載體。犧牲載體46的厚度T2足以為晶圓10和後續製程中的元件晶粒10’提供支撐，並且不會太厚，因為它將通過研磨或CMP移除。根據一些實施例，犧牲載體46的厚度T2可以在約500μm與約700μm之間的範圍內。在全文中，包括晶圓10和犧牲載體46的結構統稱為複合晶圓50。

根據一些實施例，犧牲載體46在背側研磨製程到合適的厚度時被薄化，因此足以為晶圓10提供支撐，但不會太厚。根據替代實施例，不進行犧牲載體46的薄化。

然後複合晶圓50從載體32剝離，舉例來說，通過投射UV光或雷射束，其貫穿載體32並投射在離型膜34上。相應的製程在製程流程200中表示為製程218，如圖27所示。離型膜34在紫外線或雷射束的加熱下分解。然後可以將複合晶圓50與載體32分開。

在後續的製程中，如圖7所示，單體化複合晶圓50，例如鋸切成多個離散晶粒50’，其可稱為複合晶粒50’。相應的製程在製程流程200中表示為製程220，如圖27所示。在鋸切製程中，複合晶圓50可以被固定在切割膠帶(未示出)上，切割膠帶進一步固定在框架(未示出)上。每一個複合晶粒50’包括載體晶粒46’和元件晶粒10’，載體晶粒46’是從載體46切割出來的空白晶粒，而元件晶粒10’則是晶圓10的一部分。

圖8至圖11示出了根據一些實施例的離散晶粒10’的封裝。參照圖8，提供了載體52，離型膜54塗佈在載體52上。載體52可以是玻璃載體、矽晶圓、有機物載體等。離型膜54可以由基於聚合物的材料及/或基於環氧樹脂的熱釋放材料形成，例如LTHC材料。可具有緩衝層介電層(未示出)，例如形成在離型膜54上的PBO層。

在離型膜54之上形成包括多個介電層58和多個重分佈線60的重佈線路結構56。相應的製程在製程流程200中表示為製程222，如圖27所示。重佈線路結構56可替代地稱為中介層56。根據一些實施例，重佈線路結構56是預先形成的，且預先形成的重佈線路結構56放置在離型膜54上。重佈線路結構56可以是包括有機介電層58和重分佈線60的有機中介層。

根據替代實施例，重佈線路結構56逐層形成在載體52上。例如，重分佈線60的形成可包括形成介電層58，以及通過圖案化製程在介電層58中形成開口。沉積金屬晶種層(未示出)，其包括介電層58之上的一些部分與延伸到介電層58中的一些其他部分。介電層58可包括或由諸如PBO、聚醯亞胺、BCB等的有機材料或諸如氧化矽、氮化矽等的無機材料形成。然後在金屬晶種層上方形成圖案化罩幕(未示出)，例如光阻，接著進行金屬鍍覆製程以在經暴露的金屬晶種層上沉積金屬材料。然後移除圖案化罩幕和被圖案化罩幕覆蓋的部分金屬晶種層，以留下重分佈線60的層。

根據一些實施例，金屬晶種層包括鈦層和位於鈦層之上的銅層。金屬晶種層可使用例如物理氣相沉積(PVD)等製程來形成。鍍覆材料可包括銅、鋁、鈷、鎳、金、銀、鎢或其合金。該鍍覆可使用例如電化學鍍覆製程來進行。介電層58和重分佈線60逐層形成，且共同形成重佈線路結構56。

然後形成金屬柱62。相應的製程在製程流程200中表示為製程224，如圖27所示。根據一些實施例，該形成製程包括沉積金屬晶種層，形成並圖案化諸如光阻的鍍覆罩幕，在鍍覆罩幕中鍍覆金屬材料，移除鍍覆罩幕，並移除先前被鍍覆罩幕覆蓋的部分金屬晶種層。鍍覆金屬材料和金屬晶種層的剩餘部分統稱為金屬柱62。

接下來如圖9所示，將複合晶粒50’接合到重佈線路結構56，例如通過電性連接件30，其接合到重佈線路結構56中的金屬墊、金屬柱等。相應的製程在製程流程200中表示為製程226，如圖27所示。雖然示出了一個複合晶粒50’，但也可將多個複合晶粒50’接合在同一個載體52之上。元件晶粒10’的前側面向重佈線路結構56。

參照圖10，將底部填充劑64點膠到晶粒10’與重佈線路結構56之間的間隙中。相應的製程在製程流程200中表示為製程228，如圖27所示。接下來，將複合晶粒50’和金屬柱62包封在包封體66中。包封體66填充相鄰金屬柱62之間的間隙以及金屬柱62與複合晶粒50’之間的間隙。相應的製程在製程流程200中表示為製程230，如圖27所示。包封體66可包括模塑料、模封底部填充劑、環氧樹脂及/或樹脂。包封體66的頂表面可以高於犧牲晶粒46’的頂表面。當由模塑料形成時，包封體66可包括基材以及基材中的填料顆粒。基材可以是聚合物、樹脂、環氧樹脂等，而填料顆粒可以是SiO₂、Al₂O₃、二氧化矽等介電顆粒，且可具有球形。此外，球形填料顆粒可具有多個不同的直徑。

在後續的製程中，如圖11所示，進行諸如CMP製程或機械研磨製程的平坦化製程以薄化包封體66和複合晶粒50’，直到暴露出金屬柱62並移除犧牲晶粒46’。相應的製程在製程流程200中表示為製程232，如圖27所示。金屬柱62在下文中可替代地稱為穿孔62，因為它們貫穿包封體66。

在平坦化製程中，犧牲晶粒46’被移除，黏著膜48也被移除，從而暴露出下方的金屬通孔40。當薄晶圓10從載體32剝離時，犧牲晶圓46(圖6)用以支持薄晶圓10(圖7)的鋸切，並在薄晶粒10’接合到重佈線路結構56的過程中提供機械支撐。

應當理解，包封體66的平坦化的變化可大於介電隔離層38的厚度。舉例來說，包封體66的薄化的變化可在+3μm與-3μm之間的範圍內，而介電隔離層38的厚度可在大約0.5μm與大約3μm之間的範圍內。如果不形成金屬通孔40，為了通過平坦化製程而露出TSVs 16，該平坦化製程將難以控制。介電隔離層38有可能會因為不好控制的拋光製程而被不利移除，並導致後續形成用於連接的穿孔的導電特徵可能會接觸(且電短路到)半導體基底12的背表面。根據本申請的實施例，金屬通孔40的厚度大於製程的變化並具有足夠的餘量，且金屬通孔40可以用作緩衝。即使在包封體66的平坦化中出現超出規格的變化，也可確保上覆結構不會與半導體基底12電短路。

根據一些實施例，金屬通孔40包括焊料區40B(例如圖 5)，由於平坦化製程的變化較大，所以同一載體上的不同元件晶粒10’可以被拋光不同的量，且在一個元件晶粒10’中的一些金屬通孔40可以比其他元件晶粒10’中的金屬通孔40拋光得更多。不同晶粒10’中所得金屬通孔40可因此具有與其他晶粒10’中的金屬通孔40不同的剩餘厚度。在金屬通孔40具有不同層的實施例中，一些層可以從一些晶粒10’中完全移除，而在其他晶粒10’中保留不移除，或者從晶粒10’中的一些金屬通孔中移除，而在同一晶粒10’中的其他金屬通孔40中保留不移除。舉例來說，當金屬通孔包括非焊料金屬層40A和焊料層40B時，焊料層40B可以從一些金屬通孔中移除，同時留在其他晶粒10’中，或者從一些金屬通孔40中移除，同時留在同一晶粒10’中的其他金屬通孔40中。

圖12示出了重佈線路結構68的形成，其包括介電層70和介電層70中的重分佈線72。相應的製程在製程流程200中表示為製程234，如圖27所示。製程的材料、結構以及形成可與重佈線路結構56相似或相同，於此便不再贅述。

圖13示出了根據一些實施例的封裝組件74到重佈線路結構68的接合。相應的製程在製程流程200中表示為製程236，如圖27所示。由於封裝組件74的前側面對元件晶粒10’的背側，因此這種接合稱為面對背(face-to-back)接合。封裝組件74可包括元件晶粒、多晶粒堆疊、封裝件等。根據一些實施例，封裝組件74是元件晶粒，且包括半導體基底71和內連線結構73。積體電路元件75形成在半導體基底71的前側上。底部填充劑76點膠到封裝組件74與下方的重佈線路結構68之間的間隙中。然後點膠、固化以及平坦化包封體78。相應的製程在製程流程200中表示為製程238，如圖27所示。在離型膜54之上的結構稱為重構晶圓80。接下來，重構晶圓80與載體52剝離。相應的製程在製程流程200中表示為製程240，如圖27所示。重構晶圓80被單體化以形成多個封裝件80’。

可以在封裝件80’上進行更多的製程(在重構晶圓80的單體化之前或之後)以形成封裝件82，如圖14所示。例如，焊料區84可形成在重佈線路結構56上，且例如獨立被動元件(IPD)晶粒86的離散晶粒可接合到重佈線路結構56。

圖15至圖26示出了根據本公開的替代實施例的封裝件形成的中間階段的剖面圖。這些實施例類似於圖1至圖14所示的實施例，不同之處在於包括金屬通孔40和介電層42的緩衝結構形成在前側，而不是形成在晶圓10和元件晶粒10’的背側。因此，封裝組件74貼合時採用面對面(face-to-face)貼合。除非另有說明，否則這些實施例中的構件的材料、結構以及形成製程與前述實施例中由相同元件標號表示的相同構件基本相同。因此可以在前述實施例的討論中找到關於圖15至圖26中所示的構件的材料、結構以及形成製程的細節。

參照圖15，形成了包括元件晶粒10’的晶圓10。TSVs 16也被形成，且延伸到半導體基底12中。接著，如圖16所示，在晶圓10的前側(而不是背側)形成金屬通孔40和介電層42。金屬通孔40電性連接到積體電路14和通孔16。金屬通孔40和介電層42的形成製程、結構以及材料可參照圖5的討論，於此便不再贅述。

接下來，如圖17所示，通過黏著膜48將晶圓10的前側貼合到犧牲載體46。進行背側薄化製程以移除半導體基底12的背側部分，並露出TSVs 16。然後進行凹蝕製程以凹蝕TSVs 16，並形成凹陷36。同樣地，介電隔離襯層18可以是凹陷的，也可以是不凹陷的。

圖18示出了形成介電隔離層38以填充凹陷36，且TSVs 16通過介電隔離層38暴露出來。接下來，參照圖19，在TSVs 16上形成電性連接件30’。由此形成了複合晶圓50。根據一些實施例，電性連接件30’是焊料區，且該形成製程可包括將焊球放置在TSVs 16上，並且進行回焊製程。根據替代實施例，電性連接件30’可包括金屬柱(非焊料金屬柱)，其可以使用與前面段落中討論的用於形成金屬通孔40的基本上相同的鍍覆製程來形成。相應的電性連接件30’可以或可以不包括金屬柱上的焊料層。電性連接件30’可以比相應的下面的TSVs 16寬，且介電隔離層38可以使電性連接件30’與半導體基底12電性絕緣。

接下來，如圖20所示，進行單體化製程以將複合晶圓50鋸切成複合晶粒50’。複合晶粒50’包括犧牲晶粒46’和元件晶粒10’。圖21示出了在載體52和離型膜54上形成重佈線路結構56。也形成了金屬柱62。

接下來，如圖22所示，將複合晶粒50’接合至重佈線路結構56。雖然示出了一個晶粒50’，但也可將多個晶粒50’接合在重佈線路結構56上。根據這些實施例，元件晶粒10’的背側(而不是前側)面向重佈線路結構56。

然後將底部填充劑64點膠到晶粒10’與重佈線路結構56之間的間隙中。接下來，複合晶粒50’和金屬柱62被包封在包封體66中。包封體66的頂表面可以高於犧牲晶粒46’的頂表面。

在後續步驟中，如圖23所示，進行例如CMP製程或機械研磨製程的平坦化製程以薄化包封體66，直到暴露出金屬柱62和金屬通孔40。在平坦化製程中，犧牲晶粒46’和黏著膜48(圖22)被移除。

圖24示出了重佈線路結構68的形成，其包括介電層70和介電層70中的重分佈線72。

圖25示出了根據一些實施例的封裝組件74到重佈線路結構68的接合。由於封裝組件74的前側面對元件晶粒10’的前側，因此該接合稱為面對面接合。底部填充劑76被點膠到封裝組件74與下方的重佈線路結構68之間的間隙中。然後點膠、固化以及平坦化包封體78。離型膜54之上的結構稱為重構晶圓80。接下來，單體化重構晶圓80以形成多個封裝件80’。

圖26示出了根據一些實施例的封裝件82的形成，其可以包括電性連接件84的形成和IPD晶粒86的接合。

在上述實施例中，根據本公開的一些實施例討論了一些製程和特徵以形成三維(3D)封裝。其他功能和製程也可以包括在內。例如，可以包括測試結構以幫助3D封裝或3DIC設備的驗證測試。測試結構可以包括例如形成在重分佈層中或基底上的測試墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡等。可以對中間結構以及最終結構進行驗證測試。此外，本文公開的結構和方法可以與結合已知良好晶粒的中間驗證的測試方法一起使用以增加產量並降低成本。

本公開的實施例具有一些有利的特徵。通過包括TSVs在其中的TSV晶粒上形成金屬通孔，當TSV晶粒包封在包封體中時，金屬通孔可以用作緩衝結構，使得包封體的平坦化的變化最多導致金屬通孔變薄。此金屬通孔變薄不會對最終封裝的良率產生不利影響。作為對比，如果沒有形成金屬通孔。介電隔離層可能被不利地變薄或移除。這可能導致後續形成的導電特徵與TSV晶粒中的半導體基底電短路。另外，還可以將一片犧牲載體包封到包封體中，並在平坦化製程中移除。因此，犧牲載體可以機械地支撐元件晶粒/晶圓直到元件晶粒被接合和包封，從而可以提供最大的支撐。

根據本公開的一些實施例，一種方法包括將複合晶粒接合在重佈線路結構上，其中複合晶粒包括元件晶粒，元件晶粒包括半導體基底；以及貫穿半導體基底的半導體穿孔；金屬通孔位於元件晶粒的表面處；以及犧牲載體貼附至元件晶粒；將複合晶粒包封在包封體中；對複合晶粒和包封體進行平坦化製程，其中犧牲載體被移除以露出金屬通孔；以及形成導電特徵以電耦合到金屬通孔。在一實施例中，金屬通孔位於元件晶粒的背側，並與半導體穿孔接觸。

在一實施例中，該方法還包括進行背側薄化製程以薄化半導體基底，從而露出半導體穿孔；凹蝕半導體基底，使得半導體穿孔的突出部分突出半導體基底；形成介電隔離層以包圍半導體穿孔的突出部分。在一實施例中，金屬通孔橫向延伸超過半導體穿孔的相應邊緣，並接觸介電隔離層。在一實施例中，介電隔離層包括氮化矽。在一實施例中，金屬通孔位於元件晶粒的前側上。

在一實施例中，該方法還包括進行背側薄化製程以薄化半導體基底，從而露出半導體穿孔；凹蝕半導體基底，使得半導體穿孔的突出部分突出半導體基底；形成介電隔離層以包圍半導體穿孔的突出部分；形成焊料區以接觸半導體穿孔。在一實施例中，犧牲載體通過黏著膜貼附至元件晶粒，且其中黏著膜在平坦化製程中被移除。在一實施例中，該方法還包括形成多個金屬柱，其中包封體進一步將多個金屬柱包封在其中，且其中在平坦化製程之後，多個金屬柱被露出。

在一實施例中，該方法還包括形成內連線結構，其中複合晶粒接合到內連線結構，且其中多個金屬柱是從互連結構開始形成的。在一實施例中，該方法還包括將將犧牲載體貼附到包含元件晶粒於其中的元件晶圓以形成複合晶圓；將複合晶圓單體化為多個複合晶粒，其中複合晶粒為多個複合晶粒中的一者。

根據本發明的一些實施例，一種方法包括形成元件晶圓，該形成包括對半導體基底的背側進行背側研磨製程，使得穿孔從半導體基底的背側露出；從背側凹蝕半導體基底，其中穿孔的一部分突出半導體基底；在半導體基底的背表面上形成介電隔離層，其中穿孔通過介電隔離層露出；形成金屬通孔以接觸穿孔；以及形成介電層，其中金屬通孔位於介電層內；將犧牲載體貼附到元件晶圓以形成複合晶圓；以及將複合晶圓鋸切成多個複合晶粒，其中犧牲載體也被鋸切成犧牲晶粒。

在一實施例中，該方法還包括將多個複合晶粒中的離散複合晶粒接合到重佈線路結構；將離散複合晶粒包封在包封體中；以及拋光離散複合晶粒與包封體，直到離散複合晶粒中的犧牲晶粒被移除。在一實施例中，在拋光之後，金屬通孔被露出，且其中方法還包括形成連接到金屬通孔的重分佈線。在一實施例中，該方法還包括，在鋸切複合晶圓之前，薄化犧牲載體。在一實施例中，形成介電隔離層包括低溫沉積製程以沉積氮化矽層。

根據本公開的一些實施例，一種方法包括形成封裝件，該形成包括形成第一重佈線路結構；以及將元件晶粒接合在第一重佈線路結構之上，其中元件晶粒包括：半導體基底；積體電路位於半導體基底的前表面；介電隔離層接觸半導體基底的背表面；穿孔貫穿半導體基底與介電隔離層；以及金屬通孔接觸穿孔；以及在元件晶粒之上形成第二重佈線路結構，其中第二重佈線路結構通過穿孔電性連接到第一重佈線路結構。

在一實施例中，該方法還包括將元件晶粒包封在包封體中，其中包封元件晶粒時，元件晶粒貼附至犧牲載體；以及拋光包封體，其中犧牲載體在拋光期間被移除。在一實施例中，金屬通孔橫向延伸超過穿孔的相應邊緣，且金屬通孔物理接觸介電隔離層。在一實施例中，介電隔離層包括無機介電材料。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、取代及變更。

200:製程流程

Claims

一種封裝件的形成方法，包括：將複合晶粒接合在重佈線路結構上，其中所述複合晶粒包括：元件晶粒包括：半導體基底；以及半導體穿孔貫穿所述半導體基底；金屬通孔位於所述元件晶粒的表面處；以及犧牲載體貼附至所述元件晶粒，其中所述金屬通孔垂直配置在所述犧牲載體與所述元件晶粒之間；將所述複合晶粒包封在包封體中；對所述複合晶粒與所述包封體進行平坦化製程，以同時移除所述複合晶粒中的所述犧牲載體與所述包封體，直到暴露出所述金屬通孔；以及形成導電特徵以電耦合到所述金屬通孔。
如請求項1所述的方法，其中所述金屬通孔位於所述元件晶粒的背側，且與所述半導體穿孔接觸。
如請求項2所述的方法，還包括：進行背側薄化製程以薄化所述半導體基底，使得所述半導體穿孔露出；凹蝕所述半導體基底，使得所述半導體穿孔的突出部分突出所述半導體基底；以及形成介電隔離層以包圍所述半導體穿孔的所述突出部分。
如請求項1所述的方法，其中所述金屬通孔位於所述元件晶粒的前側上。
如請求項4所述的方法，還包括：進行背側薄化製程以薄化所述半導體基底，使得所述半導體穿孔露出；凹蝕所述半導體基底，使得所述半導體穿孔的突出部分突出所述半導體基底；形成介電隔離層以包圍所述半導體穿孔的所述突出部分；以及形成焊料區以接觸所述半導體穿孔。
如請求項1所述的方法，還包括：將所述犧牲載體貼附到包含所述元件晶粒於其中的元件晶圓以形成複合晶圓；以及將所述複合晶圓單體化為多個複合晶粒，其中所述複合晶粒為所述多個複合晶粒中的一者。
一種封裝件的形成方法，包括：形成元件晶圓包括：對半導體基底的背側進行背側研磨製程，使得穿孔從所述半導體基底的所述背側露出；從所述背側凹蝕所述半導體基底，其中所述穿孔的一部分突出所述半導體基底；在所述半導體基底的背表面上形成介電隔離層，其中所述穿孔通過所述介電隔離層露出；形成金屬通孔以接觸所述穿孔；以及形成介電層，其中所述金屬通孔位於所述介電層內；將犧牲載體貼附到所述元件晶圓以形成複合晶圓，其中所述金屬通孔垂直配置在所述犧牲載體與所述元件晶圓之間；將所述複合晶圓鋸切成多個複合晶粒，其中所述犧牲載體也被鋸切成犧牲晶粒；將所述多個複合晶粒中的離散複合晶粒接合到重佈線路結構；將所述離散複合晶粒包封在包封體中；以及拋光所述離散複合晶粒與所述包封體，以同時移除所述離散複合晶粒中的犧牲晶粒與所述包封體，直到暴露出所述金屬通孔。
一種封裝件的形成方法，包括：形成封裝件包括：形成第一重佈線路結構；以及將元件晶粒接合在所述第一重佈線路結構之上，其中所述元件晶粒包括：半導體基底；積體電路位於所述半導體基底的前表面；介電隔離層接觸所述半導體基底的背表面；穿孔貫穿所述半導體基底與所述介電隔離層；以及金屬通孔接觸所述穿孔；在所述元件晶粒之上形成第二重佈線路結構，其中所述第二重佈線路結構通過所述穿孔電性連接到所述第一重佈線路結構；將所述元件晶粒包封在包封體中，其中包封所述元件晶粒時，所述元件晶粒貼附至犧牲載體，其中所述金屬通孔垂直配置在所述犧牲載體與所述元件晶粒之間；以及拋光所述包封體，以同時移除所述犧牲載體與所述包封體，直到暴露出所述金屬通孔。