TWI884965B - 半導體封裝 - Google Patents

Abstract

一種半導體封裝包括第一半導體晶片、重佈線配線層、 第二半導體晶片以及模製構件。第一半導體晶片包括：第一基板，具有彼此相對的第一表面與第二表面；貫通電極，在第一基板中；第一晶片接墊，在第一表面上且電性連接至貫通電極；及第二晶片接墊，在第一表面上且電性連接至第一基板中的電路元件。重佈線配線層在第一半導體晶片的第一表面上，且包括電性連接至第一晶片接墊的第一重佈線線路及電性連接至第二晶片接墊的第二重佈線線路。第二半導體晶片堆疊於第一半導體晶片的第二表面上且電性連接至貫通電極。模製構件在第一半導體晶片的側表面及第二半導體晶片的側表面上。

Description

半導體封裝

示例性實施例是有關於半導體封裝及半導體封裝之製造方法。

[相關申請案的交叉參考]

本申請案主張於2019年10月11日在韓國智慧財產局(Korean Intellectual Property Office，KIPO)提出申請的韓國專利申請案第10-2019-0126109號的優先權，所述韓國專利申請案的內容全文併入本案供參考。

具有相對短的訊號傳輸長度的扇入型晶圓級封裝(Fan-In wafer level package)可具有極佳的訊號完整性(signal integrity，SI)特性。然而，對於扇入型晶圓級封裝，重佈線配線層直接形成於製作出的晶圓(Fab-Out wafer)上，且因此可能不易應用於堆疊封裝。此外，在扇入型晶圓級封裝的製造期間，在使用焊球作為外連接端子的測試製程期間可能會出現裂紋。

示例性實施例提供一種能夠達成高頻寬及高密度且具有極佳的訊號完整性特性的半導體封裝。

示例性實施例提供一種製造半導體封裝的方法。

根據示例性實施例，一種半導體封裝包括第一半導體晶片、重佈線配線層(redistribution wiring layer)、第二半導體晶片以及模製構件，所述第一半導體晶片包括：第一基板，具有第一表面及與所述第一表面相對的第二表面；貫通電極，位於所述第一基板中；第一晶片接墊，位於所述第一表面上且電性連接至所述貫通電極；以及第二晶片接墊，位於所述第一表面上且電性連接至所述第一基板中的電路元件，所述重佈線配線層位於所述第一半導體晶片的所述第一表面上，且包括電性連接至所述第一晶片接墊的第一重佈線線路(first redistribution wiring line)及電性連接至所述第二晶片接墊的第二重佈線線路，所述第二半導體晶片堆疊於所述第一半導體晶片的所述第二表面上且電性連接至所述貫通電極，所述模製構件位於所述第一半導體晶片的側表面及所述第二半導體晶片的側表面上。

根據示例性實施例，一種半導體封裝包括第一半導體晶片、第二半導體晶片、重佈線配線層以及外連接構件，所述第一半導體晶片具有第一表面及與所述第一表面相對的第二表面，且包括：第一晶片接墊，位於所述第一表面中以電性連接至位於所述第一半導體晶片中的貫通電極；以及第二晶片接墊，位於所述第一表面中以電性連接至位於所述第一半導體晶片中的電路元 件，所述第二半導體晶片堆疊於所述第一半導體晶片的所述第二表面上且藉由導電凸塊電性連接至所述第一半導體晶片的所述貫通電極，所述重佈線配線層位於所述第一半導體晶片的所述第一表面上，且包括電性連接至所述第一晶片接墊的第一重佈線線路及電性連接至所述第二晶片接墊的第二重佈線線路，所述外連接構件位於所述重佈線配線層的外表面上且分別電性連接至所述第一重佈線線路及所述第二重佈線線路。

根據示例性實施例，一種半導體封裝包括：重佈線配線層，包括第一重佈線線路及第二重佈線線路；第一半導體晶片，位於所述重佈線配線層上，且包括電性連接至所述第一重佈線線路的第一晶片接墊、電性連接至所述第二重佈線線路的第二晶片接墊及電性連接至所述第一晶片接墊的貫通電極；第二半導體晶片，堆疊於所述第一半導體晶片上且電性連接至所述貫通電極；模製構件，位於所述第一半導體晶片的側表面及所述第二半導體晶片的側表面上；以及外連接構件，位於所述重佈線配線層的外表面上。

根據示例性實施例，在製造半導體封裝的方法中，形成第一半導體晶片，所述第一半導體晶片包括具有第一表面及與所述第一表面相對的第二表面的第一基板、位於所述第一基板中的貫通電極、位於所述第一表面上且電性連接至所述貫通電極的第一晶片接墊以及位於所述第一表面上且電性連接至所述第一基板中的電路元件的第二晶片接墊。形成重佈線配線層，所述重佈線 配線層位於所述第一半導體晶片的所述第一表面上，且包括電性連接至所述第一晶片接墊的第一重佈線線路及電性連接至所述第二晶片接墊的第二重佈線線路。在所述第一半導體晶片上堆疊第二半導體晶片，使得所述第一半導體晶片的所述第二表面面對所述第二半導體晶片且將所述第二半導體晶片電性連接至所述貫通電極。在所述第一半導體晶片的側表面及所述第二半導體晶片的側表面上形成模製構件。

根據示例性實施例，作為扇入型晶圓級封裝及堆疊封裝的半導體封裝可包括位於第一半導體晶片的第一表面上的重佈線配線層以及堆疊於所述第一半導體晶片的第二表面上的第二半導體晶片。第一外連接構件及第二外連接構件可位於所述重佈線配線層的封裝接墊上。

所述第一外連接構件可藉由所述重佈線配線層的第一重佈線線路及所述第一半導體晶片的貫通電極作為第一輸入/輸出訊號線電性連接至所述第二半導體晶片。所述第二外連接構件可藉由所述重佈線配線層的第二重佈線線路作為第二輸入/輸出訊號線電性連接至所述第一半導體晶片。

因此，所述半導體封裝可提供經由導電凸塊堆疊的所述第一半導體晶片與所述第二半導體晶片的堆疊封裝，藉此達成高頻寬及高密度。由於輸入/輸出訊號藉由彼此分離(例如，電性隔離)的第一輸入/輸出訊號線與第二輸入/輸出訊號線輸入至所述第一半導體晶片及所述第二半導體晶片/自所述第一半導體晶片及所 述第二半導體晶片輸出，因此可縮短訊號傳輸長度，藉此提高/最佳化訊號完整性(SI)。

此外，模製構件可位於第一半導體晶片的側表面及第二半導體晶片的側表面上，藉此抑制/防止在使用重佈線配線層的外表面上的外連接構件的封裝測試製程期間出現裂紋。

10、11、12、13、14、15:半導體封裝

20:絕緣層圖案

22:晶種層

23:導電圖案

24、80:光阻圖案

30:導電材料

32:凸塊

40、60:虛設基板

50:分離層

70:導電層

100:重佈線配線層

110:第一絕緣層

111:第一開口

112、112a、112b:第一重佈線配線

120:第二絕緣層

122、122a、122b:第二重佈線配線

130:第三絕緣層

132、132a、132b:第三重佈線配線

140:第四絕緣層

150a:第一重佈線線路

150b:第二重佈線線路

150c:第三重佈線線路

200:第一半導體晶片

210:第一基板/基板

212:前側

214:背側

220:絕緣夾層

220a、220b、220c、220d、252:絕緣層

220e:最外側絕緣層/絕緣層

222:第一配線

222a:第一金屬配線

222b:第一接觸件

222c:第二金屬配線

222d:第二接觸件

223:第二配線

223a:第四金屬配線

223b:第四接觸件

223c:第五金屬配線

223d:第五接觸件

230:第一晶片接墊/第三金屬配線/晶片接墊

231:第二晶片接墊/第六金屬配線/晶片接墊

240、340:貫通電極

250:第三晶片接墊

300:第二半導體晶片

310:第二基板/基板

312:第一表面/前側

314、600b:第二表面

330、430、822、832:晶片接墊

332:最外側絕緣層

350:第五晶片接墊

360:導電凸塊

370、610:黏合層

400:第三半導體晶片

410:第三基板

460:第二導電凸塊

500:外連接構件

500a:第一外連接構件

500b:第二外連接構件

500c:第三外連接構件

600、850:模製構件

600a:第一表面

602:開口

700:導電連接柱

702:背側重佈線配線

800:第二封裝

810:第二封裝基板

811:第一接合接墊

814:第二接合接墊

820:第四半導體晶片

830:第五半導體晶片

840:接合配線

900:導電連接構件

A、B、D、E、F、G:部分

C:部分/載體基板

CL:切分線

DA:晶粒區

H1:第一高度

SA:切割道區

W1:第一晶圓

W2:第二晶圓

根據下面結合所附圖式的詳細說明，將更清楚地理解示例性實施例。圖1至圖46代表如本文中所述的非限制性示例性實施例。

圖1是示出根據示例性實施例的半導體封裝的剖視圖。

圖2是示出圖1中的部分「A」的放大剖視圖。

圖3至圖20是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

圖21是示出根據示例性實施例的半導體封裝的剖視圖。

圖22是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

圖23是示出根據示例性實施例的半導體封裝的剖視圖。

圖24是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

圖25是示出根據示例性實施例的半導體封裝的剖視圖。

圖26是示出根據示例性實施例的製造半導體封裝的方法的 剖視圖。

圖27是示出根據示例性實施例的半導體封裝的剖視圖。

圖28是圖27中的部分「E」的放大剖視圖。

圖29至圖34是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

圖35是示出根據示例性實施例的半導體封裝的剖視圖。

圖36是示出圖35中的部分「F」的放大剖視圖。

圖37是示出圖35中的部分「G」的放大剖視圖。

圖38至圖46是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

在下文中，將參照所附圖式詳細闡釋示例性實施例。

圖1是示出根據示例性實施例的半導體封裝的剖視圖。圖2是示出圖1中的部分「A」的放大剖視圖。

參照圖1及圖2，半導體封裝10可包括重佈線配線層100、第一半導體晶片200、第二半導體晶片300及模製構件(例如，絕緣模製結構)600。另外，半導體封裝10可更包括用於第一半導體晶片200與第二半導體晶片300之間的電性連接的導電凸塊360以及用於與外部裝置電性連接的外連接構件500。

在示例性實施例中，半導體封裝10可包括第一半導體晶片200及位於第一半導體晶片200的第一表面上(例如覆蓋第一 半導體晶片200的第一表面)的重佈線配線層100，以被提供為扇入型晶圓級封裝(Fan-In WLP)。重佈線配線層100可藉由晶圓級重佈線配線製程形成於第一半導體晶片200的第一表面上。另外，半導體封裝10可被提供為包括堆疊的第一半導體晶片200與第二半導體晶片300的堆疊封裝。

另外，半導體封裝10可被提供為系統級封裝(System In Package，SIP)。舉例而言，第一半導體晶片200可為包括邏輯電路的邏輯晶片且第二半導體晶片300可為記憶體晶片。邏輯晶片可為控制記憶體晶片的控制器。記憶體晶片可包括各種記憶體電路，例如動態隨機存取記憶體(dynamic random access memory，DRAM)、靜態隨機存取記憶體(static random access memory，SRAM)、快閃(flash)、相變隨機存取記憶體(phase-change random access memory，PRAM)、電阻式隨機存取記憶體(resistive random access memory，ReRAM)、鐵電隨機存取記憶體(ferroelectric random access memory，FeRAM)或磁性隨機存取記憶體(magnetic random access memory，MRAM)等。

第一半導體晶片200可包括第一基板210、絕緣夾層220、第一晶片接墊230、第二晶片接墊231、第三晶片接墊250及貫通電極240。

第一基板210可包括彼此相對的第一表面與第二表面。第一表面可為主動面，且第二表面可為非主動(non-active)(即，無效(inactive))面。電路圖案(未示出)可設置於第一基板210 的第一表面中。電路圖案可包括電晶體、二極體等。電路圖案可構成電路元件。因此，第一半導體晶片200可為包括形成於其中的多個電路元件的半導體裝置。

絕緣夾層220可設置於第一基板210的第一表面上。絕緣夾層220可包括多個絕緣層220a、220b、220c、220d、220e以及絕緣層中的第一配線222及第二配線223。第一晶片接墊230及第二晶片接墊231可各自設置於絕緣夾層220的最外側絕緣層中。

具體而言，第一配線222可包括分別設置於絕緣層220a、220b、220c、220d、220e中的第一金屬配線222a、第一接觸件222b、第二金屬配線222c、第二接觸件222d及第三金屬配線230。第三金屬配線230的至少一部分可用作第一晶片接墊作為著陸墊(landing pad)。

第二配線223可包括分別設置於絕緣層220a、220b、220c、220d、220e中的第四金屬配線223a、第四接觸件223b、第五金屬配線223c、第五接觸件223d及第六金屬配線231。第六金屬配線231的至少一部分可用作第二晶片接墊作為著陸墊。第一基板210中的電路元件可藉由第二配線223電性連接至第二晶片接墊231。

可理解，絕緣夾層220的金屬配線層的數目並非僅限於此。作為後段製程(back end of line，BEOL)金屬配線層的絕緣夾層220可包括三個或更多個金屬配線層。

貫通電極(矽穿孔(through silicon via,TSV))240可在第一基板210中(例如，穿透第一基板210)自第一基板210的第一表面延伸至第一基板210的第二表面。貫通電極240的端部部分可與絕緣夾層220的第一金屬配線222a接觸。然而，可能並非僅限於此，且例如貫通電極240可穿透絕緣夾層220以與第一晶片接墊230接觸。貫通電極240可藉由絕緣夾層220的第一配線222電性連接至第一晶片接墊230。

在第一基板210的第二表面(即，非主動面上)上可設置有具有第三晶片接墊250的絕緣層。貫通電極240的另一端部部分可與第三晶片接墊250接觸。

第二半導體晶片300可包括第二基板310及晶片接墊330。在一些實施例中，第二半導體晶片300可包括位於第二基板310的主動面上的絕緣夾層。舉例而言，晶片接墊330可設置於絕緣夾層的最外側絕緣層中。

在第二基板310的主動面中可設置有電路圖案(未示出)。電路圖案可包括電晶體、二極體等。電路圖案可構成電路元件。晶片接墊330可藉由絕緣夾層中的配線電性連接至電路元件。

在示例性實施例中，第二半導體晶片300可經由導電凸塊360堆疊於第一半導體晶片200上。第二半導體晶片300可佈置於第一半導體晶片200上，使得第二半導體晶片300的晶片接墊330面對第一半導體晶片200的第三晶片接墊250。

導電凸塊360可夾置於第二半導體晶片300與第一半導 體晶片200之間。導電凸塊360可電性連接第一半導體晶片200的第三晶片接墊250與第二半導體晶片300的晶片接墊330。舉例而言，導電凸塊可具有10微米(μm)至100微米的直徑(例如，在水平方向及/或垂直方向上)。

因此，第二半導體晶片300可藉由導電凸塊360電性連接至第一半導體晶片200的貫通電極240。

儘管圖中僅示出一些晶片接墊，但作為實例示出晶片接墊的結構及佈置，且可能並非僅限於此。

在示例性實施例中，重佈線配線層100可佈置於第一半導體晶片200的第一表面上(例如，覆蓋第一半導體晶片200的第一表面)。重佈線配線層100可包括電性連接至第一晶片接墊230的第一重佈線線路150a及電性連接至第二晶片接墊231的第二重佈線線路150b。

外連接構件500可設置於重佈線配線層100的外表面中的封裝接墊上。外連接構件500可包括電性連接至第一重佈線線路150a的第一外連接構件500a及電性連接至第二重佈線線路150b的第二外連接構件500b。舉例而言，外連接構件500可包括焊球。焊球可具有300微米至500微米的直徑(例如，在水平方向及/或垂直方向上)。

具體而言，重佈線配線層100可包括：第一絕緣層110，設置於半導體晶片200的第一表面上且具有分別暴露出第一晶片接墊230及第二晶片接墊231的第一開口；以及第一重佈線配線 112，第一重佈線配線112的至少部分分別藉由第一開口與第一晶片接墊230及第二晶片接墊231接觸。

舉例而言，第一重佈線配線可包含鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、鉑(Pt)或其合金。

重佈線配線層100可包括：第二絕緣層120，設置於第一絕緣層110上且具有分別暴露出第一重佈線配線112的第二開口；以及第二重佈線配線122，第二重佈線配線122的至少部分分別藉由第二開口與第一重佈線配線112接觸。

重佈線配線層100可包括：第三絕緣層130，設置於第二絕緣層120上且具有分別暴露出第二重佈線配線122的第三開口；以及第三重佈線配線132，第三重佈線配線132的至少部分分別藉由第三開口與第二重佈線配線122接觸。第三重佈線配線132的一部分可用作著陸墊，即，上面設置有外連接構件500的封裝接墊。在一些實施例中，重佈線配線層100可包括位於第三絕緣層130上及第三重佈線配線132的側壁上的第四絕緣層140。

可理解，作為實例示出絕緣層以及重佈線配線層的重佈線配線的數目、大小、佈置等，且因此可能並非僅限於此。

第一重佈線線路150a可包括電性連接至彼此的第一重佈線配線112a、第二重佈線配線122a及第三重佈線配線132a。第一重佈線線路150a的第一重佈線配線112a可與第一晶片接墊230接觸。第一重佈線線路150a的第三重佈線配線132a的一部分可用作第一著陸墊，即，上面設置有第一外連接構件500a的第一封 裝接墊。因此，第一外連接構件500a可藉由重佈線配線層100的第一重佈線線路150a及第一配線222電性連接至貫通電極240。

第二重佈線線路150b可包括電性連接至彼此的第一重佈線配線112b、第二重佈線配線122b及第三重佈線配線132b。第二重佈線線路150b的第一重佈線配線112b可與第二晶片接墊231接觸。第二重佈線線路150b的第三重佈線配線132b的一部分可用作第二著陸墊，即，上面設置有第二外連接構件500b的第二封裝接墊。因此，第二外連接構件500b可藉由重佈線配線層100的第二重佈線線路150b及第二配線223電性連接至基板210中的電路元件。

因此，重佈線配線層100的第一重佈線線路150a及第一半導體晶片200的貫通電極240可用作第二半導體晶片300的第一輸入/輸出訊號線。重佈線配線層100的第二重佈線線路150b可用作第一半導體晶片200的第二輸入/輸出訊號線。

在示例性實施例中，模製構件600可設置於第一半導體晶片200的側表面及第二半導體晶片300的側表面上(例如，覆蓋第一半導體晶片200的側表面及第二半導體晶片300的側表面)。模製構件600可在第一半導體晶片200與第二半導體晶片300之間延伸(例如，底部填充於第一半導體晶片200與第二半導體晶片300之間)。模製構件600可設置於重佈線配線層100的側表面上(例如，覆蓋重佈線配線層100的側表面)。

舉例而言，模製構件可包含環氧樹脂、聚醯亞胺或丙烯 酸材料。

在示例性實施例中，在第二半導體晶片300的外表面(即，第二表面)上可進一步設置有黏合層610。黏合層610可包括黏合膜，例如晶粒貼合膜(die attach film，DAF)或非導電膜(non-conductive film，NCF)。模製構件600可設置於黏合層610的側表面上(例如，覆蓋黏合層610的側表面)。

如上所述，作為扇入型晶圓級封裝的半導體封裝10可包括位於第一半導體晶片200的第一表面上(例如，覆蓋第一半導體晶片200的第一表面)的重佈線配線層100。作為堆疊封裝的半導體封裝10可包括堆疊於第一半導體晶片200的第二表面上的第二半導體晶片300。第一外連接構件500a及第二外連接構件500b可分別設置於重佈線配線層100的封裝接墊上。

第一外連接構件500a可藉由作為第一輸入/輸出訊號線的重佈線配線層100的第一重佈線線路150a及第一半導體晶片200的貫通電極240電性連接至第二半導體晶片300。第二外連接構件500b可藉由作為第二輸入/輸出訊號線的重佈線配線層100的第二重佈線線路150b電性連接至第一半導體晶片200。

因此，半導體封裝10可提供經由導電凸塊360堆疊的第一半導體晶片200與第二半導體晶片300的堆疊封裝，藉此達成高頻寬及高密度。輸入/輸出訊號可藉由第一輸入/輸出訊號線及第二輸入/輸出訊號線輸入至第一半導體晶片200及第二半導體晶片300/自第一半導體晶片200及第二半導體晶片300輸出，使得訊號 傳輸長度縮短，藉此提高/最佳化訊號完整性(SI)。

此外，模製構件600可位於重佈線配線層100的側表面、第一半導體晶片200的側表面及第二半導體晶片300的側表面上(例如，覆蓋重佈線配線層100的側表面、第一半導體晶片200的側表面及第二半導體晶片300的側表面)，藉此抑制/防止在重佈線配線層100的外表面上使用外連接構件500的封裝測試製程期間出現裂紋。

在下文中，將闡釋製造圖1中的半導體封裝的方法。

圖3至圖20是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。圖4至圖8是圖3中的部分「B」的放大圖。圖12是圖11中的部分「C」的放大圖。圖16是圖15中的部分「D」的放大圖。

參照圖3至圖10，可在第二半導體晶片的晶片接墊330上形成凸塊32。

首先，可在包括晶圓級的第二半導體晶片的第一晶圓W1的晶片接墊330上形成凸塊32。

在示例性實施例中，第一晶圓W1可包括基板310及設置於基板310的第一表面312中的晶片接墊330。在一些實施例中，第一晶圓W1可包括位於基板310的主動面上的絕緣夾層。舉例而言，晶片接墊330可設置於絕緣夾層的最外側絕緣層332中。基板310可包括其中形成電路圖案及胞元的晶粒區DA及環繞晶粒區DA的切割道區SA。如本文稍後所述，可沿劃分多個晶 粒區DA的切割道區SA鋸切第一晶圓W1的基板310。

舉例而言，基板310可包含矽、鍺、矽鍺或III-V族化合物，例如磷化鎵(GaP)、砷化鎵(GaAs)、銻化鎵(GaSb)等。在一些實施例中，基板310可為絕緣體上矽(silicon-on-insulator，SOI)基板或絕緣體上鍺(germanium-on-insulator，GOI)基板。

可在基板310的主動面中設置電路圖案(未示出)。電路圖案可包括電晶體、二極體等。電路圖案可構成電路元件。晶片接墊330可藉由絕緣夾層中的配線電性連接至電路元件。

在示例性實施例中，可在晶片接墊330上形成凸塊32。

首先，如圖4中所示，可在第一晶圓W1的前側312(在下文中，為了闡釋的簡潔性起見，被稱為基板310的第一表面)上形成絕緣層圖案20，以暴露出晶片接墊330，且然後可在晶片接墊330上形成晶種層22。

舉例而言，絕緣層圖案20可包含氧化物、氮化物等。該些可單獨使用或混合使用。絕緣層圖案20可藉由化學氣相沈積(chemical vapor deposition，CVD)製程、電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)製程、原子層沈積(atomic layer deposition，ALD)製程、低壓化學氣相沈積(lower pressure chemical vapor deposition，LPCVD)製程、濺鍍製程等形成。作為另一種選擇，絕緣層圖案20可包括藉由旋轉塗佈製程或噴塗製程形成的聚合物層。在其中在基板310的第一表面312上形成用於暴露出晶片接墊330的保護層圖案的實施 例中，可省略形成絕緣層圖案的製程。

晶種層22可包括合金層，所述合金層包含鈦/銅(Ti/Cu)、鈦/鈀(Ti/Pd)、鈦/鎳(Ti/Ni)、鉻/銅(Cr/Cu)或其組合。晶種層22可藉由濺鍍製程形成。

然後，如圖5中所示，可在基板310的第一表面312上形成具有暴露出晶種層22的一部分的開口的光阻圖案24。

在基板310的第一表面上形成光阻層以覆蓋晶片接墊330之後，可對光阻層執行曝光製程以形成具有暴露出晶種層22的位於晶片接墊330上的區的開口的光阻圖案24。

如圖6至圖9中所示，可在基板310的晶片接墊330上形成凸塊32。

具體而言，可形成導電材料30以填充光阻圖案24的開口，可移除光阻圖案24，且然後可執行迴焊(reflow)製程以形成凸塊32。舉例而言，可藉由電鍍製程在晶種層22上形成導電材料30。作為另一種選擇，可藉由網板印刷製程、沈積製程等形成凸塊32。可移除晶種層22的位於光阻圖案24之下的部分，因此導電圖案23設置在凸塊32之下(例如，接觸凸塊32)。

凸塊32可具有距基板310的第一表面的第一高度H1(例如，距絕緣層圖案20的水平高度的高度)。舉例而言，凸塊32的第一高度H1可介於自20微米至150微米的範圍內。

參照圖10，可沿切割道區SA鋸切第一晶圓W1以形成單獨的第二半導體晶片300。

在執行鋸切製程之前，可對基板310的第二表面314進行研磨。

參照圖11至圖17，可在第一半導體晶片的前側上形成重佈線配線層100。

首先，可在第二晶圓W2的前側212上形成具有電性連接至晶片接墊230、231的重佈線配線的重佈線配線層100。

如圖11及圖12中所示，在示例性實施例中，第二晶圓W2可包括基板210、絕緣夾層220、第一晶片接墊230、第二晶片接墊231及貫通電極240。絕緣夾層220可設置於第一表面(即，基板210的主動面)上。舉例而言，第一晶片接墊230及第二晶片接墊231可各自設置於絕緣夾層220的最外側絕緣層220e中。基板210可包括其中形成電路圖案及胞元的晶粒區DA及環繞晶粒區DA的切割道區SA。如稍後所述，可沿劃分多個晶粒區DA的切割道區SA鋸切第二晶圓W2的基板210。

可在基板210的主動面中設置電路圖案(未示出)。電路圖案可包括電晶體、二極體等。電路圖案可構成電路元件。如稍後所述，第二晶片接墊231可藉由絕緣夾層220中的第二配線223電性連接至電路元件。

絕緣夾層220可設置於基板210的主動面上。絕緣夾層220可包括多個絕緣層220a、220b、220c、220d、220e以及絕緣層中的第一配線222及第二配線223。

第一配線222可包括分別設置於絕緣層220a、220b、 220c、220d、220e中的第一金屬配線222a、第一接觸件222b、第二金屬配線222c、第二接觸件222d及第三金屬配線230。第三金屬配線230的至少一部分可用作第一晶片接墊作為著陸墊。因此，第一晶片接墊230可設置於第二晶圓W2的前側212中。

第二配線223可包括分別設置於絕緣層220a、220b、220c、220d、220e中的第四金屬配線223a、第四接觸件223b、第五金屬配線223c、第五接觸件223d及第六金屬配線231。第六金屬配線231的至少一部分可用作第二晶片接墊作為著陸墊。因此，第二晶片接墊231可設置於第二晶圓W2的前側212中。基板210中的電路元件可藉由第二配線223電性連接至第二晶片接墊231。

可提供穿透基板210的貫通電極240。貫通電極240的端部部分可與絕緣夾層220的第一金屬配線222a接觸。然而，可能並非僅限於此，且例如貫通電極240可穿透絕緣夾層220以與第一晶片接墊230接觸。

因此，貫通電極240可藉由絕緣夾層220的第一配線222電性連接至第一晶片接墊230。可在對基板210的背側214(即第二表面)進行研磨(前通孔製程(via first process)、中間通孔製程(via middle process))之前形成貫通電極240。作為另一種選擇，可在對基板210的背側進行研磨(後通孔製程(via last process))之後形成貫通電極。

參照圖13，第一絕緣層110可形成在第二晶圓W2的前側212上(例如，覆蓋第二晶圓W2的前側212)，且然後可將第 一絕緣層110圖案化以形成分別暴露出第一晶片接墊230及第二晶片接墊231的第一開口111。

舉例而言，第一絕緣層110可包含聚合物、介電材料等。第一絕緣層110可藉由旋轉塗佈製程、氣相沈積製程等形成。

參照圖14，可在第一絕緣層110上形成第一重佈線配線112，以藉由第一開口111分別與第一晶片接墊230及第二晶片接墊231接觸。

在示例性實施例中，可在第一絕緣層110的一部分以及第一晶片接墊230及第二晶片接墊231上形成第一重佈線配線112。第一重佈線配線112可藉由在第一絕緣層110的所述一部分上及第一開口111中形成晶種層、將晶種層圖案化以及執行電鍍製程來形成。因此，第一重佈線配線112的至少一部分可藉由第一開口111分別與第一晶片接墊230及第二晶片接墊231接觸。

舉例而言，第一重佈線配線112可包含鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、鉑(Pt)或其合金。

參照圖15及圖16，可執行與參照圖13及圖14闡述的製程相同或相似的製程，以在第二晶圓W2的前側212上形成重佈線配線層100，且然後可在重佈線配線層100的外表面上形成外連接構件500。

舉例而言，可在第一絕緣層110上形成位於第一重佈線配線112上的第二絕緣層120(例如，覆蓋第一重佈線配線112)，且然後可在第二絕緣層120上形成第二重佈線配線122以藉由第 二開口分別與第一重佈線配線112接觸。可在第二絕緣層120上形成位於第二重佈線配線122上的第三絕緣層130(例如，覆蓋第二重佈線配線122)，且然後可在第三絕緣層130上形成第三重佈線配線132以藉由第三開口分別與第二重佈線配線122接觸。第三重佈線配線132的一部分可用作著陸墊，即，上面設置有外連接構件500的封裝接墊。可理解，重佈線配線層100的絕緣層的數目、大小、佈置等可能並非僅限於此。

然後，外連接構件500可形成於重佈線配線層100上以電性連接至重佈線配線。舉例而言，可在第三重佈線配線132的部分上設置作為外連接構件的焊球。外連接構件500可分別藉由焊球貼合製程形成於重佈線配線層100的外表面中的封裝接墊上。焊球可具有300微米至500微米的直徑。

如圖16中所示，重佈線配線層100可包括電性連接至第一晶片接墊230的第一重佈線線路150a及電性連接至第二晶片接墊231的第二重佈線線路150b。外連接構件500可包括電性連接至第一重佈線線路150a的第一外連接構件500a及電性連接至第二重佈線線路150b的第二外連接構件500b。

具體而言，第一重佈線線路150a可包括電性連接至彼此的第一重佈線配線112a、第二重佈線配線122a及第三重佈線配線132a。第一重佈線線路150a的第一重佈線配線112a可與第一晶片接墊230接觸。第一重佈線線路150a的第三重佈線配線132a的一部分可用作第一著陸墊，即，上面設置有第一外連接構件500a 的第一封裝接墊。因此，第一外連接構件500a可藉由重佈線配線層100的第一重佈線線路150a及第一配線222電性連接至貫通電極240。

第二重佈線線路150b可包括電性連接至彼此的第一重佈線配線112b、第二重佈線配線122b及第三重佈線配線132b。第二重佈線線路150b的第一重佈線配線112b可與第二晶片接墊231接觸。第二重佈線線路150b的第三重佈線配線132b的一部分可用作第二著陸墊，即，上面設置有第二外連接構件500b的第二封裝接墊。因此，第二外連接構件500b可藉由重佈線配線層100的第二重佈線線路150b及第二配線223電性連接至基板210中的電路元件。

在示例性實施例中，在形成重佈線配線層100之後，可執行形成具有第三晶片接墊250的絕緣層252的製程。具有第三晶片接墊250的絕緣層252可設置於基板210的第二表面(即，非主動(即，無效)面)上。貫通電極240的另一端部部分可與第三晶片接墊250接觸。作為另一種選擇，形成第三晶片接墊250的製程可在形成重佈線配線層100之前執行。

另外，在形成第三晶片接墊250之前，可執行對第二晶圓W2的背側進行研磨的製程。研磨製程可在形成貫通電極240之前或之後執行。

參照圖17，可沿切割道區SA鋸切第二晶圓W2，以形成單獨的第一半導體晶片200。

參照圖18及圖19，可在第二半導體晶片300上堆疊第一半導體晶片200。

首先，如圖18中所示，可使用黏合層610在載體基板C上黏合第二半導體晶片300。可在載體基板C上黏合第二半導體晶片300，使得上面形成有凸塊32的第二半導體晶片300的第一表面面向上。黏合層610可包括黏合膜，例如晶粒貼合膜(DAF)或非導電膜(NCF)。

然後，如圖19中所示，可在第二半導體晶片300上堆疊第一半導體晶片200。可在第二半導體晶片300上堆疊第一半導體晶片200，使得上面形成有第三晶片接墊250的第一半導體晶片200的第二表面面對第二半導體晶片300的第一表面。然後，可對第一半導體晶片200與第二半導體晶片300之間的凸塊32進行迴焊以形成導電凸塊360。舉例而言，導電凸塊360可具有10微米至100微米的直徑。

導電凸塊360可夾置於第二半導體晶片300與第一半導體晶片200之間。導電凸塊360可電性連接第二半導體晶片300的晶片接墊330與第一半導體晶片200的第三晶片接墊250。因此，第二半導體晶片300可藉由導電凸塊360、第一半導體晶片200的貫通電極240及第一重佈線線路150a電性連接至第一外連接構件500a。

參照圖20，可在載體基板C上形成模製構件600以覆蓋第一半導體晶片200及第二半導體晶片300。

模製構件600可形成於第一半導體晶片200之間、第二半導體晶片300之間以及第一半導體晶片200與第二半導體晶片300之間。另外，模製構件600可位於重佈線配線層100的側表面上(例如，可覆蓋重佈線配線層100的側表面)。在一些實施例中，模製構件600可暴露出其中形成封裝接墊的重佈線配線層100的外表面(即，可不存在於其中形成封裝接墊的重佈線配線層100的外表面上)。

模製構件600可藉由分配製程、網板印刷製程、旋轉塗佈製程等形成。模製構件600可包含環氧樹脂、聚醯亞胺或丙烯酸材料。

然後，可沿切分線(cutting line)CL切分模製構件600，以形成圖1中的半導體封裝10。模製構件600可藉由雷射切割製程、刀片切割製程等來切分。

在示例性實施例中，可使用外連接構件500對堆疊的第一半導體晶片200與第二半導體晶片300執行電性測試製程。由於重佈線配線層100及堆疊的第一半導體晶片200與第二半導體晶片300被模製構件600覆蓋及支撐，因此可抑制/防止在測試製程期間出現裂紋。

圖21是示出根據示例性實施例的半導體封裝的剖視圖。除了模製構件之外，半導體封裝可與參照圖1闡述的半導體封裝實質上相同或相似。因此，相同的參考編號將用於指代相同或相似的元件且可省略關於上述元件的任何進一步的重複闡釋。

參照圖21，半導體封裝11的模製構件600可位於重佈線配線層100的外表面上(例如，可覆蓋重佈線配線層100的外表面)。模製構件600可暴露出重佈線配線層100的封裝接墊上的外連接構件500。

模製構件600可被設置成覆蓋第一半導體晶片200的側表面、第二半導體晶片300的側表面以及重佈線配線層100的側表面及外表面。模製構件600可底部填充於第一半導體晶片200與第二半導體晶片300之間。

因此，由於半導體封裝11可被模製構件600及黏合層610完全覆蓋，因此可更可靠地保護半導體封裝11免受外部衝擊、濕氣等。

在下文中，將闡釋製造圖21中的半導體封裝的方法。

圖22是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

參照圖22，首先，可執行與參照圖3至圖19闡述的製程相同或相似的製程，以在第二半導體晶片300上堆疊第一半導體晶片200，且然後可在載體基板C上形成模製構件600以覆蓋第一半導體晶片200及第二半導體晶片300。

模製構件600可形成於第一半導體晶片200之間、第二半導體晶片300之間以及第一半導體晶片200與第二半導體晶片300之間。另外，模製構件600可覆蓋重佈線配線層100的側表面。在一些實施例中，模製構件600可在暴露出外連接構件500的同 時覆蓋重佈線配線層100的外表面。

然後，可沿切分線CL切分模製構件600，以形成圖21中的半導體封裝11。

圖23是示出根據示例性實施例的半導體封裝的剖視圖。除了第一半導體晶片與第二半導體晶片之間的附加黏合層之外，半導體封裝可與參照圖21闡述的半導體封裝實質上相同或相似。因此，相同的參考編號將用於指代相同或相似的元件且可省略關於上述元件的任何進一步的重複闡釋。

參照圖23，半導體封裝12可更包括位於第一半導體晶片200與第二半導體晶片300之間的黏合層370，以將第一半導體晶片200與第二半導體晶片300黏合至彼此。

黏合層370可夾置於第一半導體晶片200與第二半導體晶片300之間。舉例而言，黏合層370可包括非導電膜(NCF)。第三晶片接墊250上的凸塊可被晶片接合設備熱壓及迴焊以形成導電凸塊360，且第一半導體晶片200與第二半導體晶片300可藉由黏合層370黏合至彼此。

在下文中，將闡釋製造圖23中的半導體封裝的方法。

圖24是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

參照圖24，首先，可執行與參照圖3至圖18闡述的製程相同或相似的製程，且然後可使用黏合層370在第二半導體晶片300上黏合第一半導體晶片200。

在示例性實施例中，可在第二半導體晶片300的第一表面或第一半導體晶片200的第二表面上塗佈黏合層370，且然後可在第二半導體晶片300上黏合第一半導體晶片200。黏合層370可包括非導電膜。

舉例而言，可由晶片接合設備的頭部來抽吸第一半導體晶片200，且可將第一半導體晶片200熱壓在第二半導體晶片300上。可加熱黏合層370，且可對凸塊進行迴焊以在晶片接墊330與第三晶片接墊250之間形成導電凸塊360。

然後，可執行與參照圖22闡述的製程相同或相似的製程，以在載體基板C上形成覆蓋第一半導體晶片200及第二半導體晶片300的模製構件600，且然後可沿切分線CL切分模製構件600以形成圖23中的半導體封裝12。

圖25是示出根據示例性實施例的半導體封裝的剖視圖。除了附加的第三半導體晶片之外，半導體封裝可與參照圖1闡述的半導體封裝實質上相同或相似。因此，相同的參考編號將用於指代相同或相似的元件且可省略關於上述元件的任何進一步的重複闡釋。

參照圖25，半導體封裝13可包括重佈線配線層100、第一半導體晶片200、第二半導體晶片300、第三半導體晶片400及模製構件600。另外，半導體封裝13可更包括用於第一半導體晶片200與第二半導體晶片300之間的電性連接的導電凸塊360、用於第二半導體晶片300與第三半導體晶片400之間的電性連接的 第二導電凸塊460以及用於與外部裝置電性連接的外連接構件500。

在示例性實施例中，第二半導體晶片300可包括第二基板310、第四晶片接墊330、第五晶片接墊350及貫通電極340。第三半導體晶片400可包括第三基板410及晶片接墊430。

第二半導體晶片300可經由導電凸塊360堆疊於第一半導體晶片200上。第二半導體晶片300可佈置於第一半導體晶片200上，使得第二半導體晶片300的第四晶片接墊330面對第一半導體晶片200的第三晶片接墊250。

第三半導體晶片400可經由第二導電凸塊460堆疊於第二半導體晶片300上。第三半導體晶片400可佈置於第二半導體晶片300上，使得第三半導體晶片400的晶片接墊430面對第二半導體晶片300的第五晶片接墊350。

儘管圖中示出了三個半導體晶片，但是可理解，堆疊的半導體晶片的數目可能並非僅限於此。

第一外連接構件500a可藉由重佈線配線層100的第一重佈線線路150a、第一半導體晶片200的貫通電極240以及第二半導體晶片300的貫通電極340電性連接至第三半導體晶片400。

在下文中，將闡釋製造圖25中的半導體封裝的方法。

圖26是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

參照圖26，首先，可執行與參照圖3至圖18闡述的製程 相同或相似的製程，以使用黏合層610在載體基板C上黏合第三半導體晶片400，且然後可在第三半導體晶片400上堆疊第二半導體晶片300，且可在第二半導體晶片300上堆疊第一半導體晶片200。

在示例性實施例中，可在第三半導體晶片400上堆疊第二半導體晶片300。可在第三半導體晶片400上堆疊第二半導體晶片300，使得上面形成有第五晶片接墊350的第二半導體晶片300的第二表面面對第三半導體晶片400的第一表面。然後，可對第二半導體晶片300與第三半導體晶片400之間的凸塊進行迴焊以形成第二導電凸塊460。

然後，可在第二半導體晶片300上堆疊第一半導體晶片200。可在第二半導體晶片300上堆疊第一半導體晶片200，使得上面形成有第三晶片接墊250的第一半導體晶片200的第二表面面對第二半導體晶片300的第一表面。然後，可對第一半導體晶片200與第二半導體晶片300之間的凸塊進行迴焊以形成導電凸塊360。

然後，可執行與參照圖20闡述的製程相同或相似的製程，以在載體基板C上形成覆蓋第一半導體晶片200、第二半導體晶片300以及第三半導體晶片400的模製構件600，且然後可沿切分線CL切分模製構件600以形成圖25中的半導體封裝13。

圖27是示出根據示例性實施例的半導體封裝的剖視圖。圖28是示出圖27中的部分「E」的放大剖視圖。除了半導體封裝 包括扇出型重佈線配線層之外，半導體封裝可與參照圖1闡述的半導體封裝實質上相同或相似。因此，相同的參考編號將用於指代相同或相似的元件且可省略關於上述元件的任何進一步的重複闡釋。

參照圖27及圖28，半導體封裝14可包括模製構件600、佈置於模製構件600中的第一半導體晶片200及第二半導體晶片300以及覆蓋模製構件600的第一表面600a且具有電性連接至第一半導體晶片200的第一晶片接墊230及第二晶片接墊231的重佈線配線的重佈線配線層100。另外，半導體封裝14可更包括用於第一半導體晶片200與第二半導體晶片300之間的電性連接的導電凸塊360以及用於與外部裝置電性連接的外連接構件500。

在示例性實施例中，半導體封裝14可包括被提供為模製基板的模製構件600以及形成於模製構件600的第一表面600a上的重佈線配線層100，以被提供為扇出型晶圓級封裝(Fan-Out WLP)。重佈線配線層100可藉由晶圓級重佈線配線製程形成於模製構件600的第一表面600a上。另外，半導體封裝14可被提供為包括堆疊的第一半導體晶片200與第二半導體晶片300的堆疊封裝。

具體而言，重佈線配線層100可覆蓋模製構件600的下表面，即第一表面600a。第一半導體晶片200可被容納於模製構件600中，使得其中形成有第一晶片接墊230及第二晶片接墊231的第一半導體晶片200的第一表面面對重佈線配線層100。第一半 導體晶片200的第一表面可被模製構件600的第一表面600a暴露出。因此，第一半導體晶片200的第一晶片接墊230及第二晶片接墊231可被模製構件600的第一表面600a暴露出。

第二半導體晶片300可經由導電凸塊360堆疊於第一半導體晶片200上。第二半導體晶片300可佈置於第一半導體晶片200上，使得第二半導體晶片300的晶片接墊330面對第一半導體晶片200的第三晶片接墊250。

外連接構件500可設置於重佈線配線層100的外表面中的封裝接墊上。外連接構件500可包括電性連接至第一重佈線線路150a的第一外連接構件500a及電性連接至第二重佈線線路150b的第二外連接構件500b。舉例而言，外連接構件500可包括焊球。

第一重佈線線路150a可包括電性連接至彼此的第一重佈線配線112a、第二重佈線配線122a及第三重佈線配線132a。第一重佈線線路150a的第一重佈線配線112a可與第一晶片接墊230接觸。第一重佈線線路150a的第三重佈線配線132a的一部分可用作第一著陸墊，即，上面設置有第一外連接構件500a的第一封裝接墊。因此，第一外連接構件500a可藉由重佈線配線層100的第一重佈線線路150a及第一配線222電性連接至貫通電極240。

第二重佈線線路150b可包括電性連接至彼此的第一重佈線配線112b、第二重佈線配線122b及第三重佈線配線132b。第二重佈線線路150b的第一重佈線配線112b可與第二晶片接墊231 接觸。第二重佈線線路150b的第三重佈線配線132b的一部分可用作第二著陸墊，即，上面設置有第二外連接構件500b的第二封裝接墊。因此，第二外連接構件500b可藉由重佈線配線層100的第二重佈線線路150b及第二配線223電性連接至基板210中的電路元件。

第一外連接構件500a可藉由作為第一輸入/輸出訊號線的重佈線配線層100的第一重佈線線路150a及第一半導體晶片200的貫通電極240電性連接至第二半導體晶片300。第二外連接構件500b可藉由作為第二輸入/輸出訊號線的重佈線配線層100的第二重佈線線路150b電性連接至第一半導體晶片200。

在下文中，將闡釋製造圖27中的半導體封裝的方法。

圖29至圖34是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

參照圖29，首先，可在虛設基板40上形成分離層50，且然後可在分離層50上依序堆疊第一半導體晶片200與第二半導體晶片300。

在示例性實施例中，可將虛設基板40用作上面堆疊有第一半導體晶片200與第二半導體晶片300的基礎基板，且將形成模製基板以覆蓋第一半導體晶片200及第二半導體晶片300。虛設基板40可具有與上面執行半導體製作製程的晶圓對應的大小。虛設基板40可包括例如矽基板、玻璃基板或者非金屬板或金屬板。

分離層50可包括充當臨時黏合劑的聚合物膠帶(polymer tape)。分離層50可包含當用光照射或加熱時失去其黏合強度的材料。分離層50可包含可藉由紫外線或可見光的照射而交聯的例如雙固化矽酮黏合劑。

可在虛設基板40上設置第一半導體晶片200，使得第一半導體晶片200的第二表面面向上，且然後可在第一半導體晶片200上堆疊第二半導體晶片300。可在第一半導體晶片200上堆疊第二半導體晶片300，使得上面形成有晶片接墊330的第二半導體晶片300的第一表面面對第一半導體晶片200的第二表面。

參照圖30，可在虛設基板40上形成作為模製基板的模製構件600以覆蓋第一半導體晶片200及第二半導體晶片300。

在示例性實施例中，覆蓋第一半導體晶片200及第二半導體晶片300的模製構件600可藉由通過模製製程在分離層50上形成模製材料來形成。

模製構件600可形成於第一半導體晶片200的側表面及第二半導體晶片300的側表面上以及第一半導體晶片200與第二半導體晶片300之間。

參照圖31，可將圖30中包括形成於結構中的模製構件600的所述結構反轉(例如，旋轉/翻轉)，且然後可自模製構件600移除虛設基板40及分離層50。

在示例性實施例中，可利用光照射分離層50或者可將分離層50加熱以自模製構件600移除虛設基板40。隨著虛設基板40被移除，第一半導體晶片200的第一表面可被模製構件600的 第一表面600a暴露出。因此，第一半導體晶片200的第一晶片接墊230及第二晶片接墊231可被模製構件600的第一表面600a暴露出。

參照圖32及圖33，可形成第一絕緣層110以覆蓋模製構件600的第一表面600a，且然後可將第一絕緣層110圖案化以形成分別暴露出第一晶片接墊230及第二晶片接墊231的第一開口111。然後，可在第一絕緣層110上形成第一重佈線配線112，以藉由第一開口111分別與第一晶片接墊230及第二晶片接墊231接觸。

參照圖34，可執行與參照圖32及圖33闡述的製程相同或相似的製程，以在模製構件600的第一表面600a上形成重佈線配線層100，且然後可在重佈線配線層100的外表面上形成外連接構件500。

在示例性實施例中，可在第一絕緣層110及第一重佈線配線112上形成第二絕緣層120及第二重佈線配線122。可在第一絕緣層110上形成第二絕緣層120，以具有分別暴露出第一重佈線配線112的開口。可在第二絕緣層120的一部分及第一重佈線配線112的一部分上形成第二重佈線配線122。

可在第二絕緣層120及第二重佈線配線122上形成第三絕緣層130及第三重佈線配線132。可在第二絕緣層120上形成第三絕緣層130，以具有分別暴露出第二重佈線配線122的開口。可在第三絕緣層130的一部分及第二重佈線配線122的一部分上形 成第三重佈線配線132。

因此，可在模製構件600的第一表面600a上形成包括電性連接至第一晶片接墊230及第二晶片接墊231的重佈線配線的重佈線配線層100。可理解，重佈線配線層100的絕緣層的數目、大小、佈置等可能並非僅限於此。

然後，可在重佈線配線層100上形成電性連接至重佈線配線的外連接構件500。舉例而言，可在第三重佈線配線132的一部分上設置作為外連接構件的焊球。在此種情形中，第三重佈線配線132的所述一部分可用作著陸墊，即，封裝接墊。因此，重佈線配線層100可被形成為包括扇出型焊球著陸墊，所述扇出型焊球著陸墊藉由執行半導體製造製程形成於與晶圓的每一晶粒對應的模製構件600上。

然後，可對模製構件600執行鋸切製程，以在模製構件600上形成包括模製構件600及重佈線配線層100的單個扇出型晶圓級封裝。

圖35是示出根據示例性實施例的半導體封裝的剖視圖。圖36是示出圖35中的部分「F」的放大剖視圖。圖37是示出圖35中的部分「G」的放大剖視圖。除了附加的第二封裝之外，半導體封裝可與參照圖27闡述的半導體封裝實質上相同或相似。因此，相同的參考編號將用於指代相同或相似的元件且可省略關於上述元件的任何進一步的重複闡釋。

參照圖35至圖37，半導體封裝15可包括堆疊於第一封 裝上的第一封裝及第二封裝800。第二封裝可經由導電連接構件900堆疊於第一封裝上。

在示例性實施例中，第一封裝可包括模製構件600、佈置於模製構件600中的第一半導體晶片200及第二半導體晶片300以及覆蓋模製構件600的第一表面600a且包括電性連接至第一半導體晶片200的第一晶片接墊230及第二晶片接墊231的重佈線配線的重佈線配線層100。另外，第一封裝可更包括用於第一半導體晶片200與第二半導體晶片300之間的電性連接的導電凸塊360、用於與外部裝置電性連接的外連接構件500以及導電連接構件，即，位於第一半導體晶片200及第二半導體晶片300的外區中且穿透模製構件600的至少一部分的導電連接柱700。

第一封裝可更包括：背側重佈線配線層，具有設置於模製構件600的第二表面600b上的背側重佈線配線702。舉例而言，背側重佈線配線702可形成於模製構件600的第二表面600b上。背側重佈線配線702可分別形成於由模製構件600的第二表面600b暴露出的導電連接柱700的上表面上。導電連接柱700可電性連接至背側重佈線配線702。

第二封裝800可經由位於模製構件600的第二表面600b上的導電連接構件900堆疊於第一封裝上。舉例而言，導電連接構件900可包括焊球、導電凸塊等。導電連接構件900可佈置於導電連接柱700上的背側重佈線配線702與第二封裝基板810的第一接合接墊811之間。因此，第一封裝與第二封裝800可藉由 導電連接構件900電性連接至彼此。

第四半導體晶片820及第五半導體晶片830可藉由黏合構件堆疊於第二封裝基板810上。接合配線840可將第四半導體晶片820的晶片接墊822及第五半導體晶片830的晶片接墊832電性連接至第二封裝基板810的第二接合接墊814。第四半導體晶片820及第五半導體晶片830可藉由接合配線840電性連接至第二封裝基板810。

儘管圖中示出了包括以打線接合方式安裝的兩個半導體晶片的第二封裝800，但是可理解，第二封裝的半導體晶片的數目、安裝方式等可能並非僅限於此。

在示例性實施例中，重佈線配線層100可包括電性連接至第一晶片接墊230的第一重佈線線路150a、電性連接至第二晶片接墊231的第二重佈線線路150b以及電性連接至導電連接柱700的第三重佈線線路150c。

外連接構件500可設置於重佈線配線層100的外表面中的封裝接墊上。外連接構件500可包括電性連接至第一重佈線線路150a的第一外連接構件500a、電性連接至第二重佈線線路150b的第二外連接構件500b以及電性連接至第三重佈線線路150c的第三外連接構件500c。舉例而言，每一外連接構件500可包括焊球。

第一重佈線線路150a可包括電性連接至彼此的第一重佈線配線112a、第二重佈線配線122a及第三重佈線配線132a。第一 重佈線線路150a的第一重佈線配線112a可與第一晶片接墊230接觸。第一重佈線線路150a的第三重佈線配線132a的一部分可用作第一著陸墊，即，第一封裝接墊。第一外連接構件(第一焊球)500a可設置於第一封裝接墊上。因此，第一外連接構件500a可藉由重佈線配線層100的第一重佈線線路150a及第一配線222電性連接至貫通電極240。

第二重佈線線路150b可包括電性連接至彼此的第一重佈線配線112b、第二重佈線配線122b及第三重佈線配線132b。第二重佈線線路150b的第一重佈線配線112b可與第二晶片接墊231接觸。第二重佈線線路150b的第三重佈線配線132b的一部分可用作第二著陸墊，即，第二封裝接墊。第二外連接構件(第二焊球)500b可設置於第二封裝接墊上。因此，第二外連接構件500b可藉由重佈線配線層100的第二重佈線線路150b及第二配線223電性連接至基板210中的電路元件。

第三重佈線線路150c可包括電性連接至彼此的第一重佈線配線112c、第二重佈線配線122c及第三重佈線配線132c。第三重佈線線路150c的第一重佈線配線112c可與導電連接柱700接觸。第三重佈線線路150c的第三重佈線配線132c的一部分可用作第三著陸墊，即，第三封裝接墊。第三外連接構件(第三焊球)500c可設置於第三封裝接墊上。因此，第三外連接構件500c可藉由重佈線配線層100的第三重佈線線路150c及導電連接柱700電性連接至第二封裝800。

因此，重佈線配線層100的第一重佈線線路150a及第一半導體晶片200的貫通電極240可用作第二半導體晶片300的第一輸入/輸出訊號線。重佈線配線層100的第二重佈線線路150b可用作第一半導體晶片200的第二輸入/輸出訊號線。重佈線配線層100的第三重佈線線路150c及導電連接柱700可用作第二封裝800的第三輸入/輸出訊號線。

在下文中，將闡釋製造圖35中的半導體封裝的方法。

圖38至圖46是示出根據示例性實施例的製造半導體封裝的方法的剖視圖。

參照圖38，首先，可在虛設基板60上形成導電層70，且然後可在導電層70上依序堆疊第一半導體晶片200與第二半導體晶片300。

在示例性實施例中，可將虛設基板60用作上面堆疊有第一半導體晶片200與第二半導體晶片300的基礎基板，且將形成模製基板以覆蓋第一半導體晶片200及第二半導體晶片300。虛設基板60可具有與上面執行半導體製作製程的晶圓對應的大小。虛設基板60可包括例如矽基板、玻璃基板或者非金屬板或金屬板。

然後，可在虛設基板60上形成導電層70。舉例而言，導電層70可藉由對金屬箔進行層壓來形成。作為另一種選擇，導電層70可藉由對金屬進行沈積來形成。金屬的實例可為銅(Cu)、金(Au)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)或其合金。

可在虛設基板60上黏合第一半導體晶片200，使得第一 半導體晶片200的第二表面面向上，且然後可在第一半導體晶片200上堆疊第二半導體晶片300。可在第一半導體晶片200上堆疊第二半導體晶片300，使得上面形成有晶片接墊330的第二半導體晶片300的第一表面面對第一半導體晶片200的第二表面。

參照圖39，可在虛設基板60上形成模製構件600作為模製基板以覆蓋第一半導體晶片200及第二半導體晶片300。

參照圖40及圖41，可在模製構件600中形成開口602，以分別暴露出導電連接柱區，且然後可在開口602中形成導電連接柱700。然後，可在導電連接柱700的被模製構件600的第二表面暴露出(例如，不包括模製構件600的第二表面)的部分上形成背側重佈線配線702。

舉例而言，可藉由雷射鑽孔製程形成開口602。可對導電層70的被開口602暴露出的一部分執行電鍍製程，以形成導電連接柱700。

可在模製構件600的第二表面(即背側)上形成晶種層，且然後可將晶種層圖案化以形成背側重佈線配線702。

參照圖42至圖44，可將圖41中包括形成於結構中的模製構件600的所述結構反轉(例如，旋轉/翻轉)，可在導電層70上形成具有暴露出第一重佈線配線區的開口的光阻圖案80，且然後可使用光阻圖案80對導電層70進行圖案化以形成第一重佈線配線112。

舉例而言，可在模製構件600的第一表面上的導電層70 上形成光阻層，且然後可執行曝光及顯影製程以形成光阻圖案80。可使用光阻圖案80作為蝕刻罩幕來對導電層70進行蝕刻，以形成第一重佈線配線112。第一重佈線配線112可形成於導電連接柱700的表面上。

參照圖45，可執行與參照圖34闡述的製程相同或相似的製程，以在模製構件600的第一表面600a上形成重佈線配線層100，且然後可在重佈線配線層100上形成外連接構件500。

然後，可對模製構件600執行鋸切製程，以在模製構件600上形成包括模製構件600及重佈線配線層100的單獨的第一封裝。

參照圖46，可在第一封裝上堆疊第二封裝800。

在示例性實施例中，第二封裝800可包括第二封裝基板810、安裝於第二封裝基板810上的第四半導體晶片820及第五半導體晶片830以及位於第二封裝基板810上覆蓋第四半導體晶片820及第五半導體晶片830的模製構件850。

第二封裝800可經由模製構件600的第二表面600b上的導電連接構件900堆疊於第一封裝上。舉例而言，導電連接構件900可包括焊球、導電凸塊等。導電連接構件900可佈置於導電連接柱700上的背側重佈線配線702與第二封裝基板810的第一接合接墊811之間。因此，第一封裝及第二封裝800可藉由導電連接構件900電性連接至彼此。

半導體封裝可包括半導體裝置，例如邏輯裝置或記憶體 裝置。半導體封裝可包括邏輯裝置(例如中央處理單元(central processing unit，CPU)、主處理單元(main processing unit，MPU)或應用處理器(application processor，AP)等)以及揮發性記憶體裝置(例如DRAM裝置、高頻寬記憶體(high bandwidth memory，HBM)裝置)或非揮發性記憶體裝置(例如快閃記憶體裝置、PRAM裝置、MRAM裝置或ReRAM裝置等)。

前述內容是示例性實施例的說明且不應被解釋為對其進行限制。儘管已經闡述了幾個示例性實施例，但是此項技術中的技術人員將易於理解，在本質上不背離本發明的新穎教示及優點的情況下，示例性實施例中的許多潤飾是可能的。因此，所有該些潤飾都旨在包括於如申請專利範圍中定義的示例性實施例的範圍內。

10:半導體封裝

100:重佈線配線層

110:第一絕緣層

112:第一重佈線配線

120:第二絕緣層

122:第二重佈線配線

130:第三絕緣層

132:第三重佈線配線

140:第四絕緣層

150a:第一重佈線線路

150b:第二重佈線線路

200:第一半導體晶片

210:第一基板/基板

230:第一晶片接墊/第三金屬配線/晶片接墊

231:第二晶片接墊/第六金屬配線/晶片接墊

240:貫通電極

250:第三晶片接墊

300:第二半導體晶片

310:第二基板/基板

330:晶片接墊

360:導電凸塊

500:外連接構件

500a:第一外連接構件

500b:第二外連接構件

600:模製構件

610:黏合層

A:部分

Claims (17)

1. 一種半導體封裝，包括：第一半導體晶片，包括：第一基板，具有第一表面及與所述第一表面相對的第二表面；貫通電極，在所述第一基板中；第一晶片接墊，在所述第一表面上且電性連接至所述貫通電極；以及第二晶片接墊，在所述第一表面上且電性連接至所述第一基板中的電路元件；重佈線配線層，在所述第一半導體晶片的所述第一表面上，且包括電性連接至所述第一晶片接墊的第一重佈線線路及電性連接至所述第二晶片接墊的第二重佈線線路；第二半導體晶片，堆疊於所述第一半導體晶片的所述第二表面上且電性連接至所述貫通電極；以及模製構件，在所述第一半導體晶片的側表面及所述第二半導體晶片的側表面上，其中所述第一半導體晶片更包括具有所述第一晶片接墊及所述第二晶片接墊在其外表面中的絕緣夾層。
2. 如請求項1所述的半導體封裝，其中所述模製構件在所述第一半導體晶片與所述第二半導體晶片之間延伸。
3. 如請求項1所述的半導體封裝，更包括： 黏合層，在所述第一半導體晶片與所述第二半導體晶片之間，以將所述第一半導體晶片與所述第二半導體晶片黏合至彼此。
4. 如請求項1所述的半導體封裝，更包括：導電凸塊，夾置於所述第一半導體晶片與所述第二半導體晶片之間，以將所述貫通電極電性連接至所述第二半導體晶片。
5. 如請求項4所述的半導體封裝，其中所述導電凸塊具有約10微米(μm)至約100微米(μm)的直徑。
6. 如請求項4所述的半導體封裝，其中所述第二半導體晶片在其面對所述第二表面的第三表面上包括第三晶片接墊，且所述導電凸塊在所述第三晶片接墊上。
7. 如請求項1所述的半導體封裝，更包括：外連接構件，在所述重佈線配線層的外表面上。
8. 如請求項7所述的半導體封裝，其中所述外連接構件包括電性連接至所述第一重佈線線路的第一焊球及電性連接至所述第二重佈線線路的第二焊球。
9. 如請求項8所述的半導體封裝，其中所述第一焊球及所述第二焊球各自具有約300微米(μm)至約500微米的直徑。
10. 一種半導體封裝，包括：第一半導體晶片，具有第一表面及與所述第一表面相對的第二表面，且包括在所述第一表面中以電性連接至在所述第一半導體晶片中的貫通電極的第一晶片接墊以及在所述第一表面中以電性連接至在所述第一半導體晶片中的電路元件的第二晶片接墊； 第二半導體晶片，堆疊於所述第一半導體晶片的所述第二表面上且藉由導電凸塊電性連接至所述第一半導體晶片的所述貫通電極；重佈線配線層，在所述第一半導體晶片的所述第一表面上，且包括電性連接至所述第一晶片接墊的第一重佈線線路及電性連接至所述第二晶片接墊的第二重佈線線路；外連接構件，在所述重佈線配線層的外表面上且分別電性連接至所述第一重佈線線路及所述第二重佈線線路；以及模製構件，在所述第一半導體晶片的側表面及所述第二半導體晶片的側表面上，其中所述模製構件在所述重佈線配線層的所述外表面上。
11. 如請求項10所述的半導體封裝，其中所述模製構件在所述第一半導體晶片與所述第二半導體晶片之間延伸。
12. 如請求項10所述的半導體封裝，更包括：黏合層，在所述第一半導體晶片與所述第二半導體晶片之間，以將所述第一半導體晶片與所述第二半導體晶片黏合至彼此。
13. 如請求項10所述的半導體封裝，其中所述導電凸塊具有約10微米(μm)至約100微米的直徑。
14. 如請求項10所述的半導體封裝，其中所述外連接構件包括電性連接至所述第一重佈線線路的第一焊球及電性連接至所述第二重佈線線路的第二焊球。
15. 如請求項10所述的半導體封裝，其中所述第一 重佈線線路與所述第二重佈線線路彼此電性隔離。
16. 如請求項10所述的半導體封裝，其中所述第二半導體晶片在其面對所述第二表面的第三表面上包括第三晶片接墊，其中所述導電凸塊包括在所述第三晶片接墊上的第一導電凸塊，其中所述貫通電極包括第一貫通電極，且其中所述半導體封裝更包括在所述第一半導體晶片中的第二貫通電極及將所述第二半導體晶片電性連接至所述第二貫通電極的第二導電凸塊。
17. 一種半導體封裝，包括：重佈線配線層，包括第一重佈線線路及第二重佈線線路；第一半導體晶片，在所述重佈線配線層上，且包括電性連接至所述第一重佈線線路的第一晶片接墊、電性連接至所述第二重佈線線路的第二晶片接墊及電性連接至所述第一晶片接墊的貫通電極；第二半導體晶片，堆疊於所述第一半導體晶片上且電性連接至所述貫通電極；模製構件，在所述第一半導體晶片的側表面及所述第二半導體晶片的側表面上；以及外連接構件，在所述重佈線配線層的外表面上，其中所述模製構件在所述重佈線配線層的所述外表面上。

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