TW202114111A

TW202114111A - 封裝

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Publication number: TW202114111A
Application number: TW108143537A
Authority: TW
Inventors: 陳明發; 史朝文; 陳憲偉; 葉松峯; 劉醇鴻
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2019-09-17
Filing date: 2019-11-29
Publication date: 2021-04-01
Also published as: CN112530912A; US20250336892A1; US20210082874A1; US11063022B2; US12046579B2; US12406965B2; US20210305214A1; US20240347512A1

Abstract

一種封裝包括載體基板、第一晶粒以及第二晶粒。第一晶粒包括第一接合層、與第一接合層相對的第二接合層以及嵌置於第一接合層中的對位標記。第一接合層熔融接合到載體基板。第二晶粒包括第三接合層。第三接合層混合接合到第一晶粒的第二接合層。

Description

封裝

本發明實施例是有關於一種封裝，且特別是有關於一種具有熔融接合結構以及混合接合結構的封裝。

通常在單個半導體晶圓（semiconductor wafer）上製造用於各種電子設備（例如，手機及其他移動電子裝備）的半導體裝置及積體電路。可在晶圓級（wafer level）上對晶圓（wafer）的晶粒進行處理並將晶圓的晶粒與其它半導體裝置或晶粒進行封裝，且已開發出各種技術及應用用於晶圓級封裝（wafer level packaging）。多個半導體裝置的整合已成為所述領域的挑戰。

以下公開內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和佈置的特定實例來簡化本公開。當然，這些只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包括第一特徵和第二特徵直接接觸地形成的實施例，並且還可包括額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵和第二特徵可不直接接觸的實施例。另外，本公開可在各個實例中重複附圖標號和/或字母。此重複是出於簡單和清晰的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。

此外，為易於描述，本文中可使用空間相對術語，例如“在…下方”、“下方”、“下部”、“在…上方”、“上部”以及其類似術語，來描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了圖中所描繪的定向之外，空間相對術語意圖涵蓋在使用或操作中的器件的不同定向。所述設備可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對描述詞可類似地相應地進行解釋。

本公開也可包括其他特徵及流程。舉例來說，可包括測試結構，以説明對三維（three-dimensional；3D）封裝或三維積體電路（three-dimensional integrated circuit；3DIC）裝置進行驗證測試。所述測試結構可包括例如形成於重佈線層中或基板上的測試墊，所述測試墊使得能夠測試3D封裝或3DIC、使用探針（probe）及/或探針卡（probe card）等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）進行中間驗證的測試方法來使用，以提高良率並降低成本。

圖1為重構晶圓RW的示意圖。參照圖1，重構晶圓RW包括佈置成陣列的多個晶粒堆疊結構DS。在一些實施例中，晶粒堆疊結構DS為已知良好晶粒（known good die；KND）的集合（assemblies）。舉例來說，對由晶圓形成的晶粒進行檢測和測試。隨後，將確定為良好晶粒的晶粒拾取且放置到另一晶圓上以形成重構晶圓RW。因而，重構晶圓RW具有高良率（即，100%良好晶粒）。在一些實施例中，重構晶圓RW可經歷進一步處理，例如分割步驟，以形成多個封裝。下文將結合圖2A到圖2K詳細描述重構晶圓RW的製造流程。

圖2A到圖2K為根據本公開的一些實施例的重構晶圓RW的製造流程的示意性剖視圖。參照圖2A，提供載體基板110。在一些實施例中，載體基板110包括半導體材料。舉例來說，載體基板110可由以下製成：合適的元素半導體，例如結晶矽、金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金型半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。在一些實施例中，載體基板110不含主動元件以及被動元件。在一些實施例中，載體基板110也不含佈線。舉例來說，載體基板110可以是僅僅充當支撐元件而沒有任何信號傳輸功能的空白基板（blank substrate）。

如圖2A中所示，在載體基板110上依序安置介電層120、介電層130以及接合層140。換句話說，介電層130夾置在介電層120與接合層140之間。在一些實施例中，介電層120以及介電層130可通過合適的製造技術形成，例如氣相沉積、旋轉塗布、原子層沉積（atomic layer deposition；ALD）、熱氧化、其它合適的沉積或生長製程或其組合。氣相沉積例如包括化學氣相沉積（chemical vapor deposition；CVD）、物理氣相沉積（physical vapor deposition；PVD）、其它合適的氣相沉積製程或其組合。在一些實施例中，介電層120以及介電層130的材料可相同。舉例來說，介電層120以及介電層130可為聚醯亞胺、聚苯並噁唑（polybenzoxazole；PBO）、苯環丁烷（benzocyclobutene；BCB）、例如氮化矽的氮化物、例如氧化矽的氧化物、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼矽酸鹽玻璃（borosilicate glass；BSG）、經硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass；BPSG）、其組合或類似材料。然而，本公開並不限於此。在一些替代性實施例中，介電層120的材料可不同於介電層130的材料。舉例來說，介電層120的材料可包括未摻雜矽酸鹽玻璃（USG），而介電層130的材料可包括例如氮化矽的氮化物。在一些實施例中，介電層120以及介電層130在後續製程期間能夠控制翹曲（warpage）。舉例來說，介電層120以及介電層130能夠減少後來形成的重構晶圓或封裝的整體翹曲。

如圖2A中所示，多個對位標記150嵌置於介電層130中。換句話說，對位標記150形成在載體基板110上。在一些實施例中，對位標記150可以是圖案化銅層或其它合適的圖案化金屬層。在一些實施例中，對位標記150可通過電鍍或沉積形成。應注意的是，在本公開中，對位標記150的形狀和數目沒有限制，且可基於要求及/或設計佈局而定。在一些實施例中，介電層130的頂表面實質上與對位標記150的頂表面齊平。在一些實施例中，對位標記150與其它元件電性隔離。換句話說，對位標記150為電性浮置（electrically floating）。

在一些實施例中，接合層140為具有連續平坦表面且覆蓋在介電層130以及對位標記150上的平滑層。在一些實施例中，接合層140的材料可包括氮氧化矽（SiON）、氧化矽、氮化矽或類似材料，且接合層140可通過沉積或類似技術形成。在一些實施例中，接合層140具有實質上均一和均等的厚度。

如圖2A中所示，將多個晶粒200附接到載體基板110。在一些實施例中，每一晶粒200包括半導體基板210’、互連結構220、鈍化層230以及導電接墊240。在一些實施例中，互連結構220安置在半導體基板210’上。半導體基板210’可由以下製成：合適的元素半導體，例如結晶矽、金剛石或鍺；合適的化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或合適的合金型半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。在一些實施例中，半導體基板210’可包括形成於其中的主動元件（例如電晶體或類似元件）及/或被動元件（例如電阻器、電容器、電感器或類似元件）。

在一些實施例中，互連結構220包括層間介電層222以及嵌置於層間介電層222中的多個導電圖案224。在一些實施例中，互連結構220的導電圖案224電性連接到嵌置於半導體基板210’中的主動元件及/或被動元件。在一些實施例中，層間介電層222的材料包括聚醯亞胺、環氧樹脂、丙烯酸類樹脂、酚醛樹脂、苯環丁烷（BCB）、聚苯並噁唑（PBO）、其組合或其它合適的介電材料。層間介電層222可通過合適的製造技術形成，例如旋塗式塗布、疊層、化學氣相沉積（CVD）或類似技術。在一些實施例中，導電圖案224的材料包括鋁、鈦、銅、鎳、鎢及/或其合金。導電圖案224可通過例如電鍍、沉積及/或微影和蝕刻形成。為簡單起見，在圖2A中，互連結構220示出為具有一層的層間介電層222和一層的導電圖案224。然而，本公開並不限於此。在一些替代性實施例中，層間介電層222的層的數目和導電圖案224的層的數目可取決於佈線要求調整。舉例來說，多層的層間介電層222和多層的導電圖案224可在互連結構220中，且導電圖案224以及層間介電層222可交替堆疊。

在一些實施例中，導電接墊240配置在互連結構220上。在一些實施例中，導電接墊240電性連接到互連結構220的導電圖案224。在一些實施例中，導電接墊240用以建立與隨後形成或提供的其它元件（未繪示）或晶粒（未繪示）的電性連接。在一些替代性實施例中，導電接墊240可為用以探測其中包括導電接墊240的晶粒200的測試墊。在一些實施例中，導電接墊240可為鋁接墊、銅接墊或其它合適的金屬接墊。應注意的是，導電接墊240的數目和形狀可基於要求而選擇。

在一些實施例中，鈍化層230形成在互連結構220上以密封導電接墊240。在一些實施例中，鈍化層230的材料包括氧化物，例如氧化矽或類似材料。替代性地，鈍化層230可包括聚醯亞胺、環氧樹脂、丙烯酸類樹脂、酚醛樹脂、苯環丁烷（BCB）、聚苯並噁唑（PBO）或任何其它合適的聚合物類介電材料。舉例來說，鈍化層230可通過合適的製造技術形成，例如旋塗式塗布、CVD、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）或類似技術。

在一些實施例中，晶粒200能夠執行邏輯功能。舉例來說，晶粒200可為中央處理單元（Central Process Unit；CPU）晶粒、圖形處理單元（Graphic Process Unit；GPU）晶粒、現場可程式設計閘陣列（Field-Programmable Gate Array；FPGA）或類似者。

在一些實施例中，在放置晶粒200之前，將接合層300形成在每一晶粒200上。舉例來說，接合層300形成在晶粒200的鈍化層230上。在一些實施例中，接合層300為具有連續平坦表面的平滑層。在一些實施例中，接合層300的材料可包括氮氧化矽（SiON）、氧化矽、氮化矽或類似材料，且接合層300可通過沉積或類似技術形成。

在一些實施例中，將具有在其上形成有接合層300的晶粒200拾取且放置到接合層140上，以使得接合層300通過熔融接合（fusion bonding）黏著到接合層140。熔融接合製程可包括親水性熔融接合製程，其中可用的工作溫度大約大於或實質上等於約100℃且可用的工作壓力為大約大於或實質上等於約1 kg/cm² 。在一些實施例中，熔融接合製程不涉及金屬與金屬的接合。在一些實施例中，在接合層300與接合層140之間的熔融接合介面實質上為平坦的。舉例來說，熔融接合介面具有小於50埃的粗糙度。在一些實施例中，由於接合層300熔融接合到接合層140，因此在與常規的黏著層相比時，這些接合層相當薄。舉例來說，接合層300的厚度可介於100埃與1微米之間的範圍內。類似地，接合層140的厚度也可介於100埃與1微米之間的範圍內。如圖2A中所示，晶粒200以面朝下的方式接合到載體基板110。也就是說，晶粒200的互連結構220以及導電接墊240面向載體基板110。在一些實施例中，晶粒200佈置成陣列。

如圖2A中所示，對位標記150配置於圍繞晶粒200的安置位置的周邊區域上。換句話說，對位標記150配置於晶粒200所安置的位置旁邊的區域內。在對位標記150存在的情況下，可有效地提高晶粒200轉移到載體基板110上的精確度。

參照圖2B，在接合層140上形成絕緣層400’以橫向包封晶粒200。在一些實施例中，絕緣層400’的材料包括模製化合物、聚合材料，例如聚醯亞胺、環氧樹脂、丙烯酸類樹脂、酚醛樹脂、BCB、PBO、其組合或其它合適的聚合物類介電材料。在一些替代性實施例中，絕緣層400’可包括氧化矽及/或氮化矽。在一些實施例中，絕緣層400’更包括填料（filler）。替代性地，絕緣層400’可不含填料。

在一些實施例中，絕緣層400’可通過以下步驟形成。首先，在接合層140上形成絕緣材料（未繪示）以包封晶粒200。在這一階段，晶粒200的半導體基板210’未暴露出且被絕緣材料很好地保護住。在一些實施例中，絕緣材料可通過以下形成：模製製程（例如壓縮模製製程）、旋塗製程、化學氣相沉積（CVD）製程、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）製程、原子層沉積（ALD）製程或類似製程。在形成絕緣材料之後，減薄絕緣材料直到晶粒200的半導體基板210’被暴露出為止。在一些實施例中，進一步減薄半導體基板210’以及絕緣材料以減少晶粒200的整體厚度。在一些實施例中，絕緣材料以及半導體基板210’可通過研磨製程（例如機械研磨製程、化學機械研磨（chemical mechanical polishing；CMP）製程或類似製程）減薄或平坦化。在減薄製程之後，每一晶粒200具有變薄的半導體基板210且絕緣層400’被形成以暴露半導體基板210。也就是說，半導體基板210的頂表面與絕緣層400’的頂表面實質上共面。在一些實施例中，絕緣層400’可被稱為「間隙填充氧化物（gap fill oxide）」。在減薄製程之後，每一晶粒200具有約5微米到約100微米的厚度H₂₀₀ 。應注意的是，前述製程僅用作示例性說明，且本公開不限於此。在一些替代性實施例中，絕緣層400’可在半導體基板210減薄之後形成。

參照圖2C，在晶粒200以及絕緣層400’與載體基板110相對處形成接合層250。在一些實施例中，接合層250包括依序配置在晶粒200的半導體基板210以及絕緣層400’上的第一子層252以及第二子層254。舉例來說，第一子層252附接到絕緣層400’以及半導體基板210。在一些實施例中，第一子層252可通過合適的製造技術形成，例如氣相沉積、旋塗、原子層沉積（ALD）、熱氧化、其它合適的沉積或生長製程或其組合。氣相沉積例如包括化學氣相沉積（CVD）、物理氣相沉積（PVD）、其它合適的氣相沉積製程或其組合。在一些實施例中，第一子層252的材料包括聚醯亞胺、聚苯並噁唑（PBO）、苯環丁烷（BCB）、例如氮化矽的氮化物、例如氧化矽的氧化物、未摻雜矽酸鹽玻璃（USG）、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、經硼摻雜磷矽酸鹽玻璃（BPSG）、其組合或類似材料。

如圖2C中所示，多個對位標記260嵌置於第一子層252中。也就是說，對位標記260嵌置於接合層250中。對位標記260類似於對位標記150，因此本文中省略其詳細描述。如圖2C中所示，對位標記260配置於圍繞晶粒200的安置位置的周邊區域上。換句話說，對位標記260配置在晶粒200的跨段（span）之外。在一些實施例中，對位標記260直接位於絕緣層400’上。換句話說，對位標記260直接與絕緣層400’接觸。

在一些實施例中，接合層250的第二子層254可在後續製程中用於接合目的。在一些實施例中，第二子層254為具有連續平坦表面且覆蓋在第一子層252以及對位標記260上的平滑層。在一些實施例中，第二子層254的材料可包括氮氧化矽（SiON）、氧化矽、氮化矽或類似材料，且第二子層254可通過沉積或類似技術形成。在一些實施例中，第二子層254具有實質上均一和均等的厚度。在一些實施例中，第二子層254的厚度可介於100埃與1微米之間的範圍內。在一些實施例中，接合層250以及對位標記260可被視為晶粒200的一部分。

參照圖2D，將接合層250附接到與載體基板110相對的載體基板500。也就是說，晶粒200接合到載體基板500，且載體基板110、載體基板500位於晶粒200的兩個相對側上。在一些實施例中，載體基板500類似於載體基板110，因此本文中省略其詳細描述。在一些實施例中，載體基板500通過熔融接合黏著到接合層250。熔融接合製程可包括親水性熔融接合製程，其中可用的工作溫度大約大於或實質上等於約100℃且可用的工作壓力為大約大於或實質上等於約1 kg/cm² 。應注意的是，由於晶粒200佈置於晶圓形式（wafer form）的載體基板110上且載體基板500同樣為晶圓形式，所以晶粒200與載體基板500之間的接合可視為晶圓級製程（wafer-level process）。也就是說，晶粒200與載體基板500之間的接合為晶圓與晶圓接合製程（wafer-to-wafer bonding process）。在一些實施例中，在對位標記260存在的情況下，可有效地提高晶圓與晶圓接合的精確度。

參照圖2D以及圖2E，將載體基板110、介電層120、介電層130、接合層140以及對位標記150從晶粒200、接合層300以及絕緣層400’移除。舉例來說，如圖2E中所示，絕緣層400’以及接合層300被暴露出。在一些實施例中，載體基板110、介電層120、介電層130、接合層140以及對位標記150通過平坦化製程、蝕刻製程、剝離製程、類似製程或其組合去除。

參照圖2E以及圖2F，進一步移除接合層300以及絕緣層400’的一部分以形成圍繞半導體基板210、互連結構220以及鈍化層230的絕緣層400。舉例來說，如圖2F中所示，晶粒200的鈍化層230被暴露出。在一些實施例中，接合層300以及絕緣層400’的一部分通過平坦化製程、蝕刻製程、類似製程或其組合移除。應注意的是，在一些替代性實施例中，圖2F中所示的步驟是可選的。也就是說，在一些替代性實施例中，在不移除接合層300的情況下，可以執行後續製程。

參照圖2G，形成多個接合通孔270以及接合層280。在一些實施例中，接合通孔270形成為穿過鈍化層230從而建立與互連結構220的導電圖案224的電性連接。接合層280形成在晶粒200以及絕緣層400上。舉例來說，接合層280堆疊在鈍化層230、接合通孔270以及絕緣層400上。在一些實施例中，接合層280與接合層250相對。在一些實施例中，接合層280包括介電層282a以及嵌置於介電層282a中的多個接合墊282b。在一些實施例中，接合層280的接合墊282b電性連接到接合通孔270。也就是說，接合通孔270電性連接互連結構220以及接合層280的接合墊282b。

在一些實施例中，接合通孔270以及接合墊282b可通過雙重鑲嵌製程（dual damascene process）形成。舉例來說，介電層282a首先形成在鈍化層230上。在一些實施例中，介電層282a的材料包括氧化物，例如氧化矽或類似材料。替代性地，介電層282a可包括聚醯亞胺、環氧樹脂、丙烯酸類樹脂、酚醛樹脂、苯環丁烷（BCB）、聚苯並噁唑（PBO）或任何其它合適的聚合物類介電材料。舉例來說，介電層282a可通過合適的製造技術（例如旋塗式塗布、CVD、PECVD或類似技術）形成。隨後，通過移除介電層282a的一部分以及鈍化層230的一部分以形成溝槽以及通孔（未繪示）在介電層282a以及鈍化層230中。在一些實施例中，溝槽的寬度大於通孔的寬度。其後，將導電材料（未繪示）填充至溝槽以及通孔中以分別形成接合墊282b以及接合通孔270。在一些實施例中，通過同時填充通孔以及上覆溝槽（未繪示）形成接合通孔270以及接合墊282b。在一些替代性實施例中，接合通孔270可在形成介電層282a以及接合墊282b之前形成。在一些實施例中，每一接合墊282b的寬度可大於每一下伏的接合通孔270的寬度。在一些實施例中，接合通孔270以及接合墊282b包括同一材料。接合通孔270以及接合墊282b的材料例如是鋁、鈦、銅、鎳、鎢或其合金。在一些實施例中，接合通孔270以及接合層280可被視為晶粒200的一部分。

在一些實施例中，接合墊282b的頂表面以及介電層282a的頂表面可被統稱為晶粒200的主動表面AS1。另一方面，面向載體基板500的接合層250的表面可被稱為晶粒200的後表面RS1。如圖2G中所示，接合墊282b的頂表面以及介電層282a的頂表面實質上位於同一水平高度處以提供用於混合接合（hybrid bonding）的適當的主動表面AS1。儘管未繪示出，但在一些實施例中，一些接合通孔270以及一些接合墊282b可配置在導電接墊240的正上方以建立導電接墊240與其它元件之間的電性連接。也就是說，在一些實施例中，一些導電接墊240電性浮置，而一些導電接墊240能夠傳輸信號。

參照圖2H，提供多個晶粒600。在一些實施例中，每一晶粒600包括半導體基板610’’、互連結構620、鈍化層630、導電接墊640、多個半導體通孔（through semiconductor via；TSV）650、接合層660以及多個接合通孔670。在一些實施例中，圖2H中的晶粒600的半導體基板610’’類似於圖2A中的晶粒200的半導體基板210’，因此本文中省略其詳細描述。如圖2H中所示，互連結構620安置在半導體基板610’’上。在一些實施例中，互連結構620包括層間介電層622以及多個導電圖案624。互連結構620的層間介電層622以及導電圖案624分別類似於互連結構220的層間介電層222以及導電圖案224，因此本文中省略其詳細描述。

在一些實施例中，導電接墊640配置在互連結構620上且電性連接到互連結構620。另一方面，鈍化層630形成在互連結構620上以密封導電接墊640。晶粒600的鈍化層630以及導電接墊640分別類似於晶粒200的鈍化層230以及導電接墊240，因此本文中省略其詳細描述。

如圖2H中所示，TSV 650嵌置於半導體基板610’’中。在一些實施例中，TSV 650直接與導電圖案624接觸以與互連結構620電性連接。在一些實施例中，接合通孔670穿過鈍化層630以建立與互連結構620的導電圖案624的電性連接。接合層660形成在鈍化層630以及接合通孔670上。在一些實施例中，接合層660包括介電層662a以及嵌置於介電層662a中的多個接合墊662b。在一些實施例中，接合層660的接合墊662b電性連接到接合通孔670。也就是說，接合通孔670電性連接互連結構620以及接合層660的接合墊662b。接合層660以及接合通孔670分別類似於接合層280以及接合通孔270，因此本文中省略其詳細描述。

在一些實施例中，晶粒600能夠執行儲存功能。舉例來說，晶粒600可為動態隨機記憶體（Dynamic Random Access Memory；DRAM）、電阻性隨機存取記憶體（Resistive Random Access Memory；RRAM）、靜態隨機存取記憶體（Static Random Access Memory；SRAM）或類似記憶體。然而，本公開並不限於此。在一些替代性實施例中，晶粒600可為中央處理單元（CPU）晶粒、圖形處理單元（GPU）晶粒、現場可程式設計閘陣列（FPGA）或類似者。

如圖2H中所示，接合墊662b的底表面以及介電層662a的底表面可被統稱為晶粒600的主動表面AS2。另一方面，與主動表面AS2相對的晶粒600的表面可被稱為晶粒600的後表面RS2。如圖2H中所示，接合墊662b的底表面以及介電層662a的底表面實質上位於同一水平高度處以提供用於混合接合的適當主動表面AS2。

如圖2H中所示，將晶粒600分別單獨地放置於相對應的晶粒200上，以使得每一晶粒600接合到相對應的晶粒200。在一些實施例中，每一晶粒600可通過混合接合製程接合到相對應的晶粒200。在一些實施例中，混合接合製程的溫度範圍介於約150℃到約400℃。下文將詳細描述混合接合製程。

在一些實施例中，可將晶粒600拾取且放置到晶粒200的主動表面AS1上，使得晶粒600電性連接到晶粒200。在一些實施例中，放置晶粒600使得晶粒600的主動表面AS2與晶粒200的主動表面AS1接觸。同時，晶粒600的接合墊662b實質上與晶粒200的相對應的接合墊282b對齊且直接接觸。在一些實施例中，為了促進晶粒600與晶粒200之間的混合接合，可以對晶粒600以及晶粒200的接合表面（即，主動表面AS1以及主動表面AS2）執行的表面準備。表面準備可例如包括表面清潔及活化。表面清潔可以在主動表面AS1、主動表面AS2上執行以去除介電層282a的接合表面、接合墊282b的接合表面、介電層662a的接合表面以及接合墊662b的接合表面上的粒子。在一些實施例中，主動表面AS1、主動表面AS2可通過例如濕洗（wet cleaning）來清潔。不僅去除粒子，並且還可去除形成在接合墊282b以及接合墊662b的接合表面上的原生氧化物（native oxide）。形成在接合墊282b以及接合墊662b的接合表面上的原生氧化物可通過例如用於濕洗製程中的化學品來去除。

在清潔晶粒200的主動表面AS1以及晶粒600的主動表面AS2之後，可以執行介電層282a以及介電層662a的接合表面的活化以形成高接合強度。在一些實施例中，可以執行電漿活化以處理介電層282a以及介電層662a的接合表面。當介電層282a的被活化的接合表面與介電層662a的被活化的接合表面接觸時，晶粒200的介電層282a以及晶粒600的介電層662a被預接合。

在將晶粒600預接合到晶粒200上之後，執行晶粒600以及晶粒200的混合接合。晶粒600以及晶粒200的混合接合可包括用於介電接合的熱處理以及用於導體接合的熱退火。在一些實施例中，執行用於介電接合的熱處理以加強介電層282a與介電層662a之間的接合。舉例來說，用於介電接合的熱處理可以在介於約200℃到約400℃的範圍內的溫度下執行。在執行用於介電接合的熱處理之後，執行用於導體接合的熱退火以促進接合墊282b與接合墊662b之間的接合。舉例來說，用於導體接合的熱退火可以在介於約150℃到約400℃的範圍內的溫度下執行。在執行用於導體接合的熱退火之後，介電層282a混合接合到介電層662a且接合墊282b混合接合到接合墊662b。舉例來說，介電層282a直接與介電層662a接觸。類似地，接合墊282b直接與接合墊662b接觸。據此，晶粒200的接合層280混合接合到晶粒600的接合層660。儘管圖2H示出接合墊282b以及接合墊662b具有尖角（側壁垂直於頂/底表面），但本公開不限於此。在一些替代性實施例中，在接合墊282b混合接合到接合墊662b之後，可發生接合墊的角圓化（corner rounding）。舉例來說，面向接合墊662b的接合墊282b的角為圓角。類似地，面向接合墊282b的接合墊662b的角也為圓角。也就是說，每一接合墊282b的頂表面的邊緣為弧形的。類似地，每一接合墊662b的底表面的邊緣也為弧形的。

在一些實施例中，由於晶粒200的主動表面AS1混合接合到晶粒600的主動表面AS2，所以晶粒200與晶粒600之間的接合可視為面對面接合（face-to-face bonding）。在一些實施例中，在對位標記260存在的情況下，可有效地提高接合精確度。也就是說，借助於對位標記260，可確保接合墊282b與相對應的接合墊662b之間的對位。應注意的是，儘管圖2H示出晶粒200和晶粒600的大小（即，寬度）實質上相同，但本公開不限於此。在一些替代性實施例中，晶粒200的大小可不同於晶粒600的大小。舉例來說，晶粒200的大小可大於晶粒600的大小。替代性地，晶粒200的大小可小於晶粒600的大小。此外，儘管圖2H示出晶粒200以及晶粒600以一對一方式接合，但本公開不限於此。取決於晶粒200的大小，多個晶粒600可接合到同一個晶粒200。

參照圖2I，在接合層280上形成絕緣層700以橫向包封晶粒600。在一些實施例中，絕緣層700的材料包括模製化合物、聚合材料，例如聚醯亞胺、環氧樹脂、丙烯酸類樹脂、酚醛樹脂、BCB、PBO、其組合或其它合適的聚合物類介電材料。在一些替代性實施例中，絕緣層700可包括氧化矽及/或氮化矽。在一些實施例中，絕緣層700更包括填料。替代性地，絕緣層700可不含填料。在一些實施例中，絕緣層700可通過以下步驟形成。首先，在接合層280上形成絕緣材料（未繪示）以包封晶粒600。在這一階段，晶粒600的半導體基板610’’未暴露出且被絕緣材料很好地保護住。舉例來說，晶粒600的後表面RS2未被暴露出。在一些實施例中，絕緣材料可通過以下形成：模製製程（例如壓縮模製製程）、旋塗製程、化學氣相沉積（CVD）製程、電漿增強化學氣相沉積（PECVD）製程、原子層沉積（ALD）製程或類似製程。在形成絕緣材料之後，減薄絕緣材料以及半導體基板610’’直到TSV 650被暴露出為止。在一些實施例中，絕緣材料以及半導體基板610’’可通過研磨製程（例如機械研磨製程、CMP製程或類似製程）減薄或平坦化。在減薄製程之後，每一晶粒600具有變薄的半導體基板610’且絕緣層700被形成以暴露晶粒600的後表面RS2’與TSV 650。也就是說，晶粒600的後表面RS2’與絕緣層700的頂表面實質上共面。在一些實施例中，TSV 650穿過半導體基板610’。在一些實施例中，絕緣層700可被稱為「間隙填充氧化物」。在減薄製程之後，每一晶粒600具有約5微米到約100微米的厚度H₆₀₀ 。應注意的是，前述製程僅用作示例性說明，且本公開不限於此。在一些替代性實施例中，絕緣層700可在半導體基板610’’減薄之後形成以暴露出TSV 650。

參照圖2J，移除每一晶粒600的一部分以形成多個凹槽R。舉例來說，移除每一半導體基板610’的一部分以形成凹槽R。如圖2J中所示，TSV 650部分位於凹槽R中。在一些實施例中，每一TSV 650的至少一部分從晶粒600的半導體基板610中突出。也就是說，TSV 650的頂表面位於高於晶粒600的後表面RS2’’的水平高度處。在一些實施例中，半導體基板610’可通過蝕刻製程部分移除。蝕刻製程例如包括等向性蝕刻製程及/或非等向性蝕刻製程。舉例來說，半導體基板610’可通過濕式蝕刻製程、乾式蝕刻製程或其組合部分移除。

參照圖2K，形成保護層680以填充凹槽R。在一些實施例中，保護層680包括模製化合物、模製底部填充物或類似材料。替代性地，保護層680可由聚合材料製成，例如聚醯亞胺、環氧樹脂、丙烯酸類樹脂、酚醛樹脂、BCB、PBO或其它合適的聚合物類介電材料。在一些實施例中，保護層680可包括填料。替代性地，保護層680可不含填料。如圖2K中所示，每一TSV 650的突出部分被保護層680橫向包封。絕緣層700圍繞半導體基板610、互連結構620、鈍化層630、接合層660以及保護層680。在一些實施例中，保護層680可被視為晶粒600的一部分。在一些實施例中，晶粒200以及配置在其上的相對應的晶粒600可被統稱為晶粒堆疊結構DS。

如圖2K中所示，重佈線結構800以及多個導電端子900依序地形成於絕緣層700以及晶粒600上以獲得重構晶圓RW。在一些實施例中，重佈線結構800包括多個介電層810以及多個重佈線導電層820。重佈線導電層820可包括多個重佈線導電圖案。在一些實施例中，每一重佈線導電層820夾置在兩個相鄰的介電層810之間。重佈線導電層820的一部分可垂直地在介電層810內延伸以建立與其它上覆或下伏的重佈線導電層820的電性連接。在一些實施例中，重佈線導電層820的材料包括鋁、鈦、銅、鎳、鎢、其組合或其它合適的導電材料。舉例來說，最底部的重佈線導電層820可包括多個銅跡線（traces），而最頂部的重佈線導電層820可包括多個鋁墊。然而，本公開並不限於此。重佈線導電層820可通過例如電鍍、沉積及/或微影和蝕刻形成。在一些實施例中，介電層810的材料包括聚醯亞胺、環氧樹脂、丙烯酸類樹脂、酚醛樹脂、苯環丁烷（BCB）、聚苯並噁唑（PBO）或任何其它合適的聚合物類介電材料。介電層810可例如通過合適的製造技術形成，例如旋塗式塗布、化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）或類似技術。應注意的是，圖2K中所示的介電層810的數目以及重佈線導電層820的數目僅為例示，且本公開不限於此。在一些替代性實施例中，介電層810的數目以及重佈線導電層820的數目可取決於電路設計而變化。在一些實施例中，重佈線結構800電性連接到TSV 650。舉例來說，最底部的重佈線導電層820實體地接觸TSV 650以建立與晶粒600的電性連接。

在一些實施例中，重佈線結構800更包括多個凸塊下金屬（under-bump metallurgy；UBM）圖案830。UBM圖案830電性連接到重佈線導電層820。在一些實施例中，UBM圖案830通過重佈線導電層820電性連接到TSV 650。在一些實施例中，每一UBM圖案830部分嵌置於最頂部的介電層810中。

如圖2K中所示，導電端子900配置在UBM圖案830上。在一些實施例中，導電端子900通過助焊劑附接到UBM圖案830。在一些實施例中，導電端子900例如是焊料球、球柵陣列（ball grid array；BGA）球或受控塌陷晶片連接（controlled collapse chip connection；C4）凸塊。在一些實施例中，導電端子900由具有低電阻率的導電材料製成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金。

在一些實施例中，由於將已知良好晶粒組裝到重構晶圓RW，可在較低成本下充分增加重構晶圓RW的良率。此外，通過在重構晶圓RW中提供晶粒堆疊結構DS，可有效地增加晶片大小、晶片厚度以及晶片功能集成的靈活性。此外，通過前述製程形成重構晶圓RW，重佈線結構800中的重佈線導電圖案的節距（pitch）可減小到小於0.8微米，從而達成具有更大輸入/輸出（input/output，I/O）連接的細間距（fine pitch）配置。

如上文所提及，重構晶圓RW可經歷進一步處理以獲得多個封裝。圖3為根據本公開的一些實施例的封裝10的示意性剖視圖。參照圖3，對圖2K中所示的重構晶圓RW執行單體化製程以形成多個封裝10。在一些實施例中，分割製程或單體化製程通常涉及用旋轉刀片或雷射光束分割。換句話說，分割或單體化製程例如是雷射切割製程、機械切割製程或其它合適的製程。在一些實施例中，在單體化製程期間，切割介電層810、絕緣層700、介電層282a、絕緣層400、第一子層252、第二子層254以及載體基板500。在一些實施例中，在單體化製程之後，絕緣層400可被視為晶粒200的一部分，而絕緣層700可被視為晶粒600的一部分。

如圖3中所示，晶粒200堆疊在晶粒600上。換句話說，多個晶粒200、晶粒600整合到單個封裝10中。因而，封裝10可被稱為「系統積體電路（system on integrated circuit，SOIC）封裝」。在一些實施例中，封裝10可用於其它模組/應用，例如基板上晶圓上晶片（chip on wafer on substrate，CoWoS）封裝、覆晶封裝、積體扇出型（integrated fan-out；InFO）封裝、扇出型晶圓級封裝（fan-out wafer level packaging；WLP）或類似者。

圖4A到圖4I為根據本公開的一些替代性實施例的重構晶圓RW1的製造流程的示意性剖視圖。參照圖4A，提供載體基板110。將介電層120、介電層130以及接合層284依序地安置在載體基板110上。圖4A中的載體基板110、介電層120以及介電層130分別類似於圖2A中的載體基板110、介電層120以及介電層130，因此本文中省略其詳細描述。

在一些實施例中，接合層284包括介電層284a以及嵌置於介電層284a中的多個接合墊284b。在一些實施例中，介電層284a的材料包括氧化物，例如氧化矽或類似材料。替代性地，介電層284a可包括聚醯亞胺、環氧樹脂、丙烯酸類樹脂、酚醛樹脂、苯環丁烷（BCB）、聚苯並噁唑（PBO）或任何其它合適的聚合物類介電材料。舉例來說，介電層284a可通過合適的製造技術（例如旋塗式塗布、CVD、PECVD或類似技術）形成。接合墊284b的材料例如是鋁、鈦、銅、鎳、鎢或其合金。在一些實施例中，多個對位標記260嵌置於介電層284a中。在一些實施例中，對位標記260可以是圖案化銅層或其它合適的圖案化金屬層。在一些實施例中，對位標記260可通過電鍍或沉積形成。應注意的是，在本公開中，對位標記260的形狀和數目沒有限制，且可基於要求及/或設計佈局而定。在一些實施例中，對位標記260與其它元件電性隔離。換句話說，對位標記260為電性浮置。

如圖4A中所示，將多個晶粒200附接到載體基板110。在一些實施例中，每一晶粒200包括半導體基板210’、互連結構220、鈍化層230、導電接墊240、多個接合通孔270以及接合層282。圖4A中的半導體基板210’、互連結構220、鈍化層230以及導電接墊240分別類似於圖2A中的半導體基板210’、互連結構220、鈍化層230以及導電接墊240，因此本文中省略其詳細描述。另一方面，圖4A中的接合通孔270以及接合層282分別類似於圖2G中的接合通孔270以及接合層280，因此本文中省略其詳細描述。

在一些實施例中，晶粒200能夠執行邏輯功能。舉例來說，晶粒200可為中央處理單元（CPU）晶粒、圖形處理單元（GPU）晶粒、現場可程式設計閘陣列（FPGA）或類似者。

在一些實施例中，將晶粒200拾取且放置到接合層284上，以使得接合層282通過混合接合黏著到接合層284。圖4A中的混合接合製程可類似於圖2H中的混合接合製程，因此本文中省略其詳細描述。在一些實施例中，接合層282的介電層282a混合接合到接合層284的介電層284a。同時，接合層282的接合墊282b混合接合到接合層284的接合墊284b且與接合墊284b對齊。在將接合層284混合接合到晶粒200之後，對位標記260以及接合層284可被視為晶粒200的一部分。也就是說，接合層284以及對位標記260被轉移到晶粒200上。在一些實施例中，接合層282以及接合層284可被統稱為接合層280。也就是說，接合層282可被稱為接合層280的第一子層，而接合層284可被稱為接合層280的第二子層。在一些實施例中，接合層280的第一子層混合接合到接合層280的第二子層，且對位標記260嵌置於第二子層中。

在一些實施例中，晶粒200以面朝下的方式接合到載體基板110。也就是說，晶粒200的互連結構220以及導電接墊240面向載體基板110。在一些實施例中，晶粒200佈置成陣列。如圖4A中所示，對位標記260配置於圍繞晶粒200的安置位置的周邊區域上。換句話說，對位標記260配置在晶粒200的跨段之外。在對位標記260存在的情況下，可有效地提高接合精確度。也就是說，借助於對位標記260，可確保接合墊282b與相對應的接合墊284b之間的對位。

參照圖4B，在接合層284上形成絕緣層400以橫向包封晶粒200。圖4B中的絕緣層400類似於圖2B中的絕緣層400’，因此本文中省略其詳細描述。在絕緣層400的形成期間，減薄或平坦化半導體基板210’以形成半導體基板210。圖4B中所示的步驟類似於圖2B中所示的步驟，因此本文中省略其詳細描述。如圖4B中所示，對位標記260直接與絕緣層400接觸。在一些實施例中，絕緣層400圍繞半導體基板210、互連結構220、鈍化層230以及接合層282（接合層280的第一子層）。

參照圖4C，在晶粒200以及絕緣層400與載體基板110相對處形成接合層250。在一些實施例中，接合層250為具有連續平坦表面的平滑層。在一些實施例中，接合層250的材料可包括氮氧化矽（SiON）、氧化矽、氮化矽或類似材料，且接合層250可通過沉積或類似技術形成。在一些實施例中，接合層250可被視為晶粒200的一部分。

參照圖4D，將接合層250附接到與載體基板110相對的載體基板500。也就是說，晶粒200接合到載體基板500，且載體基板110、載體基板500位於晶粒200的兩個相對側上。在一些實施例中，圖4D中的載體基板500類似於圖2D中的載體基板500，因此本文中省略其詳細描述。在一些實施例中，載體基板500通過熔融接合黏著到接合層250。圖4D中的熔融接合製程可類似於圖2D中的熔融接合製程，因此本文中省略其詳細描述。應注意的是，由於晶粒200佈置於晶圓形式的載體基板110上且載體基板500同樣為晶圓形式，所以晶粒200與載體基板500之間的接合可視為晶圓級製程。也就是說，晶粒200與載體基板500之間的接合為晶圓與晶圓接合製程。在一些實施例中，在對位標記260存在的情況下，可有效地提高晶圓與晶圓接合的精確度。

參照圖4D以及圖4E，將載體基板110、介電層120以及介電層130從接合層284移除。在一些實施例中，載體基板110、介電層120以及介電層130通過平坦化製程、蝕刻製程、剝離製程、類似製程或其組合去除。在一些實施例中，接合墊284b的底表面以及介電層284a的底表面可被統稱為晶粒200的主動表面AS1。另一方面，面向載體基板500的接合層250的表面可被稱為晶粒200的後表面RS1。如圖4E中所示，接合墊284b的底表面以及介電層284a的底表面實質上位於同一水平高度處以提供用於混合接合的適當主動表面AS1。

參照圖4F，提供多個晶粒600。圖4F中的晶粒600類似於圖2H中的晶粒600，因此本文中省略其詳細描述。在一些實施例中，將晶粒600分別單獨地放置於相對應的晶粒200上，以使得每一晶粒600接合到相對應的晶粒200。在一些實施例中，每一晶粒600可通過混合接合製程接合到相對應的晶粒200。圖4F中所示的步驟類似於圖2H中所示的步驟，因此本文中省略其詳細描述。在一些實施例中，接合層284（接合層280的第二子層）混合接合到接合層660。也就是說，晶粒200的接合層284的介電層284a混合接合到晶粒600的接合層660的介電層662a。同時，接合層284的接合墊284b混合接合到接合層660的接合墊662b且與接合墊662b對齊。

在一些實施例中，由於晶粒200的主動表面AS1混合接合到晶粒600的主動表面AS2，所以晶粒200與晶粒600之間的接合可視為面對面接合。在一些實施例中，在對位標記260存在的情況下，可有效地提高接合精確度。也就是說，借助於對位標記260，可確保接合墊284b與相對應的接合墊662b之間的對位。應注意的是，儘管圖4F示出晶粒200和晶粒600的大小（即，寬度）實質上相同，但本公開不限於此。在一些替代性實施例中，晶粒200的大小可不同於晶粒600的大小。舉例來說，晶粒200的大小可大於晶粒600的大小。替代性地，晶粒200的大小可小於晶粒600的大小。此外，儘管圖4F示出晶粒200以及晶粒600以一對一的方式接合，但本公開不限於此。取決於晶粒200的大小，多個晶粒600可接合到同一個晶粒200。

參照圖4G到圖4I，通過進一步處理圖4F中所示的結構，獲得重構晶圓RW1。圖4G到圖4I中所示的步驟類似於圖2I到圖2K中所示的步驟，因此本文中省略其詳細描述。在一些實施例中，由於將已知良好晶粒組裝到重構晶圓RW1，可在較低成本下充分增加重構晶圓RW1的良率。此外，通過在重構晶圓RW1中提供晶粒堆疊結構DS，可有效地增加晶片大小、晶片厚度以及晶片功能集成的靈活性。此外，通過用前述製程形成重構晶圓RW1，重佈線結構800中的重佈線導電圖案的節距可減小到小於0.8微米，從而達成具有更大輸入/輸出（I/O）連接的細間距配置。

如上文所提及，重構晶圓RW1可經歷進一步處理以獲得多個封裝。圖5為根據本公開的一些替代性實施例的封裝20的示意性剖視圖。參照圖5，對圖4I中所示的重構晶圓RW1執行單體化製程以形成多個封裝20。在一些實施例中，分割製程或單體化製程通常涉及用旋轉刀片或雷射光束分割。換句話說，分割或單體化製程例如是雷射切割製程、機械切割製程或其它合適的製程。在一些實施例中，在單體化製程期間，切割介電層810、絕緣層700、介電層284a、絕緣層400、接合層250以及載體基板500。在一些實施例中，在單體化製程之後，絕緣層400可被視為晶粒200的一部分，而絕緣層700可被視為晶粒600的一部分。

如圖5中所示，晶粒200堆疊在晶粒600上。換句話說，多個晶粒200、晶粒600整合到單個封裝20中。因而，封裝20可稱為「系統積體電路（SOIC）封裝」。在一些實施例中，封裝20可用於其它模組/應用，例如基板上晶圓上晶片（CoWoS）封裝、覆晶封裝、積體扇出型（InFO）封裝、扇出型晶圓級封裝（WLP）或類似者。

圖6為根據本公開的一些替代性實施例的封裝30的示意性剖視圖。參照圖6，圖6中的封裝30類似於圖3中的封裝10，因此類似的元件由同一附圖標號來表示且本文中省略其詳細描述。如圖6中所示，晶粒200的接合層280更包括嵌置於介電層282a中的多個導電圖案282c。此外，晶粒600更包括穿過絕緣層700的多個絕緣層通孔（through insulating via；TIV）690。在一些實施例中，TIV 690的材料包括鋁、鈦、銅、鎳、鎢及/或其合金。TIV 690可通過電鍍製程形成。在一些實施例中，TIV 690電性連接晶粒200的接合層280的導電圖案282c以及重佈線結構800的重佈線導電層820。換句話說，晶粒200可通過TIV 690電性連接到重佈線結構800。

圖7為根據本公開的一些替代性實施例的封裝40的示意性剖視圖。參照圖7，圖7中的封裝40類似於圖5中的封裝20，因此類似的元件由同一附圖標號來表示且本文中省略其詳細描述。如圖7中所示，晶粒200的接合層284（接合層280的第二子層）更包括嵌置於介電層284a中的多個導電圖案284c。此外，晶粒600更包括穿過絕緣層700的多個絕緣層通孔（TIV）690。在一些實施例中，TIV 690的材料包括鋁、鈦、銅、鎳、鎢及/或其合金。TIV 690可通過電鍍製程形成。在一些實施例中，TIV 690電性連接晶粒200的接合層284的導電圖案284c以及重佈線結構800的重佈線導電層820。換句話說，晶粒200可通過TIV 690電性連接到重佈線結構800。

根據本公開的一些實施例，封裝包括載體基板、第一晶粒以及第二晶粒。所述第一晶粒包括第一接合層、與第一接合層相對的第二接合層以及嵌置於第一接合層中的對位標記。所述第一接合層熔融接合到所述載體基板。所述第二晶粒包括第三接合層。所述第三接合層混合接合到所述第一晶粒的所述第二接合層。

根據本公開的一些實施例，所述載體基板包括半導體材料。

根據本公開的一些實施例，所述第二接合層以及所述第三接合層分別包括介電層以及嵌置於所述介電層中的多個接合墊，所述第二接合層的所述介電層混合接合到所述第三接合層的所述介電層，且所述第二接合層的所述接合墊混合接合到所述第三接合層的所述相對應的接合墊且與所述相對應的接合墊對齊。

根據本公開的一些實施例，所述第一晶粒更包括半導體基板、互連結構、鈍化層、多個接合通孔以及絕緣層。所述互連結構位於所述半導體基板上。所述鈍化層位於所述互連結構上。所述接合通孔穿過所述鈍化層且電性連接所述互連結構以及所述第二接合層的所述接合墊。所述絕緣層圍繞所述半導體基板、所述互連結構以及所述鈍化層。所述第二接合層堆疊在所述鈍化層、所述接合通孔以及所述絕緣層上。

根據本公開的一些實施例，所述對位標記直接位於所述絕緣層上。

根據本公開的一些實施例，所述第一接合層包括第一子層以及第二子層，所述第一子層附接到所述絕緣層以及所述半導體基板，所述第二子層附接到所述載體基板，且所述對位標記嵌置於所述第一子層中。

根據本公開的一些實施例，所述第二晶粒更包括半導體基板、互連結構、鈍化層、多個接合通孔以及絕緣層。所述半導體基板具有嵌置於其中的多個半導體通孔（through semiconductor via；TSV）。所述互連結構位於所述半導體基板上且電性連接到所述TSV。所述鈍化層位於所述互連結構上。所述接合通孔穿過所述鈍化層且電性連接所述互連結構以及所述第三接合層的所述接合墊。所述絕緣層圍繞所述半導體基板、所述互連結構、所述鈍化層以及所述第三接合層。

根據本公開的一些實施例，所述第二晶粒更包括穿過所述絕緣層的多個絕緣層通孔（through insulating via；TIV）。

根據本公開的一些實施例，封裝包括載體基板、第一晶粒以及第二晶粒。所述第一晶粒包括第一接合層以及與第一接合層相對的第二接合層。所述第一接合層熔融接合到所述載體基板。所述第二接合層包括第一子層以及第二子層。所述第一子層混合接合到所述第二子層。所述第二晶粒包括第三接合層。所述第三接合層混合接合到所述第一晶粒的所述第二接合層的所述第二子層。

根據本公開的一些實施例，所述載體基板包括半導體材料。

根據本公開的一些實施例，所述第一子層、所述第二子層以及所述第三接合層分別包括介電層以及嵌置於所述介電層中的多個接合墊，所述第一子層的所述介電層混合接合到所述第二子層的所述介電層，所述第一子層的所述接合墊混合接合到所述第二子層的所述相對應的接合墊且與所述相對應的接合墊對齊，所述第二子層的所述介電層混合接合到所述第三接合層的所述介電層，且所述第二子層的所述接合墊混合接合到所述第三接合層的所述相對應的接合墊且與所述相對應的接合墊對齊。

根據本公開的一些實施例，所述第一晶粒更包括半導體基板、互連結構、鈍化層、多個接合通孔以及絕緣層。所述互連結構位於所述半導體基板上。所述鈍化層位於所述互連結構上。所述接合通孔穿過所述鈍化層且電性連接所述互連結構以及所述第一子層的所述接合墊。所述絕緣層圍繞所述半導體基板、所述互連結構、所述鈍化層以及所述第一子層。

根據本公開的一些實施例，所述第一晶粒更包括嵌置於所述第二子層中的對位標記，且所述對位標記直接與所述絕緣層接觸。

根據本公開的一些實施例，所述第二晶粒更包括半導體基板、互連結構、鈍化層、多個接合通孔以及絕緣層。所述半導體基板具有嵌置於其中的多個半導體通孔（through semiconductor via；TSV）。所述互連結構位於所述半導體基板上。所述鈍化層位於所述互連結構上。所述接合通孔穿過所述鈍化層且電性連接所述互連結構以及所述第三接合層的所述接合墊。所述絕緣層圍繞所述半導體基板、所述互連結構、所述鈍化層以及所述第三接合層。

根據本公開的一些實施例，重構晶圓（reconstructed wafer）的製造方法至少包括以下步驟。提供具有在其上形成有第一對位標記的第一載體基板。將多個第一晶粒附接到所述第一載體基板。所述第一晶粒佈置成陣列。將所述第一晶粒熔融接合到與所述第一載體基板相對的第二載體基板。將所述第一載體基板從所述第一晶粒移除。在所述第一晶粒上形成第一接合層。將多個第二晶粒單獨地放置於相對應的所述第一晶粒上。每一所述第二晶粒包括半導體基板、嵌置於半導體基板中的多個半導體通孔（through semiconductor via；TSV）以及位於半導體基板上的第二接合層。所述第二晶粒的所述第二接合層混合接合到所述第一接合層。平坦化所述第二晶粒直到暴露出所述TSV為止。

根據本公開的一些實施例，所述重構晶圓的製造方法更包括在所述第一晶粒熔融接合到所述第二載體基板之前，薄化所述第一晶粒。

根據本公開的一些實施例，所述重構晶圓的製造方法至少更包括以下步驟。在所述第一晶粒熔融接合到所述第二載體基板之前，通過第一絕緣層來橫向包封所述第一晶粒。通過第二絕緣層來橫向包封所述第二晶粒。在所述第二晶粒以及所述第二絕緣層上形成重佈線結構。所述重佈線結構電性連接到所述TSV。

根據本公開的一些實施例，所述重構晶圓的製造方法更包括在所述第一晶粒熔融接合到所述第二載體基板之前，在所述第一晶粒與所述第一載體基板相對處形成第二對位標記。

根據本公開的一些實施例，所述重構晶圓的製造方法至少更包括以下步驟。移除每一所述第二晶粒的所述半導體基板的一部分以形成多個凹槽。形成保護層以填充所述凹槽。

前文概述數個實施例的特徵以使得本領域的技術人員可更好地理解本公開的方面。本領域的技術人員應瞭解，其可很容易地將本公開用作設計或修改用於實現本文中引入的實施例的相同目的及/或達成相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這些等效構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代性和更改。

AS1、AS2:主動表面 DS:晶粒堆疊結構 H₂₀₀ 、H₆₀₀ :厚度 R:凹槽 RS1、RS2、RS2’、RS2’’:後表面 RW、RW1:重構晶圓 10、20、30、40:封裝 110、500:載體基板 120、130、282a、284a、662a、810:介電層 122、222、622:層間介電層 140、250、280、282、284、300、660:接合層 150、260:對位標記 200、600:晶粒 210、210’、610、610’、610’’:半導體基板 220、620:互連結構 224、282c、284c、624:導電圖案 230、630:鈍化層 240、640:導電接墊 252:第一子層 254:第二子層 270、670:接合通孔 282b、284b、662b:接合墊 400、400’、700:絕緣層 650:半導體通孔 680:保護層 690:絕緣層通孔 800:重佈線結構 820:重佈線導電層 830:凸塊下金屬圖案 900:導電端子

圖1為重構晶圓的示意圖。圖2A到圖2K為根據本公開的一些實施例的重構晶圓的製造流程的示意性剖視圖。圖3為根據本公開的一些實施例的封裝的示意性剖視圖。圖4A到圖4I為根據本公開的一些替代性實施例的重構晶圓的製造流程的示意性剖視圖。圖5為根據本公開的一些替代性實施例的封裝的示意性剖視圖。圖6為根據本公開的一些替代性實施例的封裝的示意性剖視圖。圖7為根據本公開的一些替代性實施例的封裝的示意性剖視圖。

10:封裝

200、600:晶粒

210、610:半導體基板

220、620:互連結構

222、622:層間介電層

224、624:導電圖案

230、630:鈍化層

240、640:導電接墊

250、280、660:接合層

252:第一子層

254:第二子層

260:對位標記

270、670:接合通孔

282a、662a、810:介電層

282b、662b:接合墊

400、700:絕緣層

500:載體基板

650:半導體通孔

680:保護層

800:重佈線結構

820:重佈線導電層

830:凸塊下金屬圖案

900:導電端子

Claims

一種封裝，包括：載體基板；第一晶粒，包括第一接合層、與所述第一接合層相對的第二接合層以及嵌置於所述第一接合層中的對位標記，其中所述第一接合層熔融接合到所述載體基板；以及第二晶粒，包括第三接合層，其中所述第三接合層混合接合到所述第一晶粒的所述第二接合層。