TWI724701B

TWI724701B - 封裝及其形成方法

Info

Publication number: TWI724701B
Application number: TW108146806A
Authority: TW
Inventors: 余振華; 陳明發; 葉松峯
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2019-05-30
Filing date: 2019-12-19
Publication date: 2021-04-11
Also published as: KR102331817B1; KR20200138649A; US20200381397A1; TW202044518A; US11189599B2

Abstract

一種封裝及其形成方法，所述封裝包含第一元件晶粒，以及經由混合接合而接合至第一元件晶粒的第二元件晶粒。第二元件晶粒比第一元件晶粒更大。第一隔離區將第一元件晶粒包封在其中。第一元件晶粒、第二元件晶粒以及第一隔離區形成第一封裝的部分。第三元件晶粒經由混合接合而接合至第一封裝。第三元件晶粒比第一封裝更大。第二隔離區將第一封裝包封在其中。第一封裝、第三元件晶粒以及第二隔離區形成第二封裝的部分。

Description

封裝及其形成方法

本發明實施例是有關於一種封裝及其形成方法。

積體電路的封裝正變得愈來愈複雜，其中將更多元件晶粒封裝於同一封裝中以達成更多功能。舉例而言，封裝結構已開發成在同一封裝中包含諸如處理器以及記憶體塊(memory cube)的多個元件晶粒。封裝結構可包含接合至同一元件晶粒的使用不同技術形成且具有不同功能的元件晶粒，從而形成系統。此可節省製造成本並使元件效能最佳化。

本發明實施例提供一種封裝，其包括第一元件晶粒、第二元件晶粒、第一隔離區、第三元件晶粒以及第二隔離區。第二元件晶粒接合至第一元件晶粒，其中第二元件晶粒比第一元件晶粒更大，且其中第一元件晶粒的第一接合焊墊經由金屬-對-金屬接合而接合至第二元件晶粒的第二接合焊墊，且第一元件晶粒的第一表面介電層經由熔融接合而接合至第二元件晶粒的第二表面介電層。第一隔離區將第一元件晶粒包封在其中，第一元件晶粒、第二元件晶粒以及第一隔離區形成第一封裝的部分。第三元件晶粒接合至第一封裝，其中第三元件晶粒比第一封裝更大，且其中第三元件晶粒的第三接合焊墊經由金屬-對-金屬接合而接合至第一封裝的第四接合焊墊，且第三元件晶粒的第三表面介電層經由熔融接合而接合至第一封裝的第四表面介電層。第二隔離區，將第一封裝包封在其中，其中第一封裝、第三元件晶粒以及第二隔離區形成第二封裝的部分。

本發明實施例提供一種封裝，其包括：第一元件晶粒、第二元件晶粒、第一間隙填充材料、第三元件晶粒以及第二間隙填充材料。第二元件晶粒接合至第一元件晶粒的前側。第一間隙填充材料環繞第一元件晶粒以與第一元件晶粒及第二元件晶粒一起形成第一封裝，其中第一間隙填充材料的邊緣與第二元件晶粒的相應邊緣齊平。第三元件晶粒接合至第一封裝，其中第三元件晶粒位於第一元件晶粒的背側上。第二間隙填充材料環繞第一封裝以與第一封裝及第三元件晶粒一起形成第二封裝，其中第二間隙填充材料的邊緣與第三元件晶粒的相應邊緣齊平。

本發明實施例提供一種封裝的形成方法，其包括：將第一元件晶粒接合至第一晶圓的第二元件晶粒上；將第一元件晶粒包封在第一間隙填充材料中；在第二元件晶粒的第一半導體基底的背側上形成第一接合焊墊，其中第一接合焊墊電性連接至穿透第一半導體基底的第一穿孔；將第一晶圓及第一間隙填充材料單體化以形成第一封裝，其中第一封裝包括第一元件晶粒及第二元件晶粒；將第一封裝接合至第二晶圓的第三元件晶粒上；將第一封裝包封在第二間隙填充材料中；在第三元件晶粒的第二半導體基底的背側上形成第二接合焊墊，其中第二接合焊墊電性連接至穿透第二半導體基底的第二穿孔；以及將第二晶圓及第二間隙填充材料單體化以形成第二封裝，其中第二封裝包括第一封裝及第三元件晶粒。

10、210、310、410、510:晶圓

10'、82、110'、210'、310'、410'、510':元件晶粒

10'B:背側

10'F:前側

20、120、220、320、420、520:基底

24:主動電路

26、72、126、152、226、252、326、352、426、452、526、552:穿孔

28:隔離襯裡

30:內連線結構

32、154、254、354、454、456、554、556:介電層

34、134、156、234、256、334、356、434、534:表面介電層

36:通孔

38:金屬線

40:金屬墊

42、142、242:電連接件

62'、262'、362'、462'、562':封裝

70、70A、70B、85:包封體

80A、80B、80C、80D、80E:積體扇出型封裝

80F、80G:基底上晶圓上晶片封裝

84:記憶體堆疊

86:中介體

88:封裝基底

90:表面安裝元件

92:金屬蓋

93:熱界面材料

110F、210F:前表面

110B、210B、310B、310F、410F、510F:界面

146:間隙

150、250、350、450:介電區

151、251、351、451:隔離區

155:邊緣

158、258、358、458、558:重佈線

160、260、342、360、442、460、542、560:接合焊墊

148、248、348、448:蝕刻停止層

261、361、461、561:切割道

262、362、462、562:重構晶圓

451:間隙填充區域

600:製程流程

602、604、606、608、610、612、614、616、618、620、622、624、626、628、630:製程

結合附圖閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述明晰起見而任意地增大或縮小各種特徵的尺寸。

圖1及圖2示出根據一些實施例的元件晶圓及對應元件晶粒的橫截面視圖。

圖3至圖22為根據一些實施例的封裝的形成的中間階段的橫截面視圖。

圖23至圖26為根據一些實施例的封裝的形成的中間階段的橫截面視圖。

圖27至圖33示出根據一些實施例形成的封裝的一些應用。

圖34示出用於形成根據一些實施例的封裝的製程流程。

以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。以下描述組件及佈置的具體實例以簡化本揭露。當然，這些組件及佈置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複為出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。

另外，為易於描述，可在本文中使用諸如「在...之下」、「在...下方」、「下部」、「上覆於」、「上部」及其類似者的空間相對術語以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語還意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。

根據一些實施例提供一種封裝及其形成方法。根據一些實施例示出形成封裝的中間階段。論述一些實施例的一些變型。本文中論述的實施例將提供使得能夠製備或使用本揭露的主題的實例，且所屬領域中具通常知識者將易於理解在屬於不同實施例的所設想範疇內的情況下可進行的修改。貫穿各視圖及示例實施例，相同的附圖標號用以指代相同元件。儘管方法實施例可論述為以特定次序執行，但其他方法實施例可以任何邏輯次序執行。

根據本揭露的一些實施例，封裝包含接合在一起的多個元件晶粒。封裝的形成可包含將元件晶粒接合至晶圓以形成第一重構晶圓(reconstructed wafer)。第一建構晶圓(constructed wafer)被單體化為第一封裝。第一封裝接合至第二晶圓以形成第二重構晶圓。第二建構晶圓被單體化為第二封裝。可執行其他製程以將更多元件晶粒與所形成的封裝進一步結合。

圖1示出根據一些實施例的元件晶圓。隨後所使用的晶圓(諸如晶圓210(圖3)、晶圓310(圖9)、晶圓410(圖14)以及晶圓510(圖19))可具有與元件晶圓10類似或相同的結構，因此隨後所使用的晶圓的細節並不詳細論述，且參看晶圓10的論述可發現這些晶圓的細節。晶圓10中包含多個元件晶粒10'。元件晶圓10包含基底20。根據一些實施例，基底20為半導體基底，所述半導體基底可包含或可為結晶矽(crystalline silicon)基底，同時所述半導體基底亦可包括或可由諸如矽鍺、碳化矽或類似的其他半導體材料形成。根據一些實施例，元件晶粒10'包含主動電路24，所述主動電路包含主動元件，諸如形成於半導體基底20的頂部表面處的電晶體(未示出)。根據一些實施例，可形成穿孔(有時稱為基底穿孔(Through-Substrate Vias；TSV))26以延伸至基底20中。根據替代實施例，晶圓10不包含形成於其中的TSV。當TSV 26在矽基底中形成時，TSV 26有時亦稱為矽穿孔。TSV 26中的每一者可由隔離襯裡(liner)28環繞，所述隔離襯裡由諸如氧化矽、氮化矽或類似者的介電材料形成。隔離襯裡28將相應TSV 26與半導體基底20隔離。TSV 26及隔離襯裡28自半導體基底20的頂部表面延伸至半導體基底20的頂部表面與底部表面之間的中間水平面(intermediate level)。根據一些實施例，TSV 26的頂部表面與半導體基底20的頂部表面齊平。根據替代實施例，TSV 26延伸至介電層32中的一者中，且自對應介電層32的頂部表面向下延伸至半導體基底20中。

內連線結構30形成於半導體基底20上方。內連線結構 30可包含多個介電層32。金屬線38及通孔36形成於介電層32中，且電性連接至TSV 26及電路24。根據一些實施例，介電層32由氧化矽、氮化矽、碳化矽、氮氧化矽、其組合及/或其多層形成。介電層32可包括由具有低介電常數(k)值的低k介電材料形成的一或多個金屬間介電(Inter-Metal-Dielectric；IMD)層，所述低k值可為例如小於約3.0或介於約2.5與約3.0之間的範圍內。

電連接件42形成於元件晶粒10'的頂部表面處。根據一些實施例，電連接件42包括金屬柱、金屬墊、金屬凸塊(有時稱為微凸塊)或類似者。電連接件42的材料可包含非焊料材料，所述非焊料材料可包含且可為銅、鎳、鋁、金、其多層、其合金或類似者。電連接件42可經由包含但不限於鋁焊墊、鈍化後內連線(Post Interconnect；PPI)或類似者的一些其他導電特徵且經由金屬線38及通孔36電性連接至積體電路24。此外，在電連接件42與金屬線38之間，可存在諸如低k介電層、鈍化(非低k)層、聚合物層或類似者的介電層。

電連接件42位於表面介電層34中，且位於金屬墊40上方且電性連接至金屬墊(諸如鋁銅焊墊)。根據本揭露的一些實施例，在電連接件42與對應金屬墊40之間可存在一些鈍化後內連線(PPI)且使所述電連接件及對應金屬墊互連。可形成鈍化層(由氧化物、氮化物或類似者形成)以覆蓋金屬墊40的一些邊緣部分。根據一些實施例，聚合物層(諸如聚苯并噁唑(polybenzoxazole；PBO)、聚醯亞胺或類似者)可形成於金屬墊40上方。根據替代實施例，無聚合物介電層形成於晶圓10中。根據本揭露的一些實施例，表面介電層34由含矽介電材料形成或包括含矽介電材料，所述含矽介電材料可包含氧或可不包含氧。舉例而言，表面介電層34可包括氧化矽、氮化矽、氮氧化矽或類似者。

在本文中，半導體基底20的具有主動電路24及內連線結構30的一側稱為半導體基底20的前側(或主動側)，且與前側相對的一側稱為半導體基底20的背側(或非主動側)。此外，半導體基底20的前側稱為晶圓10及(元件晶粒10')的前側(或主動側)10'F，且半導體基底20的背側亦稱為元件晶粒10'(晶圓10)的背側(或非主動側)10'B。

圖2示出藉由執行單體化製程以將晶圓10切割為離散元件晶粒10'所形成的元件晶粒10'。根據一些實施例，用於後續製程中的元件晶粒(諸如元件晶粒110'(圖3))可具有與元件晶粒10'類似的結構，且於此不再贅述。

圖3至圖22示出根據本揭露的一些實施例的在封裝的形成的中間階段的橫截面視圖。對應製程亦示意性地反映於圖34中所示的製程流程中。在後續製程中，晶圓及元件晶粒可具有分別如圖1及圖2中所示的與晶圓10及元件晶粒10'類似的結構。在示出的晶圓及元件中的組件可用圖1及圖2中相同的數字加上數字100、200、300、400或500來表示。舉例而言，元件晶粒110'中的穿孔可稱為126，晶圓210(圖3)中的穿孔可稱為226等等。類似地，元件晶粒110'中的電連接件可稱為142，且晶圓210中的電連接件可稱為242等等。此外，元件晶粒110'中的基底可稱為120，且晶圓210中的基底可稱為220等等。因此藉由參看具有對應數字的特徵，組件的特性及材料可在參看圖1及圖2的論述中發現。

圖3至圖8示出將元件晶粒110'接合至晶圓210及形成額外特徵以形成封裝的中間階段。參看圖3，將元件晶粒110'接合至晶圓210。將相應製程示出為圖34中的製程流程600中的製程602。儘管示出一個元件晶粒110'，但多個元件晶粒110'接合至晶圓210中的元件晶粒210'。將元件晶粒110'接合至晶圓210可經由混合接合實現。此外，可存在單個或多個元件晶粒110'接合至同一元件晶粒210'。接合至同一元件晶粒210'的多個元件晶粒110'可彼此相同，且相應接合結構稱為具有同質結構(homogenous structure)。或者，接合至同一元件晶粒210'的多個元件晶粒110'可具有彼此不同的結構，且各個接合結構稱為具有異質結構(heterogeneous structure)。

在混合接合中，接合焊墊142經由金屬-對-金屬(metal-to-metal)直接接合而接合至接合焊墊242。根據本揭露的一些實施例，金屬-對-金屬直接接合為或包括銅-對-銅直接接合。此外，表面介電層134經由介電質-對-介電質接合而接合至表面介電層234，所述介電質-對-介電質接合可為熔融接合。舉例而言，可產生Si-O-Si接合鍵，Si-O接合鍵在介電層134及介電層234中的第一者中，且Si原子在介電層134及介電層234中的第二者中。

為達成混合接合，首先藉由將元件晶粒110'輕微按壓至晶圓210上，來將元件晶粒110'預接合至介電層234以及接合焊墊242。在預接合所有元件晶粒110'之後，執行退火以使得接合焊墊242以及對應上覆接合焊墊142中的金屬發生相互擴散。根據一些實施例，退火溫度可高於約350℃，且可在約350℃與約550℃之間的範圍內。根據一些實施例，退火時間可在約1.5小時與約3.0小時之間的範圍內，且可在約1.0小時與約2.5小時之間的範圍內。經由混合接合，接合焊墊142藉由通過金屬相互擴散所引起的直接金屬接合而接合至對應接合焊墊242。

根據一些實施例，在接合製程之後，執行背側研磨以將元件晶粒110'薄化至例如介於約15微米及約30微米之間的厚度。經由薄化元件晶粒110'，間隙146的縱橫比(Aspect ratio)降低以降低間隙填充製程中的難度。在背側研磨之後，TSV 126可顯露出來。或者，此時TSV 126未顯露出來，且當仍存在覆蓋TSV 126的基底120的薄層時，停止背側研磨。根據這些實施例，TSV 126可在圖5中所示的步驟中顯露出來。在間隙146的縱橫比並不是太高的其他實施例中，略過背側研磨。

圖4示出包含介電層150及下覆介電襯裡(蝕刻停止層)148的間隙填充材料/層的形成。將相應製程示出為圖34中的製程流程600中的製程604。蝕刻停止層148由對元件晶粒110'的側壁以及介電層234與接合焊墊242的頂部表面具有良好黏附性的介電材料形成。根據本揭露的一些實施例，蝕刻停止層148由諸如氮化矽的含氮化物材料形成。蝕刻停止層148可為共形層。沈積可包含諸如原子層沈積(Atomic Layer Deposition；ALD)或化學氣相沈積(Chemical Vapor Deposition；CVD)的共形沈積方法。

介電層150由與蝕刻停止層148的材料不同的材料形成。根據本揭露的一些實施例，介電層150由氧化矽形成，同時亦可使用諸如碳化矽、氮氧化矽、碳氮氧化矽、PSG、BSG、BPSG 或其類似者的其他介電材料。可使用CVD、高密度電漿化學氣相沈積(High-Density Plasma Chemical Vapor Deposition；HDPCVD)、可流動CVD、旋塗式塗佈或其類似者來形成介電層150。介電層150完全填充剩餘間隙146(圖3)。

根據本揭露的替代性實施例，元件晶粒110'藉由包封體包封，而不是形成介電層148及介電層150，所述包封體可由模製化合物、模製底填充料、樹脂、環氧樹脂、聚合物及/或類似物形成。

參看圖5，執行諸如化學機械研磨(CMP)製程或機械研磨製程的平坦化製程，以移除間隙填充層148及間隙填充層150的多餘部分，從而使得暴露出元件晶粒110'。可持續平坦化製程直至暴露出TSV 126。層148及層150的剩餘部分統稱為(間隙填充)隔離區151。

接著，藉由蝕刻介電層150及蝕刻停止層148形成開口(由介電穿孔152佔據)。隨後形成介電穿孔152(亦稱為穿孔)以填充開口，且所述介電穿孔連接至接合焊墊242。將相應製程示出為圖34中的製程流程600中的製程606。根據本揭露的一些實施例，形成穿孔152包含執行諸如電化學鍍覆製程或無電式鍍覆製程等鍍覆製程。穿孔152可包含諸如鎢、鋁、銅或類似者或其合金的金屬材料。亦可在金屬材料之下形成導電障壁層(諸如鈦、氮化鈦、鉭、氮化鉭或類似物)。執行諸如CMP製程的平坦化製程，以移除經鍍覆金屬材料的多餘部分，且金屬材料的剩餘部分形成穿孔152。穿孔152可具有實質上筆直且豎直的側壁。或者，穿孔152可具有錐形的(tapered)輪廓，其中頂部寬度略微大於相應底部寬度。根據替代實施例，未形成穿孔152。因此，使用虛線示出穿孔152以指示可形成或可不形成所述穿孔。

根據本揭露的一些實施例，如圖6中所示，半導體基底120例如經由蝕刻製程略微凹進，使得TSV 226的頂部部分突出至凹進的半導體基底120之外。將相應製程示出為圖34中的製程流程600中的製程608。當半導體基底120凹進時，隔離區151可凹進或可不凹進。

接著，如圖7中所示，形成介電層154以將TSV 126的突出部分嵌入其中。將相應製程示出為圖34中的製程流程600中的製程610。根據一些實施例，介電層154藉由以下製程形成：沈積介電層，所述介電層可由氧化矽、氮化矽或類似者形成，以及執行平坦化製程以移除位於TSV 126上方的介電材料的多餘部分，使得TSV 126顯露出來。若隔離區151在前述製程中並未凹進，則介電層154將限制在位於基底120正上方的區域中，其中介電層154的邊緣155與基底120的對應邊緣齊平。因此，介電層154將位於隔離區151的頂部部分之間且與隔離區的頂部部分接觸。

參看圖8，形成介電層156及重佈線(redistribution lines；RDLs)158。將相應製程示出為圖34中的製程流程600中的製程612。儘管繪示一個介電層156及一個RDL層作為實例，但可形成更多介電層及重佈線。根據本揭露的一些實施例，介電層156由含矽氧化物(其可包含氧或可不包含氧)形成。舉例而言，介電層156可包含諸如氧化矽的氧化物、諸如氮化矽的氮化物或類似者。可使用鑲嵌製程形成重佈線158，所述製程包含蝕刻介電層 156以形成開口，將導電障壁層沈積至開口中，鍍覆諸如銅或銅合金的金屬材料，以及執行平坦化以移除金屬材料的多餘部分。或者，形成介電層156及重佈線158可包含：形成介電層156，圖案化介電層156以形成開口，形成金屬晶種層(未示出)，形成經圖案化的鍍覆罩幕(諸如光阻)以覆蓋金屬晶種層的一些部分，同時暴露其他部分，鍍覆重佈線158，移除鍍覆罩幕以及蝕刻金屬晶種層的非所需部分。

接合焊墊160進一步形成於介電層156中。相應製程亦示出為圖34中的製程流程600中的製程612。接合焊墊160的頂部表面與表面介電層156的頂部表面共面。平坦化經由CMP製程或機械研磨製程實現。接合焊墊160可例如由銅形成或包括銅。在本文中，晶圓210及上覆結構統稱為重構晶圓262。

根據一些實施例，晶圓210藉由在後續單體化製程之前薄化半導體基底120而變薄。薄化可經由諸如機械研磨製程或CMP製程的平坦化製程執行。薄化可在暴露出TSV 226及對應隔離層之前停止。根據其他實施例，在後續單體化製程之前未執行薄化製程。

圖8亦示出經由執行單體化製程以將重構晶圓262單體化為離散的封裝262'。將相應製程示出為圖34中的製程流程600中的製程614。單體化藉由切穿切割道261來執行。封裝262'為系統封裝。晶圓210被單體化為元件晶粒210'。

圖9至圖12示出將封裝262'接合至晶圓310及形成額外特徵以形成額外封裝的中間階段。根據一些實施例，形成製程類似於圖3及圖8，其中晶圓310(圖9)對應於圖3中的晶圓210，且封裝262'對應於圖3中的元件晶粒210'。除非另外規定，否則圖9至圖12中的類似特徵可(或可不)使用與參看圖3至圖8中所示的製程所論述的類似材料及類似製程形成。

參看圖9，封裝262'接合至晶圓310。將相應製程示出為圖34中的製程流程600中的製程616。儘管示出一個封裝262'，但多個封裝262'接合至晶圓310中的元件晶粒310'。將封裝262'接合至晶圓310可經由混合接合實現，其中形成金屬-對-金屬直接接合(在接合焊墊160與接合焊墊342之間)及介電質-對-介電質接合(諸如在表面介電層156與表面介電層334之間的Si-O-Si接合)。此外，可能有單個或多個封裝262'接合至同一元件晶粒310'。接合至同一元件晶粒310'的多個封裝262'可彼此相同或彼此不同以形成同質或異質結構。

接著，如圖10中所示，執行間隙填充製程以將封裝262'包封在介電材料中。將相應製程示出為圖34中的製程流程600中的製程618。在介電材料沈積之後，執行平坦化製程以將元件晶粒210'的頂部表面與介電材料的頂部表面齊平。如圖11中所示，隔離區251因此形成。根據本揭露的一些實施例，隔離區251包含蝕刻停止層248及位於蝕刻停止層248上方的介電區250，其可分別採用用於形成蝕刻停止層148及介電區150的類似材料及方法。或者，隔離區251由諸如模製化合物、模製底填充料、樹脂、環氧樹脂或類似者的包封體形成或包括諸如模製化合物、模製底填充料、樹脂、環氧樹脂或類似者的包封體。

圖11進一步示出穿孔352的形成。將相應製程示出為圖34中的製程流程600中的製程620。形成製程可類似於穿孔152 的形成。根據替代實施例，不形成穿孔252。因此，將穿孔252示出為虛線以指示可形成或可不形成所述穿孔。元件晶粒210'中的基底220接著可凹進，使得TSV 226的頂部部分突出在基底220上方。將相應製程示出為圖34中的製程流程600中的製程622。同時，隔離區251可凹進或可不凹進。隔離區251可凹進或可不凹進。

在後續製程中，如圖12中所示，形成介電層254及介電層256、RDL 258以及接合焊墊260。將相應製程示出為圖34中的製程流程600中的製程624。介電層254及介電層256、RDL 258以及接合焊墊260的形成製程及材料可分別類似於介電層154及介電層156、RDL 158以及接合焊墊160的形成製程及材料，且於此不再重複。在本文中，晶圓310及上覆結構統稱為重構晶圓362。介電層254可被限制在基底220正上方，或可在隔離區251正上方延伸，如圖12中所示。

根據一些實施例，重構晶圓362藉由薄化半導體基底320而變薄，例如經由諸如機械研磨製程或CMP製程的平坦化製程來薄化半導體基底320。圖13中繪示所得結構。所述薄化可在暴露出TSV 326及對應隔離層之前停止。

圖13亦示出單體化製程，所述單體化製程經執行以將重構晶圓362單體化為離散的封裝362'。將相應製程示出為圖34中的製程流程600中的製程626。單體化藉由切穿切割道361而執行。封裝362'亦為系統封裝，所述系統封裝更包含位於其中的預先形成的封裝262'。根據一些實施例，沒有更多的元件晶粒接合至封裝362'，且封裝362'可用於如圖27至圖33中所示的封裝製程。在實施例中，可能沒有TSV形成於半導體基底320中。根據其他實施例，更多元件晶粒接合至封裝362'，如圖14至圖18中所示。

圖14至圖18示出將封裝362'接合至晶圓410及形成額外特徵以形成額外封裝的中間階段。將相應製程示出為圖34中的製程流程600中的製程628。將封裝362'接合至晶圓410可經由混合接合實現，其中形成金屬-對-金屬直接接合(在接合焊墊260與接合焊墊442之間)及介電質-對-介電質接合(諸如在表面介電層256與表面介電層434之間的Si-O-Si接合)。除非另外規定，否則圖14至圖18中的類似特徵可(或可不)使用參看圖9至圖13中所示的製程所論述的類似材料及類似製程形成。

參看圖14，封裝362'接合至晶圓410。儘管示出一個封裝362'，但多個封裝362'接合至晶圓410中的元件晶粒410'。此外，可能有單個或多個封裝362'接合至同一元件晶粒410'。接合至同一元件晶粒410'的多個封裝362'或元件晶粒(不在封裝中)可彼此相同或不同以形成同質或異質結構。根據本揭露的一些實施例，晶圓410不包含半導體基底420中的TSV。

接著，如圖15中所示，半導體基底320被薄化以顯露出TSV 326。在圖16中，執行間隙填充製程以將封裝362'包封在隔離區351中，所述隔離區351可包含蝕刻停止層348及位於蝕刻停止層348上方的介電區350。或者，隔離區351可包含模製化合物、模製底填充料、樹脂、環氧樹脂或類似者。根據一些實施例，可接著形成穿孔352。根據替代實施例，不形成穿孔352。因此，穿孔352示出為虛線以指示可形成或可不形成所述穿孔。

在後續製程中，如圖17中所示，半導體基底320略微凹進使得TSV 326的頂部部分突出至半導體基底320之外。接著，如圖18中所示，形成介電層354及介電層356、RDL 358以及接合焊墊360。介電層354及介電層356、RDL 358以及接合焊墊360的形成製程及材料可分別類似於介電層154及介電層156、RDL 158以及接合焊墊160的形成製程及材料，且於此不再重複。在本文中，晶圓410及上覆結構統稱為重構晶圓462。根據一些實施例，重構晶圓462藉由通過平坦化製程薄化半導體基底420而變薄。

圖18亦示出單體化製程，所述單體化製程經執行以將重構晶圓462單體化為離散的封裝462'。所述單體化藉由分割切割道461執行。在本文中，封裝462'替代地被稱為系統整合晶片(System on Integrate Chip，SoIC)封裝462'。封裝462'包含預先形成的封裝362'，所述預先形成的封裝362'更包含位於其中的預先形成的封裝262'。根據一些實施例，沒有更多元件晶粒進一步接合至封裝462'，且所得封裝可用於如圖27至圖33中所示的封裝製程。根據其他實施例，接合更多元件晶粒，如圖19至圖22中所示。

圖19至圖22示出將封裝462'接合至晶圓510及形成額外特徵以形成額外封裝的中間階段。將相應製程示出為圖34中的製程流程600中的製程630。將封裝462'接合至晶圓510可經由混合接合實現，其中形成金屬-對-金屬直接接合(在接合焊墊360與接合焊墊542之間)及介電質-對-介電質接合(諸如在表面介電層356與表面介電層534之間的Si-O-Si接合)。除非另外規定，否則圖19至圖22中的類似特徵可(或可不)使用參看圖14至圖18所示製程所論述的類似材料及類似製程形成。

參看圖19，封裝462'接合至晶圓510。儘管示出一個封裝462'，但多個封裝462'接合至晶圓510中的元件晶粒510'。此外，可能有單個或多個封裝462'接合至同一元件晶粒510'以形成同質結構或異質結構。

接著，如圖20中所示，半導體基底420進一步被薄化，且封裝462'被包封在介電材料中以形成間隙填充區域451，所述間隙填充區域451可包含蝕刻停止層448及位於蝕刻停止層448上方的介電區450，或可包含諸如模製化合物、模製底填充料、樹脂、環氧樹脂或類似者的包封體。

在後續製程中，如圖21中所示，半導體基底520略微凹進使得TSV 526突出至半導體基底520之外。接著，如圖22中所示，形成介電層554及介電層556、RDL 558以及接合焊墊560。介電層554及介電層556、RDL 558以及接合焊墊560的形成製程及材料可分別類似於介電層154及介電層156、RDL 158以及接合焊墊160的形成製程及材料，且於此不再重複。在本文中，晶圓510及上覆結構統稱為重構晶圓562。

圖22亦示出單體化製程，所述單體化製程經執行以將重構晶圓562單體化為離散封裝562'。單體化藉由切穿切割道561來執行。在本文中，封裝562'替代地被稱為SoIC封裝562'。封裝562'包含預先形成的封裝462'，所述預先形成的封裝更包含位於其中的預先形成的封裝362'及預先形成的封裝262'。根據一些實施例，可停止其他元件晶粒的接合，且所得封裝可用於如圖27至圖 33中所示的封裝製程。根據其他實施例，接合更多元件晶粒。

根據本揭露的一些實施例，元件晶粒110'的前表面110F及元件晶粒210'的前表面210F彼此接合。元件晶粒110'的背側面向元件晶粒310'的前側，如由界面110B/310F指示。元件晶粒410'的前側面向元件晶粒210'的背側，如由界面410F/210B指示。元件晶粒510'的前側面向元件晶粒310'的背側，如由界面510F/310B指示。此接合方案藉由自晶粒110'開始，且在晶粒110'的前側及背側交替地接合晶粒所引起。此接合方法具有有利特徵，這是由於各個接合步驟中的接合晶圓(諸如圖3、圖9、圖14以及圖19中所示)可用作形成相應封裝的載板，使得不需要額外載板。根據本揭露的一些實施例，代替交替地接合至晶粒110'的前側及背側，可使用其他接合方案。

在圖3至圖22中所示的實施例中，用於封裝562'的外部連接的接合焊墊形成於元件晶粒510'上，所述元件晶粒510'為最後一個接合晶粒。根據替代實施例，用於封裝562'的外部連接的接合焊墊形成於元件晶粒410'上，所述元件晶粒410'是在接合最後一個晶粒之前接合。對應形成製程示出在圖23至圖26中。除非另外規定，否則在這些實施例中的組件的材料及形成製程基本上與類似組件相同，所述組件在圖3至圖22中所示的前述實施例中藉由類似附圖標號表示。關於圖23至圖26中所示的組件的形成製程及材料的細節可因此在前述實施例的論述中發現。

圖23示出與圖18中所示的封裝462'基本上相同的封裝462'，不同之處在於在圖23中TSV 426形成於元件晶粒410'中。封裝462'經由混合接合接合至晶圓510，其中接合焊墊360接合至接合焊墊542，且介電層356及介電層534經由熔融接合而接合。晶圓510不含延伸至對應半導體基底520中的TSV。

接著，如圖24中所示，半導體基底420被薄化，且封裝462'被包封在介電材料中以形成隔離區451，所述隔離區451可包含蝕刻停止層448及位於蝕刻停止層448上方的介電區450，或可包含諸如模製化合物、模製底填充料、樹脂、環氧樹脂或類似者的包封體。

在後續製程中，如圖25中所示，半導體基底420略微凹進使得TSV 426突出至半導體基底420之外。隔離區451可凹進或可不凹進。接著，如圖26中所示，形成介電層454及介電層456、RDL 458以及接合焊墊460。可(或可不)形成穿孔552。在本文中，晶圓510及上覆結構統稱為重構晶圓562。根據一些實施例，重構晶圓562藉由通過平坦化製程薄化半導體基底520而變薄。

圖26亦示出單體化製程，所述單體化製程經執行以將重構晶圓562單體化為離散封裝562'。所述單體化藉由切穿切割道561來執行。根據一些實施例，可停止其他元件晶粒的接合，且所得封裝可用於如圖27至圖33中所示的封裝製程。根據其他實施例，接合更多元件晶粒。

圖27至圖31示出積體扇出型(Integrated Fan-Out；InFO)封裝80A、積體扇出型封裝80B、積體扇出型封裝80C、積體扇出型封裝80D以及積體扇出型封裝80E的示例性應用。根據一些實施例，封裝包含62'，62'可為封裝562'、封裝462'或封裝362'(圖22或圖26)。如圖27中所示，形成封裝80A。封裝80A包含被包封在包封體70中的封裝62'，所述包封體70可為或可包括模製化合物、模製底填充料、樹脂、環氧樹脂或類似者。穿孔72形成於包封體70中以互連位於包封體70的相對側上的導電特徵。圖28示出InFO封裝80B，所述InFO封裝80B類似於圖27中所示的封裝80A，不同之處在於，在封裝80B中沒有穿孔形成於包封體70中且沒有電連接件形成於包封體70之下。圖29示出InFO封裝80C，所述InFO封裝80C類似於圖28中所示的封裝80B，不同之處在於元件晶粒82經由覆晶接合而接合至封裝62'。圖30示出InFO封裝80D，所述InFO封裝80D類似於圖27中所示的封裝80A，不同之處在於兩個元件晶粒82經由覆晶接合而接合至封裝62'及穿孔72。圖31示出封裝80E，封裝80E包含兩個層級的封裝62'(包含封裝62A'、封裝62B'以及封裝62C')，其被包封在包封體70A及包封體70B中。

圖32及圖33分別示出基底上晶圓上晶片(Chip-on-Wafer-on-Substrate：CoWoS)封裝80F及基底上晶圓上晶片封裝80G的實例應用，所述基底上晶圓上晶片封裝更包含封裝62'。根據一些實施例，封裝62'可為封裝562'、封裝462'或封裝362'(圖22或圖26)，如前述實施例中所論述。如圖32中所示，封裝80F包含封裝62'及包封在包封體85中的記憶體堆疊84，所述包封體85可為或可包括模製化合物、模製底填充料、樹脂、環氧樹脂或類似者。中介體(interposer)86在封裝62'及記憶體堆疊84之下並接合至所述封裝62'及記憶體堆疊84。封裝基底88更位於中介體86之下並接合至中介體86。表面安裝元件(Surface-Mount Device；SMD)90(可為或包含諸如電容器、電感器或類似者的被動元件)接合至封裝基底88。金屬蓋92放置於封裝基底88上，其中熱界面材料(Thermal Interface Material；TIM)93將金屬蓋92連接至封裝62'及記憶體堆疊84。圖33示出類似於圖80F中所示的實施例的封裝80G，不同之處在於圖32中所示的封裝62'被封裝80替代，所述封裝80可為以下中的任一者：如圖27至圖31中所示的InFO封裝80A、InFO封裝80B、InFO封裝80C、InFO封裝80D以及InFO封裝80E。

如圖22及圖26及對應形成製程中所示，元件晶粒110'可在封裝的中間。根據本揭露的一些實施例，元件晶粒210'、元件晶粒310'、元件晶粒410'以及元件晶粒510'可自中間元件晶粒110'開始接合，且隨後接合的元件可自元件晶粒110'的交替側接合。舉例而言，元件晶粒210'可接合至元件晶粒110'的前側，元件晶粒310'可接著接合至元件晶粒110'的背側，元件晶粒410'可接著再接合至元件晶粒110'的前側，且元件晶粒510'可再接合至元件晶粒110'的背側。中間晶粒110'可為計算晶粒，且其他應用晶粒接合在中間晶粒110'的相對側上。此外，封裝的外部晶粒可愈來愈大於對應內部晶粒。此配置方案具有一些有利特徵。舉例而言，位於中間的計算晶粒與全部其他晶粒的距離都很短，且封裝的效能可改善而不會在存取速度上出現明顯瓶頸。此外，經由交替接合的方案，有可能形成使元件晶粒210'及元件晶粒310'直接互連的穿孔152，以及使元件晶粒310'及元件晶粒410'直接互連的穿孔352。穿孔452亦可用以經由接合焊墊542(圖26)及元件晶粒510'中的下覆RDL使元件晶粒410'及元件晶粒510'互連。晶粒之間的直接連接顯著提高所得封裝的速度。此外，經由交替的接合方案，晶圓中的每一者可用作載板使得不需要額外載板。

本揭露的實施例具有一些有利特徵。藉由堆疊晶粒，封裝的佔據面積減少。藉由使內部晶粒比外部晶粒更小，可在每對晶粒之間形成直接連接。由於晶粒中的每一者被薄化，因此封裝的厚度較小。由於晶粒之間的直接連接及較小距離，因此提高訊號傳輸效能。

根據本揭露的一些實施例，一種封裝包含：第一元件晶粒；第二元件晶粒，接合至第一元件晶粒，其中第二元件晶粒比第一元件晶粒更大，且其中第一元件晶粒的第一接合焊墊經由金屬-對-金屬接合而接合至第二元件晶粒的第二接合焊墊，且第一元件晶粒的第一表面介電層經由熔融接合而接合至第二元件晶粒的第二表面介電層；第一隔離區，將第一元件晶粒包封在其中，其中第一元件晶粒、第二元件晶粒以及第一隔離區形成第一封裝的部分；第三元件晶粒，接合至第一封裝，其中第三元件晶粒比第一封裝更大，且其中第三元件晶粒的第三接合焊墊經由金屬-對-金屬接合而接合至第一封裝的第四接合焊墊，且第三元件晶粒的第三表面介電層經由熔融接合而接合至第一封裝的第四表面介電層；以及第二隔離區，將第一封裝包封在其中，其中第一封裝、第三元件晶粒以及第二隔離區形成第二封裝的部分。在實施例中，封裝更包括穿透第一隔離區的第一穿孔，其中第一穿孔將第二元件晶粒直接連接至第三元件晶粒。在實施例中，第二元件晶粒及第三元件晶粒分別位於第一元件晶粒的前側及背側上。在實施例中，封裝更包括：第四元件晶粒，接合至第二封裝，其中第四元件晶粒比第二封裝更大，且其中第四元件晶粒的第五接合焊墊經由金屬-對-金屬接合而接合至第二封裝的第六接合焊墊，且第四元件晶粒的第五表面介電層經由熔融接合而接合至第二封裝的第六表面介電層；以及第三隔離區，將第二封裝包封在其中，其中第二封裝、第四元件晶粒以及第三隔離區形成第三封裝的部分。在實施例中，封裝更包括：第五元件晶粒，接合至第三封裝，其中第五元件晶粒比第三封裝更大，且其中第五元件晶粒的第七接合焊墊經由金屬-對-金屬接合而接合至第三封裝的第八接合焊墊，且第五元件晶粒的第七表面介電層經由熔融接合而接合至第三封裝的第八表面介電層；以及第四隔離區，將第三封裝包封在其中，其中第三封裝、第五元件晶粒以及第四隔離區形成第四封裝的部分。在實施例中，封裝更包括：包封體，將第四封裝包封在其中；以及重佈線，形成於包封體及第四封裝上方，其中重佈線橫向延伸超出第四封裝的相對邊緣。在實施例中，封裝更包括穿透第二隔離區的第二穿孔，其中第二穿孔使第三元件晶粒及第四元件晶粒電性互連。在實施例中，第一隔離區包括：氮化矽襯裡，接觸第一元件晶粒及第二元件晶粒；以及氧化區，位於氮化矽襯裡上。在實施例中，第一封裝的第四表面介電層具有與第二元件晶粒的半導體基底的對應相對邊緣齊平的相對邊緣。

根據本揭露的一些實施例，一種封裝包含：第一元件晶粒；第二元件晶粒，接合至第一元件晶粒的前側；第一間隙填充材料，環繞第一元件晶粒以與第一元件晶粒及第二元件晶粒一起形成第一封裝，其中第一間隙填充材料的邊緣與第二元件晶粒的相應邊緣齊平；第三元件晶粒，接合至第一封裝，其中第三元件晶粒位於第一元件晶粒的背側上；以及第二間隙填充材料，環繞第一封裝以與第一封裝及第三元件晶粒一起形成第二封裝，其中第二間隙填充材料的邊緣與第三元件晶粒的相應邊緣齊平。在實施例中，第一元件晶粒經由包括金屬-對-金屬直接接合及熔融接合的第一混合接合而接合至第二元件晶粒，且第三元件晶粒經由第二混合接合而接合至第一封裝。在實施例中，封裝更包括：第一穿孔，穿透第一間隙填充材料；以及第二穿孔，穿透第二間隙填充材料。在實施例中，封裝更包括：第四元件晶粒，接合至第二封裝，其中第四元件晶粒位於第二元件晶粒的背側上；以及第三間隙填充材料，環繞第二封裝以與第二封裝及第四元件晶粒一起形成第三封裝，其中第三間隙填充材料的邊緣與第四元件晶粒的相應邊緣齊平。在實施例中，封裝更包括：第一穿孔，穿透第一間隙填充材料；第二穿孔，穿透第二間隙填充材料；以及第三穿孔，穿透第三間隙填充材料。在實施例中，第一穿孔將第二元件直接連接至第三元件晶粒，且第二穿孔將第三元件晶粒直接連接至第四元件晶粒。

根據本揭露的一些實施例，一種方法包含：將第一元件晶粒接合至第一晶圓的第二元件晶粒上；將第一元件晶粒包封在第一間隙填充材料中；在第二元件晶粒的第一半導體基底的背側上形成第一接合焊墊，其中第一接合焊墊電性連接至穿透第一半導體基底的第一穿孔；將第一晶圓及第一間隙填充材料單體化以形成第一封裝，其中第一封裝包括第一元件晶粒及第二元件晶粒；將第一封裝接合至第二晶圓的第三元件晶粒上；將第一封裝包封在第二間隙填充材料中；在第三元件晶粒的第二半導體基底的背側上形成第二接合焊墊，其中第二接合焊墊電性連接至穿透第二半導體基底的第二穿孔；以及將第二晶圓及第二間隙填充材料單體化以形成第二封裝，其中第二封裝包括第一封裝及第三元件晶粒。在實施例中，第一元件晶粒經由混合接合而接合至第二元件晶粒。在實施例中，所述方法更包括形成穿透所述第一間隙填充材料的第一穿孔，其中所述第一穿孔將所述第一元件晶粒直接連接至所述第二元件晶粒。在一實施例中，所述方法更包括：將第二封裝接合至第三晶圓的第四元件晶粒上；將第二封裝包封在第三間隙填充材料中；在第四元件晶粒的第三半導體基底的背側上形成第三接合焊墊，其中第三接合焊墊電性連接至穿透第三半導體基底的第三穿孔；以及將第三晶圓及第三間隙填充材料單體化以形成第三封裝，其中第三封裝包括第二封裝及第四元件晶粒。在實施例中，形成第一接合焊墊包括：將第二元件晶粒的第一半導體基底的背側平坦化以顯露出TSV；蝕刻第一半導體基底以允許TSV的部分突出而超出第一半導體基底；形成介電層以包封TSV的部分；以及形成第一接合焊墊以電性連接至TSV。

前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。

600:製程流程

Claims

一種封裝，包括：第一元件晶粒；第二元件晶粒，接合至所述第一元件晶粒，其中所述第二元件晶粒比所述第一元件晶粒更大，且其中所述第一元件晶粒的第一接合焊墊經由金屬-對-金屬接合而接合至所述第二元件晶粒的第二接合焊墊，且所述第一元件晶粒的第一表面介電層經由熔融接合而接合至所述第二元件晶粒的第二表面介電層；第一隔離區，將所述第一元件晶粒包封在其中，其中所述第一元件晶粒、所述第二元件晶粒以及所述第一隔離區形成第一封裝的部分；第三元件晶粒，接合至所述第一封裝，其中所述第三元件晶粒比所述第一封裝更大，且其中所述第三元件晶粒的第三接合焊墊經由金屬-對-金屬接合而接合至所述第一封裝的第四接合焊墊，且所述第三元件晶粒的第三表面介電層經由熔融接合而接合至所述第一封裝的第四表面介電層；以及第二隔離區，將所述第一封裝包封在其中，其中所述第一封裝、所述第三元件晶粒以及所述第二隔離區形成第二封裝的部分。
如申請專利範圍第1項所述的封裝，更包括穿透所述第一隔離區的第一穿孔，其中所述第一穿孔將所述第二元件晶粒直接連接至所述第三元件晶粒。
如申請專利範圍第1項所述的封裝，其中所述第二元件晶粒及所述第三元件晶粒分別位於所述第一元件晶粒的前側及背側上。
如申請專利範圍第1項所述的封裝，其中所述第一封裝的所述第四表面介電層的相對邊緣與所述第二元件晶粒的半導體基底的對應相對邊緣齊平。
一種封裝，包括：第一元件晶粒；第二元件晶粒，接合至所述第一元件晶粒的前側；第一間隙填充材料，環繞所述第一元件晶粒以與所述第一元件晶粒及所述第二元件晶粒一起形成第一封裝，其中所述第一間隙填充材料的邊緣與所述第二元件晶粒的相應邊緣齊平；第三元件晶粒，接合至所述第一封裝，其中所述第三元件晶粒位於所述第一元件晶粒的背側上；第二間隙填充材料，環繞所述第一封裝以與所述第一封裝及所述第三元件晶粒一起形成第二封裝，其中所述第二間隙填充材料的邊緣與所述第三元件晶粒的相應邊緣齊平；以及第一穿孔，穿透所述第一間隙填充材料。
如申請專利範圍第5項所述的封裝，更包括：第二穿孔，穿透所述第二間隙填充材料。
如申請專利範圍第5項所述的封裝，更包括：第四元件晶粒，接合至所述第二封裝，其中所述第四元件晶粒位於所述第二元件晶粒的背側上；以及第三間隙填充材料，環繞所述第二封裝以與所述第二封裝及所述第四元件晶粒一起形成第三封裝，其中所述第三間隙填充材料的邊緣與所述第四元件晶粒的相應邊緣齊平。
一種封裝的形成方法，包括：將第一元件晶粒接合至第一晶圓的第二元件晶粒上；將所述第一元件晶粒包封在第一間隙填充材料中；在所述第一元件晶粒的第一半導體基底的背側上形成第一接合焊墊，其中所述第一接合焊墊電性連接至穿透所述第一半導體基底的第一穿孔；將所述第一晶圓及所述第一間隙填充材料單體化以形成第一封裝，其中所述第一封裝包括所述第一元件晶粒及所述第二元件晶粒；將所述第一封裝接合至第二晶圓的第三元件晶粒上；將所述第一封裝包封在第二間隙填充材料中；在所述第二元件晶粒的第二半導體基底的背側上形成第二接合焊墊，其中所述第二接合焊墊電性連接至穿透所述第二半導體基底的第二穿孔；以及將所述第二晶圓及所述第二間隙填充材料單體化以形成第二封裝，其中所述第二封裝包括所述第一封裝及所述第三元件晶粒。
如申請專利範圍第8項所述的封裝的形成方法，更包括形成穿透所述第一間隙填充材料的介電穿孔，其中所述介電穿孔將所述第三元件晶粒直接連接至所述第二元件晶粒。
如申請專利範圍第8項所述的封裝的形成方法，更包括：將所述第二封裝接合至第三晶圓的第四元件晶粒上；將所述第二封裝包封在第三間隙填充材料中；在所述第三元件晶粒的第三半導體基底的背側上形成第三接合焊墊，其中所述第三接合焊墊電性連接至穿透所述第三半導體基底的第三穿孔；以及將所述第三晶圓及所述第三間隙填充材料單體化以形成第三封裝，其中所述第三封裝包括所述第二封裝及所述第四元件晶粒。