TWI874091B - 密封環結構以及其形成方法 - Google Patents

Abstract

在一個實施例中，一種方法包括：在半導體基板上方形成多個主動裝置；在所述多個主動裝置上方形成內連線結構，所述內連線結構包括在所述半導體基板上方的密封環的第一部分，所述密封環與所述多個主動裝置電性絕緣；在所述內連線結構上方形成第一保護層；形成延伸穿過所述第一保護層以及在所述內連線結構上方的第一金屬墊以及第二金屬墊，所述第一金屬墊具有球型形狀，所述第二金屬墊具有階梯型形狀；以及在所述第一金屬墊以及所述第二金屬墊上方沉積第二保護層。

Description

密封環結構以及其形成方法

在晶圓級封裝技術（wafer-level packaging technology）中，多個密封環（seal ring）結構形成在多個裝置晶粒的外圍區域中，並用於對於由多個密封環圍繞的多個電路提供保護。密封環可以防止濕氣滲入多個裝置晶粒中而使由多個密封環圍繞的多個電路劣化。多個密封環可以延伸到積體電路結構的多層中，例如多個低介電層和多個覆蓋的保護層。

本揭露內容提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於…下面（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

提供一種封裝元件（例如，半導體裝置或積體電路晶粒）的密封環（seal ring）及其形成方法。舉例來說，多個主動裝置可以沿著半導體基板形成，內連線結構（例如，多個低介電層中的多個金屬化層）可以形成在多個主動裝置上方並且電連接到多個主動裝置，以及金屬墊層（例如，在多個保護層中的多個金屬墊）。多個主動裝置、內連線結構和多個金屬墊是積體電路的電連接元件。 根據本揭露的一些實施例，密封環包括多個低介電層中的多個下部部分和保護層中的上部部分。密封環的多個下部部分可以與內連線結構同時形成，並且密封環的多個上部部分可以與金屬墊層同時形成。在一些實施例中，密封環形成圍繞積體電路的多個金屬化層和多個金屬墊的環。密封環的上部部分可以位於封裝部件的多個高應力區（high stress region）中，該多個高應力區在電子裝置的製造、測試和/或功能使用期間容易受到破裂（cracking）、脫層（delamination）或其他類型的損壞。本文討論的實施例提供了使用本揭露的標的（subject matter）來形成密封環（例如，密封環的上部部分） 的多個範例，以降低這些高應力區域中的應力。另外，所屬技術領域中具有通常知識者將容易理解可以做出的修改，同時保持在不同實施​​例的預期範圍內。在各個視圖和說明性實施例中，相同的附圖標記用於指示相同的元件。儘管方法實施例可以被討論為以特定順序執行，但是其他方法實施例可以以任何邏輯順序執行。

圖1至圖8C根據本揭露的一些實施例繪示為裝置晶粒和其中的密封環的形成的多個中間階段的多個剖視圖和俯視圖。 相對應的多個過程也示意性地反映在圖19所示的製程流程中。

圖1繪示為封裝元件20的剖視圖。根據本揭露的一些實施例，封裝元件20是或包含裝置晶圓（device wafer），該裝置晶圓包括多個主動裝置以及可能的多個被動元件，其被表示為多個積體電路裝置26。對應的封裝元件20可以在其中包含多個積體電路晶粒或晶片22，其中示出了多個晶片22之一。根據本揭露的替代實施例，封裝元件20是中介層晶圓（interposer wafer），其沒有主動裝置，並且可以包括或可以不包括被動裝置。根據另一個替代實施例，封裝元件20是或包括封裝基板條（package substrate strip），其包括無核心封裝基板（core-less package substrate）或其中具有核心的核心封裝基板（cored package substrate）。根據本揭露的另一個替代實施例，封裝元件20是重構晶圓（reconstructed wafer），其包括分離的多個裝置晶粒和其中成形（mold）多個裝置晶粒的模塑（molding）。在後續的討論中，以多個裝置晶圓作為封裝元件20的範例，封裝元件20也可以稱為晶圓20。本揭露的實施例也可以應用於中介層晶圓、封裝基板、封裝件（package）等。

根據本揭露的一些實施例，晶圓20包括半導體基板24和形成在半導體基板24的頂表面處的多個特徵。半導體基板24可以形成自或包括晶體矽、晶體鍺、矽鍺、碳摻雜矽，或III-V族化合物半導體例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。半導體基板24還可以是塊狀半導體基板（bulk semiconductor substrate）或絕緣層覆半導體（Semiconductor-On-Insulator, SOI）基板。多個淺溝渠隔離 （Shallow Trench Isolation, STI）區（未具體示出）可以形成在半導體基板24中以隔離半導體基板24中的多個主動區。儘管未示出，但是可以（或可以不）形成多個穿孔（through-via）以延伸到半導體基板24中，其中多個穿孔用於電互耦合（electrically inter-couple）晶圓20相對側上的多個特徵。

根據本揭露的一些實施例，晶圓20包括多個積體電路裝置26，其沿著半導體基板24的頂表面（例如，前側表面）形成。根據一些實施例，積體電路裝置26可以包括互補式金屬氧化物半導體（Complementary Metal-Oxide Semiconductor, CMOS）電晶體、電阻器、電容器、二極體等。 此處未示出積體電路裝置26的細節。 根據替代實施例，晶圓20用於形成多個中介層（其沒有主動裝置），且基板24可以是半導體基板或介電基板。

層間介電質（Inter-Layer Dielectric, ILD） 28形成在半導體基板24上方並且填充多個積體電路裝置26中的多個電晶體（未具體示出）的多個閘疊層（gate stack）之間的空間。根據一些實施例，層間介電質28形成自或包括包括磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻硼磷矽酸鹽玻璃（BPSG）、摻氟矽酸鹽玻璃（FSG）、氧化矽、氮化矽、氮氧化矽（SiO _xN _y）、低介電材料等。 層間介電質28可以使用旋轉塗佈（spin coating）、流動式化學氣相沉積（Flowable Chemical Vapor Deposition, FCVD）、電漿增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition, PECVD）、低壓化學氣相沉積（Low Pressure Chemical Vapor Deposition, LPCVD）等來形成。

多個接觸插塞（Contact plug）30形成在層間介電質28中，並且用於將多個積體電路裝置26電連接到上覆的多個金屬線和多個穿孔。根據本揭露的一些實施例，多個接觸插塞30形成自或包括選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金和/或其多層的導電材料。多個接觸插塞30的形成可以包括在層間介電質28中形成多個接觸開口（contact opening）、將（多個）導電材料填充到多個接觸開口中、以及執行平坦化製程（諸如化學機械研磨（Chemical Mechanical Polish, CMP）製程或機械拋光製程）以將多個接觸插塞30的多個頂表面與層間介電質28的頂表面齊平（level）。

在層間介電質28和接觸插塞30上方形成多個金屬線34和多個穿孔36。多個接觸插塞以及上覆的多個金屬線和多個穿孔統稱為內連線結構32。多個金屬線34和多個穿孔36形成在多個介電層38中（又稱金屬間介電質（Inter-metal Dielectric, IMD））。以下將同一層的多個金屬線統稱為金屬層。根據本揭露的一些實施例，內連線結構32包括多個金屬層，該多個金屬層包括與多個穿孔36互連的多個金屬線34。金屬線34和穿孔36的各個層可以統稱為金屬化層。金屬線34和穿孔36可以由銅或銅合金形成，它們也可以由其他金屬形成。根據本揭露的一些實施例，介電層38是由低介電材料形成。舉例來說，低介電材料的介電常數（k值）可以低於約3.0。介電層38可以包括含碳的低介電材料、氫矽酮半氧烷（Hydrogen SilsesQuioxane, HSQ）、甲基矽酮半氧烷（MethylSilsesQuioxane, MSQ）等。根據本揭露的一些實施例，多個介電層38的形成包括在多個介電層38中沉積含致孔劑（porogen-containing）的介電材料，然後執行固化製程（curing process）以驅除致孔劑，因此剩餘介電層38是多孔的。

在多個介電層38中多個金屬線34和多個穿孔36的形成可以包括單鑲嵌製程（single damascene processes）和/或雙鑲嵌製程（dual damascene processes）。在用於形成金屬線或穿孔的單鑲嵌製程中，首先在多個介電層38之一中形成溝渠（trench）或穿孔開口（未單獨示出），隨後用導電材料填充溝渠或穿孔開口。然後執行諸如化學機械研磨製程的平坦化製程以去除高於介電層的頂表面的導電材料的多餘部分，從而在相對應的溝渠或穿孔開口中留下金屬線或穿孔。在雙鑲嵌製程中，溝渠和穿孔開口均在介電層中形成，穿孔開口位於溝渠下方並連接到溝渠。然後將導電材料填入溝渠和穿孔開口中以分別形成金屬線和穿孔。導電材料可以包括擴散阻障層和位於擴散阻障層上方的含銅金屬材料。擴散阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。

多個金屬線34和多個穿孔36包括多個頂部導電（金屬）特徵，例如頂部介電層38中的多個金屬線、多個金屬墊和/或多個穿孔。根據一些實施例，頂部介電層38由低介電材料組成，該低介電材料類似於多個介電層38的多個下部介電層的材料。根據其他實施例，頂部介電層38由非低介電材料形成，其可以包括氮化矽、未摻雜矽酸鹽玻璃（Undoped Silicate Glass, USG）、氧化矽等。頂部介電層38還可以具有多層結構，包括例如兩個未摻雜矽酸鹽玻璃層和其間的氮化矽層。頂部金屬特徵34、36也可以由銅或銅合金形成，並且可以具有雙鑲嵌結構或單鑲嵌結構。

保護層40 （有時稱為保護1或保1）在內連線結構32上方形成。根據一些實施例，保護層40是由介電常數等於或大於氧化矽的介電常數之非低介電且緻密介電材料所形成。保護層40可以由無機介電材料形成或包括無機介電材料，其可包括選自但不限於未摻雜矽酸鹽玻、氮化矽（SiN _x）、氧化矽（SiO ₂）、氮氧化矽（SiON _x）、碳氧化矽（SiOC _x）等、其組合、及/或其多層。「x值」表示相對原子比。 根據一些實施例，頂部介電層38和多個頂部金屬線34的多個頂表面是共平面的（coplanar）。因此，保護層40可以是平面層。根據替代實施例，多個頂部導電特徵突出得高於頂部介電層38的頂表面，且保護層40是非平面的。

封裝元件20還可以包括形成在半導體基板24中並且電連接到例如內連線結構32的多個金屬線34或多個穿孔36（例如，多個金屬化層）的多個基板穿孔（through substrate via, TSV）64（或多個穿孔）。如圖所示，多個基板穿孔64嵌入在半導體基板24和內連線結構32中，並且在此階段多個基板穿孔64沒有從半導體基板24的背側表面顯露出來。基板穿孔64可以包括Cu、Ti、Ta、W、Ru、Co、Ni等、其合金、或其組合。在一些實施例中，基板穿孔64透過電鍍製程形成，並且可以包括一層或多層（未單獨示出），例如阻障層、黏合層、填充材料等。另外，介電襯墊層（未具體示出）可以將多個基板穿孔64與半導體基板24分開。

請仍參考圖1，密封環42的下部部分包括一些接觸插塞30 （其也表示為30SR）、一些金屬線34 （其也表示為34SR）以及一些穿孔36 （其也表示為36SR）。多個接觸插塞30SR、多個金屬線34S以及多個穿孔36SR同時形成，並且與用於積體電路的多個電連接的各個其他接觸插塞30、金屬線34和穿孔36共享相同的形成製程。密封環42中的每個接觸插塞30SR、金屬線34SR和穿孔36SR都可以與這些特徵中的上面和下面的特徵物理連接，以形成整合密封環。另外，從頂部觀察時，每個接觸插塞30SR、金屬線34SR和穿孔36SR都可以形成其中沒有中斷的完整環。

根據一些實施例，多個接觸插塞30SR電連接到半導體基板24。在多個接觸插塞30SR和半導體基板24之間可以有（或可以沒有）多個矽化物區，並且物理性接合多個接觸插塞30SR和半導體基板24。多個插塞30SR與半導體基板24物理接觸。根據另一個替代實施例，多個接觸插塞30SR透過諸如接觸蝕刻停止層（位於層間介電層28之下，未示出）、層間介電層 28等等的介電層與半導體基板24間隔開。

圖2繪示出在蝕刻製程中圖案化保護層40，以形成多個開口46。蝕刻製程可以包括乾蝕刻製程，其包括形成圖案化蝕刻遮罩（未示出），例如圖案化光阻，然後蝕刻保護層40。然後去除圖案化蝕刻遮罩。透過多個開口46暴露多個金屬線34，並且透過多個開口46SR暴露多個金屬線34SR。

圖3A和圖3B繪示出金屬晶種層（metal seed layer）48沉積到封裝元件20上。圖3B繪示為區域100的放大視圖。根據一些實施例，金屬晶種層48包括鈦層和在鈦層上方的銅層。根據替代實施例，金屬晶種層48包括與保護層40接觸的銅層。可以使用物理氣相沉積、化學氣相沉積、金屬有機化學氣相沉積等等來執行沉積過程。

接下來，形成圖案化的電鍍遮罩50。根據一些實施例，電鍍遮罩50由光阻形成或包括光阻。在圖案化電鍍遮罩50中形成多個開口52，以露出金屬晶種層48。

然後將導電材料（多個特徵）54沉積在多個開口52中和金屬晶種層48上。根據本揭露的一些實施例，導電材料54的形成包括電鍍製程，其可以包括電化學電鍍製程（electrochemical plating process）、無電鍍製程（electroless plating process）等。電鍍在電鍍化學溶液中進行。導電材料54可以包括銅、鋁、鎳、鎢等或其合金。根據一些實施例，導電材料54包括銅且不含鋁。

舉例來說，形成電鍍遮罩50以對準多個開口46SR的多個側壁（sidewall）。 如圖所示，電鍍遮罩50可以對準每個開口46SR的一個側壁。在多個開口52SR中形成的所得導電材料54SR可以具有階梯型（step）形狀。 在一些實施例中（如圖所示），電鍍遮罩50的未對準可能導致導電材料54SR具有唇形（lip）54L。即使電鍍遮罩50對準，由於開口46SR的側壁具有小於垂直的斜率，也可能形成多個唇形54L。如下文更詳細討論的，可以執行後續製程步驟以去除多個唇形54L，以便給予導電材料54SR期望的階梯型形狀。在其他實施例中，不形成唇形54L，且可如圖5A至圖5B及後續圖所示形成所得導電材料54SR。

圖4A和4B根據各種實施例繪示出在去除電鍍遮罩50之後所得到的結構。圖4B繪示為區域100的放大視圖。根據各種實施例，可以執行一個或多個定向（例如，非等向性（anisotropic））蝕刻製程，以從導電材料54SR去除多個唇形54L（如果存在）。舉例來說，定向蝕刻製程可以是橫向定向蝕刻製程或任何適合的蝕刻製程。在一些實施例中，蝕刻製程包括針對唇形54L的電漿或雷射蝕刻，以避免過度蝕刻導電材料54SR的其他部分。圖4B用虛線繪示出去除多個唇形54L的結果。在一些實施例中，導電材料54（和晶種層48）在去除多個唇形54L之後可以具有平坦表面。在其他實施例中，在移除唇緣54L之後，導電材料（和晶種48）可以具有不平坦或不平均的表面。

圖5A和圖5B繪示出在從導電材料54SR去除多個唇形54L （如果需要的話）之後，執行蝕刻製程以去除多個金屬晶種層48不再被覆蓋的導電材料54保護的部分。圖5B繪示為區域100的放大視圖。在整個描述中，剩餘的導電材料54和金屬晶種層48的對應的下部部分統稱為金屬墊56，其包括延伸到保護層40的多個穿孔部分58（也稱為多個穿孔）以及在保護層40上方的多個墊部分60（也稱為金屬線）。一些金屬墊56用於電連接到內連線結構32。這些金屬墊56還包括多個穿孔部分58和多個墊部分60，其中多個穿孔部分58物理接觸多個頂部金屬特徵34。

多個金屬墊56之中有金屬墊環56SR，其包括穿孔環58SR和金屬環60SR，其形成密封環42的上部部分。穿孔環58SR與下面的金屬線34SR物理接觸。在一些實施例中，每一個穿孔環58SR和金屬環60SR都形成其中沒有斷裂的完整環，並且圍繞裝置晶粒22的內部區域。因此，金屬墊環56SR電連接到密封環42的多個下部部分，同時與內連線結構32及積體電路裝置26電絕緣。

圖6A至圖6C繪示出保護層62的沉積。圖6B繪示為區域100的放大視圖，並且圖6C繪示為晶片22的平面圖。保護層62（有時稱為保護2或保2）形成為多個金屬墊56上方的毯覆層（blanket layer）。根據一些實施例，保護層62由無機介電材料形成或包括無機介電材料，其可包括但不限於氮化矽、氧化矽、氮氧化物、碳氧化矽等、其組合、或其多層。保護層62的材料可以與保護層40的材料相同或不同。可以透過諸如高密度電漿化學氣相沉積、原子層沉積、化學氣相沉積等的共形沉積製程（conformal deposition process）來執行沉積。在一些實施例中，保護層62可以與具有相同厚度或實質上相同厚度（例如，具有小於約20％或10％的變化）的垂直部分和水平部分共形。在各種實施例中，執行平坦化製程（諸如化學機械研磨製程或機械拋光製程）以使保護層62的頂表面變平。請應理解，無論保護層62是否由與保護層40相同的材料形成，皆可能有可區分的界面，該界面可能是可見的，例如，在透射電子顯微鏡（Transmission Electron Microscopy , TEM）圖像、X射線衍射（X Ray Diffraction, XRD）圖像或電子背散射衍射（Electron Back Scatter Diffraction, EBSD）圖像結構。

在各種實施例中，金屬墊56SR可以形成為具有階梯型（step）形狀（例如，階梯（stair-step）形狀）。舉例來說，階梯型形狀可以包括嵌入保護層40中的下部階梯（例如，穿孔部分58SR）和嵌入保護層62中的上部階梯（例如，墊部分60SR）。如下文更詳細討論的，金屬墊56SR的階梯型形狀可以具有朝向裝置晶粒22的多個分割後側壁（post-singulation sidewall）的向外方向（如圖所示）、遠離裝置晶粒22的多個分割後側壁的向內方向（參見圖7A至圖7C）、或山形階梯（hill step）包括兩個較低的階梯和中間的一個較高的階梯（見圖8A至圖8C）。

在各種後續製程期間，裝置晶粒22的靠近密封環42的金屬墊56SR的區域可能會經歷高應力。因此，這些區域中的保護層62可能易於破裂、脫層或其他類型的損壞。這種後續製程的範例可以包括但不限於從晶圓24分割裝置晶粒22、將多個封裝元件20接合到載體（carrier）、將其他多個封裝元件接合到多個封裝元件20、測試已完成或部分完成的封裝，以及分割已完成或部分完成的封裝。具體地，與U型或碗型相比，這些特定位置中的應力透過多個金屬墊56SR的階梯型形狀而減少。舉例來說，階梯型形狀允許用於沉積保護層62的材料，以填充在多個金屬墊56SR周圍而沒有空隙。另外，階梯型形狀減少了駐留在金屬墊56SR的角落或縫隙內的保護層62的材料量。這樣，保護層62的更多材料黏合到保護層62的主體，這將這些位置的應力降低高達約60％。

請注意，金屬墊56SR的各種階梯型形狀不同於在剖視圖中具有碗型或U型的多個金屬墊56。與金屬墊56SR相比，多個金屬墊56附近的應力傾向較低。因此，針對使金屬墊56SR具有階梯型形狀而將多個金屬墊56形成為碗型或U型來描述實施例。

根據各種實施例，金屬墊56SR的階梯型形狀可以具有根據本文標記和討論的多個尺寸。在一些實施例中，下部階梯的寬度W1可以在1.8微米（μm）至3.2微米的範圍內，且上部階梯的寬度W2可以在1.8微米至7.0微米的範圍內。舉例來說，寬度W1和W2在上述尺寸內可以基本相同或不同。金屬墊56SR的總寬度W3可以在3.6微米至10微米的範圍內。另外，下部階梯的高度H1可以在0.5微米至1.5微米的範圍內，下部階梯上方的上台階的高度H2可以在0.5微米至1.5微米的範圍內，並且在保護層40上方的上部階梯高度H3可以在1.4微米至2.8微米的範圍內。金屬墊56SR的總高度H4可以在1.0微米至3.0微米的範圍內。然而，可以利用任何適合的尺寸小於這些上限的寬度和高度有助於減少金屬墊56SR突出到保護層62中的量，從而實現上述益處。大於這些下限的寬度和高度提高了密封環42的效能，以保護設置在裝置晶粒22內的多個積體電路元件。

圖6C繪示為裝置晶粒22的俯視圖。如圖所示，密封環42的金屬墊56SR圍繞多個金屬墊56而沒有中斷（例如，作為全環），儘管根據其他實施例可以包括中斷。另外，金屬墊56SR包括穿孔部分58SR和墊部分60SR。請注意，所示的多個邊緣代表​​晶片22的多個分割後側壁。

圖7A至圖7C繪示出封裝元件20的其他實施例，其中金屬墊56SR具有階梯型形狀，該階梯型形狀具有遠離裝置晶粒22的多個分割後側壁的向內方向。如上文結合圖6A至圖6C所述，可利用類似或相似的尺寸來達到類似的益處。所示的實施例可以實現金屬墊56SR的上部階梯（例如，墊部分）更遠離多個分割後側壁的多個附加益處。因此，可以實現更加降低應力。請應理解，如果金屬墊56SR非常接近多個金屬墊56，則圖6A至圖6C所示的實施例可能是優選的。結果，可以在金屬墊56SR和多個金屬墊56之間實現較小的干擾（interference）或寄生電容（parasitic capacitance）。

圖7C繪示為裝置晶粒22的俯視圖。如圖所示，密封環42的金屬墊56SR圍繞多個金屬墊56而沒有中斷（例如，作為全環），儘管根據其他實施例可以包括中斷。另外，金屬墊56SR包括穿孔部分58SR和墊部分60SR。請注意，所示的多個邊緣代表​​晶片22的多個分割後側壁。

圖8A至8C繪示出封裝元件20的其他實施例，其中金屬墊56SR具有階梯型形狀，其中金屬墊56SR具有階梯型形狀，在上部階梯（例如，墊部分60SR）的相對多側上具有多個下部階梯（例如，多個穿孔部分58SR）的山型階梯。如圖所示，可以如上面結合圖6A至圖6C所描述的那樣利用類似的尺寸來實現類似的益處。所示實施例可以透過在保護層40內具有更強的附接來實現附加的益處，從而進一步降低脫層或其他類型的損壞的風險。

圖8C繪示為裝置晶粒22的俯視圖。如圖所示，密封環42的金屬墊56SR圍繞多個金屬墊56而沒有中斷（例如，作為全環），儘管根據其他實施例可以包括中斷。另外，金屬墊56SR包括穿孔部分58SR和墊部分60SR。請注意，所示的多個邊緣代表​​晶片22的多個分割後側壁。

圖9至圖15繪示出附接的多個封裝元件20以形成半導體封裝的多個後續步驟。請注意，繪示出圖6A至圖6C中所描述的多個封裝元件的實施例。然而，也可以使用圖7A至圖7C和/或圖8A至圖8C的多個實施例。舉例來說，在圖13中附加多個封裝元件120，且多個封裝元件120也可以包括如以上實施例中的任一個中所描述的密封環42。 這樣，多個封裝元件20和120可以附加於密封環42的實施例的任意組合。另外，儘管示出和描述一層多個封裝元件20和一層多個封裝元件120，但是可以利用任何適合數量的層。另外，其中可以利用密封環42的實施例的任何適合的組合。

圖9繪示出其上提供的包括接合膜72的載體（carrier）70。載體70可以是矽晶圓等半導體晶圓，並且接合膜72可以是為了熔融接合（fusion bond）而準備的接合層。在一些實施例中，接合膜72是形成在載體70頂表面上方的沉積層。在其他實施例中，接合膜72是用於熔融接合的載體70部分。在一些實施例中，接合膜72包括矽（Si）、氧化矽（SiO _x，其中x＞0）、氮化矽（SiN _x，其中x＞0）、氮氧化矽（SiO _xN _y，其中x＞0且y ＞0）或其他適合的接合材料。

將多個封裝元件20附加於載體70。在一些實施例中，封裝元件20的保護層62首先被接合膜74覆蓋。在一些實施例中，接合膜74包括矽（Si）、氧化矽（SiO _x、其中x＞0）、氮化矽SiN _x，其中x＞0）、氮氧化矽（SiO _xN _y，其中x＞0且y＞0）或其他適合的接合材料。在一些實施例中，接合膜72和接合膜74包括相同的材料，例如氧化矽。在其他實施例中，接合膜72和接合膜74包括不同的材料。然後將多個封裝元件20翻轉並放置在載體70上，使得多個接合膜74與接合膜72接觸。具體來說，拾取多個封裝元件20並以並排（side-by-side）的方式放置在接合膜72上，使得多個封裝元件20排列成陣列（array）並且彼此間隔開。在一些實施例中，每個封裝元件20被放置在接合膜72的頂表面上，使得多個封裝元件20的多個前側面向載體70的接合膜72。

在拾取多個封裝元件20並放置在接合膜72上之後，可以執行晶片對晶圓熔融接合製程（chip-to-wafer fusion bonding process），使得在接合膜72和接合膜74之間形成熔融接合界面（fusion bonding interface）。舉例來說，在約100℃至約290℃的溫度下執行接合接合膜72和接合膜74的熔融接合製程。接合膜72可以直接接合到接合膜74。換句話說，在接合膜72和接合膜74之間不形成中間層。接合膜72和接合膜74之間形成的上述熔融接合界面可以是Si-Si熔融接合界面、Si-SiO _x熔融接合界面、SiO _x-SiO _x熔融接合界面、SiO _x-SiN _x熔融接合界面或其他適合的熔融接合界面。

圖10繪示出在多個封裝元件20透過接合膜72和多個接合膜74接合到載體70之後，介電封裝層（dielectric encapsulation layer）76在載體70上方形成並且覆蓋多個封裝元件20。在一些實施例中，透過包覆成形製程（over-molding process）或膜沉積製程來形成介電封裝層76，使得接合膜72的頂表面部分、接合膜74的多個側表面以及多個封裝元件20的多個背側表面和多個側表面被介電封裝層76封裝。在一些實施例中，介電封裝層76包括模塑材料（molding compound）、模塑底部填充物（molding underfill）、樹脂（resin）、其組合等。在一些實施例中，介電封裝層76包括聚合物材料，例如聚苯並噁唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide）、苯並環丁烯（benzocyclobutene, BCB）、其組合等。在一些實施例中，介電封裝層76包括絕緣材料，例如氧化矽、氮化矽或其組合。

圖11繪示出，在執行包覆成形製程或膜沉積製程之後，可以執行研磨製程或平坦化製程以減薄介電封裝材料76的厚度和多個封裝元件20的厚度，直到暴露多個基板穿孔64。在一些實施例中，研磨製程包括機械研磨製程、化學機械研磨製程或其組合。

在一些實施例中，多個封裝元件20的厚度與介電封裝層76的厚度相等。在一些實施例中，介電封裝層76與多個封裝元件20的多個側表面和多個接合膜74接觸，且多個半導體基板24的多個背表面可容易地透過減薄的介電封裝層76顯露出來。換言之，介電封裝層76的頂表面在製程變化內與多個封裝元件20的多個暴露表面實質上齊平。然而，本揭露內容是不限於此。在一些實施例中，由於拋光製程的研磨選擇性（polishing selectivity），介電封裝層76的頂表面可以稍微高於或稍微低於多個封裝元件20的多個暴露表面。

圖12繪示出在多個封裝元件20的多個背側和介電封裝層76的暴露表面上方形成重佈線層結構78。重佈線層結構78包括至少一個聚合物層80和嵌入聚合物層80中的多個導電特徵82。多個導電特徵82包括被配置為電連接到不同元件的多個金屬墊、多個金屬線和/或多個金屬穿孔。在一些實施例中，聚合物層80包括感光材料，例如聚苯並噁唑（Polybenzoxazole, PBO）、聚醯亞胺（Polyimide, PI）、苯並環丁烯（Benzocyclobutene, BCB）、其組合等。重佈線層結構78的聚合物層80可依需求由介電層或絕緣層取代。在一些實施例中，多個導電特徵82可以包括Cu、Ti、Ta、W、Ru、Co、Ni等、其合金、其組合等。在一些實施例中，晶種層和/或阻障層可以設置在每個導電特徵82和聚合物層80之間。晶種層可以包括Ti/Cu。阻障層可以包括Ta、TaN、Ti、TiN、CoW、其組合等。晶種層和阻障層可以被認為是多個導電特徵82的一部分。

在一些實施例中，在重佈線層結構78上方形成接合結構84。接合結構84在一些範例中稱為「毯覆接合結構（blanket bonding structure）」，因為接合結構84是跨多個封裝元件20所形成並且在多個封裝元件20之間延伸並延伸到多個封裝元件20之外。舉例來說，接合結構84可以包括至少一個接合膜86和嵌入接合膜86中的多個接合金屬特徵。在一些實施例中，接合膜86包括絕緣材料、介電材料、聚合物材料或其中的組合。舉例來說，接合膜86包括矽（Si）、氧化矽（SiO _x，其中x＞0）、氮化矽（SiN _x，其中x＞0）、氮氧化矽（SiO _xN _y，其中x＞0且y＞0）或其他適合的黏合材料。接合金屬特徵可包括Cu、Ti、Ta、W、Ru、Co、Ni、其合金、其組合等。在一些實施例中，晶種層和/或阻障層可以設置在每個接合金屬特徵和接合膜86之間。晶種層可以包括Ti/Cu或任何適合的材料。阻障層可以包括Ta、TaN、Ti、TiN、CoW或其組合。晶種層和阻障層可以被認為是多個接合金屬特徵的一部分。

在一些實施例中，多個接合金屬元件包括多個接合墊88P和多個接合穿孔88V。多個接合墊88P和多個接合穿孔88V配置為接合並電連接到下面的多個封裝元件20以及隨後附加的上覆的多個封裝元件。在一些實施例中，多個接合穿孔88V與多個基板穿孔64和多個接合墊88P物理接觸。在一些實施例中，一些接合墊88P配置為接合到下面的多個封裝元件20和附加的上覆的多個封裝元件，但是與多個封裝元件20和其他封裝元件電絕緣。這些這樣的多個接合墊88P在一些範例中被稱為「虛設接合墊（dummy bonding pad）」或「浮動接合墊（floating bonding pad）」，因為它們被提供來僅增強多個封裝元件之間的接合強度。

圖13繪示出將多個封裝元件120 （例如，記憶體晶粒、邏輯晶粒或其他適合的晶粒）放置在多個接合結構84上。雖然兩個封裝元件120被示出為附加於兩個封裝元件20，但是多個封裝元件20、120的數量並不限於圖示。在一些實施例中，多個封裝元件120分別對應於下面的多個封裝元件20。 多個封裝元件120和多個封裝元件20可以是相同類型或不同類型的晶片。

如圖所示，多個封裝元件120可以類似地形成並且包含與上文結合多個封裝元件20描述的類似特徵。相同的特徵可以被標記為相同的數字，但是在百位數中以「1」開始。舉例來說，與多個封裝元件20類似，多個封裝元件120可以包括沿著半導體基板124的前側形成的多個積體電路裝置126、在多個積體電路裝置126上方形成的內連線結構132、以及在內連線結構132上方形成並且電連接的多個金屬墊156。內連線結構132包括多個金屬線134和多個穿孔136。多個密封環142可以與內連線結構132和多個金屬墊156同時形成。舉例來說，密封環142可以包括彼此電連接的多個金屬線134SR、多個穿孔136SR和多個金屬墊156SR，類似於多個封裝元件20的多個金屬線34SR、多個穿孔36S和多個金屬墊56SR。這樣，金屬線134SR、穿孔136SR和金屬墊156SR共同形成用於封裝元件120的密封環42。此外，保護層140和保護層162被設置在多個金屬墊156上方和周圍，分別與多個封裝元件20的保護層40和保護層62類似。

在一些實施例中，重佈線層結構178可以設置在保護層162上方並且電連接到多個金屬墊156。重佈線層結構178可以類似地形成並且包括與在封裝元件20上方形成的重佈線層結構78之類似的特徵。舉例來說，重佈線層結構178可以包括嵌入至少一層聚合物層180中的多個導電特徵182。多個導電特徵182包括被配置為電連接到不同元件的多個金屬墊、多個金屬線和/或多個金屬穿孔。

另外，可以在多個金屬墊156上方和重佈線層結構178（如果存在）上方設置接合結構184。接合結構184可以直接、透過重佈線層或其組合電連接到多個金屬墊156。接合結構184可以與接合結構84類似地形成，諸如在分割單獨的多個封裝元件120之前形成為晶圓上方的毯覆接合結構（blanket bonding structure）。接合結構184可以包括延伸穿過至少一個接合膜186的多個接合金屬特徵。多個接合金屬特徵可以包括多個接合墊188P和多個接合穿孔188V。多個接合墊188P和多個接合穿孔188V被配置為接合並電連接至多個封裝元件120的下面的多個電子特徵。一些接合墊188P可以是虛設接合墊或浮動接合墊，以增強與沿著多個封裝元件20的接合墊88P之接合強度。

在一些實施例中，為了促進接合結構84和接合結構184之間的晶片對晶圓直接接合（chip-to-wafer direct bonding），執行用於接合結構84和接合結構184的多個接合表面之表面準備。表面準備可以包括例如表面清潔和活化。可以在接合結構84和接合結構184的多個接合表面上執行表面清潔，以去除個別的多個接合墊和多個接合膜的多個接合表面上的顆粒和/或天然氧化物。接合結構84和接合結構184的多個接合表面例如透過濕式清洗（wet cleaning）來清洗。

在清潔多個接合結構84和接合結構184的多個接合表面之後，可以執行多個頂表面的活化以發展高接合強度。在一些實施例中，執行電漿活化以處理並活化多個接合膜86和186的多個接合表面。當活化的接合膜86的接合表面與活化的接合膜186的接合表面接觸時，多個接合膜86和186被預接合（pre-bonded）。經由多個接合膜86和186的預接合而預接合接合結構184和接合結構84。在多個接合膜86和186的預接合之後，多個接合墊88P與多個接合墊188P接觸。

在多個接合膜86和186的預接合製程之後，執行具有接合結構84的封裝元件120之介電質對介電質（dielectric-to-dielectric）和金屬對金屬（metal-to-metal）的直接接合。封裝元件120和接合結構84的直接接合可以包括用於介電質接合的處理和用於金屬接合的熱退火。執行用於介電質接合的處理是為了強化多個接合膜86和186之間的接合。舉例來說，可以在約100℃至約150℃範圍內的溫度下執行用於介電質接合的處理。在執行用於介電質接合的處理之後，執行用於金屬接合的熱退火以促進多個接合墊88P和188P之間的接合。舉例來說，用於金屬接合的熱退火可以在約300℃至約400℃範圍的溫度下執行。用於金屬接合的熱退火的製程溫度高於用於介電質接合的處理的製程溫度。由於用於金屬接合的熱退火是在相對較高的溫度下執行的，因此可能在多個接合墊88P和188P之間的多個接合界面發生金屬擴散（metal diffusion）和晶體晶粒生長（grain growth）。金屬接合不限於墊對墊接合（pad-to-pad bonding）。可根據需求來應用穿孔對穿孔接合（Via-to-via bonding）或穿孔對墊接合（via-to-pad）。

圖14繪示出，透過接合結構84和接合結構184來將多個封裝元件120接合至多個封裝元件20之後，形成介電封裝層176以覆蓋接合結構84和多個封裝元件120。在一些實施例中，藉由包覆成形製程（over-molding process）或膜沉積製程來形成介電封裝層176，使得接合結構84的頂表面部分、多個接合結構184的多個側表面以及多個封裝元件120的多個背側表面和多個側表面被介電封裝層176封裝。在一些實施例中，介電封裝層176包括模塑材料（molding compound）、模塑底部填充物（molding underfill）、樹脂（resin）、其組合等。在一些實施例中，介電封裝層176包括聚合物材料，例如聚苯並噁唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide）、苯並環丁烯（benzocyclobutene, BCB）、其組合等。在一些實施例中，介電封裝層76包括絕緣材料，例如氧化矽、氮化矽或其組合。

在執行包覆成形製程或膜沉積製程之後，可以執行拋光製程或平坦化製程以減薄封裝材料的厚度和多個封裝元件120的厚度，直到暴露多個封裝元件120的多個背側表面。在一些實施例中，拋光製程包括機械拋光製程、化學機械研磨製程或其組合。

請仍參考圖14，附加於其上包括接合膜172的載體170。載體170可以是玻璃晶圓，並且接合膜172可以是黏合材料。接合膜172可以包括氧化物層、黏晶膠帶（die attach tape, DAF）或適合的黏合劑。載體170透過接合膜172接合到多個封裝元件120的多個背側表面和介電封裝層176的暴露表面。在一些實施例（未具體示出）中，可以在接合膜172與半導體基板224之間以及接合膜172與介電封裝層176之間提供毯覆接合膜，並且可以透過熔融接合將接合膜172接合到毯覆接合膜。

圖15繪示出可以執行脫離接合製程（de-bonding process），以將接合膜72和下面的載體70從多個接合膜74和介電封裝層76脫離接合。此脫離接合製程可以是雷射剝離製程（laser lift-off process）或其他適合的脫離接合製程。在去除接合膜72和載體70之後，可以執行拋光製程，使得多個接合膜74和介電封裝層76變薄。在一些實施例中，可以去除多個接合膜74以暴露保護層62。在去除多個接合膜74的期間，可以減薄介電封裝層76。在一些實施例中，可以透過相同的拋光製程（例如，化學機械研磨製程）來執行多個接合膜74的去除和介電封裝層76的減薄。在執行拋光製程之後，暴露多個封裝元件20，但是在此階段多個封裝元件20的多個金屬墊56沒有暴露並且仍然被保護層62覆蓋。

根據各個實施例，然後執行保護層62的圖案化製程，使得在保護層62中形成多個開口以暴露多個金屬墊56。在一些實施例中，首先形成後保護層90以覆蓋多個封裝元件20的介電封裝層76和保護層62，並且形成多個開口穿過後保護層90以及保護層62。在一些實施例中，執行微影和蝕刻製程以形成多個開口。然而，本公開不限於此。在其他實施例中，執行雷射鑽孔製程以形成開口。

圖15繪示出多個電連接件94和多個穿孔92的形成。根據一些實施例，形成製程包括沉積毯覆金屬晶種層（未示出），其延伸進後保護層90和保護層62中的多個開口，形成圖案化的電鍍遮罩，以及將導電材料電鍍進電鍍遮罩中的多個開口中。根據一些實施例，金屬晶種層包括鈦層和鈦層上方的銅層。或者，金屬晶種層是單一銅層。電鍍的導電材料可包括銅、鎳、鈀、鋁、無鉛焊料、其合金和/或其多層。然後去除電鍍遮罩，隨後進行蝕刻過程以去除未被電鍍的導電材料覆蓋之金屬晶種層的多個部分，從而形成多個穿孔92V和多個電連接件94。舉例來說，多個電連接件94可以包括多個金屬柱92P和多個焊料區（solder region）94。執行回流製程（reflow process）以回流多個焊料區94。在一些實施例中，多個電連接件94可以是多個微凸塊或多個受控塌陷晶片連接（controlled collapse of chip connection, C4）凸塊（C4 bumps）。

本揭露的實施例具有一些有利的特徵。 透過形成具有多個階梯型形狀的多個金屬墊56SR之多個密封環42，可以減少多個裝置晶粒22靠近金屬墊56SR位置的應力。另外，可以改進保護層62的品質以獲得更大的製造產量和所得半導體封裝的性能。

在一個實施例中，一種方法包括：在半導體基板上方形成多個主動裝置；在所述多個主動裝置上方形成內連線結構，所述內連線結構包括在所述半導體基板上方的密封環的第一部分，所述密封環與所述多個主動裝置電性絕緣；在所述內連線結構上方形成第一保護層；形成延伸穿過所述第一保護層以及在所述內連線結構上方的第一金屬墊以及第二金屬墊，所述第一金屬墊具有球型形狀，所述第二金屬墊具有階梯型形狀；以及在所述第一金屬墊以及所述第二金屬墊上方沉積第二保護層。在其他實施例中，所述第一金屬墊與所述多個主動裝置電連接。在其他實施例中，所述第二金屬墊為所述密封環的第二部分。在其他實施例中，所述第二金屬墊的所述階梯型形狀包括嵌入所述第一保護層的下部階梯以及沿著所述第一保護層的主要表面的上部階梯。在其他實施例中，所述上部階梯比起所述下部階梯來得更接近所述第一金屬墊。在其他實施例中，所述下部階梯比起所述上部階梯來得更接近所述第一金屬墊。在其他實施例中，所述第二金屬墊的所述階梯型形狀包括嵌入所述第一保護層的附加下部階梯，以及其中所述上部階梯為橫向地插入在所述下部階梯與所述附加下部階梯之間。在其他實施例中，所述半導體基板包括晶圓，其中所述方法更包括：將載體基板附加於所述第二保護層；將封裝元件附加於所述半導體基板的背側，所述封裝元件與所述多個主動裝置電連接；移除所述載體基板；以及形成在所述第二保護層上方以及與所述第一金屬墊電連接的電子連接件。

在一個實施例中，一種半導體裝置包括：第一封裝元件，包括第一保護層；電子連接件，其延伸穿過所述第一保護層；第二保護層，其位在所述第一保護層上方；第一金屬墊以及第二金屬墊，其嵌入所述第一保護層以及所述第二保護層，所述第一金屬墊包括第一U型形狀，所述第二金屬墊具有第一階梯型形狀；第一多個介電層，其位在所述第二保護層上方；第一多個金屬化層以及第二多個金屬化層，其嵌入所述第一多個介電層，所述第二金屬墊以及所述第二多個金屬化層與所述第一金屬墊以及所述第一多個金屬化層電連接；以及主動裝置，其位在所述第一多個金屬化層上方並且與所述第一多個金屬化層電連接。在其他實施例中，所述第一金屬墊與所述電子連接件電連接。在其他實施例中，所述第二金屬墊的所述第一階梯型形狀包括第一階與第二階，其中所述第一階嵌入所述第一保護層以及所述第二保護層，並且其中所述第二階嵌入所述第二保護層。在其他實施例中，更包括第二封裝元件，所述第二封裝元件包括：接合膜，其將所述第二封裝元件附加於所述第一封裝元件；接合墊，其嵌入所述接合膜中；第三保護層，其位在所述接合膜上方；第四保護層，其位在所述第三保護層上方；第三金屬墊以及第四金屬墊，其嵌入所述第三保護層與所述第四保護層中，所述第三金屬墊包括第二U型形狀，所述第四金屬墊具有第二階梯型形狀；第二多個介電層，其位在所述第四保護層上方；以及第三多個金屬化層以及第四多個金屬化層，其嵌入所述第二多個介電層，所述第四金屬墊以及所述第四多個金屬化層與所述第三金屬墊以及所述第三多個金屬化層電性隔離。在其他實施例中，所述第一階梯型形狀以及所述第二階梯型形狀具有一樣的方向。在其他實施例中，所述第一階梯型形狀以及所述第二階梯型形狀具有不同的方向。

在一個實施例中，一種半導體裝置包括：主動裝置，其沿著半導體基板的前側形成；第一多個介電層，其位在所述半導體基板上方；第一多個金屬化層，其位在所述第一多個介電層內，所述第一多個金屬化層形成內連線結構；第二多個金屬化層，其位在所述第一多個介電層內，所述第二多個金屬化層形成圍繞所述第一多個金屬化層的環；第一金屬墊，其位在所述第一多個金屬化層上方並且與所述第一多個金屬化層電連接，在剖視圖中，所述第一金屬墊包括具有左臂以及右臂的U型形狀；第二金屬墊，其位在所述第二多個金屬化層上方並且與所述第二多個金屬化層電連接，所述第二金屬墊形成圍繞所述第一金屬墊的環，在剖視圖中，所述第二金屬墊包括與所述左臂相鄰的左部分以及與所述右臂相鄰的右部分，所述左部份具有第一階梯型形狀，所述右部份具有第二階梯型形狀，所述第一階梯型形狀為所述第二階梯型形狀的映象，所述U型形狀與所述第一階梯型形狀以及所述第二階梯型形狀不同；以及第二多個介電層，其位在所述第一多個介電層上方以及包封所述第一金屬墊以及所述第二金屬墊。在其他實施例中，所述左部分的所述第一階梯型形狀具有與所述U型形狀的所述左臂一樣的方向，並且其中所述右部分的所述第二階梯型形狀具有與所述U型形狀的所述右臂一樣的方向。在其他實施例中，所述左部分的所述第一階梯型形狀具有與所述U型形狀的所述右臂一樣的方向，並且其中所述右部分的所述第二階梯型形狀具有與所述U型形狀的所述左臂一樣的方向。在其他實施例中，所述第一階梯型形狀以及所述第二階梯型形狀的每一者都是山形階梯。在其他實施例中，更包括電子連接件，其位於所述第二多個介電層上方並且延伸穿過所述第二多個介電層，其中所述電子連接件與所述第一金屬墊電連接。在其他實施例中，更包括：穿孔，其從所述半導體基板的所述前側延伸到所述後側；以及積體電路晶粒，其附加於所述半導體基板並且與所述穿孔電連接。

上述對特徵和實施例的概述是為了使所屬技術領域中具有通常知識者更好地理解本發明的方面。所屬技術領域中具有通常知識者應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以獲得與本文介紹的實施例相同的目的和/或實現相同優點的完成。所屬技術領域中具有通常知識者還應當認識到，這樣的等同物構造並不背離本揭露的精神和範圍，並且他們可以在不背離本揭露的精神和範圍的情況下在此做出各種變化、替換和改變。

20、120:封裝元件 22:裝置晶粒 24、124:半導體基板 26、126:積體電路裝置 28:層間介電質 30、30SR:接觸插塞 32、132:內連線結構 34、34SR、134、134SR:金屬線 36、36SR、58、92V、136、136SR:穿孔 38:介電層 40、140:保護層 42、142:密封環 46、46SR、52、52SR:開口 48:金屬晶種層 50:電鍍遮罩 54、54SR:導電材料 54L:唇形 56:金屬墊 56SR:金屬墊環/金屬墊 58SR:穿孔環/穿孔部分 60:墊部分 60SR:金屬環/墊部分 62:保護層 64:基板穿孔 70、170:載體 72、74、86、172、186:接合膜 76、176:介電封裝層 78、178:重佈線層結構 80、180:聚合物層 82、182:導電特徵 84、184:接合結構 88P、188P:接合墊 88V、188V:接合穿孔 90:後保護層 92P:金屬柱 94:電連接件 100:區域 H ₁、H ₂、H ₃、H ₄:高度 W ₁、W ₂、W ₃:寬度

當與所附的圖一起閱讀時，可以從以下詳細描述中最好地理解圖方面或本揭露。需要說明的是，按照業界標準慣例，各特徵並未按比例繪製。事實上，各種特徵的尺寸對於討論的清晰性是可以任意增加或減少的。 圖1、圖2、圖3A、圖3B、圖4A、圖4B、圖5A、圖5B、圖6A、圖6B、圖7A、圖7B、圖8A、以及圖8B根據多個實施例繪示為包括多個密封環的裝置晶粒的形成中的多個中間階段的多個剖視圖。 圖6C、圖7C、圖8C根據多個實施例繪示為裝置晶粒以及其中多個密封環的俯視圖。 圖9、圖10、圖11、圖12、圖13、圖14、以及圖15根據多個實施例繪示為半導體封裝的形成中的多個中間階段的多個剖視圖。

20、120:封裝元件 24、124:半導體基板 32、132:內連線結構 42、142:密封環 62:保護層 170:載體 72、86、172、186:接合膜 76、176:介電封裝層 84、184:接合結構 88P、188P:接合墊 88V、188V:接合穿孔 90:後保護層 92P:金屬柱 92V:穿孔 94:電連接件

Claims (10)

1. 一種製造半導體裝置的方法，包括：在半導體基板上方形成多個主動裝置；在所述多個主動裝置上方形成內連線結構，所述內連線結構包括在所述半導體基板上方的密封環的第一部分，所述密封環與所述多個主動裝置電性絕緣；在所述內連線結構上方形成第一保護層；形成延伸穿過所述第一保護層以及在所述內連線結構上方的第一金屬墊以及第二金屬墊，所述第一金屬墊具有球型形狀，所述第二金屬墊具有階梯型形狀；以及在所述第一金屬墊以及所述第二金屬墊上方沉積第二保護層。
2. 如請求項1所述的製造半導體裝置的方法，其中所述第二金屬墊的所述階梯型形狀包括嵌入所述第一保護層的下部階梯以及沿著所述第一保護層的主要表面的上部階梯。
3. 如請求項2所述的製造半導體裝置的方法，其中所述上部階梯比起所述下部階梯來得更接近所述第一金屬墊。
4. 如請求項2所述的製造半導體裝置的方法，其中所述下部階梯比起所述上部階梯來得更接近所述第一金屬墊。
5. 如請求項2所述的製造半導體裝置的方法，其中所述第二金屬墊的所述階梯型形狀包括嵌入所述第一保護層的附加下部階梯，以及其中所述上部階梯為橫向地插入在所述下部階梯與所述附加下部階梯之間。
6. 一種半導體裝置，包括：第一封裝元件，包括第一保護層；電子連接件，其延伸穿過所述第一保護層；第二保護層，其位在所述第一保護層上方；第一金屬墊以及第二金屬墊，其嵌入所述第一保護層以及所述第二保護層，所述第一金屬墊包括第一U型形狀，所述第二金屬墊具有第一階梯型形狀；第一多個介電層，其位在所述第二保護層上方；第一多個金屬化層以及第二多個金屬化層，其嵌入所述第一多個介電層，所述第二金屬墊以及所述第二多個金屬化層與所述第一金屬墊以及所述第一多個金屬化層電連接；以及主動裝置，其位在所述第一多個金屬化層上方並且與所述第一多個金屬化層電連接。
7. 如請求項6所述的半導體裝置，更包括第二封裝元件，所述第二封裝元件包括：接合膜，其將所述第二封裝元件附加於所述第一封裝元件；接合墊，其嵌入所述接合膜中；第三保護層，其位在所述接合膜上方；第四保護層，其位在所述第三保護層上方；第三金屬墊以及第四金屬墊，其嵌入所述第三保護層與所述第四保護層中，所述第三金屬墊包括第二U型形狀，所述第四金 屬墊具有第二階梯型形狀；第二多個介電層，其位在所述第四保護層上方；以及第三多個金屬化層以及第四多個金屬化層，其嵌入所述第二多個介電層，所述第四金屬墊以及所述第四多個金屬化層與所述第三金屬墊以及所述第三多個金屬化層電性隔離。
8. 一種半導體裝置，包括：主動裝置，其沿著半導體基板的前側形成；第一多個介電層，其位在所述半導體基板上方；第一多個金屬化層，其位在所述第一多個介電層內，所述第一多個金屬化層形成內連線結構；第二多個金屬化層，其位在所述第一多個介電層內，所述第二多個金屬化層形成圍繞所述第一多個金屬化層的環；第一金屬墊，其位在所述第一多個金屬化層上方並且與所述第一多個金屬化層電連接，在剖視圖中，所述第一金屬墊包括具有左臂以及右臂的U型形狀；第二金屬墊，其位在所述第二多個金屬化層上方並且與所述第二多個金屬化層電連接，所述第二金屬墊形成圍繞所述第一金屬墊的環，在剖視圖中，所述第二金屬墊包括與所述左臂相鄰的左部分以及與所述右臂相鄰的右部分，所述左部份具有第一階梯型形狀，所述右部份具有第二階梯型形狀，所述第一階梯型形狀為所述第二階梯型形狀的映象，所述U型形狀與所述第一階梯型形狀以及所述第二階梯型形狀不同；以及 第二多個介電層，其位在所述第一多個介電層上方以及包封所述第一金屬墊以及所述第二金屬墊。
9. 如請求項8所述的半導體裝置，其中所述左部分的所述第一階梯型形狀具有與所述U型形狀的所述左臂一樣的方向，並且其中所述右部分的所述第二階梯型形狀具有與所述U型形狀的所述右臂一樣的方向。
10. 如請求項8所述的半導體裝置，其中所述左部分的所述第一階梯型形狀具有與所述U型形狀的所述右臂一樣的方向，並且其中所述右部分的所述第二階梯型形狀具有與所述U型形狀的所述左臂一樣的方向。

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