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WO2025046969A1 - 積層セラミック電子部品 - Google Patents

積層セラミック電子部品 Download PDF

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Publication number
WO2025046969A1
WO2025046969A1 PCT/JP2024/013805 JP2024013805W WO2025046969A1 WO 2025046969 A1 WO2025046969 A1 WO 2025046969A1 JP 2024013805 W JP2024013805 W JP 2024013805W WO 2025046969 A1 WO2025046969 A1 WO 2025046969A1
Authority
WO
WIPO (PCT)
Prior art keywords
spacer
multilayer ceramic
layer
laminate
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/013805
Other languages
English (en)
French (fr)
Inventor
孝太 善哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of WO2025046969A1 publication Critical patent/WO2025046969A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/24—Distinguishing marks, e.g. colour coding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to multilayer ceramic electronic components.
  • a multilayer ceramic electronic component that has a bump (spacer) formed on the side of the multilayer ceramic capacitor that is mounted on the substrate so as to cover part of the external electrode.
  • Patent Document 1 describes a multilayer ceramic electronic component that includes bumps made of a substrate material such as alumina that has high rigidity and a high Young's modulus.
  • Patent Document 2 describes a multilayer ceramic electronic component in which a spacer is formed by applying a spacer-forming paste onto a multilayer ceramic capacitor and then performing a heat treatment.
  • the multilayer ceramic electronic components described in Patent Document 1 and Patent Document 2 which are disclosed as multilayer ceramic electronic components with measures against "ringing" have the same hue on the mounting surface side and the non-mounting surface side, making it difficult to distinguish between the mounting surface side and the non-mounting surface side.
  • the external electrodes and spacers contain the same type of components, it is difficult to distinguish between the mounting surface side and the non-mounting surface side.
  • the present invention therefore aims to provide a multilayer ceramic electronic component that has been designed to reduce "noise” and that allows easy distinction between the mounting surface and non-mounting surface.
  • the multilayer ceramic electronic component of the present invention comprises a multilayer ceramic capacitor having a laminate and two external electrodes, a first spacer connected to one of the external electrodes, a second spacer connected to the other external electrode, and a third spacer disposed between the first spacer and the second spacer, the laminate having a second surface which is the non-mounting surface side, and the second surface and the third spacer having different hues.
  • the present invention provides a multilayer ceramic electronic component that has been designed to reduce "noise” and that allows easy distinction between the mounting side and the non-mounting side.
  • 1 is an external perspective view showing a multilayer ceramic electronic component according to an embodiment of the present invention
  • 1 is an external perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention
  • 3 is a cross-sectional view taken along line III-III in FIG. 2.
  • 4 is a cross-sectional view taken along line IV-IV in FIG. 2.
  • 1 is a front view of a multilayer ceramic electronic component according to an embodiment of the present invention.
  • FIG. 2 is a bottom view of the multilayer ceramic electronic component according to the embodiment of the present invention.
  • 1 is a diagram showing a mounting state of a multilayer ceramic electronic component according to an embodiment of the present invention
  • FIG. 4 is a bottom view of a multilayer ceramic electronic component according to another embodiment of the present invention.
  • FIG. 1 is an external perspective view of a multilayer ceramic electronic component according to an embodiment of the present invention.
  • Fig. 2 is an external perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • Fig. 3 is a cross-sectional view taken along line III-III in Fig. 2.
  • Fig. 4 is a cross-sectional view taken along line IV-IV in Fig. 2.
  • Fig. 5 is a front view of a multilayer ceramic electronic component according to an embodiment of the present invention.
  • Fig. 6 is a bottom view of a multilayer ceramic electronic component according to an embodiment of the present invention.
  • Fig. 7 is a diagram showing a mounted state of a multilayer ceramic electronic component according to an embodiment of the present invention.
  • Fig. 8 is a bottom view of a multilayer ceramic electronic component according to another embodiment of the present invention.
  • the multilayer ceramic electronic component 1 of the present invention comprises a multilayer ceramic capacitor 10 having a laminate 12 and two external electrodes 30a, 30b, a first spacer 52 connected to one of the external electrodes 30a, a second spacer 54 connected to the other external electrode 30b, and a third spacer 56 disposed between the first spacer 52 and the second spacer 54.
  • the laminate 12 has a hexahedral shape. It is preferable that the corners and ridges of the laminate 12 are rounded. The corners are the parts where three adjacent faces of the laminate 12 intersect, and the ridges are the parts where two adjacent faces of the laminate 12 intersect. Furthermore, unevenness may be formed on some or all of the first face 12a and the second face 12b, the third face 12c and the fourth face 12d, and the fifth face 12e and the sixth face 12f.
  • the laminate 12 has an inner layer portion 18 in which multiple internal electrodes 16 face each other.
  • the first internal electrode 16a faces the second internal electrode 16b.
  • the laminate 12 has a first outer layer 20a located on the first surface 12a side and formed of a plurality of dielectric layers 14 located between the first surface 12a and the outermost surface of the inner layer 18 on the first surface 12a side and an extension of that outermost surface.
  • the laminate 12 has a second outer layer 20b located on the second surface 12b side and formed of a plurality of dielectric layers 14 located between the second surface 12b and the outermost surface of the inner layer 18 on the second surface 12b side and an extension of that outermost surface.
  • the ceramic material constituting the dielectric layer 14 may be, for example, a dielectric ceramic composed of a main component such as BaTiO3 , CaTiO3 , SrTiO3 , or CaZrO3 .
  • a material containing a subcomponent such as a Mn compound, an Fe compound, a Cr compound, a Co compound, or a Ni compound added to the main component may also be used.
  • the thickness of the dielectric layer 14 is preferably 0.5 ⁇ m or more and 10 ⁇ m or less. Furthermore, the number of dielectric layers 14, including the first outer layer 20a and the second outer layer 20b, is preferably 10 or more and 700 or less.
  • the internal electrode 16 includes a plurality of first internal electrodes 16a and a plurality of second internal electrodes 16b.
  • the first internal electrode 16a is disposed on the multiple dielectric layers 14 and is exposed on the third surface 12c.
  • the second internal electrode 16b is disposed on the multiple dielectric layers 14 and is exposed on the fourth surface 12d.
  • the second internal electrode 16b includes a second opposing electrode portion 26b that faces the first internal electrode 16a, and a second extraction electrode portion 28b that is extracted from the second opposing electrode portion 26b to the fourth surface 12d of the laminate 12.
  • the second extraction electrode portion 28b of the second internal electrode 16b has an end portion that is extracted to the surface of the fourth surface 12d of the laminate 12, forming an exposed portion.
  • the shape of the first lead electrode portion 28a of the first internal electrode 16a and the second lead electrode portion 28b of the second internal electrode 16b is not particularly limited, but is preferably rectangular. However, the corners may be rounded or angled (tapered).
  • capacitance is formed by opposing electrode portions 26 of the internal electrodes 16 facing each other via the dielectric layer 14, and the characteristics of a capacitor are expressed.
  • the first internal electrode 16a and the second internal electrode 16b can be made of an appropriate conductive material, such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, such as an Ag-Pd alloy.
  • an appropriate conductive material such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, such as an Ag-Pd alloy.
  • Sn in the first internal electrode 16a and the second internal electrode 16b, it is possible to reduce electric field concentration at the interface between the internal electrode 16 and the dielectric layer 14, leading to improved high temperature load reliability. In this case, even if Sn is included in only one of the internal electrodes 16, either the first internal electrode 16a or the second internal electrode 16b, it can be sufficiently effective.
  • each of the first internal electrode 16a and the second internal electrode 16b is preferably, for example, 0.2 ⁇ m or more and 2.0 ⁇ m or less.
  • the number of internal electrodes 16 is preferably 10 or more and 700 or less.
  • the external electrode 30 includes a first external electrode 30a and a second external electrode 30b.
  • the first external electrode 30a is connected to the first internal electrode 16a and is disposed on the third surface 12c. It may also be disposed on part of the first surface 12a and part of the second surface 12b, part of the fifth surface 12e, and part of the sixth surface 12f. In this embodiment, it is formed extending from the third surface 12c to part of the first surface 12a and part of the second surface 12b, part of the fifth surface 12e, and part of the sixth surface 12f.
  • the second external electrode 30b is connected to the second internal electrode 16b and is disposed on the fourth surface 12d. It may also be disposed on part of the first surface 12a and part of the second surface 12b, part of the fifth surface 12e, and part of the sixth surface 12f. In this embodiment, it is formed extending from the fourth surface 12d to part of the first surface 12a and part of the second surface 12b, part of the fifth surface 12e, and part of the sixth surface 12f.
  • the first external electrode 30a and the second external electrode 30b have an underlying electrode layer 32 disposed on the surface of the laminate 12 and a plating layer 34 disposed to cover the underlying electrode layer 32.
  • the base electrode layer 32 is disposed on the third surface 12c and the fourth surface 12d. Also, on the first external electrode 30a side and the second external electrode 30b side, the base electrode layer 32 may be disposed on a part of the first surface 12a and a part of the second surface 12b, a part of the fifth surface 12e, and a part of the sixth surface 12f. In this embodiment, the base electrode layer 32 is formed so as to extend from the third surface 12c and the fourth surface 12d to a part of the first surface 12a and a part of the second surface 12b, a part of the fifth surface 12e, and a part of the sixth surface 12f on the first external electrode 30a side and the second external electrode 30b side, respectively.
  • the base electrode layer 32 has a first base electrode layer 32a and a second base electrode layer 32b.
  • the base electrode layer 32 includes at least one selected from a baked layer, a conductive resin layer, a thin film layer, etc.
  • the baking layer includes a glass component and a metal.
  • the glass component of the baking layer includes at least one selected from, for example, B, Si, Ba, Mg, Al, and Li.
  • the metal of the baking layer includes at least one selected from, for example, Cu, Ni, Ag, Pd, an Ag-Pd alloy, Au, and the like.
  • the baked layer may be multiple layers.
  • the baked layer is formed by applying a conductive paste containing glass and metal to the laminate 12 and baking it.
  • the baked layer may be formed by simultaneously baking a laminated chip having an internal electrode 16 and a dielectric layer 14 and a conductive paste applied to the laminated chip, or may be formed by baking a laminated chip having an internal electrode 16 and a dielectric layer 14 to obtain the laminate 12, and then applying a conductive paste to the laminate 12 and baking it.
  • a laminated chip having an internal electrode 16 and a dielectric layer 14 and a conductive paste applied to the laminated chip are simultaneously baked, it is preferable to form the baked layer by baking a material to which a dielectric material is added instead of a glass component.
  • the thickness in the length direction z connecting the third surface 12c and the fourth surface 12d at the center of the height direction x connecting the first surface 12a and the second surface 12b of the first baked layer located on the third surface 12c is preferably, for example, 3 ⁇ m or more and 160 ⁇ m or less.
  • the thickness in the length direction z connecting the third surface 12c and the fourth surface 12d at the center of the height direction x connecting the first surface 12a and the second surface 12b of the second baked layer located on the fourth surface 12d is preferably, for example, 3 ⁇ m or more and 160 ⁇ m or less.
  • the thickness in the height direction x connecting the first surface 12a and the second surface 12b at the center of the length direction z connecting the third surface 12c and the fourth surface 12d of the first baked layer located on a part of the first surface 12a and a part of the second surface 12b is preferably, for example, 3 ⁇ m or more and 40 ⁇ m or less.
  • the thickness in the height direction x connecting the first surface 12a and the second surface 12b at the center of the length direction z connecting the third surface 12c and the fourth surface 12d of the second baked layer located on a part of the first surface 12a and a part of the second surface 12b is preferably, for example, 3 ⁇ m or more and 40 ⁇ m or less.
  • the conductive resin layer may be disposed so as to cover the baked layer. Also, the conductive resin layer may be disposed directly on the laminate 12 without providing a baked layer. The conductive resin layer may completely cover the underlying electrode layer 32 or may cover only a part of the underlying electrode layer 32 .
  • the conductive resin layer may be formed of a plurality of layers.
  • the conductive resin layer contains, for example, a thermosetting resin and a metal component.
  • thermosetting resins that can be used include various known thermosetting resins such as epoxy resin, phenolic resin, urethane resin, silicone resin, and polyimide resin.
  • epoxy resin is one of the most suitable resins due to its excellent heat resistance, moisture resistance, and adhesion.
  • the conductive resin layer preferably contains a curing agent in addition to the thermosetting resin.
  • a curing agent in addition to the thermosetting resin.
  • various known compounds such as phenols, amines, acid anhydrides, imidazoles, active esters, and amide-imides can be used as the curing agent.
  • the metal contained in the conductive resin layer can be Ag, Cu, Ni, Sn, Bi, or an alloy containing them. Also, a metal powder with an Ag coating on the surface can be used. When using a metal powder with an Ag coating on the surface, it is preferable to use Cu, Ni, Sn, Bi, or an alloy powder of these.
  • the reason for using Ag conductive metal powder as the metal contained in the conductive resin layer is that Ag has the lowest resistivity among metals and is therefore suitable as an electrode material, and Ag is a precious metal and therefore does not oxidize and has high weather resistance. Also, it is possible to make the base metal inexpensive while maintaining the above-mentioned characteristics of Ag.
  • Cu or Ni that has been subjected to an oxidation prevention treatment can also be used as the metal contained in the conductive resin layer.
  • a metal powder with Sn, Ni, or Cu coating on the surface can also be used as the metal contained in the conductive resin layer.
  • Ag, Cu, Ni, Sn, Bi, or an alloy powder of these it is preferable to use Ag, Cu, Ni, Sn, Bi, or an alloy powder of these.
  • the metal contained in the conductive resin layer can be spherical or flat, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • the metal contained in the conductive resin layer is mainly responsible for the electrical conductivity of the conductive resin layer. Specifically, when conductive fillers (metal contained in the conductive resin layer) come into contact with each other, an electrical path is formed inside the conductive resin layer.
  • the conductive resin layer contains a thermosetting resin, and is therefore more flexible than, for example, an underlying electrode layer made of a plating film or a fired conductive paste. For this reason, even if the multilayer ceramic capacitor is subjected to a physical shock or a shock caused by a thermal cycle, the conductive resin layer functions as a buffer layer and can prevent cracks in the multilayer ceramic capacitor.
  • the thickness of the thickest part of the conductive resin layer is preferably, for example, 10 ⁇ m or more and 150 ⁇ m or less.
  • the thin film layer is formed by a thin film forming method such as sputtering or vapor deposition, and is a layer of 1 ⁇ m or less in thickness in which metal particles are deposited.
  • the plating layer 34 includes a first plating layer 34a and a second plating layer 34b.
  • the first plating layer 34a is disposed so as to cover the first base electrode layer 32a.
  • the second plating layer 34b is disposed so as to cover the second base electrode layer 32b.
  • the plating layer 34 includes at least one selected from the group consisting of Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the plating layer 34 may be formed of multiple layers. Preferably, it has a two-layer structure of Ni plating and Sn plating.
  • the Ni plating layer can prevent the base electrode layer 32 from being eroded by solder when mounting the multilayer ceramic electronic component 1.
  • the Sn plating layer improves the wettability of the solder when mounting the multilayer ceramic electronic component 1, making it easier to mount.
  • each plating layer 34 is 2 ⁇ m or more and 15 ⁇ m or less.
  • the external electrode 30 may be formed using only the plating layer 34 without providing the base electrode layer 32. Below, a structure in which the plating layer 34 is provided without providing the base electrode layer 32 will be described.
  • the plating layer 34 includes a lower layer plating electrode formed on the surface of the laminate 12 and an upper layer plating electrode formed on the surface of the lower layer plating electrode.
  • the first spacer 52 is disposed between the first external electrode 30a and the mounting surface S, and is connected to the first external electrode 30a.
  • the second spacer 54 is disposed between the second external electrode 30b and the mounting surface S, and is connected to the second external electrode 30b.
  • the shape may be formed like a cloud shape in which a plurality of convex portions and/or concave portions are formed when viewed from the bottom surface (mounting surface side).
  • the first spacer 52 and the second spacer 54 will be described as having a hexahedral shape.
  • the edge portion of the first spacer 52 on the center side of the multilayer ceramic capacitor 10 may be located closer to the center than the end of the first external electrode 30a on the center side of the multilayer ceramic capacitor 10.
  • the edge portion of the second spacer 54 on the center side of the multilayer ceramic capacitor 10 may be located closer to the center than the end of the second external electrode 30b on the center side of the multilayer ceramic capacitor 10.
  • the distance between the inner layer 18, which is the capacitance forming portion of the multilayer ceramic capacitor 10, and the mounting surface S can be increased, thereby suppressing "ringing".
  • the dimension T S in the height direction x of the first spacer 52 and the second spacer 54 is preferably, for example, 50 ⁇ m or more and 250 ⁇ m or less.
  • the dimension T S in the height direction x of the first spacer 52 and the second spacer 54 is preferably about 160 ⁇ m.
  • the first spacer 52 and the second spacer 54 may have unevenness in part. When the first spacer 52 and the second spacer 54 have unevenness in part due to their shapes, it is preferable that the minimum thickness of the dimension T S in the height direction x of the first spacer 52 and the second spacer 54 is about 160 ⁇ m.
  • the first spacer 52 and the second spacer 54 contain metal powder.
  • the metal powder contains, for example, Cu, Ni, or an alloy of Cu and a metal component (for example, Ni), and Sn.
  • Ag or a resin component (for example, rosin) may be contained, and Cu and Ni may be coated with Ag. This allows the laminated ceramic electronic component 1 to be mounted on a substrate while maintaining a desired shape even during soldering because it has a melting point that does not melt even when soldering is performed and does not deform due to heat.
  • it is not limited to this, and may contain a different type of metal component.
  • first spacer 52 and the second spacer 54 contain Cu, Ni, or an alloy of Cu and a metal component (for example, Ni), and Sn, metal bonding between the first spacer 52 and the second spacer 54 and the external electrodes 30a, 30b of the laminated ceramic capacitor 10 is facilitated.
  • the first spacer 52 and the second spacer 54 may contain phenolic resin as a resin component.
  • the phenolic resin coats the metal powder particles and is scattered so as to fill the gaps between the particles. Since the phenolic resin has good heat resistance, the amount of vaporization can be reduced during the heat treatment process when forming the spacer. Therefore, the voids within the spacer can be reduced.
  • the spacer may contain epoxy resin or rosin in addition to the phenolic resin.
  • the first spacer 52 and the second spacer 54 may also be configured to contain metal powder in resin. If the resin component is contained in a larger amount than the metal powder, the vibration of the multilayer ceramic capacitor 10 can be buffered by the resin component, and the vibration transmitted to the substrate can be reduced. In this case, the surfaces of the first spacer 52 and the second spacer 54 may be plated.
  • the components of the first spacer 52 and the second spacer 54 can be detected, for example, as follows.
  • the multilayer ceramic electronic component 1 is cross-sectionally polished perpendicular to the mounting surface S to 1 ⁇ 6W of the width direction y to expose a cross section (LT surface) in the height direction x and length direction z.
  • the components of the first spacer 52 and the second spacer 54 can be detected by qualitative analysis using, for example, EDX of an FE-SEM (SU8230, manufactured by Hitachi High-Technologies Corporation) in the cross section obtained by cross-sectional polishing.
  • the cross section obtained by polishing the cross section is magnified at a total magnification of 50 times using a microscope (BX-51, manufactured by Olympus Corporation) and photographed with a digital camera for microscopes (DP22, manufactured by Olympus Corporation), whereby the metal types in the first spacer 52 and the second spacer 54 and, if plating is present on the first spacer 52 and the second spacer 54, the differences in the metal types of the plating can be observed.
  • a microscope BX-51, manufactured by Olympus Corporation
  • DP22 digital camera for microscopes
  • the third spacer 56 is connected to a part of the laminate 12, a part of the first spacer 52, and a part of the second spacer 54. More specifically, the third spacer 56 covers the fourth surface 52d of the first spacer 52 and the third surface 54c of the second spacer 54. It is preferable that the third spacer 56 covers 50% or more of the area of the fourth surface 52d of the first spacer 52, and it is preferable that the third spacer 56 covers 50% or more of the area of the third surface 54c of the second spacer 54. In this case, it is preferable that the third spacer 56 continuously covers the space between the first spacer 52 and the laminate 12, and the space between the second spacer 54 and the laminate 12.
  • the third spacer 56 continuously covers the surface of the laminate 12.
  • the third spacer 56 may be arranged discontinuously in the longitudinal direction (length direction z) of the multilayer ceramic capacitor 10. This allows the distance between the center portion in the longitudinal direction z, where vibration occurs most, and the multilayer ceramic electronic component 1 to be increased, thereby reducing the possibility of contact between the mounting board and the multilayer ceramic electronic component 1.
  • the third spacer 56 may cover the fifth surface 52e and the sixth surface 52f of the first spacer 52, and the fifth surface 54e and the sixth surface 54f of the second spacer 54.
  • the third spacer 56 may cover the fifth surface 12e and the sixth surface 12f of the multilayer ceramic capacitor 10 continuously from the fifth surface 52e and the sixth surface 52f of the first spacer 52, and the fifth surface 54e and the sixth surface 54f of the second spacer 54.
  • the location where the third spacer 56 covers the multilayer ceramic capacitor 10 is not particularly limited, but it is preferable not to cover the surface (first surface 12a) of the non-mounting surface side of the multilayer ceramic electronic component 1 in order to distinguish the mounting surface side (second surface 12b).
  • the central region of the third spacer 56 is a location 1/2L in the length direction z of the multilayer ceramic electronic component 1.
  • the end regions of the third spacer 56 are locations where the third spacer 56 contacts the first spacer 52 or the second spacer 54.
  • the thickness t1 of the central region of the third spacer 56 is preferably formed thinner than the thicknesses t2 and t3 of the end regions of the third spacer 56.
  • the third spacer 56 is arranged so as to draw a curve that is curved toward the mounting surface side.
  • the third spacer 56 is shaped so as to be wetted by the first spacer 52 and the second spacer 54. This can reduce the possibility of contact between the third spacer 56 and the mounting surface S when the multilayer ceramic capacitor 10 vibrates.
  • the multilayer ceramic electronic component 1 is polished to 1 ⁇ 2W in the width direction y to expose the cross section (LT surface).
  • the exposed cross section is measured using a digital microscope (Keyence Corporation, VHX-6000) to measure the distance from the second surface 12b of the multilayer body 12 to the surface of the mounting surface side of the third spacer 56.
  • the length w1 in the width direction y of the central region of the third spacer 56 is shorter than the lengths w2 and w3 in the width direction y of the end regions of the third spacer 56.
  • the third spacer 56 is preferably disposed between the laminate 12 and the first spacer 52, and between the laminate 12 and the second spacer 54. This fills the gap between the laminate 12 and the first spacer 52, and between the laminate 12 and the second spacer 54 with the third spacer 56, reducing the possibility that the edge portion on the center side of the first spacer 52 (the ridge portion where the first surface 52a and the fourth surface 52d intersect) or the edge portion on the center side of the second spacer 54 (the ridge portion where the first surface 54a and the third surface 54c intersect) will come into contact with and damage the laminate ceramic capacitor 10 when vibration occurs.
  • the color of the multilayer ceramic electronic component 1 be different when viewed from the bottom (mounting surface) and when viewed from the top (non-mounting surface).
  • the different colors make it easier to select the direction when mounting on a board, and can reduce mounting of the multilayer ceramic electronic component 1 on a surface other than the surface on which it is to be mounted.
  • the third spacer 56 includes, for example, carbon, Co, Al, or Cr.
  • the third spacer 56 may include an epoxy resin, a hardener, or other organic solvent.
  • the hue of the third spacer 56 can be made closer to black. Also, if the third spacer 56 contains a large amount of Co, Al, or Cr, the hue of the third spacer 56 can be made closer to blue. In addition, the hue can be changed by using various other materials.
  • the content of the various materials for changing the hue is preferably 0.1 wt% or more and 5.0 wt% or less based on the solid content of the third spacer 56, i.e., the amount of solid content excluding solvent (epoxy resin, phenolic resin), additives (coupling agent, catalyst), and inorganic material (silica, alumina) as a standard. If the weight ratio is small, the change in hue may not be sufficient, and the image may not be correctly recognized during image processing. If the weight ratio is too large, the third spacer 56 may cause electrical conduction between the first external electrode 30a and the second external electrode 30b, or between the first spacer 52 and the second spacer 54.
  • hues are different in more than half of the area of the area between the first spacer 52 and the second spacer 54 on the mounting surface side.
  • the first surface 12a, which is the non-mounting surface side, and the second surface 12b, which is the mounting surface side, of the multilayer ceramic electronic component 1 are measured (RGB measurement) using a digital microscope (Keyence Corporation, VHX-6000).
  • the measurement conditions are brightness auto "100", gain auto "100", and ring removal "medium” for reflection removal.
  • the conductive paste for the dielectric sheet and the internal electrodes contains a binder and a solvent.
  • Publicly known binders and solvents can be used.
  • the laminated sheet is pressed in the stacking direction using a means such as a hydrostatic press to create a laminated block.
  • a conductive paste that will become the base electrode layer 32 is applied to the third surface 12c and the fourth surface 12d of the laminate 12 to form the base electrode layer 32.
  • a baked layer is formed as the base electrode layer 32.
  • a conductive paste containing a glass component and a metal is applied by a method such as dipping, and then a baking process is performed to form the base electrode layer 32.
  • the temperature of the baking process at this time is preferably 700°C or higher and 900°C or lower.
  • the conductive resin layer can be formed by the following method.
  • the conductive resin layer may be formed on the surface of the baked layer, or the conductive resin layer may be formed directly on the laminate without forming a baked layer.
  • the third surface 12c and the fourth surface 12d of the laminate 12 are plated to form an underlayer plating electrode on the exposed portion of the internal electrode 16.
  • Either electrolytic plating or electroless plating may be used for the plating process, but electroless plating has the disadvantage that it requires pretreatment with a catalyst or the like to improve the plating deposition rate, which complicates the process. Therefore, it is usually preferable to use electrolytic plating.
  • As a plating method it is preferable to use barrel plating.
  • an upper layer plating electrode may be formed on the surface of the lower layer plating electrode in a similar manner.
  • a plating layer 34 is formed on the surface of the base electrode layer 32, the surface of the conductive resin layer or the surface of the lower layer plating electrode, and the surface of the upper layer plating electrode.
  • a Ni plating layer and a Sn plating layer are formed on the baked layer.
  • the Ni plating layer and the Sn plating layer are formed in sequence, for example, by barrel plating.
  • the multilayer ceramic capacitor 10 is manufactured.
  • first external electrode 30a and the first spacer manufacturing paste, and the second external electrode 30b and the second spacer manufacturing paste are aligned, and the first spacer manufacturing paste and the second spacer manufacturing paste are attached to the multilayer ceramic capacitor 10. Thereafter, a heat treatment is performed to form the first spacer 52 and the second spacer 54.
  • the first spacer 52 and the second spacer 54 can also be disposed in the multilayer ceramic capacitor 10 by the following method.
  • the multilayer ceramic capacitor 10 is placed on a holding substrate (e.g., an alumina plate) using an adhesive.
  • Each spacer manufacturing paste is placed on the external electrodes 30 of the multilayer ceramic capacitor 10 placed on the holding substrate by a screen printing method, a dispensing method, or the like.
  • the first external electrode 30a and the first spacer manufacturing paste, and the second external electrode 30b and the second spacer manufacturing paste are aligned, and the first spacer manufacturing paste and the second spacer manufacturing paste are attached to the multilayer ceramic capacitor 10.
  • the first spacer 52 and the second spacer 54 can be formed in the desired shape and placement by changing the amount of paste or modifying the mask design. After that, the first spacer 52 and the second spacer 54 are formed by performing a heat treatment.
  • the surface of the multilayer ceramic capacitor 10 on which the first spacer 52 and the second spacer 54 are arranged is cleaned with a solvent. After cleaning is completed, the multilayer ceramic capacitor 10 on which the first spacer 52 and the second spacer 54 are arranged is aligned so that the first spacer 52 and the second spacer 54 face upwards.
  • the paste for manufacturing the third spacer 56 is composed of an insulating paste.
  • the hue of the third spacer 56 can be changed by adding various materials as additives.
  • a third spacer 56 is formed between the first spacer 52 and the second spacer 54 using a dispenser or squeegee printing on the multilayer ceramic capacitor 10 on which the first spacer 52 and the second spacer 54 are arranged.
  • the amount of wetting of the first spacer 52 and the second spacer 54 can be changed by changing the amount of paste for manufacturing the third spacer.
  • the third spacer 56 When inserting a third spacer 56 between the laminate 12 and the first spacer 52, or between the laminate 12 and the second spacer 54, the third spacer 56 can be inserted by applying a vacuum after placing the paste for manufacturing the third spacer.
  • the amount of insertion can be controlled by changing the time and pressure of the vacuum.
  • a multilayer ceramic capacitor including a laminate and two external electrodes; a first spacer connected to one of the external electrodes; a second spacer connected to the other external electrode; a third spacer disposed between the first spacer and the second spacer,
  • the laminate comprises: A first surface is a surface on a non-mounting side, The first surface and the third spacer have different hues.
  • ⁇ 4> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 3>, wherein the third spacer is disposed between the laminate and the first spacer, or between the laminate and the second spacer.
  • ⁇ 5> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 4>, wherein a lamination direction of the laminate is perpendicular to a mounting surface.
  • ⁇ 6> In the longitudinal direction of the multilayer ceramic capacitor, The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 5>, wherein a length in the width direction of the central region of the third spacer is shorter than a length in the width direction of an end region of the third spacer.
  • ⁇ 7> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 6>, wherein the third spacer is disposed between the laminate and the first spacer, and between the laminate and the second spacer.
  • a multilayer ceramic capacitor including a laminate and two external electrodes; a first spacer connected to one of the external electrodes; a second spacer connected to the other external electrode; Equipped with The laminate comprises: a second surface which is a mounting surface side; and a first surface which is a non-mounting side surface and faces the second surface; a mounting surface and a non-mounting surface of the laminate have different hues in a direction connecting the first surface and the second surface.
  • ⁇ 9> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 8>, wherein the content of the material for changing the hue is 0.1 wt % or more and 5.0 wt % or less based on the amount of solids excluding the solvent, additives, and inorganic materials.
  • Multilayer ceramic electronic component 10 Multilayer ceramic capacitor 12 Laminate 12a First surface 12b Second surface 12c Third surface 12d Fourth surface 12e Fifth surface 12f Sixth surface 14 Dielectric layer 16 Internal electrode 16a First internal electrode 16b Second internal electrode 18 Internal layer portion 20a First outer layer portion 20b Second outer layer portion 26 Counter electrode portion 26a First counter electrode portion 26b Second counter electrode portion 28 Lead electrode portion 28a First lead electrode portion 28b Second lead electrode portion 30 External electrode 30a First external electrode 30b Second external electrode 32 Base electrode layer 32a First base electrode layer 32b Second base electrode layer 34 Plating layer 34a First plating layer 34b second plating layer 50 spacer 52 first spacer 52a first surface of first spacer 52b second surface of first spacer 52c third surface of first spacer 52d fourth surface of first spacer 52e fifth surface of first spacer 52f sixth surface of first spacer 54 second spacer 54a first surface of second spacer 54b second surface of second spacer 54c third surface of second spacer 54d fourth surface of second spacer 54e fifth surface of second

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Abstract

「鳴き」対策された積層セラミック電子部品であって、実装面側と非実装面側との判別が容易な積層セラミック電子部品を提供する。　本発明にかかる積層セラミック電子部品１０は、積層体１２と２つの外部電極３０ａ，３０ｂとを、備えた積層セラミックコンデンサ１０と、一方の外部電極３０ａと接続された第１のスペーサ５２と、他方の外部電極３０ｂと接続された第２のスペーサ５４と、第１のスペーサ５２と第２のスペーサ５４との間に配置された第３のスペーサ５６とを備え、積層体１２は、非実装面側の面である第１の面１２ａを備え、第１の面１２ａと、第３のスペーサ５６とは色相が異なる。

Description

積層セラミック電子部品
　本発明は、積層セラミック電子部品に関する。
　近年、電子機器内にはチップ型電子部品である積層セラミックコンデンサが多数使用されている。このような積層セラミックコンデンサが使用される電子機器は高性能化が進んでおり、それに伴い、積層セラミックコンデンサにおいても小型化や大容量化などの高性能化が急速に進んでいる。
　積層セラミックコンデンサは、誘電体層と内部電極とが交互に積み重ねられた内層部を有する。そして、その内層部の上部と下部とに外層部としての誘電体層が配置された直方体状の積層体が形成され、積層体の長手方向の両端面に外部電極が設けられて積層セラミックコンデンサが形成される。積層セラミックコンデンサは、内部電極同士が誘電体層を介して対向することで静電容量が発生する。このとき、積層セラミックコンデンサは、圧電現象によって振動が発生し、この振動が基板に伝わることで、いわゆる「鳴き」が発生することが知られている。
　「鳴き」の発生を抑制するには、例えば、積層セラミックコンデンサと基板とを離すことが有効である。そのため、例えば、積層セラミックコンデンサにおいて基板に実装される側に外部電極の一部を覆うように形成されたバンプ（スペーサ）を備える積層セラミック電子部品が知られている。
　例えば、特許文献１では、高い剛性や高ヤング率を有するアルミナのような基板材料からなるバンプを備える積層セラミック電子部品が記載されている。また、特許文献２では、積層セラミックコンデンサ上にスペーサ形成用ペーストを塗布し、熱処理を行うことで、スペーサを形成する積層セラミック電子部品が記載されている。
米国特許第１０５４２６２６号明細書 国際公開第２０１８／１０１４０５号公報
　しかしながら、「鳴き」対策された積層セラミック電子部品として開示される特許文献１に記載の積層セラミック電子部品や特許文献２に記載の積層セラミック電子部品は、実装面側と非実装面側とが同じ色相であり、実装面側と非実装面側との判別が困難である。特に、外部電極やスペーサとで同種の成分が含まれている場合は、実装面側と非実装面側との判別が困難であった。
　したがって、本発明は、「鳴き」対策された積層セラミック電子部品であって、実装面側と非実装面側との判別が容易な積層セラミック電子部品を提供することを目的とする。
　本発明にかかる積層セラミック電子部品は、積層体と２つの外部電極とを、備えた積層セラミックコンデンサと、一方の外部電極と接続された第１のスペーサと、他方の外部電極と接続された第２のスペーサと、第１のスペーサと第２のスペーサとの間に配置された第３のスペーサとを備え、積層体は、非実装面側の面である第２の面を備え、第２の面と、第３のスペーサの色相が異なることを特徴とする。
　本発明によれば、「鳴き」対策された積層セラミック電子部品であって、実装面側と非実装面側との判別が容易な積層セラミック電子部品を提供することができる。
　本発明の上述の目的、その他の目的、特徴及び利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
本発明の実施の形態にかかる積層セラミック電子部品を示す外観斜視図である。 本発明の実施の形態にかかる積層セラミックコンデンサを示す外観斜視図である。 図２の線ＩＩＩ－ＩＩＩにおける断面図である。 図２の線ＩＶ－ＩＶにおける断面図である。 本発明の実施の形態にかかる積層セラミック電子部品の正面図である。 本発明の実施の形態にかかる積層セラミック電子部品の底面図である。 本発明の実施の形態にかかる積層セラミック電子部品の実装状態を示す図である。 本発明の別の実施の形態にかかる積層セラミック電子部品の底面図である。
１．積層セラミック電子部品
　本発明にかかる積層セラミック電子部品１について図１ないし図８に基づいて説明する。図１は、本発明の実施の形態にかかる積層セラミック電子部品を示す外観斜視図である。図２は、本発明の実施の形態にかかる積層セラミックコンデンサを示す外観斜視図である。図３は、図２の線ＩＩＩ－ＩＩＩにおける断面図である。図４は、図２の線ＩＶ－ＩＶにおける断面図である。図５は、本発明の実施の形態にかかる積層セラミック電子部品の正面図である。図６は、本発明の実施の形態にかかる積層セラミック電子部品の底面図である。図７は、本発明の実施の形態にかかる積層セラミック電子部品の実装状態を示す図である。図８は、本発明の別の実施の形態にかかる積層セラミック電子部品の底面図である。
　本発明にかかる積層セラミック電子部品１は、積層体１２と２つの外部電極３０ａ，３０ｂとを備えた積層セラミックコンデンサ１０と、一方の外部電極３０ａと接続された第１のスペーサ５２と、他方の外部電極３０ｂと接続された第２のスペーサ５４と、第１のスペーサ５２と第２のスペーサ５４との間に配置された第３のスペーサ５６とを備える。
（積層体）
　積層体１２は、積層された複数の誘電体層１４と、誘電体層１４上に積層された複数の内部電極１６とを有する。積層体１２は、高さ方向ｘに相対する第１の面１２ａ及び第２の面１２ｂと、高さ方向ｘに直交し、長さ方向ｚに相対する第３の面１２ｃ及び第４の面１２ｄと、高さ方向ｘ及び長さ方向ｚに直交し、幅方向ｙに相対する第５の面１２ｅ及び第６の面１２ｆと、を有する。本実施の形態において、積層体１２の第１の面１２ａ側が非実装面側であり、積層体１２の第２の面１２ｂ側が実装面側である。高さ方向ｘは、実装面Ｓと垂直な方向である。また、積層体１２の第５の面１２ｅと第６の面１２ｆと結ぶ方向である幅方向ｙが積層方向であってもよい。
　積層体１２は、六面体形状を有している。また、積層体１２は、角部及び稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。さらに、第１の面１２ａ及び第２の面１２ｂ、第３の面１２ｃ及び第４の面１２ｄ、並びに第５の面１２ｅ及び第６の面１２ｆの一部又は全部に凹凸などが形成されていてもよい。
　積層体１２は、複数の内部電極１６が対向する内層部１８を有する。言い換えると、内層部１８では、第１の内部電極１６ａと第２の内部電極１６ｂとが対向している。
　積層体１２は、第１の面１２ａ側に位置し、第１の面１２ａと第１の面１２ａ側の内層部１８の最表面とその最表面の延長線上との間に位置する複数の誘電体層１４から形成される第１の外層部２０ａを有する。
　同様に、積層体１２は、第２の面１２ｂ側に位置し、第２の面１２ｂと第２の面１２ｂ側の内層部１８の最表面とその最表面の延長線上との間に位置する複数の誘電体層１４から形成される第２の外層部２０ｂを有する。
（誘電体層）
　誘電体層１４を構成するセラミック材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。
　また、誘電体層１４の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。さらに、誘電体層１４の枚数は、第１の外層部２０ａ及び第２の外層部２０ｂを含め、１０枚以上７００枚以下であることが好ましい。
（内部電極）
　内部電極１６は、複数の第１の内部電極１６ａ及び複数の第２の内部電極１６ｂを有する。
　第１の内部電極１６ａは、複数の誘電体層１４上に配置され、第３の面１２ｃに露出している。
　第２の内部電極１６ｂは、複数の誘電体層１４上に配置され、第４の面１２ｄに露出している。
　第１の内部電極１６ａは、第２の内部電極１６ｂと互いに対向する第１の対向電極部２６ａと、第１の対向電極部２６ａから積層体１２の第３の面１２ｃに引き出される第１の引出電極部２８ａとを備える。また、第１の内部電極１６ａの第１の引出電極部２８ａは、端部が積層体１２の第３の面１２ｃの表面に引き出されており、露出部を形成している。
　第２の内部電極１６ｂは、第１の内部電極１６ａと互いに対向する第２の対向電極部２６ｂと、第２の対向電極部２６ｂから積層体１２の第４の面１２ｄに引き出される第２の引出電極部２８ｂとを備える。また、第２の内部電極１６ｂの第２の引出電極部２８ｂは、端部が積層体１２の第４の面１２ｄの表面に引き出されており、露出部を形成している。
　第１の内部電極１６ａの第１の対向電極部２６ａ及び第２の内部電極１６ｂの第２の対向電極部２６ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに形成したりしてよい（テーパー状）。
　第１の内部電極１６ａの第１の引出電極部２８ａ及び第２の内部電極１６ｂの第２の引出電極部２８ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに形成したりしてよい（テーパー状）。
　第１の内部電極１６ａの第１の対向電極部２６ａ及び第２の内部電極１６ｂの第２の対向電極部２６ｂの幅と、第１の内部電極１６ａの第１の引出電極部２８ａ及び第２の内部電極１６ｂの第２の引出電極部２８ｂの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
　本実施の形態では、内部電極１６の対向電極部２６同士が誘電体層１４を介して対向することにより静電容量が形成され、コンデンサの特性が発現する。
　第１の内部電極１６ａ及び第２の内部電極１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
　また、第１の内部電極１６ａ及び第２の内部電極１６ｂにＳｎを含むことで内部電極１６と誘電体層１４との界面への電界集中を緩和でき、高温負荷信頼性向上に繋がる。このとき、Ｓｎは、第１の内部電極１６ａ及び第２の内部電極１６ｂのいずれか片方の内部電極１６のみに含まれていても十分に効果を発揮することができる。
　第１の内部電極１６ａ及び第２の内部電極１６ｂのそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下であることが好ましい。内部電極１６の枚数は、１０枚以上７００枚以下であることが好ましい。
（外部電極）
　外部電極３０は、第１の外部電極３０ａと第２の外部電極３０ｂとを有する。
　第１の外部電極３０ａは、第１の内部電極１６ａに接続され、第３の面１２ｃ上に配置されている。また、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にも配置されていてもよい。本実施の形態では、第３の面１２ｃ上から第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にまで延びて形成されている。
　第２の外部電極３０ｂは、第２の内部電極１６ｂに接続され、第４の面１２ｄ上に配置されている。また、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にも配置されていてもよい。本実施の形態では、第４の面１２ｄ上から第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にまで延びて形成されている。
　第１の外部電極３０ａ及び第２の外部電極３０ｂは、積層体１２の表面に配置される下地電極層３２と、下地電極層３２を覆うように配置されるめっき層３４とを有している。
（下地電極層）
　下地電極層３２は、第３の面１２ｃ上及び第４の面１２ｄ上に配置されている。また、第１の外部電極３０ａ側及び第２の外部電極３０ｂ側のそれぞれにおいて、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にも配置されていてもよい。本実施の形態では、第１の外部電極３０ａ側及び第２の外部電極３０ｂ側のそれぞれにおいて、第３の面１２ｃ及び第４の面１２ｄ上から第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にまで延びて形成されている。
　下地電極層３２は、第１の下地電極層３２ａと第２の下地電極層３２ｂとを有する。
　下地電極層３２は、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
　（焼付け層の場合）
　焼付け層は、ガラス成分と金属とを含む。焼付け層のガラス成分は、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉから選ばれる少なくとも１つを含む。焼付け層の金属は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　焼付け層は、複数層であってもよい。また、焼付け層は、ガラス及び金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものである。焼付け層は、内部電極１６及び誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成して形成したものでもよく、内部電極１６及び誘電体層１４を有する積層チップを焼成して積層体１２を得た後に、積層体１２に導電性ペーストを塗布して焼き付けたものでもよい。なお、内部電極１６及び誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼付け層は、ガラス成分の代わりに誘電体材料を添加したものを焼き付けて形成することが好ましい。
　第３の面１２ｃに位置する第１の焼付け層の第１の面１２ａ及び第２の面１２ｂを結ぶ高さ方向ｘの中央部における第３の面１２ｃ及び第４の面１２ｄを結ぶ長さ方向ｚの厚み（すなわち、第３の面１２ｃの中央部の下地電極層の厚み）は、例えば、３μｍ以上１６０μｍ以下であることが好ましい。
　第４の面１２ｄに位置する第２の焼付け層の第１の面１２ａ及び第２の面１２ｂを結ぶ高さ方向ｘの中央部における第３の面１２ｃ及び第４の面１２ｄを結ぶ長さ方向ｚの厚み（すなわち、第４の面１２ｄの中央部の下地電極層の厚み）は、例えば、３μｍ以上１６０μｍ以下であることが好ましい。
　また、第１の面１２ａの一部、第２の面１２ｂの一部に位置する第１の焼付け層の第３の面１２ｃ及び第４の面１２ｄを結ぶ長さ方向ｚの中央部における第１の面１２ａ及び第２の面１２ｂを結ぶ高さ方向ｘの厚みは、例えば、３μｍ以上４０μｍ以下であることが好ましい。
　また、第１の面１２ａの一部、第２の面１２ｂの一部に位置する第２の焼付け層の第３の面１２ｃ及び第４の面１２ｄを結ぶ長さ方向ｚの中央部における第１の面１２ａ及び第２の面１２ｂを結ぶ高さ方向ｘの厚みは、例えば、３μｍ以上４０μｍ以下であることが好ましい。
　（導電性樹脂層の場合）
　下地電極層３２として、導電性樹脂層を設ける場合、導電性樹脂層は、焼付け層を覆うように配置されてもよい。また、焼付け層を設けずに積層体１２上に直接配置されてもよい。
　導電性樹脂層は、下地電極層３２上を完全に覆っていてもよいし、下地電極層３２の一部を覆っていてもよい。
　また、導電性樹脂層は、複数層で形成されていてもよい。
　導電性樹脂層は、例えば、熱硬化性樹脂と金属成分とを含む。
　熱硬化性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
　導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物を使用することができる。
　導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又は、それらを含む合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。導電性樹脂層に含まれる金属として、Ａｇの導電性金属粉を用いる理由としては、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いためである。また、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。さらに、導電性樹脂層に含まれる金属として、Ｃｕ、Ｎｉに酸化防止処理を施したものを使用することもできる。また、導電性樹脂層に含まれる金属として、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉を使用することもできる。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には金属粉としてＡｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。
　導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。また、導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー（導電性樹脂層に含まれる金属）同士が接触することにより、導電性樹脂層の内部に通電経路が形成される。
　導電性樹脂層は、熱硬化性樹脂を含むため、例えば、めっき膜や導電性ペーストの焼成物からなる下地電極層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサに物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサへのクラックを防止することができる。
　導電性樹脂層の最も厚い部分の厚みは、例えば１０μｍ以上１５０μｍ以下であることが好ましい。
　（薄膜層の場合）
　薄膜層は、スパッタリング法又は蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
（めっき層）
　めっき層３４は、第１のめっき層３４ａと第２のめっき層３４ｂとを有する。
　第１のめっき層３４ａは、第１の下地電極層３２ａを覆うように配置されている。
　第２のめっき層３４ｂは、第２の下地電極層３２ｂを覆うように配置されている。
　また、めっき層３４としては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　めっき層３４は複数層により形成されていてもよい。好ましくは、Ｎｉめっき、Ｓｎめっきの２層構造である。Ｎｉめっき層は、下地電極層３２が積層セラミック電子部品１を実装する際のはんだによって侵食されることを防止することができる。また、Ｓｎめっき層は、積層セラミック電子部品１を実装する際の半田の濡れ性を向上させ、容易に実装することができる。
　また、めっき層３４の１層あたりの厚みは、２μｍ以上１５μｍ以下であることが好ましい。
　なお、下地電極層３２を設けずにめっき層３４だけで外部電極３０を形成してもよい。以下、下地電極層３２を設けずにめっき層３４を設ける構造について説明する。
　第１の外部電極３０ａ及び第２の外部電極３０ｂのそれぞれは、下地電極層３２を設けずに、めっき層３４が積層体１２の表面に直接形成されていてもよい。すなわち、積層セラミックコンデンサ１０は、第１の内部電極１６ａと第２の内部電極１６ｂとに直接的に接続されるめっき層３４を含む構造であってもよい。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層３４が形成されてもよい。
　下地電極層３２を設けずに積層体１２上に直接めっき層を形成する場合は、下地電極層３２の厚みを削減した分を低背化すなわち薄型化、又は、積層体１２の厚みすなわち内層部１８（有効層部）の厚みに転化できるため、薄型チップの設計自由度を向上することができる。
　また、めっき層３４は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。
　下層めっき電極及び上層めっき電極はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ又はＺｎなどから選ばれる少なくとも１種の金属又は当該金属を含む合金を含むことが好ましい。
　下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。
　また、例えば、第１の内部電極１６ａ及び第２の内部電極１６ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は必要に応じて形成されればよく、第１の外部電極３０ａ及び第２の外部電極３０ｂはそれぞれ、下層めっき電極のみで構成されてもよい。
　めっき層３４は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
　下地電極層３２を設けずに配置するめっき層３４の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。また、めっき層３４は、ガラスを含まないことが好ましい。めっき層３４の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
　積層セラミックコンデンサ１０の長さ方向ｚの寸法をＬM寸法とする。ＬM寸法は、０．２ｍｍ以上１０ｍｍ以下であることが好ましい。積層セラミックコンデンサ１０の幅方向ｙの寸法をＷM寸法とする。ＷM寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。積層セラミックコンデンサ１０の高さ方向ｘの寸法をＴM寸法とする。ＴM寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
（スペーサ）
　積層セラミック電子部品１は、積層セラミックコンデンサ１０とスペーサ５０とを含む。スペーサ５０は、第１の外部電極３０ａの少なくとも一部を被覆した第１のスペーサ５２と、第２の外部電極３０ｂの少なくとも一部を被覆した第２のスペーサ５４と、積層体１２の一部、第１のスペーサ５２の一部及び第２のスペーサ５４の一部を被覆した第３のスペーサ５６とを含む。なお、本実施の形態では、第１のスペーサ５２、第２のスペーサ５４及び第３のスペーサ５６をそれぞれ区別して説明するが、第１のスペーサ５２、第２のスペーサ５４及び第３のスペーサ５６が一体化していて判別出来ない場合がある。
　（第１のスペーサ及び第２のスペーサ）
　第１のスペーサ５２は、第１の外部電極３０ａと実装面Ｓとの間に配置され、第１の外部電極３０ａに接続されている。第２のスペーサ５４は、第２の外部電極３０ｂと実装面Ｓとの間に配置され、第２の外部電極３０ｂに接続されている。
　第１のスペーサ５２及び第２のスペーサ５４の形状は、特に限定されない。言い換えると、第１のスペーサ５２及び第２のスペーサ５４の形状は、例えば、略六面体形状であってもよく、積層体１２の第３の面１２ｃ及び第４の面１２ｄ側に開口する開口領域を持つ、凹形状やＨ型形状であってもよく、第１のスペーサ５２及び第２のスペーサ５４が不連続に配置されている４つ足形状であってもよい。第１のスペーサ５２及び第２のスペーサ５４が積層体１２の第３の面１２ｃ及び第４の面１２ｄ側に開口する開口領域を有していると、実装時に用いる半田の一部が第１のスペーサ５２及び第２のスペーサ５４の開口領域に入り込む。そのため、積層体１２の第３の面１２ｃ及び第４の面１２ｄ側に濡れあがる半田の量を減少させることができるため、鳴きを抑制する効果がある。これに限らず、底面（実装面側）から見たときに、複数の凸部及び／又は凹部が形成されている形状である雲形状のように形成されていてもよい。以下では、第１のスペーサ５２及び第２のスペーサ５４の形状は、六面体形状であるとして説明する。
　第１のスペーサ５２は、高さ方向ｘに相対する第１の面５２ａ及び第２の面５２ｂと、高さ方向ｘに直交し、長さ方向ｚに相対する第３の面５２ｃ及び第４の面５２ｄと、高さ方向ｘ及び長さ方向ｚに直交し、幅方向ｙに相対する第５の面５２ｅ及び第６の面５２ｆと、を有する。第１のスペーサ５２の第１の面５２ａは、第１の外部電極３０ａと接続する。第１のスペーサ５２の第２の面５２ｂは、実装面Ｓに接続する。また、第１のスペーサ５２において、第１のスペーサ５２の積層セラミックコンデンサ１０の中心側の端縁部（第１の面５２ａと第４の面５２ｄとが交わる稜線部）は、第１の外部電極３０ａの積層セラミックコンデンサ１０の中心側の端部よりも中心側に位置していても良い。
　第２のスペーサ５４は、高さ方向ｘに相対する第１の面５４ａ及び第２の面５４ｂと、高さ方向ｘに直交し、長さ方向ｚに相対する第３の面５４ｃ及び第４の面５４ｄと、高さ方向ｘ及び長さ方向ｚに直交し、幅方向ｙに相対する第５の面５４ｅ及び第６の面５４ｆと、を有する。第２のスペーサ５４の第１の面５４ａは、第２の外部電極３０ｂと接続する。第２のスペーサ５４の第２の面５４ｂは、実装面Ｓに接続する。また、第２のスペーサ５４において、第２のスペーサ５４の積層セラミックコンデンサ１０の中心側の端縁部（第１の面５４ａと第３の面５４ｃとが交わる稜線部）は、第２の外部電極３０ｂの積層セラミックコンデンサ１０の中心側の端部よりも中心側に位置していても良い。
　第１のスペーサ５２及び第２のスペーサ５４が積層セラミックコンデンサ１０と実装面Ｓとの間に配置されていることで、積層セラミックコンデンサ１０の容量形成部である内層部１８と実装面Ｓとの間の距離を遠ざけることができるため、「鳴き」を抑制することができる。
　この時、積層セラミックコンデンサ１０の高さ方向ｘの寸法ＬMにもよるが、第１のスペーサ５２及び第２のスペーサ５４の高さ方向ｘの寸法ＴSは、例えば、５０μｍ以上２５０μｍ以下であることが好ましい。例えば、積層セラミックコンデンサ１０の長さ方向の寸法ＬMが１．６ｍｍ、積層セラミックコンデンサ１０の幅方向の寸法ＷMが０．８ｍｍ、積層セラミックコンデンサ１０の高さ方向ｘの寸法ＴMが０．８ｍｍであるとき、第１のスペーサ５２及び第２のスペーサ５４の高さ方向ｘの寸法ＴSは１６０μｍ程度であることが好ましい。また、第１のスペーサ５２及び第２のスペーサ５４の一部に凹凸がついていても良い。第１のスペーサ５２及び第２のスペーサ５４の形状によって一部に凹凸などがついている場合は、第１のスペーサ５２及び第２のスペーサ５４の高さ方向ｘの寸法ＴSの最低の厚みが１６０μｍ程度であることが好ましい。
　第１のスペーサ５２及び第２のスペーサ５４は金属粉を含む。金属粉は、例えば、Ｃｕ、Ｎｉ又はＣｕと金属成分（例えばＮｉ）の合金のいずれかとＳｎとを含む。これに加えて、Ａｇや樹脂成分（例えばロジン）を含んでいてもよく、ＣｕとＮｉは、Ａｇによって被覆されていてもよい。これによって、積層セラミック電子部品１を基板に実装する際、半田付けを行う場合にも溶融しない融点をもち、熱によって変形しないため、半田付けの際にも所望の形態を保ったまま積層セラミック電子部品１を実装することが可能になる。また、これに限定されず、別種の金属成分を含むものであっても良い。第１のスペーサ５２及び第２のスペーサ５４がＣｕ、Ｎｉ又はＣｕと金属成分（例えばＮｉ）の合金のいずれかとＳｎとを含むため、第１のスペーサ５２及び第２のスペーサ５４と積層セラミックコンデンサ１０の外部電極３０ａ，３０ｂとの金属接合が容易になる。
　第１のスペーサ５２及び第２のスペーサ５４は上記に加えて、樹脂成分としてフェノール樹脂を含んでいてもよい。このとき、フェノール樹脂は、金属粉の粒子を被覆するとともに、粒子間の隙間を埋めるように点在する。フェノール樹脂を含むと耐熱性が良いので、スペーサを形成するときの熱処理工程において、気化する量を少なくすることができる。そのため、スペーサ内の空隙を減らすことができる。また、これに限定されず、フェノール樹脂以外にもエポキシ樹脂やロジンを含んでいてもよい。
　また、第１のスペーサ５２及び第２のスペーサ５４は樹脂の中に金属粉を含む構成であってもよい。樹脂成分を金属粉よりも多く含むと、積層セラミックコンデンサ１０の振動を樹脂成分によって緩衝し、基板に伝わる振動を低減させることができる。このとき、第１のスペーサ５２及び第２のスペーサ５４の表面にめっき処理が施されていてもよい。
　第１のスペーサ５２及び第２のスペーサ５４の成分は、例えば、以下のようにして検出することができる。
　積層セラミック電子部品１を実装面Ｓに垂直かつ幅方向ｙの１／６Ｗまで断面研磨を行い、高さ方向ｘ及び長さ方向ｚの断面（ＬＴ面）を露出させる。断面研磨して得られた断面において、例えば、ＦＥ－ＳＥＭ（日立ハイテク社製，ＳＵ８２３０）のＥＤＸにより定性分析することで、第１のスペーサ５２及び第２のスペーサ５４の成分を検出することができる。
　なお、断面研磨して得られた断面に対して、顕微鏡（オリンパス社製，ＢＸ－５１）で総合倍率５０倍に拡大し、顕微鏡用デジタルカメラ（オリンパス社製，ＤＰ２２）で撮影することで、第１のスペーサ５２及び第２のスペーサ５４内の金属種や第１のスペーサ５２及び第２のスペーサ５４上にめっきがあった場合、めっきの金属種の違いを観察することができる。
　また、これに限らず、顕微鏡（ＺＥＩＳＳ社製，Ａｘｉｏ（登録商標）－Ｉｍａｇｅｒ－ＭＡＴ）を使用して総合倍率１００倍以上５００倍以下にて撮影することで、第１のスペーサ５２及び第２のスペーサ５４内の金属種や第１のスペーサ５２及び第２のスペーサ５４上にめっきがあった場合、めっきの金属種の違いを観察することもできる。また、これに加えて、幅方向ｙの１／２Ｗまで断面研磨を行ってもよい。
　（第３のスペーサ）
　第３のスペーサ５６は、積層体１２の一部、第１のスペーサ５２の一部及び第２のスペーサ５４の一部と接続されている。より具体的には、第３のスペーサ５６は、第１のスペーサ５２の第４の面５２ｄを被覆し、第２のスペーサ５４の第３の面５４ｃを被覆している。第１のスペーサ５２の第４の面５２ｄの面積の５０％以上を被覆していることが好ましく、第２のスペーサ５４の第３の面５４ｃの面積の５０％以上を被覆していることが好ましい。このとき、第３のスペーサ５６は、第１のスペーサ５２と積層体１２との間、及び第２のスペーサ５４と積層体１２との間を連続して被覆していることが好ましい。また、第３のスペーサ５６は、積層体１２の表面を連続的に被覆していることが好ましい。しかし、これに限定されず、第３のスペーサ５６は、積層セラミックコンデンサ１０の長手方向（長さ方向ｚ）において、不連続に配置されていてもよい。これにより、最も振動する長さ方向ｚの中央部と積層セラミック電子部品１との距離を長くとることができるため、実装基板と積層セラミック電子部品１とが接触する可能性を低下させることができる。
　第３のスペーサ５６は、第１のスペーサ５２の第５の面５２ｅ及び第６の面５２ｆ、並びに第２のスペーサ５４の第５の面５４ｅ及び第６の面５４ｆを被覆していてもよい。また、第１のスペーサ５２の第５の面５２ｅ及び第６の面５２ｆ、並びに第２のスペーサ５４の第５の面５４ｅ及び第６の面５４ｆから、積層セラミックコンデンサ１０の第５の面１２ｅ及び第６の面１２ｆまで連続して被覆していてもよい。このように構成することで、第３のスペーサ５６によって絶縁されるため、積層セラミック電子部品１を近接して配置することができる。第３のスペーサ５６が積層セラミックコンデンサ１０を被覆する箇所は特に限定されないが、実装面側（第２の面１２ｂ）を識別するために積層セラミック電子部品１の非実装面側の面（第１の面１２ａ）を覆わないことが好ましい。
　ここで、第３のスペーサ５６の中央領域は、積層セラミック電子部品１の長さ方向ｚの１／２Ｌの箇所とする。また、第３のスペーサ５６の端部領域は、第３のスペーサ５６と第１のスペーサ５２と接触する箇所又は第３のスペーサ５６と第２のスペーサ５４と接触する箇所とする。積層セラミックコンデンサ１０の長手方向（長さ方向ｚ）において、第３のスペーサ５６の中央領域の厚みｔ１は、第３のスペーサ５６の端部領域の厚みｔ２，ｔ３よりも薄く形成されていることが好ましい。つまり、実装面側に湾曲しているようなカーブを描いているように配置されていることが好ましい。言い換えると、第１のスペーサ５２及び第２のスペーサ５４に濡れあがっているような形状であることが好ましい。これによって、積層セラミックコンデンサ１０が振動したときに、第３のスペーサ５６と実装面Ｓとの接触の可能性を低減させることができる。
　第３のスペーサ５６の中央領域の厚みｔ１と第３のスペーサ５６の端部領域の厚みｔ２，ｔ３との測定方法について説明する。
　積層セラミック電子部品１を幅方向ｙの１／２Ｗまで研磨して断面（ＬＴ面）を露出させる。露出させた断面を、デジタルマイクロスコープ（キーエンス社製、ＶＨＸ－６０００）を使用して、積層体１２の第２の面１２ｂから第３のスペーサ５６の実装面側の表面までの距離を測定する。
　さらに、図６及び図８に示すように、第３のスペーサ５６の中央領域の幅方向ｙの長さｗ１は、第３のスペーサ５６の端部領域の幅方向ｙの長さｗ２，ｗ３よりも短く形成されていることが好ましい。このように形成することで、積層体１２と第１のスペーサ５２及び第２のスペーサ５４との固着力を向上させることができる。
　また、第３のスペーサ５６は、積層体１２と第１のスペーサ５２との間、及び積層体１２と第２のスペーサ５４との間に配置されていることが好ましい。これによって、積層体１２と第１のスペーサ５２との間、積層体１２と第２のスペーサ５４との間が第３のスペーサ５６によって埋められるため、振動発生時に第１のスペーサ５２の中心側の端縁部（第１の面５２ａと第４の面５２ｄとが交わる稜線部）又は第２のスペーサ５４の中心側の端縁部（第１の面５４ａと第３の面５４ｃとが交わる稜線部）が積層セラミックコンデンサ１０に接触し破損してしまう可能性を低減することができる。
　積層セラミック電子部品１を底面（実装面側）から見た時と、平面（非実装面）側から見たときの色相は異なっていることが好ましい。色相が異なっていることで、基板に実装する時に方向選別が容易になり、実装されるべき面と異なる面での積層セラミック電子部品１の実装を減らすことが出来る。
　第３のスペーサ５６は、例えば、炭素（カーボン）、Ｃｏ、Ａｌ又はＣｒを含む。これに加えて、第３のスペーサ５６は、エポキシ樹脂や、硬化剤、その他の有機溶剤を含んでいてもよい。
　例えば、第３のスペーサ５６に炭素を多く含む場合、第３のスペーサの色相を黒色に近づけることができる。また、第３のスペーサ５６にＣｏ、Ａｌ又はＣｒを多く含む場合、第３のスペーサ５６の色相を青色に近づけることができる。このほかにも種々の材料を用いることで、色相を変更することができる。
　色相を変更するための種々の材料の含有率は、第３のスペーサ５６の固形分、すなわち「溶剤を除いた固形分（エポキシ樹脂、フェノール樹脂）、添加剤（カップリング剤、触媒）、無機材（シリカ、アルミナ）の量」を基準として０．１ｗｔ％以上５．０ｗｔ％以下であることが好ましい。重量比が小さくなるとその色相の変化が十分ではなく、画像処理時に正しく認識されない恐れがある。また、重量比を大きくしすぎると第３のスペーサ５６によって、第１の外部電極３０ａと第２の外部電極３０ｂとが導通してしまったり、第１のスペーサ５２と第２のスペーサ５４とが導通してしまったりする恐れがある。種々の材料の分布によっては、部分的に色相の異なる領域が存在している場合があるが、その場合においても十分に色相が異なっていれば方向選別することが可能になる。実装面側のうち、第１のスペーサ５２と第２のスペーサ５４との間の領域の半分以上の面積において色相が異なっていることが好ましい。
　第３のスペーサ５６が存在する部分と、それ以外の部分とを区別するため、積層セラミック電子部品１の実装面側の色相と非実装面側の色相の測定方法について説明する。
　積層セラミック電子部品１の非実装面側である第１の面１２ａ及び実装面側である第２の面１２ｂを、デジタルマイクロスコープ（キーエンス社製、ＶＨＸ－６０００）を使用して測定する（ＲＧＢ測定）。測定条件は、明るさをオート「１００」とし、ゲインをオート「１００」とし、反射除去に関してリング除去「中」とする。実装面側は、積層セラミック電子部品１の１／２Ｗ上で、積層セラミック電子部品１の１／２Ｌ、第１のスペーサ５２と積層体１２との接点及び第２のスペーサ５４と積層体１２との接点を測定する。また、非実装面側は、積層セラミック電子部品１の１／２Ｗ上で、積層セラミック電子部品１の１／２Ｌ、第１の外部電極３０ａと積層体１２との接点の近傍及び第２の外部電極３０ｂと積層体１２との接点の近傍を測定する。積層セラミック電子部品１の実装面及び非実装面をそれぞれ測定した時の、Ｒ、Ｇ、Ｂの値のいずれかが１０以上異なっていたとき、色相が異なると定義する。このとき、測定箇所のうち一か所でも色相が異なれば色相が異なると判断する。
２．積層セラミック電子部品の製造方法
　次に積層セラミック電子部品１の製造方法について説明する。
　まず、誘電体シート及び内部電極用の導電性ペーストを準備する。誘電体シートや内部電極用の導電性ペーストには、バインダ及び溶剤が含まれる。バインダ及び溶剤は公知のものを用いることができる。
　次に、内部電極パターンが印刷されていない誘電体シートと、誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極用の導電性ペーストを印刷し、第１の内部電極パターンが印刷された誘電体シート及び第２の内部電極パターンが印刷された誘電体シートと、を準備する。
　次に、内部電極パターンが印刷されていない誘電体シートを所定枚数積層し、その上に、第１の内部電極パターン及び第２の内部電極パターンが印刷された誘電体シートを順次積層し内層部１８となる部分を形成する。さらに、内層部１８となる部分の上に内部電極パターンが印刷されていない誘電体シートを所定枚数積層して積層シートを作製する。
　次に、積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックを作製する。
　次に、積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部及び稜線部に丸みをつけてもよい。
　次に、積層チップを焼成し積層体１２を作製する。焼成温度は、誘電体層１４や内部電極１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
　次に、積層体１２の第３の面１２ｃ及び第４の面１２ｄに下地電極層３２となる導電性ペーストを塗布し、下地電極層３２を形成する。本実施の形態では、下地電極層３２として、焼付け層を形成した。焼付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを例えばディッピングなどの方法により、塗布し、その後、焼き付け処理を行い、下地電極層３２を形成する。この時の焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　なお、下地電極層３２を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。また、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体上に直接形成してもよい。
　導電性樹脂層の形成方法としては、熱硬化性樹脂及び金属成分を含む導電性樹脂ペーストを焼付け層上もしくは積層体上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、熱硬化性樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、熱硬化性樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　また、下地電極層３２を薄膜層で形成する場合は、スパッタ法又は蒸着法等の薄膜形成法により下地電極層３２を形成することができる。薄膜層で形成された下地電極層３２は金属粒子が堆積された１μｍ以下の層とする。
　さらに、下地電極層３２を設けずに積層体１２の内部電極１６の露出部にめっき層３４を設けてもよい。その場合は、以下の方法で形成することができる。
　積層体１２の第３の面１２ｃ及び第４の面１２ｄにめっき処理を施し、内部電極１６の露出部上に下地めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
　その後、下地電極層３２の表面、導電性樹脂層の表面もしくは下層めっき電極の表面、上層めっき電極の表面に、めっき層３４が形成される。本実施の形態では焼付け層上にＮｉめっき層及びＳｎめっき層を形成した。Ｎｉめっき層及びＳｎめっき層は、例えばバレルめっき法により、順次形成される。
　このようにして、積層セラミックコンデンサ１０が製造される。
　次に、積層セラミックコンデンサ１０に第１のスペーサ５２及び第２のスペーサ５４を配置させる方法について説明する。
　第１のスペーサ５２の製造に用いる第１のスペーサ製造用ペーストと、第２のスペーサ５４の製造に用いる第２のスペーサ製造用ペーストとを準備する。第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ等の少なくとも１つを含む金属と樹脂成分とを含んでいる。しかし、これに限定されず、第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストは、導電性のペーストから構成されても良い。
　次に、保持基板（例えばアルミナ板）の上に第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストをスクリーン印刷法又はディスペンス法等によって配置する。次に、積層セラミックコンデンサ１０を保持基板に対向する姿勢でスペーサ製造用ペーストの上面に載置する。このとき、第１の外部電極３０ａと第１のスペーサ製造用ペースト、第２の外部電極３０ｂと第２のスペーサ製造用ペーストとが位置合わせされ、積層セラミックコンデンサ１０に第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストを付着させる。その後、熱処理を行うことによって第１のスペーサ５２及び第２のスペーサ５４が形成される。
　また、以下の方法によっても積層セラミックコンデンサ１０に第１のスペーサ５２及び第２のスペーサ５４を配置させることができる。
　保持基板（例えばアルミナ板）の上に接着剤を用いて積層セラミックコンデンサ１０を配置する。保持基板の上に配置された積層セラミックコンデンサ１０の外部電極３０の上にそれぞれのスペーサ製造用ペーストをスクリーン印刷法又はディスペンス法等によって配置する。第１の外部電極３０ａと第１のスペーサ製造用ペースト、第２の外部電極３０ｂと第２のスペーサ製造用ペーストとが位置合わせされ、積層セラミックコンデンサ１０に第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストを付着させる。
　上記のスペーサ配置工程において、ペースト量を変化させたり、マスクの設計を変更することで所望の形状や所望の配置の第１のスペーサ５２及び第２のスペーサ５４を形成することができる。その後、熱処理を行うことによって第１のスペーサ５２及び第２のスペーサ５４が形成される。
　次に、積層セラミックコンデンサ１０に第３のスペーサ５６を配置させる方法について説明する。
　第１のスペーサ５２及び第２のスペーサ５４が配置された積層セラミックコンデンサ１０の表面を溶剤で洗浄する。洗浄が完了した後、第１のスペーサ５２及び第２のスペーサ５４が配置された積層セラミックコンデンサ１０を、第１のスペーサ５２及び第２のスペーサ５４が上向きになるように整列させる。
　次に、第３のスペーサ５６の製造に用いる第３のスペーサ製造用ペーストを準備する。第３のスペーサ５６の製造に用いる第３のスペーサ製造用ペーストは、絶縁性ペーストから構成される。第３のスペーサ５６は、添加剤として種々の材料を添加することによって色相を変更させることができる。
　次に、第１のスペーサ５２及び第２のスペーサ５４が配置された積層セラミックコンデンサ１０に対して、ディスペンサーもしくはスキージ印刷を用いて、第１のスペーサ５２と第２のスペーサ５４との間に第３のスペーサ５６を形成する。第３のスペーサ製造用ペーストの量によって第１のスペーサ５２及び第２のスペーサ５４への濡れあがり量を変化させることができる。
　積層体１２と第１のスペーサ５２との間、積層体１２と第２のスペーサ５４との間に第３のスペーサ５６を入り込ませる場合は、第３のスペーサ製造用ペーストを配置した後に真空引きを行うことで入りこませることができる。真空引きの時間、圧力を変化させることで入り込み量を操作することができる。
　その後、１００℃以上２００℃以下の温度条件で２０分以上８０分以下の間加熱する。
　以上の工程により、本実施の形態の積層セラミック電子部品１が製造される。
　なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
　すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
＜１＞
　積層体と２つの外部電極とを、備えた積層セラミックコンデンサと、
　一方の前記外部電極と接続された第１のスペーサと、
　他方の前記外部電極と接続された第２のスペーサと、
　前記第１のスペーサと前記第２のスペーサとの間に配置された第３のスペーサと
を備え、
　前記積層体は、
　非実装面側の面である第１の面を備え、
　前記第１の面と、前記第３のスペーサとは色相が異なる、積層セラミック電子部品。
＜２＞
　前記積層セラミックコンデンサの長手方向において、
　前記第３のスペーサの中央領域は、前記第３のスペーサの端部領域よりも、厚みが薄い、＜１＞に記載の積層セラミック電子部品。
＜３＞
　前記積層セラミックコンデンサの長手方向において、
　前記第３のスペーサは、不連続に配置されている、＜１＞または＜２＞に記載の積層セラミック電子部品。
＜４＞
　前記第３のスペーサは、前記積層体と前記第１のスペーサ、又は、前記積層体と前記第２のスペーサとの間に配置されている、＜１＞ないし＜３＞のいずれかに記載の積層セラミック電子部品。
＜５＞
　前記積層体の積層方向は、実装面に対して垂直である、＜１＞ないし＜４＞のいずれかに記載の積層セラミック電子部品。
＜６＞
　前記積層セラミックコンデンサの長手方向において、
　前記第３のスペーサの中央領域の前記幅方向の長さは、前記第３のスペーサの端部領域の幅方向の長さよりも短い、＜１＞ないし＜５＞のいずれかに記載の積層セラミック電子部品。
＜７＞
　前記第３のスペーサは、前記積層体と前記第１のスペーサとの間、及び前記積層体と前記第２のスペーサとの間に配置される、＜１＞ないし＜６＞のいずれかに記載の積層セラミック電子部品。
＜８＞
　積層体と２つの外部電極とを、備えた積層セラミックコンデンサと、
　一方の前記外部電極と接続された第１のスペーサと、
　他方の前記外部電極と接続された第２のスペーサと、
を備え、
　前記積層体は、
　実装面側の面である第２の面と、
　非実装側の面であり、前記第２の面と対向する第１の面と
を備え、
　　前記第１の面と前記第２の面とを結ぶ方向において、前記積層体の実装面と非実装面とは色相が異なる、積層セラミック電子部品。
＜９＞
　前記色相を変更するための材料の含有率は、溶剤を除いた固形分、添加剤及び無機材の量を基準として、０．１ｗｔ％以上５．０ｗｔ％以下である、＜１＞ないし＜８＞のいずれかに記載の積層セラミック電子部品。＞
　１　積層セラミック電子部品
　１０　積層セラミックコンデンサ
　１２　積層体
　１２ａ　第１の面
　１２ｂ　第２の面
　１２ｃ　第３の面
　１２ｄ　第４の面
　１２ｅ　第５の面
　１２ｆ　第６の面
　１４　誘電体層
　１６　内部電極
　１６ａ　第１の内部電極
　１６ｂ　第２の内部電極
　１８　内層部
　２０ａ　第１の外層部
　２０ｂ　第２の外層部
　２６　対向電極部
　２６ａ　第１の対向電極部
　２６ｂ　第２の対向電極部
　２８　引出電極部
　２８ａ　第１の引出電極部
　２８ｂ　第２の引出電極部
　３０　外部電極
　３０ａ　第１の外部電極
　３０ｂ　第２の外部電極
　３２　下地電極層
　３２ａ　第１の下地電極層
　３２ｂ　第２の下地電極層
　３４　めっき層
　３４ａ　第１のめっき層
　３４ｂ　第２のめっき層
　５０　スペーサ
　５２　第１のスペーサ
　５２ａ　第１のスペーサの第１の面
　５２ｂ　第１のスペーサの第２の面
　５２ｃ　第１のスペーサの第３の面
　５２ｄ　第１のスペーサの第４の面
　５２ｅ　第１のスペーサの第５の面
　５２ｆ　第１のスペーサの第６の面
　５４　第２のスペーサ
　５４ａ　第２のスペーサの第１の面
　５４ｂ　第２のスペーサの第２の面
　５４ｃ　第２のスペーサの第３の面
　５４ｄ　第２のスペーサの第４の面
　５４ｅ　第２のスペーサの第５の面
　５４ｆ　第２のスペーサの第６の面
　５６　第３のスペーサ
　ｘ　高さ方向
　ｙ　幅方向
　ｚ　長さ方向（長手方向）
　ＴM　積層セラミックコンデンサの高さ方向の寸法
　ＷM　積層セラミックコンデンサの幅方向の寸法
　ＬM　積層セラミックコンデンサの長さ方向の寸法
　ＴS　第１のスペーサ及び第２のスペーサの高さ方向の寸法
　Ｓ　実装面

Claims (9)

  1. 　積層体と２つの外部電極とを、備えた積層セラミックコンデンサと、
    　一方の前記外部電極と接続された第１のスペーサと、
    　他方の前記外部電極と接続された第２のスペーサと、
    　前記第１のスペーサと前記第２のスペーサとの間に配置された第３のスペーサと
    を備え、
    　前記積層体は、
    　非実装面側の面である第１の面を備え、
    　前記第１の面と、前記第３のスペーサとは色相が異なる、積層セラミック電子部品。
  2. 　前記積層セラミックコンデンサの長手方向において、
    　前記第３のスペーサの中央領域は、前記第３のスペーサの端部領域よりも、厚みが薄い、請求項１に記載の積層セラミック電子部品。
  3. 　前記積層セラミックコンデンサの長手方向において、
    　前記第３のスペーサは、不連続に配置されている、請求項１または請求項２に記載の積層セラミック電子部品。
  4. 　前記第３のスペーサは、前記積層体と前記第１のスペーサ、又は、前記積層体と前記第２のスペーサとの間に配置されている、請求項１ないし請求項３のいずれかに記載の積層セラミック電子部品。
  5. 　前記積層体の積層方向は、実装面に対して垂直である、請求項１ないし請求項４のいずれかに記載の積層セラミック電子部品。
  6. 　前記積層セラミックコンデンサの長手方向において、
    　前記第３のスペーサの中央領域の前記幅方向の長さは、前記第３のスペーサの端部領域の幅方向の長さよりも短い、請求項１ないし請求項５のいずれかに記載の積層セラミック電子部品。
  7. 　前記第３のスペーサは、前記積層体と前記第１のスペーサとの間、及び前記積層体と前記第２のスペーサとの間に配置される、請求項１ないし請求項６のいずれかに記載の積層セラミック電子部品。
  8. 　積層体と２つの外部電極とを、備えた積層セラミックコンデンサと、
    　一方の前記外部電極と接続された第１のスペーサと、
    　他方の前記外部電極と接続された第２のスペーサと、
    を備え、
    　前記積層体は、
    　実装面側の面である第２の面と、
    　非実装側の面であり、前記第２の面と対向する第１の面と
    を備え、
    　　前記第１の面と前記第２の面とを結ぶ方向において、前記積層体の実装面と非実装面とは色相が異なる、積層セラミック電子部品。
  9. 　前記色相を変更するための材料の含有率は、溶剤を除いた固形分、添加剤及び無機材の量を基準として、０．１ｗｔ％以上５．０ｗｔ％以下である、請求項１ないし請求項８のいずれかに記載の積層セラミック電子部品。
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2019067953A (ja) * 2017-10-02 2019-04-25 太陽誘電株式会社 電子部品、電子装置、電子部品の製造方法、及び電子部品の識別方法
JP2022099069A (ja) * 2020-12-22 2022-07-04 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法

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