[go: up one dir, main page]

WO2025192599A1 - 積層セラミック電子部品 - Google Patents

積層セラミック電子部品

Info

Publication number
WO2025192599A1
WO2025192599A1 PCT/JP2025/009107 JP2025009107W WO2025192599A1 WO 2025192599 A1 WO2025192599 A1 WO 2025192599A1 JP 2025009107 W JP2025009107 W JP 2025009107W WO 2025192599 A1 WO2025192599 A1 WO 2025192599A1
Authority
WO
WIPO (PCT)
Prior art keywords
spacer
multilayer ceramic
electronic component
ceramic electronic
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2025/009107
Other languages
English (en)
French (fr)
Inventor
孝太 善哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of WO2025192599A1 publication Critical patent/WO2025192599A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/24—Distinguishing marks, e.g. colour coding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to multilayer ceramic electronic components.
  • a multilayer ceramic capacitor has an inner layer in which dielectric layers and internal electrodes are alternately stacked. Dielectric layers are then placed on the top and bottom of the inner layer to form a rectangular parallelepiped laminate, which serves as an outer layer. External electrodes are provided on both longitudinal end faces of the laminate, forming a multilayer ceramic capacitor. Multilayer ceramic capacitors generate capacitance when the internal electrodes face each other via the dielectric layers. At this time, the multilayer ceramic capacitor generates vibrations due to the piezoelectric phenomenon, and when these vibrations are transmitted to the substrate, they are known to produce what is known as "noise.”
  • multilayer ceramic electronic components are known that include bumps (spacers) formed on the side of the multilayer ceramic capacitor that is mounted on the substrate, covering part of the external electrodes.
  • Patent Document 1 describes a multilayer ceramic electronic component in which spacers are formed by applying a spacer-forming paste onto a multilayer ceramic capacitor and then performing a heat treatment.
  • Patent Document 1 which is disclosed as a multilayer ceramic electronic component with measures to prevent "squeak,” if the spacer is directly connected to the external electrode, there is a risk that the spacer may become detached from the external electrode due to an impact, since the area where the external electrode and spacer are connected is relatively small.
  • the object of the present invention is to provide a multilayer ceramic electronic component that includes a pair of spacers connected to external electrodes that have been designed to prevent acoustic noise, and that improves the adhesive strength between the pair of spacers and the multilayer ceramic capacitor, thereby preventing the spacers from becoming detached.
  • the multilayer ceramic electronic component of the present invention comprises a multilayer ceramic capacitor including a laminate and two external electrodes, a first spacer connected to one of the external electrodes, a second spacer connected to the other external electrode, and a third spacer disposed between the first spacer and the second spacer, wherein the first spacer has a Cu region, and the area occupancy rate, which is the ratio of the area of the Cu region of the first spacer to the cross-sectional area of the first spacer, is 0.1% or more and 3.2% or less.
  • the first spacer has a Cu region, and the area occupancy, which is the ratio of the area of the Cu region of the first spacer to the cross-sectional area of the first spacer, is 0.1% or more and 3.2% or less, thereby suppressing the smoothness of the spacer surface.
  • This makes it possible to maintain a desired adhesive strength between at least the first spacer and the third spacer, thereby improving the adhesive strength between the first spacer and the multilayer ceramic capacitor and preventing the first spacer from becoming detached from the multilayer ceramic capacitor.
  • the adhesive strength between at least the first spacer and the multilayer ceramic capacitor is improved, and spacer detachment can be prevented.
  • the present invention provides a multilayer ceramic electronic component that includes a pair of spacers connected to external electrodes that have been designed to prevent acoustic noise, improving the adhesive strength between the pair of spacers and the multilayer ceramic capacitor and preventing the spacers from becoming detached.
  • FIG. 1 is an external perspective view showing a multilayer ceramic electronic component according to an embodiment of the present invention.
  • 1 is a front view showing a multilayer ceramic electronic component according to an embodiment of the present invention.
  • FIG. 2 is a bottom view of the multilayer ceramic electronic component according to the embodiment of the present invention.
  • 3A to 3C are explanatory views showing cross sections of a first spacer of a multilayer ceramic electronic component according to an embodiment of the present invention.
  • 3 is a cross-sectional view taken along line VV in FIG. 2.
  • 6 is a cross-sectional view taken along line VI-VI in FIG. 3.
  • FIG. 10 is a front view of a multilayer ceramic electronic component according to another embodiment of the present invention.
  • FIG. 10 is a front view of a multilayer ceramic electronic component according to another embodiment of the present invention.
  • FIG. 10 is a front view of a multilayer ceramic electronic component according to another embodiment of the present invention, and is a partially enlarged view illustrating a state of third spacers disposed on both side surfaces of the first spacer and the second spacer.
  • 1 is a diagram showing a mounted state of a multilayer ceramic electronic component according to an embodiment of the present invention
  • FIG. 1 is an external perspective view showing a multilayer ceramic electronic component according to an embodiment of the present invention.
  • FIG. 2 is a front view showing a multilayer ceramic electronic component according to an embodiment of the present invention.
  • FIG. 3 is a bottom view of the multilayer ceramic electronic component according to an embodiment of the present invention.
  • FIG. 4 is an explanatory diagram showing cross sections of a first spacer of a multilayer ceramic electronic component according to an embodiment of the present invention.
  • FIG. 5 is a cross-sectional view taken along line V-V in FIG. 1.
  • FIG. 6 is a cross-sectional view taken along line VI-VI in FIG. 1.
  • the multilayer ceramic electronic component 100 of the present invention comprises a multilayer ceramic capacitor 10 having a laminate 12 and two external electrodes 30a, 30b, a first spacer 52 connected to one of the external electrodes 30a, a second spacer 54 connected to the other external electrode 30b, and a third spacer 56 disposed between the first spacer 52 and the second spacer 54.
  • the laminate 12 has a plurality of dielectric layers 14 stacked together and a plurality of internal electrodes 16 stacked on the dielectric layers 14.
  • the laminate 12 has a first surface 12a and a second surface 12b facing in a height direction x, a third surface 12c and a fourth surface 12d perpendicular to the height direction x and facing in a first direction y, and a fifth surface 12e and a sixth surface 12f perpendicular to the height direction x and the first direction y and facing in a second direction z.
  • the first surface 12a side of the laminate 12 is the non-mounting surface side
  • the second surface 12b side of the laminate 12 is the mounting surface side.
  • the height direction x is a direction perpendicular to the mounting surface S.
  • a second direction z connecting the fifth surface 12e and the sixth surface 12f of the laminate 12 may be the stacking direction.
  • the laminate 12 has a hexahedral shape. It is preferable that the corners and ridges of the laminate 12 are rounded. Note that a corner refers to a portion where three adjacent faces of the laminate 12 intersect, and a ridge refers to a portion where two adjacent faces of the laminate 12 intersect. Furthermore, unevenness may be formed on some or all of the first face 12a and the second face 12b, the third face 12c and the fourth face 12d, and the fifth face 12e and the sixth face 12f.
  • the laminate 12 has an inner layer portion 18 in which multiple internal electrodes 16 face each other.
  • the first internal electrode 16a faces the second internal electrode 16b.
  • the laminate 12 is located on the first surface 12a side and has a first outer layer 20a formed from multiple dielectric layers 14 located between the first surface 12a and the outermost surface of the inner layer 18 on the first surface 12a side and an extension of that outermost surface.
  • the laminate 12 has a second outer layer portion 20b located on the second surface 12b side and formed from multiple dielectric layers 14 located between the second surface 12b and the outermost surface of the inner layer portion 18 on the second surface 12b side and an extension of that outermost surface.
  • the ceramic material constituting the dielectric layer 14 may be, for example, a dielectric ceramic composed of a main component such as BaTiO3 , CaTiO3 , SrTiO3 , or CaZrO3 . Subcomponents such as Mn compounds, Fe compounds, Cr compounds, Co compounds, or Ni compounds may also be added to these main components.
  • the thickness of the dielectric layer 14 is preferably 0.5 ⁇ m or more and 10 ⁇ m or less. Furthermore, the number of dielectric layers 14, including the first outer layer portion 20a and the second outer layer portion 20b, is preferably 10 or more and 700 or less.
  • the internal electrodes 16 include a plurality of first internal electrodes 16a and a plurality of second internal electrodes 16b.
  • the first internal electrode 16a is disposed on the multiple dielectric layers 14 and is exposed on the third surface 12c.
  • the second internal electrode 16b is disposed on the multiple dielectric layers 14 and is exposed on the fourth surface 12d.
  • the first internal electrode 16a has a first opposing electrode portion 26a that faces the second internal electrode 16b, and a first extraction electrode portion 28a that is extracted from the first opposing electrode portion 26a to the third surface 12c of the laminate 12. Furthermore, the end of the first extraction electrode portion 28a of the first internal electrode 16a is extracted to the surface of the third surface 12c of the laminate 12, forming an exposed portion.
  • the second internal electrode 16b has a second opposing electrode portion 26b that faces the first internal electrode 16a, and a second extraction electrode portion 28b that is extracted from the second opposing electrode portion 26b to the fourth surface 12d of the laminate 12. Furthermore, the second extraction electrode portion 28b of the second internal electrode 16b has an end that is extracted to the surface of the fourth surface 12d of the laminate 12, forming an exposed portion.
  • the shapes of the first opposing electrode portion 26a of the first internal electrode 16a and the second opposing electrode portion 26b of the second internal electrode 16b are not particularly limited, but are preferably rectangular. However, the corners may be rounded or angled (tapered).
  • the shapes of the first extraction electrode portion 28a of the first internal electrode 16a and the second extraction electrode portion 28b of the second internal electrode 16b are not particularly limited, but are preferably rectangular. However, the corners may be rounded or angled (tapered).
  • the width of the first opposing electrode portion 26a of the first internal electrode 16a and the second opposing electrode portion 26b of the second internal electrode 16b may be the same as the width of the first extraction electrode portion 28a of the first internal electrode 16a and the second extraction electrode portion 28b of the second internal electrode 16b, or one of them may be narrower.
  • capacitance is formed when the opposing electrode portions 26 of the internal electrodes 16 face each other via the dielectric layer 14, thereby realizing the characteristics of a capacitor.
  • the first internal electrode 16a and the second internal electrode 16b can be made of an appropriate conductive material, such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, such as an Ag-Pd alloy.
  • an appropriate conductive material such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals, such as an Ag-Pd alloy.
  • Sn in the first internal electrode 16a and the second internal electrode 16b, it is possible to reduce electric field concentration at the interface between the internal electrode 16 and the dielectric layer 14, leading to improved high-temperature load reliability.
  • Sn can be sufficiently effective even if it is included in only one of the internal electrodes 16, either the first internal electrode 16a or the second internal electrode 16b.
  • each of the first internal electrode 16a and the second internal electrode 16b is preferably, for example, 0.2 ⁇ m or more and 2.0 ⁇ m or less.
  • the number of internal electrodes 16 is preferably 10 or more and 700 or less.
  • the external electrode 30 includes a first external electrode 30a and a second external electrode 30b.
  • the first external electrode 30a is connected to the first internal electrode 16a and is disposed on the third surface 12c. It may also be disposed on part of the first surface 12a, part of the second surface 12b, part of the fifth surface 12e, and part of the sixth surface 12f. In this embodiment, it is formed extending from the third surface 12c to part of the first surface 12a, part of the second surface 12b, part of the fifth surface 12e, and part of the sixth surface 12f.
  • the second external electrode 30b is connected to the second internal electrode 16b and is disposed on the fourth surface 12d. It may also be disposed on part of the first surface 12a, part of the second surface 12b, part of the fifth surface 12e, and part of the sixth surface 12f. In this embodiment, it is formed extending from the fourth surface 12d to part of the first surface 12a, part of the second surface 12b, part of the fifth surface 12e, and part of the sixth surface 12f.
  • the first external electrode 30a and the second external electrode 30b have an underlying electrode layer 32 disposed on the surface of the laminate 12 and a plating layer 34 disposed to cover the underlying electrode layer 32.
  • the base electrode layer 32 is disposed on the third surface 12c and the fourth surface 12d. Furthermore, on the first external electrode 30a side and the second external electrode 30b side, the base electrode layer 32 may also be disposed on parts of the first surface 12a and the second surface 12b, parts of the fifth surface 12e, and parts of the sixth surface 12f. In this embodiment, on the first external electrode 30a side and the second external electrode 30b side, the base electrode layer 32 is formed so as to extend from the third surface 12c and the fourth surface 12d to parts of the first surface 12a and the second surface 12b, parts of the fifth surface 12e, and parts of the sixth surface 12f.
  • the base electrode layer 32 has a first base electrode layer 32a and a second base electrode layer 32b.
  • the base electrode layer 32 includes at least one selected from a baked layer, a conductive resin layer, a thin film layer, etc.
  • the baking layer includes a glass component and a metal.
  • the glass component of the baking layer includes, for example, at least one selected from B, Si, Ba, Mg, Al, and Li.
  • the metal of the baking layer includes, for example, at least one selected from Cu, Ni, Ag, Pd, an Ag—Pd alloy, Au, etc.
  • the baked layer may consist of multiple layers.
  • the baked layer is formed by applying and baking a conductive paste containing glass and metal to the laminate 12.
  • the baked layer may be formed by simultaneously firing a laminated chip having internal electrodes 16 and dielectric layers 14 with the conductive paste applied to the laminated chip, or by firing a laminated chip having internal electrodes 16 and dielectric layers 14 to obtain the laminate 12, and then applying and baking the conductive paste to the laminate 12.
  • the thickness of the first baked layer located on the third surface 12c in the first direction y connecting the third surface 12c and the fourth surface 12d at the center in the height direction x connecting the first surface 12a and the second surface 12b is preferably, for example, 3 ⁇ m or more and 160 ⁇ m or less.
  • the thickness of the second baked layer located on the fourth surface 12d in the first direction y connecting the third surface 12c and the fourth surface 12d at the center in the height direction x connecting the first surface 12a and the second surface 12b is preferably, for example, 3 ⁇ m or more and 160 ⁇ m or less.
  • the thickness in the height direction x connecting the first surface 12a and the second surface 12b at the center of the first direction y connecting the third surface 12c and the fourth surface 12d of the first baked layer located on part of the first surface 12a and part of the second surface 12b is preferably, for example, 3 ⁇ m or more and 40 ⁇ m or less.
  • the thickness in the height direction x connecting the first surface 12a and the second surface 12b at the center of the second baking layer located on part of the first surface 12a and part of the second surface 12b, in the first direction y connecting the third surface 12c and the fourth surface 12d is preferably, for example, 3 ⁇ m or more and 40 ⁇ m or less.
  • the conductive resin layer may be disposed so as to cover the baked layer, or may be disposed directly on the laminate 12 without providing a baked layer.
  • the conductive resin layer may completely cover the base electrode layer 32 or may cover only a part of the base electrode layer 32 .
  • the conductive resin layer may be formed of multiple layers.
  • the conductive resin layer contains, for example, a thermosetting resin and a metal component.
  • thermosetting resins that can be used include various well-known thermosetting resins such as epoxy resin, phenolic resin, urethane resin, silicone resin, and polyimide resin.
  • epoxy resin is one of the most suitable resins, as it has excellent heat resistance, moisture resistance, and adhesion.
  • the conductive resin layer preferably contains a curing agent in addition to the thermosetting resin.
  • a curing agent in addition to the thermosetting resin.
  • various known compounds can be used as the curing agent, such as phenol-based, amine-based, acid anhydride-based, imidazole-based, active ester-based, and amide-imide-based compounds.
  • the metal contained in the conductive resin layer can be Ag, Cu, Ni, Sn, Bi, or an alloy containing any of these.
  • Metal powder with an Ag coating on its surface can also be used. When using metal powder with an Ag coating on its surface, it is preferable to use Cu, Ni, Sn, Bi, or an alloy powder of these.
  • the reason for using Ag conductive metal powder as the metal contained in the conductive resin layer is that Ag has the lowest resistivity of all metals, making it suitable as an electrode material, and Ag is a noble metal, so it does not oxidize and has high weather resistance. It also makes it possible to use an inexpensive base metal while maintaining the above-mentioned properties of Ag.
  • Cu or Ni that has been treated to prevent oxidation can also be used as the metal contained in the conductive resin layer.
  • Metal powder with an Sn, Ni, or Cu coating on its surface can also be used as the metal contained in the conductive resin layer.
  • the metal contained in the conductive resin layer can be spherical, flat, or other shapes, but it is preferable to use a mixture of spherical metal powder and flat metal powder. Furthermore, the metal contained in the conductive resin layer is primarily responsible for the electrical conductivity of the conductive resin layer. Specifically, when conductive fillers (metal contained in the conductive resin layer) come into contact with each other, an electrical path is formed inside the conductive resin layer.
  • the conductive resin layer contains a thermosetting resin, it is more flexible than, for example, a base electrode layer made of a plating film or a fired conductive paste. Therefore, even if the multilayer ceramic capacitor is subjected to physical shock or shock due to thermal cycling, the conductive resin layer functions as a buffer layer, preventing cracks in the multilayer ceramic capacitor.
  • the thickness of the thickest part of the conductive resin layer is preferably, for example, 10 ⁇ m or more and 150 ⁇ m or less.
  • the thin film layer is formed by a thin film forming method such as sputtering or vapor deposition, and is a layer of 1 ⁇ m or less in thickness on which metal particles are deposited.
  • the plating layer 34 includes a first plating layer 34a and a second plating layer 34b.
  • the first plating layer 34a is disposed so as to cover the first base electrode layer 32a.
  • the second plating layer 34b is disposed so as to cover the second base electrode layer 32b.
  • the plating layer 34 contains at least one selected from, for example, Cu, Ni, Sn, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the plating layer 34 may be formed from multiple layers. Preferably, it has a two-layer structure of Ni plating and Sn plating.
  • the Ni plating layer prevents the base electrode layer 32 from being eroded by solder when mounting the multilayer ceramic electronic component 100.
  • the Sn plating layer also improves the wettability of the solder when mounting the multilayer ceramic electronic component 100, facilitating mounting.
  • each plating layer 34 be 2 ⁇ m or more and 15 ⁇ m or less.
  • the external electrode 30 may be formed using only the plating layer 34, without providing the base electrode layer 32.
  • the plating layer 34 is provided without providing the base electrode layer 32.
  • the first external electrode 30a and the second external electrode 30b may each have a plating layer 34 formed directly on the surface of the laminate 12 without providing a base electrode layer 32.
  • the multilayer ceramic capacitor 10 may have a structure including a plating layer 34 that is directly connected to the first internal electrode 16a and the second internal electrode 16b.
  • the plating layer 34 may be formed after a catalyst is disposed on the surface of the laminate 12 as a pretreatment.
  • the reduction in thickness of the base electrode layer 32 can be converted into a lower profile, i.e., thinner, or into the thickness of the laminate 12, i.e., the thickness of the inner layer portion 18 (effective layer portion), thereby improving the design freedom of thin chips.
  • the plating layer 34 includes a lower-layer plating electrode formed on the surface of the laminate 12 and an upper-layer plating electrode formed on the surface of the lower-layer plating electrode.
  • the lower layer plating electrode and the upper layer plating electrode each contain at least one metal selected from, for example, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, or Zn, or an alloy containing such a metal.
  • the lower layer plated electrode is preferably formed using Ni, which has solder barrier properties, and the upper layer plated electrode is preferably formed using Sn or Au, which have good solder wettability.
  • the lower layer plated electrode be formed using Cu, which has good bonding properties with Ni.
  • the upper layer plated electrode may be formed as needed, and the first external electrode 30a and the second external electrode 30b may each be composed of only the lower layer plated electrode.
  • the plating layer 34 may have an upper plating electrode as the outermost layer, or another plating electrode may be formed on the surface of the upper plating electrode.
  • each plating layer 34 which is placed without providing a base electrode layer 32, is preferably 1 ⁇ m or more and 15 ⁇ m or less. Furthermore, it is preferable that the plating layer 34 does not contain glass.
  • the metal content per unit volume of the plating layer 34 is preferably 99% by volume or more.
  • the dimension of the multilayer ceramic capacitor 10 in the first direction y is defined as the L dimension.
  • the L dimension is preferably 0.2 mm or more and 10 mm or less.
  • the dimension of the multilayer ceramic capacitor 10 in the second direction z is defined as the W dimension.
  • the W dimension is preferably 0.1 mm or more and 5 mm or less.
  • the dimension of the multilayer ceramic capacitor 10 in the height direction x is defined as the T dimension.
  • the T dimension is preferably 0.1 mm or more and 5 mm or less.
  • the multilayer ceramic electronic component 100 includes a multilayer ceramic capacitor 10 and a spacer 50.
  • the spacer 50 includes a first spacer 52 that covers at least a portion of the first external electrode 30a, a second spacer 54 that covers at least a portion of the second external electrode 30b, and a third spacer 56 that covers a portion of the laminate 12, a portion of the first spacer 52, and a portion of the second spacer 54.
  • the first spacer 52, the second spacer 54, and the third spacer 56 will be described separately from one another, but there may be cases where the first spacer 52, the second spacer 54, and the third spacer 56 are integrated and cannot be distinguished from one another.
  • the first spacer 52 and the second spacer 54 are electrically and mechanically connected to the land electrodes 64a and 64b, respectively, via the solder 62.
  • the solder 62 forms fillets along the first spacer 52 and the first external electrode 30a, and along the second spacer 54 and the second external electrode 30b.
  • the first spacer 52 is disposed between the first external electrode 30a and the mounting surface S and is connected to the first external electrode 30a.
  • the second spacer 54 is disposed between the second external electrode 30b and the mounting surface S and is connected to the second external electrode 30b.
  • the shapes of the first spacer 52 and the second spacer 54 are not particularly limited. In other words, the shapes of the first spacer 52 and the second spacer 54 may be, for example, approximately hexahedral. In the following description, the shapes of the first spacer 52 and the second spacer 54 will be described as being hexahedral.
  • the first spacer 52 has a first surface 52a and a second surface 52b that face the height direction x, a third surface 52c and a fourth surface 52d that are perpendicular to the height direction x and face the first direction y, and a fifth surface 52e and a sixth surface 52f that are perpendicular to the height direction x and the first direction y and face the second direction z.
  • the first spacer 52 may have a truncated quadrangular pyramid shape in which the area of the first surface 52a is smaller than the area of the second surface 52b.
  • the second surface 52b of the first spacer 52 is positioned on the mounting surface S side.
  • the first surface 52a of the first spacer 52 is connected to the first external electrode 30a.
  • the edge of the first spacer 52 facing the center of the multilayer ceramic capacitor 10 is located closer to the center than the end of the first external electrode 30a facing the center of the multilayer ceramic capacitor 10.
  • the ridge of the first spacer 52 where the first surface 52a and the fourth surface 52d of the first spacer 52 intersect is located closer to the center than the end of the first external electrode 30a facing the center of the multilayer ceramic capacitor 10. Therefore, the first spacer 52 has, on the first surface 52a, a portion that contacts the first external electrode 30a and a portion that extends from the portion that contacts the first external electrode 30a toward the center.
  • the second spacer 54 has a first surface 54a and a second surface 54b that face the height direction x, a third surface 54c and a fourth surface 54d that are perpendicular to the height direction x and face the first direction y, and a fifth surface 54e and a sixth surface 54f that are perpendicular to the height direction x and the first direction y and face the second direction z.
  • the second spacer 54 may have a truncated quadrangular pyramid shape in which the area of the first surface 54a is smaller than the area of the second surface 54b.
  • the second surface 54b of the second spacer 54 is positioned on the mounting surface S side.
  • the first surface 54a of the second spacer 54 is connected to the second external electrode 30b.
  • the edge of the second spacer 54 facing the center of the multilayer ceramic capacitor 10 is located closer to the center than the end of the second external electrode 30b facing the center of the multilayer ceramic capacitor 10.
  • the ridge of the second spacer 54, where the first surface 54a and the fourth surface 54d of the second spacer 54 intersect, is located closer to the center than the end of the second external electrode 30b facing the center of the multilayer ceramic capacitor 10. Therefore, the second spacer 54 has, on the first surface 54a, a portion that contacts the second external electrode 30b and a portion that extends from the portion that contacts the second external electrode 30b toward the center.
  • the distance between the inner layer portion 18, which is the capacitance forming portion of the multilayer ceramic capacitor 10, and the mounting surface S can be increased, thereby suppressing "squeak.”
  • the dimension ts in the height direction x of the first spacer 52 and the second spacer 54 is preferably, for example, 50 ⁇ m or more and 250 ⁇ m or less.
  • the dimension L in the first direction y of the multilayer ceramic capacitor 10 is 1.6 mm
  • the dimension W in the second direction z of the multilayer ceramic capacitor 10 is 0.8 mm
  • the dimension T in the height direction x of the multilayer ceramic capacitor 10 is 0.8 mm
  • the dimension ts in the height direction x of the first spacer 52 and the second spacer 54 is preferably approximately 160 ⁇ m.
  • the first spacer 52 and the second spacer 54 may have partial irregularities. When the first spacer 52 and the second spacer 54 have partial irregularities due to their shapes, it is preferable that the minimum thickness of the dimension ts in the height direction x of the first spacer 52 and the second spacer 54 is approximately 50 ⁇ m.
  • the first spacer 52 and the second spacer 54 contain metal powder.
  • the metal powder contains, for example, Sn and either Cu, Ni, or an alloy of Cu and a metal component (e.g., Ni).
  • Ag or a resin component e.g., rosin
  • the Cu and Ni may be coated with Ag.
  • the present invention is not limited to this, and the spacers may contain other types of metal components.
  • first spacer 52 and the second spacer 54 contain Sn and either Cu, Ni, or an alloy of Cu and a metal component (e.g., Ni), metal bonding between the first spacer 52 and the second spacer 54 and the external electrodes 30a, 30b of the multilayer ceramic capacitor 10 is facilitated.
  • the first spacer 52 and the second spacer 54 may contain phenolic resin as a resin component.
  • the phenolic resin coats the metal powder particles and is scattered so as to fill the gaps between the particles. Since the phenolic resin has good heat resistance, the amount that evaporates during the heat treatment process when forming the spacers can be reduced. This makes it possible to reduce voids within the spacers.
  • the spacers may contain epoxy resin or rosin in addition to phenolic resin.
  • the components of the first spacer 52 and the second spacer 54 can be detected, for example, as follows.
  • the multilayer ceramic electronic component 100 is cross-sectionally polished perpendicular to the mounting surface S to 1 ⁇ 6 W of the second direction z to expose a cross section (LT plane) in the height direction x and the first direction y.
  • the cross section obtained by cross-sectional polishing is then qualitatively analyzed using EDX with an FE-SEM (SU8230, manufactured by Hitachi High-Technologies Corporation), allowing the components of the first spacer 52 and the second spacer 54 to be detected.
  • the cross section obtained by polishing the cross section is magnified at a total magnification of 50 times using a microscope (Olympus BX-51) and photographed with a microscope digital camera (Olympus DP22), whereby the types of metals in the first spacer 52 and the second spacer 54 and, if plating is present on the first spacer 52 and the second spacer 54, the differences in the types of metals in the plating can be observed.
  • first spacer 52 and the second spacer 54 may be configured to contain metal powder in resin. If the resin component is contained in greater amounts than the metal powder, the resin component can buffer the vibrations of the multilayer ceramic capacitor 10, reducing the vibrations transmitted to the substrate. In this case, the surfaces of the first spacer 52 and the second spacer 54 may be plated.
  • the area occupancy ratio As shown in FIGS. 4 and 6 , multiple Cu regions 55 are present within the first spacer 52 and the second spacer 54.
  • the Cu region 55 may be formed by bonding CuNi powder.
  • the area occupancy rate of the Cu region 55 in the first spacer 52 and the second spacer 54 can be calculated as follows. That is, first, LT cross sections of the multilayer ceramic electronic component 100 at positions 1/2, 1/3, and 2/3 in the second direction z are exposed. Specifically, polishing is performed so that the LT cross sections of the first spacer 52 and the second spacer 54 are approximately parallel to the fifth surface 12e or the sixth surface 12f until the positions of 1/2W, 1/3W, and 2/3W of the multilayer ceramic electronic component 100 are reached, thereby exposing the LT cross sections of the first spacer 52 and the second spacer 54, respectively.
  • the LT cross sections of the exposed first spacer 52 and the second spacer 54 are observed using a field emission-scanning electron microscope (FE-SEM) to obtain SEM images of each.
  • the observation conditions are a magnification of 1000x, an acceleration voltage of 5 kV, an emission current of 10 ⁇ A, a working distance (WD) of 10 mm, and a measurement time of 180 seconds.
  • each of the above SEM images is subjected to binarization analysis using image analysis software, and the area occupancy rate, which is the ratio of the total area of the Cu regions 55 of the first spacer 52 and the second spacer 54 to the cross-sectional area of the first spacer 52 and the second spacer 54, is calculated.
  • Figure 4 will be used to explain the case of the first spacer 52. Specifically, as shown in Figure 4, first, the cross-sectional area A1 of the first spacer 52 at 1/2W, the cross-sectional area A2 of the first spacer 52 at 1/3W, and the cross-sectional area A3 of the first spacer 52 at 2/3W are calculated. Note that the cross-sectional areas of the second spacer 54 can also be calculated using a similar method.
  • a binarization analysis is performed on the cross sections of the first spacer 52 and the second spacer 54 at 1/2W, and the sum of the areas a1 of the Cu regions 55 in the cross sections of the first spacer 52 and the second spacer 54 at 1/2W, the sum of the areas a2 of the Cu regions 55 in the cross sections of the first spacer 52 and the second spacer 54 at 1/3W, and the sum of the areas a3 of the Cu regions 55 in the cross sections of the first spacer 52 and the second spacer 54 at 2/3W are calculated.
  • the area occupancy rate can be calculated as the ratio of the sum of the areas an of the Cu regions to the area An of the cross section of each of the first spacer 52 and the second spacer 54.
  • the ratio of the sum of the areas a1 of the Cu regions to the area A1 the ratio of the sum of the areas a2 of the Cu regions to the area A2
  • the ratio of the sum of the areas a3 of the Cu regions to the area A3 are averaged, and this value is calculated as the area occupancy rate of the cross section of the first spacer 52 and the second spacer 54.
  • the longest part of the Cu grain constituting the Cu region 55 is the major axis D (hereinafter simply referred to as the major axis D of the Cu region).
  • the major axis D of the Cu region is 0.5 ⁇ m or more and 20.0 ⁇ m or less.
  • the major axis D of the Cu region is more preferably 1.2 ⁇ m or more and 15.9 ⁇ m or less. If the major axis D of the Cu region is less than 0.5 ⁇ m, the reaction between the metal powder particles constituting the first spacer 52 or the second spacer 54 will proceed excessively.
  • the major axis D of the Cu region is calculated as follows. That is, the LT cross sections of the multilayer ceramic electronic component 100 are exposed at positions 1/2, 1/3, and 2/3 of the way in the second direction z. Specifically, polishing is performed so that the LT cross sections are approximately parallel to the fifth surface 12e or the sixth surface 12f until the positions of 1/2W, 1/3W, and 2/3W of the multilayer ceramic electronic component 100 are reached, thereby exposing the LT cross sections of the first spacer 52 or the second spacer 54. Next, the LT cross sections of the exposed first spacer 52 or the second spacer 54 are observed using a field emission-scanning electron microscope (FE-SEM) to obtain SEM images of each. Ten Cu regions 55 are selected from each SEM image, and the average long diameter D of a total of 30 Cu regions is calculated as the long diameter D.
  • FE-SEM field emission-scanning electron microscope
  • the third spacer 56 is connected to a portion of the laminate 12, a portion of the first spacer 52, and a portion of the second spacer 54. More specifically, when viewed in a direction perpendicular to the mounting surface S, the third spacer 56 covers the first spacer 52. Similarly, when viewed in a direction perpendicular to the mounting surface S, the third spacer 56 covers the second spacer 54. For example, the third spacer 56 covers the fourth surface 52d of the first spacer 52 and the fourth surface 54d of the second spacer 54.
  • the third spacer 56 is preferably arranged so as to fit between the first spacer 52 and the laminate 12, and between the second spacer 54 and the laminate 12.
  • the third spacer 56 also preferably continuously covers the surface of the laminate 12.
  • the third spacer 56 may be arranged discontinuously in the longitudinal direction (first direction y) of the multilayer ceramic capacitor 10. This increases the distance between the center of the multilayer ceramic electronic component 100 in the first direction y, where vibration occurs most, and the multilayer ceramic electronic component 100, thereby reducing the possibility of contact between the mounting substrate and the multilayer ceramic electronic component 100.
  • the third spacer 56 may be embedded inside at least one of the first spacer 52 and the second spacer 54.
  • the third spacer 56 preferably covers at least a portion of both surfaces of the first spacer 52 facing in the second direction z. Specifically, the third spacer 56 may cover the fifth surface 52 e and the sixth surface 52 f of the first spacer 52.
  • the maximum length in the first direction y of the portion of the third spacer 56 covering the fifth surface 52 e or the sixth surface 52 f of the first spacer 52 is defined as l 1 and the maximum length in the height direction x of the portion of the third spacer 56 covering the fifth surface 52 e or the sixth surface 52 f of the first spacer 52 is defined as t 1 , it is preferable that the condition t 1 ⁇ l 1 be satisfied.
  • the third spacer 56 preferably covers at least a portion of both surfaces of the second spacer 54 that face each other in the second direction z. Specifically, the third spacer 56 may cover the fifth surface 54e and the sixth surface 54f of the second spacer 54.
  • the maximum length in the first direction y of the portion of the third spacer 56 that covers the fifth surface 54e or the sixth surface 54f of the second spacer 54 is defined as l2
  • the maximum length in the height direction x of the portion of the third spacer 56 that covers the fifth surface 54e or the sixth surface 54f of the second spacer 54 is defined as t2
  • the third spacer 56 covers the multilayer ceramic capacitor 10, but it is preferable that it not cover the non-mounting surface (first surface 12a) of the multilayer ceramic electronic component 100 in order to distinguish the mounting surface (second surface 12b).
  • the third spacer 56 is preferably disposed between the laminate 12 and the first spacer 52, and between the laminate 12 and the second spacer 54. This fills the gap between the laminate 12 and the first spacer 52 and between the laminate 12 and the second spacer 54 with the third spacer 56, thereby reducing the possibility that the central edge of the first spacer 52 (the ridge where the first surface 52a and the fourth surface 52d intersect) or the central edge of the second spacer 54 (the ridge where the first surface 54a and the third surface 54c intersect) will come into contact with and damage the multilayer ceramic capacitor 10 when vibration occurs.
  • the color of the multilayer ceramic electronic component 100 be different when viewed from the bottom (mounting surface) than when viewed from the top (non-mounting surface).
  • the different colors make it easier to select the direction when mounting on a substrate, and reduce the number of times the multilayer ceramic electronic component 100 is mounted on a surface other than the surface on which it should be mounted.
  • the third spacer 56 may contain, for example, carbon, Co, Al, Cu, N, or Cr.
  • the third spacer 56 may contain an epoxy resin, a hardener, or another organic solvent.
  • the hue of the third spacer 56 can be made closer to black.
  • the hue of the third spacer 56 can be made closer to blue.
  • the hue can also be changed by using various other materials.
  • the content of the various materials used to change the hue is preferably 0.1 wt% to 5.0 wt% based on the solid content of the third spacer 56, i.e., the amount of solid content excluding solvents (epoxy resin, phenolic resin), additives (coupling agent, catalyst), and inorganic materials (silica, alumina)). If the weight ratio is too small, the hue change may be insufficient, and the image may not be recognized correctly during image processing. Furthermore, if the weight ratio is too large, the third spacer 56 may cause electrical conduction between the first external electrode 30a and the second external electrode 30b, or between the first spacer 52 and the second spacer 54. Depending on the distribution of the various materials, there may be areas with partially different hues. However, even in such cases, directional selection is possible as long as the hues are sufficiently different. It is preferable that the hue be different over at least half of the area of the region between the first spacer 52 and the second spacer 54 on the mounting surface.
  • the first surface 12a which is the non-mounting surface of the multilayer ceramic electronic component 100
  • the second surface 12b which is the mounting surface
  • the measurement conditions are brightness auto "100,” gain auto "100,” and reflection removal with ring removal “medium.”
  • measurements are taken on 1/2 W of the multilayer ceramic electronic component 100, 1/2 L of the multilayer ceramic electronic component 100, the contact points between the first spacer 52 and the laminate 12, and the contact points between the second spacer 54 and the laminate 12.
  • measurements are taken on 1/2 W of the multilayer ceramic electronic component 100, 1/2 L of the multilayer ceramic electronic component 100, near the contact points between the first external electrode 30a and the laminate 12, and near the contact points between the second external electrode 30b and the laminate 12.
  • the hues are defined as different when any one of the R, G, and B values differs by 10 or more when the mounting surface and non-mounting surface of the multilayer ceramic electronic component 100 are measured. In this case, if the hue differs at even one of the measurement points, the hues are determined to be different.
  • the first spacer 52 and the second spacer 54 each have a plurality of Cu regions 55 formed by bonding CuNi powder within them.
  • the ratio of the area occupied by the Cu regions 55 to the cross-sectional area of the first spacer 52 or the second spacer 54 (hereinafter referred to as the area occupancy rate) is 0.1% or more and 3.2% or less, thereby reducing the smoothness of the surfaces of the spacers 52, 54.
  • This allows the desired adhesive strength between the first spacer 52 and the second spacer 54 and the third spacer 56 to be maintained, thereby improving the adhesive strength between the first spacer 52 and the multilayer ceramic capacitor 10 and between the second spacer 54 and the multilayer ceramic capacitor 10.
  • the first spacer 52 and the second spacer 54 can be prevented from coming off the multilayer ceramic capacitor 10.
  • the conductive paste for the dielectric sheet and internal electrodes contains a binder and a solvent. Publicly known binders and solvents can be used.
  • a dielectric sheet without any internal electrode pattern printed on it is prepared, and a conductive paste for the internal electrodes is printed on the dielectric sheet in a predetermined pattern by, for example, screen printing or gravure printing, to produce a dielectric sheet with a first internal electrode pattern printed on it and a dielectric sheet with a second internal electrode pattern printed on it.
  • a predetermined number of dielectric sheets without printed internal electrode patterns are stacked, and then dielectric sheets with printed first and second internal electrode patterns are stacked on top of these to form the portion that will become the inner layer portion 18. Furthermore, a predetermined number of dielectric sheets without printed internal electrode patterns are stacked on top of the portion that will become the inner layer portion 18 to create a laminated sheet.
  • the laminated sheets are pressed in the stacking direction using a means such as an isostatic press to create a laminated block.
  • the laminated block is cut to a specified size to cut out laminated chips.
  • the corners and ridges of the laminated chips may be rounded by barrel polishing or other methods.
  • the firing temperature depends on the materials of the dielectric layer 14 and internal electrode 16, but is preferably between 900°C and 1400°C.
  • a conductive paste that will become the base electrode layer 32 is applied to the third surface 12c and the fourth surface 12d of the laminate 12, forming the base electrode layer 32.
  • a baked layer is formed as the base electrode layer 32.
  • a conductive paste containing a glass component and a metal is applied by a method such as dipping, and then a baking process is performed to form the base electrode layer 32.
  • the baking temperature at this time is preferably 700°C or higher and 900°C or lower.
  • the conductive resin layer can be formed using the following method.
  • the conductive resin layer may also be formed on the surface of a baked layer, or the conductive resin layer may be formed directly on the laminate without forming a baked layer.
  • the conductive resin layer is formed by applying a conductive resin paste containing a thermosetting resin and a metal component onto the baking layer or the laminate, followed by heat treatment at a temperature of 250°C to 550°C to thermally cure the thermosetting resin and form the conductive resin layer.
  • the heat treatment is preferably performed in a N2 atmosphere.
  • the base electrode layer 32 when the base electrode layer 32 is formed as a thin film layer, the base electrode layer 32 can be formed by a thin film formation method such as sputtering or vapor deposition.
  • the base electrode layer 32 formed as a thin film layer is a layer of metal particles deposited to a thickness of 1 ⁇ m or less.
  • a plating layer 34 may be provided on the exposed portion of the internal electrode 16 of the laminate 12 without providing a base electrode layer 32. In this case, it can be formed using the following method.
  • the third surface 12c and fourth surface 12d of the laminate 12 are plated to form a base plating electrode on the exposed portion of the internal electrode 16.
  • Either electrolytic plating or electroless plating may be used for the plating process, but electroless plating has the disadvantage of requiring pretreatment using a catalyst or the like to improve the plating deposition rate, which complicates the process. Therefore, electrolytic plating is usually preferred. Barrel plating is preferably used as the plating method. If necessary, an upper layer plating electrode may be formed on the surface of the lower layer plating electrode in the same way.
  • a plating layer 34 is formed on the surface of the base electrode layer 32, the surface of the conductive resin layer or the surface of the lower-layer plated electrode, and the surface of the upper-layer plated electrode.
  • a Ni plating layer and a Sn plating layer are formed on the baked layer.
  • the Ni plating layer and the Sn plating layer are formed sequentially, for example, by barrel plating.
  • the multilayer ceramic capacitor 10 is manufactured.
  • a first spacer manufacturing paste used to manufacture the first spacers 52 and a second spacer manufacturing paste used to manufacture the second spacers 54 are prepared.
  • the first spacer manufacturing paste and the second spacer manufacturing paste contain a metal containing at least one of Cu, Ni, Sn, Ag, etc., and a resin component.
  • the present invention is not limited to this, and the first spacer manufacturing paste and the second spacer manufacturing paste may be composed of a conductive paste.
  • the first spacer manufacturing paste and the second spacer manufacturing paste are placed on a holding substrate (e.g., an alumina plate) by screen printing, dispensing, or the like.
  • the multilayer ceramic capacitor 10 is placed on top of the spacer manufacturing paste in a position facing the holding substrate.
  • first external electrode 30a and the first spacer manufacturing paste, and the second external electrode 30b and the second spacer manufacturing paste are aligned, and the first spacer manufacturing paste and the second spacer manufacturing paste are adhered to the multilayer ceramic capacitor 10.
  • a heat treatment is performed to form the first spacers 52 and the second spacers 54.
  • the first spacers 52 and the second spacers 54 can also be arranged in the multilayer ceramic capacitor 10 by the following method.
  • the multilayer ceramic capacitor 10 is placed on a holding substrate (e.g., an alumina plate) using an adhesive.
  • Each spacer manufacturing paste is placed on the external electrodes 30 of the multilayer ceramic capacitor 10 placed on the holding substrate by screen printing, dispensing, or the like.
  • the first external electrode 30a and the first spacer manufacturing paste, and the second external electrode 30b and the second spacer manufacturing paste are aligned, and the first spacer manufacturing paste and the second spacer manufacturing paste are attached to the multilayer ceramic capacitor 10.
  • first spacers 52 and second spacers 54 can be formed in the desired shape and placement by varying the amount of paste or modifying the mask design. Then, heat treatment is performed to form the first spacers 52 and second spacers 54. For example, heat treatment can be performed at 180°C or higher for 60 seconds or more to evaporate some of the organic components of the first spacers 52 and second spacers 54, and then the TOP temperature can be increased to 250°C or higher for heat treatment to react the metal components of the first spacers 52 and second spacers 54 with each other, thereby controlling the area occupancy and particle size of the Cu region.
  • heat treatment can be performed at 180°C or higher for 60 seconds or more to evaporate some of the organic components of the first spacers 52 and second spacers 54, and then the TOP temperature can be increased to 250°C or higher for heat treatment to react the metal components of the first spacers 52 and second spacers 54 with each other, thereby controlling the area occupancy and particle size of the Cu region.
  • the surface of the multilayer ceramic capacitor 10 with the first spacer 52 and second spacer 54 arranged thereon is cleaned with a solvent. After cleaning is complete, the multilayer ceramic capacitor 10 with the first spacer 52 and second spacer 54 arranged thereon is aligned so that the first spacer 52 and second spacer 54 face upward.
  • the paste for manufacturing third spacers 56 is composed of an insulating paste.
  • the color of the third spacers 56 can be changed by adding various materials as additives.
  • a third spacer 56 is formed between the first spacer 52 and the second spacer 54 using a dispenser or squeegee printing on the multilayer ceramic capacitor 10 on which the first spacer 52 and the second spacer 54 have been arranged.
  • the amount of third spacer manufacturing paste that wets onto the first spacer 52 and the second spacer 54 can be changed by adjusting the amount of paste used.
  • the third spacer 56 When inserting a third spacer 56 between the laminate 12 and the first spacer 52, or between the laminate 12 and the second spacer 54, the third spacer 56 can be inserted by applying a vacuum after placing the paste for manufacturing the third spacer.
  • the amount of insertion can be controlled by changing the vacuuming time and pressure.
  • the chip on which the third spacer is formed is heated to a temperature of 100°C or higher and 200°C or lower for 20 minutes or higher and 80 minutes or lower, with the multilayer ceramic capacitor 10 having the first spacer 52 and second spacer 54 arranged thereon.
  • the multilayer ceramic electronic component 100 of this embodiment is manufactured through the above steps.
  • Multilayer Ceramic Capacitors Produced as Samples of Experimental Examples Using the manufacturing method according to the above embodiment, multilayer ceramic capacitors included in the multilayer ceramic electronic components, which are samples of sample numbers 1 to 11, were produced.
  • Internal electrode material Ni ⁇ Base electrode layer of external electrode: Conductive metal (Cu) and glass component
  • ⁇ Plating layer Two layers formed of Ni plating layer and Sn plating layer Ni plating layer thickness: Approximately 3 ⁇ m Sn plating layer thickness: approx. 5 ⁇ m
  • spacers of multilayer ceramic electronic components which are samples Nos. 1 to 11, were formed.
  • Height dimension of the first and second spacers 0.85 mm ⁇ 0.05 mm
  • Components of the first and second spacers 31.5 wt% Cu-10 wt% Ni powder with a D50 of 5 ⁇ m, 58.5 wt% solder powder with a composition of Sn-3 wt% Ag-0.5 wt% Cu, and 10 wt% phenolic resin, solvent, and additives.
  • - Components of the third spacer epoxy resin, phenolic resin, additives (coupling agent, catalyst), inorganic substances (silica, alumina), pigment.
  • the firing temperature and firing time were adjusted when forming the first spacer and second spacer so that the area occupancy rate and the major axis D of the Cu region were the desired values for each sample number.
  • the area occupancy ratio of the Cu region in the first spacer in each sample was calculated as follows. That is, first, the LT cross sections of each sample were exposed at positions 1/2, 1/3, and 2/3 in the second direction z of the multilayer ceramic electronic component. Specifically, the sample was polished to be approximately parallel to the fifth or sixth surface until the positions of 1/2W, 1/3W, and 2/3W of the multilayer ceramic electronic component were reached, thereby exposing each LT cross section of the first spacer. Next, each LT cross section of the exposed first spacer was observed using a field emission-scanning electron microscope (FE-SEM), and SEM images were obtained. The observation conditions were a magnification of 1000x, an acceleration voltage of 5 kV, an emission current of 10 ⁇ A, a working distance (WD) of 10 mm, and a measurement time of 180 seconds.
  • FE-SEM field emission-scanning electron microscope
  • each of the above SEM images was subjected to binarization analysis using image analysis software, and the area occupancy rate, which is the ratio of the sum of the areas of the Cu regions of the first spacer 52 to the cross-sectional area of the first spacer, was calculated.
  • the cross-sectional area A1 of the first spacer at 1/2W, the cross-sectional area A2 of the first spacer at 1/3W, and the cross-sectional area A3 of the first spacer at 2/3W were calculated.
  • binarization analysis was performed on the cross-section of the first spacer at 1/2W, and the sum of the area a1 of the Cu regions in the cross-section of the first spacer at 1/2W, the sum of the area a2 of the Cu regions in the cross-section of the first spacer at 1/3W, and the sum of the area a3 of the Cu regions in the cross-section of the first spacer at 2/3W were calculated.
  • the ratio of the sum of the Cu region areas a1 to the cross-sectional area A1 of the first spacer, the ratio of the sum of the Cu region areas a2 to the area A2, and the ratio of the sum of the Cu region areas a3 to the area A3 of the first spacer cross-section were averaged, and the averaged value was calculated as the area occupation rate of the cross-sectional area of the first spacer.
  • the major diameter D of the Cu region in each sample was calculated as follows. That is, first, the LT cross sections of each sample were exposed at positions 1/2, 1/3, and 2/3 of the way in the second direction z of the multilayer ceramic electronic component. Specifically, the sample was polished to be approximately parallel to the fifth or sixth surface until it reached positions 1/2W, 1/3W, and 2/3W of the multilayer ceramic electronic component 100, thereby exposing the LT cross sections of the first spacer or the second spacer. Next, the LT cross sections of the exposed first spacer or the second spacer were observed using a field emission-scanning electron microscope (FE-SEM) to obtain SEM images of each. Then, 10 Cu regions were selected from each SEM image, and the average value of the major diameter D of a total of 30 Cu regions was calculated as the major diameter D.
  • FE-SEM field emission-scanning electron microscope
  • Adhesion Strength Test Method A sample corresponding to each sample number was soldered to a substrate, and the adhesion strength of the multilayer ceramic electronic component to the substrate was measured using a DAGE5000 (manufactured by Nordson Advanced Technologies, Inc.). Each sample was pushed from the direction connecting the first spacer side surface and the second spacer side surface, and the strength when the sample of each sample number was removed from the substrate was measured. Ten samples were used for each sample number. An average strength of less than 8 N for the ten samples was evaluated as "x", 8 N or more but less than 11 N as " ⁇ ", and 11 N or more as " ⁇ ".
  • Table 1 shows the results of the adhesion test with respect to the change in the area occupancy rate for the multilayer ceramic electronic components of each sample, Sample No. 1 to Sample No. 11.
  • Table 2 shows the results of the adhesion test with respect to the change in the major axis D of the Cu region for the multilayer ceramic electronic components of each sample, Sample No. 12 to Sample No. 22.
  • a multilayer ceramic capacitor including a laminate and two external electrodes; a first spacer connected to one of the external electrodes; a second spacer connected to the other external electrode; a third spacer disposed between the first spacer and the second spacer; Equipped with the first spacer has a Cu region; an area occupancy, which is a ratio of an area of the Cu region of the first spacer to a cross-sectional area of the first spacer, is 0.1% or more and 3.2% or less.
  • the second spacer has a Cu region;
  • a multilayer ceramic capacitor including a laminate and two external electrodes; a first spacer connected to one of the external electrodes; a second spacer connected to the other external electrode; a third spacer disposed between the first spacer and the second spacer; Equipped with the first spacer has a Cu region;
  • the second spacer has a Cu region;
  • ⁇ 9> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 8>, wherein the third spacer is arranged so as to cover at least one of a boundary between the first spacer and the laminate and a boundary between the second spacer and the laminate.
  • ⁇ 10> When a direction connecting the one external electrode and the other external electrode is defined as a first direction and a direction perpendicular to the first direction is defined as a second direction, The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 9>, wherein the third spacer covers at least a part of both surfaces of the first spacer that face each other in the second direction.
  • ⁇ 12> When a direction connecting the one external electrode and the other external electrode is defined as a first direction and a direction perpendicular to the first direction is defined as a second direction, ⁇ 12>.
  • the multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 11> wherein when the maximum length in the first direction of a portion of the first spacer where the third spacer covers both surfaces of the first spacer facing in the second direction is l1 and the maximum length in the height direction of the portion of the first spacer where the third spacer covers both surfaces of the first spacer facing in the second direction is t1, the condition t1 ⁇ l1 is satisfied.
  • ⁇ 14> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 13>, wherein the third spacer is disposed so as to be inserted into at least one of a space between the first spacer and the laminate and a space between the second spacer and the laminate.
  • ⁇ 15> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 14>, wherein the third spacer is embedded inside at least one of the first spacer and the second spacer.
  • ⁇ 16> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 15>, wherein the first spacer or the second spacer is different in color from the third spacer.
  • the laminate is a first surface that is a non-mounting surface side; ⁇ 17> The multilayer ceramic electronic component according to any one of ⁇ 1> to ⁇ 16>, wherein the first surface and the third spacer have different hues.
  • Multilayer ceramic electronic component 10
  • Multilayer ceramic capacitor 12 Laminate 12a First surface 12b Second surface 12c Third surface 12d Fourth surface 12e Fifth surface 12f Sixth surface 14
  • Dielectric layer 16 Internal electrode 16a First internal electrode 16b Second internal electrode 18 Internal layer portion 20a First outer layer portion 20b Second outer layer portion 26
  • External electrode 30a First external electrode 30b Second external electrode 32
  • Spacer 52 First spacer 52a First surface of first spacer 52b Second surface of first spacer 52c Third surface of first spacer 52d Fourth surface of first spacer 52e Fifth surface of first spacer 52f Sixth surface of first spacer 54 Second spacer 54a First surface of second spacer 54b Second surface of second spacer 54c Third surface of second spacer 54d Fourth surface of second spacer 54e

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

「鳴き」対策された外部電極に接続される一対のスペーサが設けられた積層セラミック電子部品であって、一対のスペーサと積層セラミックコンデンサとの固着力を向上させ、スペーサが外れてしまうことを抑制しうる積層セラミック電子部品を提供すること。 本発明にかかる積層セラミック電子部品１００は、積層体１２と２つの外部電極３０とを含む積層セラミックコンデンサと、第１の外部電極３０ａと接続された第１のスペーサ５２と、第２の外部電極３０ｂと接続された第２のスペーサ５４と、第１のスペーサ５２と第２のスペーサ５４との間に配置された第３のスペーサ５６と、を備える。 第１のスペーサ５２は、Ｃｕ領域５５を有し、第１のスペーサ５２の断面積に対して第１のスペーサ５２のＣｕ領域５５の面積が占有する割合である面積占有率は、０．１％以上３．２％以下である。

Description

積層セラミック電子部品
　本発明は、積層セラミック電子部品に関する。
　近年、電子機器内にはチップ型電子部品である積層セラミックコンデンサが多数使用されている。このような積層セラミックコンデンサが使用される電子機器は高性能化が進んでおり、それに伴い、積層セラミックコンデンサにおいても小型化や大容量化などの高性能化が急速に進んでいる。
　積層セラミックコンデンサは、誘電体層と内部電極とが交互に積み重ねられた内層部を有する。そして、その内層部の上部と下部とに外層部としての誘電体層が配置された直方体状の積層体が形成され、積層体の長手方向の両端面に外部電極が設けられて積層セラミックコンデンサが形成される。積層セラミックコンデンサは、内部電極同士が誘電体層を介して対向することで静電容量が発生する。このとき、積層セラミックコンデンサは、圧電現象によって振動が発生し、この振動が基板に伝わることで、いわゆる「鳴き」が発生することが知られている。
　「鳴き」の発生を抑制するには、例えば、積層セラミックコンデンサと基板とを離すことが有効である。そのため、例えば、積層セラミックコンデンサにおいて基板に実装される側に外部電極の一部を覆うように形成されたバンプ（スペーサ）を備える積層セラミック電子部品が知られている。
　例えば、特許文献１では、積層セラミックコンデンサ上にスペーサ形成用ペーストを塗布し、熱処理を行うことで、スペーサを形成する積層セラミック電子部品が記載されている。
国際公開第２０１８／１０１４０５号公報
　しかしながら、「鳴き」対策された積層セラミック電子部品として開示される特許文献１に記載の積層セラミック電子部品は、スペーサが外部電極上に直接接続されると、外部電極とスペーサとが接続されている面積が比較的少ないことから、衝撃によって外部電極からスペーサが外れてしまう恐れがあった。
　したがって、本発明は、「鳴き」対策された外部電極に接続される一対のスペーサが設けられた積層セラミック電子部品であって、一対のスペーサと積層セラミックコンデンサとの固着力を向上させ、スペーサが外れてしまうことを抑制しうる積層セラミック電子部品を提供することを目的とする。
　本発明にかかる積層セラミック電子部品は、積層体と２つの外部電極とを含む積層セラミックコンデンサと、一方の外部電極と接続された第１のスペーサと、他方の外部電極と接続された第２のスペーサと、第１のスペーサと前記第２のスペーサとの間に配置された第３のスペーサと、を備え、第１のスペーサは、Ｃｕ領域を有し、第１のスペーサの断面積に対して第１のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．１％以上３．２％以下である。
　本発明にかかる積層セラミック電子部品によれば、第１のスペーサは、Ｃｕ領域を有し、第１のスペーサの断面積に対して第１のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．１％以上３．２％以下であるので、スペーサ表面の平滑性が抑制される。これにより、少なくとも第１のスペーサと第３のスペーサとの所望の固着力を維持することができることから、第１のスペーサと積層セラミックコンデンサとの固着力を向上させることができるので、第１のスペーサが積層セラミックコンデンサから外れてしまうことを抑制することができる。その結果、少なくとも第１のスペーサと積層セラミックコンデンサとの固着力を向上させ、スペーサが外れてしまうことを抑止することができる。
　本発明によれば、「鳴き」対策された外部電極に接続される一対のスペーサが設けられた積層セラミック電子部品であって、一対のスペーサと積層セラミックコンデンサとの固着力を向上させ、スペーサが外れてしまうことを抑制しうる積層セラミック電子部品を提供することができる。
　本発明の上述の目的、その他の目的、特徴及び利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
本発明の実施の形態にかかる積層セラミック電子部品を示す外観斜視図である。 本発明の実施の形態にかかる積層セラミック電子部品を示す正面図である。 本発明の実施の形態にかかる積層セラミック電子部品の底面図である。 本発明の実施の形態にかかる積層セラミック電子部品の第１のスペーサの各断面を示す説明図である。 図２の線Ｖ－Ｖにおける断面図である。 図３の線ＶＩ－ＶＩにおける断面図である。 本発明の別の実施の形態にかかる積層セラミック電子部品の正面図である。 本発明の別の実施の形態にかかる積層セラミック電子部品の正面図であって、第１のスペーサおよび第２のスペーサの両側面に配置される第３のスペーサの状態を説明した部分拡大図である。 本発明の実施の形態にかかる積層セラミック電子部品の実装状態を示す図である。
１．積層セラミック電子部品
　本発明にかかる積層セラミック電子部品１００について図１ないし図６に基づいて説明する。図１は、本発明の実施の形態にかかる積層セラミック電子部品を示す外観斜視図である。図２は、本発明の実施の形態にかかる積層セラミック電子部品を示す正面図である。図３は、本発明の実施の形態にかかる積層セラミック電子部品の底面図である。図４は、本発明の実施の形態にかかる積層セラミック電子部品の第１のスペーサの各断面を示す説明図である。図５は、図１の線Ｖ－Ｖにおける断面図である。図６は、図１の線ＶＩ－ＶＩにおける断面図である。
　本発明にかかる積層セラミック電子部品１００は、積層体１２と２つの外部電極３０ａ，３０ｂとを備えた積層セラミックコンデンサ１０と、一方の外部電極３０ａと接続された第１のスペーサ５２と、他方の外部電極３０ｂと接続された第２のスペーサ５４と、第１のスペーサ５２と第２のスペーサ５４との間に配置された第３のスペーサ５６とを備える。
（積層体）
　積層体１２は、積層された複数の誘電体層１４と、誘電体層１４上に積層された複数の内部電極１６とを有する。積層体１２は、高さ方向ｘに相対する第１の面１２ａ及び第２の面１２ｂと、高さ方向ｘに直交し、第１の方向ｙに相対する第３の面１２ｃ及び第４の面１２ｄと、高さ方向ｘ及び第１の方向ｙに直交し、第２の方向ｚに相対する第５の面１２ｅ及び第６の面１２ｆと、を有する。本実施の形態において、積層体１２の第１の面１２ａ側が非実装面側であり、積層体１２の第２の面１２ｂ側が実装面側である。高さ方向ｘは、実装面Ｓと垂直な方向である。また、積層体１２の第５の面１２ｅと第６の面１２ｆと結ぶ方向である第２の方向ｚが積層方向であってもよい。
　積層体１２は、六面体形状を有している。また、積層体１２は、角部及び稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体１２の隣接する３面が交わる部分のことであり、稜線部とは、積層体１２の隣接する２面が交わる部分のことである。さらに、第１の面１２ａ及び第２の面１２ｂ、第３の面１２ｃ及び第４の面１２ｄ、並びに第５の面１２ｅ及び第６の面１２ｆの一部又は全部に凹凸などが形成されていてもよい。
　積層体１２は、複数の内部電極１６が対向する内層部１８を有する。言い換えると、内層部１８では、第１の内部電極１６ａと第２の内部電極１６ｂとが対向している。
　積層体１２は、第１の面１２ａ側に位置し、第１の面１２ａと第１の面１２ａ側の内層部１８の最表面とその最表面の延長線上との間に位置する複数の誘電体層１４から形成される第１の外層部２０ａを有する。
　同様に、積層体１２は、第２の面１２ｂ側に位置し、第２の面１２ｂと第２の面１２ｂ側の内層部１８の最表面とその最表面の延長線上との間に位置する複数の誘電体層１４から形成される第２の外層部２０ｂを有する。
（誘電体層）
　誘電体層１４を構成するセラミック材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。
　また、誘電体層１４の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。さらに、誘電体層１４の枚数は、第１の外層部２０ａ及び第２の外層部２０ｂを含め、１０枚以上７００枚以下であることが好ましい。
（内部電極）
　内部電極１６は、複数の第１の内部電極１６ａ及び複数の第２の内部電極１６ｂを有する。
　第１の内部電極１６ａは、複数の誘電体層１４上に配置され、第３の面１２ｃに露出している。
　第２の内部電極１６ｂは、複数の誘電体層１４上に配置され、第４の面１２ｄに露出している。
　第１の内部電極１６ａは、第２の内部電極１６ｂと互いに対向する第１の対向電極部２６ａと、第１の対向電極部２６ａから積層体１２の第３の面１２ｃに引き出される第１の引出電極部２８ａとを備える。また、第１の内部電極１６ａの第１の引出電極部２８ａは、端部が積層体１２の第３の面１２ｃの表面に引き出されており、露出部を形成している。
　第２の内部電極１６ｂは、第１の内部電極１６ａと互いに対向する第２の対向電極部２６ｂと、第２の対向電極部２６ｂから積層体１２の第４の面１２ｄに引き出される第２の引出電極部２８ｂとを備える。また、第２の内部電極１６ｂの第２の引出電極部２８ｂは、端部が積層体１２の第４の面１２ｄの表面に引き出されており、露出部を形成している。
　第１の内部電極１６ａの第１の対向電極部２６ａ及び第２の内部電極１６ｂの第２の対向電極部２６ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに形成したりしてよい（テーパー状）。
　第１の内部電極１６ａの第１の引出電極部２８ａ及び第２の内部電極１６ｂの第２の引出電極部２８ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部を丸められていたり、コーナー部を斜めに形成したりしてよい（テーパー状）。
　第１の内部電極１６ａの第１の対向電極部２６ａ及び第２の内部電極１６ｂの第２の対向電極部２６ｂの幅と、第１の内部電極１６ａの第１の引出電極部２８ａ及び第２の内部電極１６ｂの第２の引出電極部２８ｂの幅は、同じ幅で形成されていてもよく、どちらか一方が、幅が狭く形成されていてもよい。
　本実施の形態では、内部電極１６の対向電極部２６同士が誘電体層１４を介して対向することにより静電容量が形成され、コンデンサの特性が発現する。
　第１の内部電極１６ａ及び第２の内部電極１６ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、Ａｇ－Ｐｄ合金等の、それらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成することができる。
　また、第１の内部電極１６ａ及び第２の内部電極１６ｂにＳｎを含むことで内部電極１６と誘電体層１４との界面への電界集中を緩和でき、高温負荷信頼性向上に繋がる。このとき、Ｓｎは、第１の内部電極１６ａ及び第２の内部電極１６ｂのいずれか片方の内部電極１６のみに含まれていても十分に効果を発揮することができる。
　第１の内部電極１６ａ及び第２の内部電極１６ｂのそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下であることが好ましい。内部電極１６の枚数は、１０枚以上７００枚以下であることが好ましい。
（外部電極）
　外部電極３０は、第１の外部電極３０ａと第２の外部電極３０ｂとを有する。
　第１の外部電極３０ａは、第１の内部電極１６ａに接続され、第３の面１２ｃ上に配置されている。また、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にも配置されていてもよい。本実施の形態では、第３の面１２ｃ上から第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にまで延びて形成されている。
　第２の外部電極３０ｂは、第２の内部電極１６ｂに接続され、第４の面１２ｄ上に配置されている。また、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にも配置されていてもよい。本実施の形態では、第４の面１２ｄ上から第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にまで延びて形成されている。
　第１の外部電極３０ａ及び第２の外部電極３０ｂは、積層体１２の表面に配置される下地電極層３２と、下地電極層３２を覆うように配置されるめっき層３４とを有している。
（下地電極層）
　下地電極層３２は、第３の面１２ｃ上及び第４の面１２ｄ上に配置されている。また、第１の外部電極３０ａ側及び第２の外部電極３０ｂ側のそれぞれにおいて、第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にも配置されていてもよい。本実施の形態では、第１の外部電極３０ａ側及び第２の外部電極３０ｂ側のそれぞれにおいて、第３の面１２ｃ及び第４の面１２ｄ上から第１の面１２ａの一部及び第２の面１２ｂの一部、第５の面１２ｅの一部及び第６の面１２ｆの一部にまで延びて形成されている。
　下地電極層３２は、第１の下地電極層３２ａと第２の下地電極層３２ｂとを有する。
　下地電極層３２は、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
　（焼付け層の場合）
　焼付け層は、ガラス成分と金属とを含む。焼付け層のガラス成分は、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉから選ばれる少なくとも１つを含む。焼付け層の金属は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　焼付け層は、複数層であってもよい。また、焼付け層は、ガラス及び金属を含む導電性ペーストを積層体１２に塗布して焼き付けたものである。焼付け層は、内部電極１６及び誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時焼成して形成したものでもよく、内部電極１６及び誘電体層１４を有する積層チップを焼成して積層体１２を得た後に、積層体１２に導電性ペーストを塗布して焼き付けたものでもよい。なお、内部電極１６及び誘電体層１４を有する積層チップと積層チップに塗布した導電性ペーストとを同時に焼成する場合には、焼付け層は、ガラス成分の代わりに誘電体材料を添加したものを焼き付けて形成することが好ましい。
　第３の面１２ｃに位置する第１の焼付け層の第１の面１２ａ及び第２の面１２ｂを結ぶ高さ方向ｘの中央部における第３の面１２ｃ及び第４の面１２ｄを結ぶ第１の方向ｙの厚み（すなわち、第３の面１２ｃの中央部の下地電極層の厚み）は、例えば、３μｍ以上１６０μｍ以下であることが好ましい。
　第４の面１２ｄに位置する第２の焼付け層の第１の面１２ａ及び第２の面１２ｂを結ぶ高さ方向ｘの中央部における第３の面１２ｃ及び第４の面１２ｄを結ぶ第１の方向ｙの厚み（すなわち、第４の面１２ｄの中央部の下地電極層の厚み）は、例えば、３μｍ以上１６０μｍ以下であることが好ましい。
　また、第１の面１２ａの一部、第２の面１２ｂの一部に位置する第１の焼付け層の第３の面１２ｃ及び第４の面１２ｄを結ぶ第１の方向ｙの中央部における第１の面１２ａ及び第２の面１２ｂを結ぶ高さ方向ｘの厚みは、例えば、３μｍ以上４０μｍ以下であることが好ましい。
　また、第１の面１２ａの一部、第２の面１２ｂの一部に位置する第２の焼付け層の第３の面１２ｃ及び第４の面１２ｄを結ぶ第１の方向ｙの中央部における第１の面１２ａ及び第２の面１２ｂを結ぶ高さ方向ｘの厚みは、例えば、３μｍ以上４０μｍ以下であることが好ましい。
　（導電性樹脂層の場合）
　下地電極層３２として、導電性樹脂層を設ける場合、導電性樹脂層は、焼付け層を覆うように配置されてもよい。また、焼付け層を設けずに積層体１２上に直接配置されてもよい。
　導電性樹脂層は、下地電極層３２上を完全に覆っていてもよいし、下地電極層３２の一部を覆っていてもよい。
　また、導電性樹脂層は、複数層で形成されていてもよい。
　導電性樹脂層は、例えば、熱硬化性樹脂と金属成分とを含む。
　熱硬化性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は最も適切な樹脂の一つである。
　導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、硬化剤としては、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物を使用することができる。
　導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又は、それらを含む合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。導電性樹脂層に含まれる金属として、Ａｇの導電性金属粉を用いる理由としては、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いためである。また、上記のＡｇの特性は保ちつつ、母材の金属を安価なものにすることが可能になるためである。さらに、導電性樹脂層に含まれる金属として、Ｃｕ、Ｎｉに酸化防止処理を施したものを使用することもできる。また、導電性樹脂層に含まれる金属として、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉を使用することもできる。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には金属粉としてＡｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉ又はそれらの合金粉を用いることが好ましい。
　導電性樹脂層に含まれる金属は、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。また、導電性樹脂層に含まれる金属は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラー（導電性樹脂層に含まれる金属）同士が接触することにより、導電性樹脂層の内部に通電経路が形成される。
　導電性樹脂層は、熱硬化性樹脂を含むため、例えば、めっき膜や導電性ペーストの焼成物からなる下地電極層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサに物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサへのクラックを防止することができる。
　導電性樹脂層の最も厚い部分の厚みは、例えば１０μｍ以上１５０μｍ以下であることが好ましい。
　（薄膜層の場合）
　薄膜層は、スパッタリング法又は蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
（めっき層）
　めっき層３４は、第１のめっき層３４ａと第２のめっき層３４ｂとを有する。
　第１のめっき層３４ａは、第１の下地電極層３２ａを覆うように配置されている。
　第２のめっき層３４ｂは、第２の下地電極層３２ｂを覆うように配置されている。
　また、めっき層３４としては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。
　めっき層３４は複数層により形成されていてもよい。好ましくは、Ｎｉめっき、Ｓｎめっきの２層構造である。Ｎｉめっき層は、下地電極層３２が積層セラミック電子部品１００を実装する際のはんだによって侵食されることを防止することができる。また、Ｓｎめっき層は、積層セラミック電子部品１００を実装する際の半田の濡れ性を向上させ、容易に実装することができる。
　また、めっき層３４の１層あたりの厚みは、２μｍ以上１５μｍ以下であることが好ましい。
　なお、下地電極層３２を設けずにめっき層３４だけで外部電極３０を形成してもよい。以下、下地電極層３２を設けずにめっき層３４を設ける構造について説明する。
　第１の外部電極３０ａ及び第２の外部電極３０ｂのそれぞれは、下地電極層３２を設けずに、めっき層３４が積層体１２の表面に直接形成されていてもよい。すなわち、積層セラミックコンデンサ１０は、第１の内部電極１６ａと第２の内部電極１６ｂとに直接的に接続されるめっき層３４を含む構造であってもよい。このような場合、前処理として積層体１２の表面に触媒を配設した後で、めっき層３４が形成されてもよい。
　下地電極層３２を設けずに積層体１２上に直接めっき層を形成する場合は、下地電極層３２の厚みを削減した分を低背化すなわち薄型化、又は、積層体１２の厚みすなわち内層部１８（有効層部）の厚みに転化できるため、薄型チップの設計自由度を向上することができる。
　また、めっき層３４は、積層体１２の表面に形成される下層めっき電極と、下層めっき電極の表面に形成される上層めっき電極とを含むことが好ましい。
　下層めっき電極及び上層めっき電極はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ又はＺｎなどから選ばれる少なくとも１種の金属又は当該金属を含む合金を含むことが好ましい。
　下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。
　また、例えば、第１の内部電極１６ａ及び第２の内部電極１６ｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は必要に応じて形成されればよく、第１の外部電極３０ａ及び第２の外部電極３０ｂはそれぞれ、下層めっき電極のみで構成されてもよい。
　めっき層３４は、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。
　下地電極層３２を設けずに配置するめっき層３４の１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。また、めっき層３４は、ガラスを含まないことが好ましい。めっき層３４の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
　積層セラミックコンデンサ１０の第１の方向ｙの寸法をＬ寸法とする。Ｌ寸法は、０．２ｍｍ以上１０ｍｍ以下であることが好ましい。積層セラミックコンデンサ１０の第２の方向ｚの寸法をＷ寸法とする。Ｗ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。積層セラミックコンデンサ１０の高さ方向ｘの寸法をＴ寸法とする。Ｔ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
（スペーサ）
　積層セラミック電子部品１００は、積層セラミックコンデンサ１０とスペーサ５０とを含む。スペーサ５０は、第１の外部電極３０ａの少なくとも一部を被覆した第１のスペーサ５２と、第２の外部電極３０ｂの少なくとも一部を被覆した第２のスペーサ５４と、積層体１２の一部、第１のスペーサ５２の一部及び第２のスペーサ５４の一部を被覆した第３のスペーサ５６とを含む。なお、本実施の形態では、第１のスペーサ５２、第２のスペーサ５４及び第３のスペーサ５６をそれぞれ区別して説明するが、第１のスペーサ５２、第２のスペーサ５４及び第３のスペーサ５６が一体化していて判別出来ない場合がある。
　図９に示すように、積層セラミック電子部品１００が実装基板６０上に実装されるとき、第１のスペーサ５２および第２のスペーサ５４が、それぞれ半田６２を介してランド電極６４ａ、６４ｂに電気的に接続されかつ機械的に接続される。このとき、半田６２は、第１のスペーサ５２および第１の外部電極３０ａならびに第２のスペーサ５４および第２の外部電極３０ｂに沿ってフィレットを形成する。
　（第１のスペーサ及び第２のスペーサ）
　第１のスペーサ５２は、第１の外部電極３０ａと実装面Ｓとの間に配置され、第１の外部電極３０ａに接続されている。第２のスペーサ５４は、第２の外部電極３０ｂと実装面Ｓとの間に配置され、第２の外部電極３０ｂに接続されている。
　第１のスペーサ５２及び第２のスペーサ５４の形状は、特に限定されない。言い換えると、第１のスペーサ５２及び第２のスペーサ５４の形状は、例えば、略六面体形状であってもよい。以下では、第１のスペーサ５２及び第２のスペーサ５４の形状は、六面体形状であるとして説明する。
　第１のスペーサ５２は、高さ方向ｘに相対する第１の面５２ａ及び第２の面５２ｂと、高さ方向ｘに直交し、第１の方向ｙに相対する第３の面５２ｃ及び第４の面５２ｄと、高さ方向ｘ及び第１の方向ｙに直交し、第２の方向ｚに相対する第５の面５２ｅ及び第６の面５２ｆと、を有する。このとき、第１のスペーサ５２は、第１の面５２ａの面積が、第２の面５２ｂの面積が小さくなるような四角錐台状の形状でもよい。
　第１のスペーサ５２の第２の面５２ｂは、実装面Ｓ側に位置される。
　第１のスペーサ５２の第１の面５２ａは、第１の外部電極３０ａと接続する。また、第１のスペーサ５２において、第１のスペーサ５２の積層セラミックコンデンサ１０の中心側の端縁部は、第１の外部電極３０ａの積層セラミックコンデンサ１０の中心側の端部よりも中心側に位置している。また、第１のスペーサ５２において、第１のスペーサ５２の積層セラミックコンデンサ１０の第１の面５２ａと第４の面５２ｄとが交わる稜線部は、第１の外部電極３０ａの積層セラミックコンデンサ１０の中心側の端部よりも中心側に位置している。したがって、第１のスペーサ５２は、第１の面５２ａにおいて、第１の外部電極３０ａに接する部分と、第１の外部電極３０ａに接する部分から中心側へ延伸する部分とを有する。
　第２のスペーサ５４は、高さ方向ｘに相対する第１の面５４ａ及び第２の面５４ｂと、高さ方向ｘに直交し、第１の方向ｙに相対する第３の面５４ｃ及び第４の面５４ｄと、高さ方向ｘ及び第１の方向ｙに直交し、第２の方向ｚに相対する第５の面５４ｅ及び第６の面５４ｆと、を有する。このとき、第２のスペーサ５４は、第１の面５４ａの面積が、第２の面５４ｂの面積が小さくなるような四角錐台状の形状でもよい。
　第２のスペーサ５４の第２の面５４ｂは、実装面Ｓ側に位置される。
　第２のスペーサ５４の第１の面５４ａは、第２の外部電極３０ｂと接続する。また、第２のスペーサ５４において、第２のスペーサ５４の積層セラミックコンデンサ１０の中心側の端縁部は、第２の外部電極３０ｂの積層セラミックコンデンサ１０の中心側の端部よりも中心側に位置している。また、第２のスペーサ５４おいて、第２のスペーサ５４の積層セラミックコンデンサ１０の第１の面５４ａと第４の面５４ｄとが交わる稜線部は、第２の外部電極３０ｂの積層セラミックコンデンサ１０の中心側の端部よりも中心側に位置している。したがって、第２のスペーサ５４は、第１の面５４ａにおいて、第２の外部電極３０ｂに接する部分と、第２の外部電極３０ｂに接する部分から中心側へ延伸する部分とを有する。
　第１のスペーサ５２及び第２のスペーサ５４が積層セラミックコンデンサ１０と実装面Ｓとの間に配置されていることで、積層セラミックコンデンサ１０の容量形成部である内層部１８と実装面Ｓとの間の距離を遠ざけることができるため、「鳴き」を抑制することができる。
　このとき、積層セラミックコンデンサ１０の高さ方向ｘの寸法Ｌにもよるが、第１のスペーサ５２及び第２のスペーサ５４の高さ方向ｘの寸法ｔsは、例えば、５０μｍ以上２５０μｍ以下であることが好ましい。例えば、積層セラミックコンデンサ１０の第１の方向ｙの寸法Ｌが１．６ｍｍ、積層セラミックコンデンサ１０の第２の方向ｚの寸法Ｗが０．８ｍｍ、積層セラミックコンデンサ１０の高さ方向ｘの寸法Ｔが０．８ｍｍであるとき、第１のスペーサ５２及び第２のスペーサ５４の高さ方向ｘの寸法ｔsは１６０μｍ程度であることが好ましい。また、第１のスペーサ５２及び第２のスペーサ５４の一部に凹凸がついていても良い。第１のスペーサ５２及び第２のスペーサ５４の形状によって一部に凹凸などがついている場合は、第１のスペーサ５２及び第２のスペーサ５４の高さ方向ｘの寸法ｔsの最低の厚みが５０μｍ程度であることが好ましい。
　第１のスペーサ５２及び第２のスペーサ５４は金属粉を含む。金属粉は、例えば、Ｃｕ、Ｎｉ又はＣｕと金属成分（例えばＮｉ）の合金のいずれかとＳｎとを含む。これに加えて、Ａｇや樹脂成分（例えばロジン）を含んでいてもよく、ＣｕとＮｉは、Ａｇによって被覆されていてもよい。これにより、積層セラミック電子部品１００を基板に実装する際、半田付けを行う場合にも溶融しない融点をもち、熱によって変形しないため、半田付けの際にも所望の形態を保ったまま積層セラミック電子部品１００を実装することが可能になる。また、これに限定されず、別種の金属成分を含むものであっても良い。第１のスペーサ５２及び第２のスペーサ５４がＣｕ、Ｎｉ又はＣｕと金属成分（例えばＮｉ）の合金のいずれかとＳｎとを含むため、第１のスペーサ５２及び第２のスペーサ５４と積層セラミックコンデンサ１０の外部電極３０ａ，３０ｂとの金属接合が容易になる。
　第１のスペーサ５２及び第２のスペーサ５４は上記に加えて、樹脂成分としてフェノール樹脂を含んでいてもよい。このとき、フェノール樹脂は、金属粉の粒子を被覆するとともに、粒子間の隙間を埋めるように点在する。フェノール樹脂を含むと耐熱性が良いので、スペーサを形成するときの熱処理工程において、気化する量を少なくすることができる。そのため、スペーサ内の空隙を減らすことができる。また、これに限定されず、フェノール樹脂以外にもエポキシ樹脂やロジンを含んでいてもよい。
　第１のスペーサ５２及び第２のスペーサ５４の成分は、例えば、以下のようにして検出することができる。
　積層セラミック電子部品１００を実装面Ｓに垂直かつ第２の方向ｚの１／６Ｗまで断面研磨を行い、高さ方向ｘ及び第１の方向ｙの断面（ＬＴ面）を露出させる。断面研磨して得られた断面において、例えば、ＦＥ－ＳＥＭ（日立ハイテク社製，ＳＵ８２３０）のＥＤＸにより定性分析することで、第１のスペーサ５２及び第２のスペーサ５４の成分を検出することができる。
　なお、断面研磨して得られた断面に対して、顕微鏡（オリンパス社製，ＢＸ－５１）で総合倍率５０倍に拡大し、顕微鏡用デジタルカメラ（オリンパス社製，ＤＰ２２）で撮影することで、第１のスペーサ５２及び第２のスペーサ５４内の金属種や第１のスペーサ５２及び第２のスペーサ５４上にめっきがあった場合、めっきの金属種の違いを観察することができる。
　また、これに限らず、顕微鏡（ＺＥＩＳＳ社製，Ａｘｉｏ（登録商標）－Ｉｍａｇｅｒ－ＭＡＴ）を使用して総合倍率１００倍以上５００倍以下にて撮影することで、第１のスペーサ５２及び第２のスペーサ５４内の金属種や第１のスペーサ５２及び第２のスペーサ５４上にめっきがあった場合、めっきの金属種の違いを観察することもできる。また、これに加えて、第２の方向ｚの１／２Ｗまで断面研磨を行ってもよい。
　また、第１のスペーサ５２及び第２のスペーサ５４は樹脂の中に金属粉を含む構成であってもよい。樹脂成分を金属粉よりも多く含むと、積層セラミックコンデンサ１０の振動を樹脂成分によって緩衝し、基板に伝わる振動を低減させることができる。このとき、第１のスペーサ５２及び第２のスペーサ５４の表面にめっき処理が施されていてもよい。
　（Ｃｕ領域の面積占有率）
　また、図４や図６に示すように、第１のスペーサ５２および第２のスペーサ５４の内部には、複数のＣｕ領域５５が存在する。第１のスペーサ５２または第２のスペーサ５４の断面積に対してＣｕ領域５５の面積が占有する割合（以下、面積占有率という）は、０．１％以上３．２％以下である。この面積占有率が０．１％よりも小さくなると、第１のスペーサ５２または第２のスペーサ５４を構成する金属粉同士の反応が進みすぎることになる。それにより、第１のスペーサ５２または第２のスペーサ５４の表面が平滑になってしまい、第３のスペーサ５６に対するアンカー効果が低下することで、第１のスペーサ５２または第２のスペーサ５４と第３のスペーサ５６との固着力が低下する。一方、面積占有率が３．２％よりも大きいと、第１のスペーサ５２または第２のスペーサ５４の膜強度が低下し、第１のスペーサ５２または第２のスペーサ５４が脆くなり、破断してしまう恐れがある。なお、Ｃｕ領域５５は、ＣｕＮｉ粉が結合することにより形成されてもよい。
　第１のスペーサ５２及び第２のスペーサ５４におけるＣｕ領域５５の面積占有率の算出方法は、以下のようにして算出することができる。
　すなわち、まず、積層セラミック電子部品１００の第２の方向ｚの１／２、１／３および２／３の位置のＬＴ断面を露出させる。具体的には、積層セラミック電子部品１００の１／２Ｗ、１／３Ｗおよび２／３Ｗの位置となるまで、第５の面１２ｅまたは第６の面１２ｆと略平行になるように研磨を行い、第１のスペーサ５２または第２のスペーサ５４のそれぞれのＬＴ断面を露出させる。次に、露出させた第１のスペーサ５２または第２のスペーサ５４のそれぞれのＬＴ断面をＦＥ－ＳＥＭ（Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ－Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察して、それぞれのＳＥＭ画像を得る。観察時の条件は、観測倍率が１０００倍、加速電圧が５ｋＶ、エミッション電流が１０μＡ、ＷＤ（ワーキングディスタンス）が１０ｍｍ、測定時間が１８０秒とする。
　次に、上記のそれぞれのＳＥＭ画像を、画像解析ソフトにて二値化分析を行い、第１のスペーサ５２及び第２のスペーサ５４の断面積に対する、第１のスペーサ５２及び第２のスペーサ５４のＣｕ領域５５の面積の総和との比率である面積占有率を算出する。
　ここで、図４では、第１のスペーサ５２の場合について説明する。具体的には、まず、図４に示すように、１／２Ｗにおける第１のスペーサ５２の断面積Ａ１、１／３Ｗにおける第１のスペーサ５２の断面積Ａ２、および２／３Ｗにおける第１のスペーサ５２の断面積Ａ３を算出する。なお、第２のスペーサ５４についても同様の方法により、各断面積「を算出することができる。
　続いて、１／２Ｗにおける第１のスペーサ５２及び第２のスペーサ５４の断面に対して二値化分析を行い、１／２Ｗにおける第１のスペーサ５２及び第２のスペーサ５４の断面におけるＣｕ領域５５の面積ａ１の総和、１／３Ｗにおける第１のスペーサ５２及び第２のスペーサ５４の断面におけるＣｕ領域５５の面積ａ２の総和、２／３Ｗにおける第１のスペーサ５２及び第２のスペーサ５４の断面におけるＣｕ領域５５の面積ａ３の総和を算出する。
　面積占有率は、第１のスペーサ５２及び第２のスペーサ５４のそれぞれの断面の面積Ａｎに対するＣｕ領域の面積ａｎの総和との比率で算出することができる。本実施の形態では、面積Ａ１に対するＣｕ領域の面積ａ１の総和との比率、面積Ａ２に対するＣｕ領域の面積ａ２の総和との比率、面積Ａ３に対するＣｕ領域の面積ａ３の総和との比率をそれぞれの面積占有率の値を平均値化し、その値を第１のスペーサ５２及び第２のスペーサ５４の断面積の面積占有率として算出する。
　（Ｃｕ粒の長径）
　Ｃｕ領域５５を構成するＣｕ粒の最も長い部分を長径Ｄ（以下、単にＣｕ領域の長径Ｄという）とする。Ｃｕ領域の長径Ｄは、０．５μｍ以上２０．０μｍ以下である。また、Ｃｕ領域の長径Ｄは、１．２μｍ以上１５．９μｍがさらに好ましい。Ｃｕ領域の長径Ｄが０．５μｍ未満であると、第１のスペーサ５２または第２のスペーサ５４を構成する金属粉同士の反応が進み過ぎることになる。それにより、第１のスペーサ５２または第２のスペーサ５４の表面が平滑になってしまい、第３のスペーサ５６に対するアンカー効果の機能が低下することから、第１のスペーサ５２または第２のスペーサ５４と第３のスペーサ５６との固着性能が低下してしまう。その結果、第１のスペーサ５２または第２のスペーサ５４と積層セラミックコンデンサ１０との固着強度が低下する。一方、Ｃｕ領域の長径Ｄが２０．０μｍよりも大きくなると、第１のスペーサ５２または第２のスペーサ５４の膜強度が低下し、第１のスペーサ５２または第２のスペーサ５４が脆くなるため、破断してしまう恐れがある。
　Ｃｕ領域の長径Ｄは、以下のようにして算出される。
　すなわち、積層セラミック電子部品１００の第２の方向ｚの１／２、１／３および２／３の位置のＬＴ断面を露出させる。具体的には、積層セラミック電子部品１００の１／２Ｗ、１／３Ｗおよび２／３Ｗの位置となるまで、第５の面１２ｅまたは第６の面１２ｆと略平行になるように研磨を行い、第１のスペーサ５２または第２のスペーサ５４のそれぞれのＬＴ断面を露出させる。次に、露出させた第１のスペーサ５２または第２のスペーサ５４のそれぞれのＬＴ断面をＦＥ－ＳＥＭ（Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ－Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察して、それぞれのＳＥＭ画像を得る。各ＳＥＭ画像からそれぞれ１０個ずつのＣｕ領域５５を選択し、計３０個のＣｕ領域の長径Ｄの平均値を長径Ｄとして算出する。
　（第３のスペーサ）
　第３のスペーサ５６は、積層体１２の一部、第１のスペーサ５２の一部及び第２のスペーサ５４の一部と接続されている。より具体的には、実装面Ｓと垂直な方向視において、第３のスペーサ５６は、第１のスペーサ５２を被覆している。同様に、実装面Ｓと垂直な方向視において、第３のスペーサ５６は、第２のスペーサ５４を被覆している。例えば、第３のスペーサ５６は、第１のスペーサ５２の第４の面５２ｄを被覆し、第２のスペーサ５４の第４の面５４ｄを被覆している。
　このとき、第３のスペーサ５６は、第１のスペーサ５２と積層体１２との間、及び第２のスペーサ５４と積層体１２との間に入り込むように配置されていることが好ましい。また、第３のスペーサ５６は、積層体１２の表面を連続的に被覆していることが好ましい。しかしながら、これに限定されず、第３のスペーサ５６は、積層セラミックコンデンサ１０の長手方向（第１の方向ｙ）において、不連続に配置されていてもよい。これにより、最も振動する第１の方向ｙの中央部と積層セラミック電子部品１００との距離を長くとることができるため、実装基板と積層セラミック電子部品１００とが接触する可能性を低下させることができる。
　さらに、第３のスペーサ５６は、第１のスペーサ５２および第２のスペーサ５４のうちの少なくとも一方のスペーサの内部に入り込んでいてもよい。
　なお、図７および図８に示すように、第３のスペーサ５６は、第１のスペーサ５２において第２の方向ｚに相対する両面の少なくとも一部を被覆することが好ましい。具体的には、第３のスペーサ５６は、第１のスペーサ５２の第５の面５２ｅ及び第６の面５２ｆを被覆してもよい。このとき、第３のスペーサ５６が第１のスペーサ５２の第５の面５２ｅまたは第６の面５２ｆを被覆している部分の第１の方向ｙの最大長さをｌ1とし、第３のスペーサ５６が第１のスペーサ５２の第５の面５２ｅまたは第６の面５２ｆを被覆している部分の高さ方向ｘの最大長さをｔ1としたとき、ｔ1＜ｌ1の条件を満たすことが好ましい。
　また、同様に、図７および図８に示すように、第３のスペーサ５６は、第２のスペーサ５４において第２の方向ｚに相対する両面の少なくとも一部を被覆することが好ましい。具体的には、第３のスペーサ５６は、第２のスペーサ５４の第５の面５４ｅ及び第６の面５４ｆを被覆していてもよい。このとき、第３のスペーサ５６が第２のスペーサ５４の第５の面５４ｅまたは第６の面５４ｆを被覆している部分の第１の方向ｙの最大長さをｌ2とし、第３のスペーサ５６が第２のスペーサ５４の第５の面５４ｅまたは第６の面５４ｆを被覆している部分の高さ方向ｘの最大長さをｔ2としたとき、ｔ2＜ｌ2の条件を満たすことが好ましい。
　なお、第３のスペーサ５６が積層セラミックコンデンサ１０を被覆する箇所は特に限定されないが、実装面側（第２の面１２ｂ）を識別するために積層セラミック電子部品１００の非実装面側の面（第１の面１２ａ）を覆わないことが好ましい。
　また、第３のスペーサ５６は、積層体１２と第１のスペーサ５２との間、及び積層体１２と第２のスペーサ５４との間に配置されていることが好ましい。これにより、積層体１２と第１のスペーサ５２との間、積層体１２と第２のスペーサ５４との間が第３のスペーサ５６によって埋められるため、振動発生時に第１のスペーサ５２の中心側の端縁部（第１の面５２ａと第４の面５２ｄとが交わる稜線部）又は第２のスペーサ５４の中心側の端縁部（第１の面５４ａと第３の面５４ｃとが交わる稜線部）が積層セラミックコンデンサ１０に接触し破損してしまう可能性を低減することができる。
　なお、積層セラミック電子部品１００を底面（実装面側）から見たときと、平面（非実装面）側から見たときの色相は異なっていることが好ましい。色相が異なっていることで、基板に実装するときに方向選別が容易になり、実装されるべき面と異なる面での積層セラミック電子部品１００の実装を減らすことが出来る。
　第３のスペーサ５６は、例えば、炭素（カーボン）、Ｃｏ、Ａｌ、Ｃｕ、Ｎ又はＣｒを含む。これに加えて、第３のスペーサ５６は、エポキシ樹脂や、硬化剤、その他の有機溶剤を含んでいてもよい。
　例えば、第３のスペーサ５６に炭素を多く含む場合、第３のスペーサの色相を黒色に近づけることができる。また、第３のスペーサ５６にＣｏ、Ａｌ又はＣｒを多く含む場合、第３のスペーサ５６の色相を青色に近づけることができる。このほかにも種々の材料を用いることで、色相を変更することができる。
　色相を変更するための種々の材料の含有率は、第３のスペーサ５６の固形分、すなわち「溶剤を除いた固形分（エポキシ樹脂、フェノール樹脂）、添加剤（カップリング剤、触媒）、無機材（シリカ、アルミナ）の量」を基準として０．１ｗｔ％以上５．０ｗｔ％以下であることが好ましい。重量比が小さくなるとその色相の変化が十分ではなく、画像処理時に正しく認識されない恐れがある。また、重量比を大きくしすぎると第３のスペーサ５６によって、第１の外部電極３０ａと第２の外部電極３０ｂとが導通してしまったり、第１のスペーサ５２と第２のスペーサ５４とが導通してしまったりする恐れがある。種々の材料の分布によっては、部分的に色相の異なる領域が存在している場合があるが、その場合においても十分に色相が異なっていれば方向選別することが可能になる。実装面側のうち、第１のスペーサ５２と第２のスペーサ５４との間の領域の半分以上の面積において色相が異なっていることが好ましい。
　第３のスペーサ５６が存在する部分と、それ以外の部分とを区別するため、積層セラミック電子部品１００の実装面側の色相と非実装面側の色相の測定方法について説明する。
　積層セラミック電子部品１００の非実装面側である第１の面１２ａ及び実装面側である第２の面１２ｂを、デジタルマイクロスコープ（キーエンス社製、ＶＨＸ－６０００）を使用して測定する（ＲＧＢ測定）。測定条件は、明るさをオート「１００」とし、ゲインをオート「１００」とし、反射除去に関してリング除去「中」とする。実装面側は、積層セラミック電子部品１００の１／２Ｗ上で、積層セラミック電子部品１００の１／２Ｌ、第１のスペーサ５２と積層体１２との接点及び第２のスペーサ５４と積層体１２との接点を測定する。また、非実装面側は、積層セラミック電子部品１００の１／２Ｗ上で、積層セラミック電子部品１００の１／２Ｌ、第１の外部電極３０ａと積層体１２との接点の近傍及び第２の外部電極３０ｂと積層体１２との接点の近傍を測定する。積層セラミック電子部品１００の実装面及び非実装面をそれぞれ測定したときの、Ｒ、Ｇ、Ｂの値のいずれかが１０以上異なっていたとき、色相が異なると定義する。このとき、測定箇所のうち一か所でも色相が異なれば色相が異なると判断する。
　図１に示す積層セラミック電子部品１００によれば、第１のスペーサ５２および第２のスペーサ５４の内部には、ＣｕＮｉ粉が結合することにより形成された複数のＣｕ領域５５が存在する。そして、第１のスペーサ５２または第２のスペーサ５４の断面積に対してＣｕ領域５５の面積が占有する割合（以下、面積占有率という）は、０．１％以上３．２％以下であるので、各スペーサ５２，５４の表面の平滑性が抑制される。これにより、第１のスペーサ５２および第２のスペーサ５４と第３のスペーサ５６との所望の固着力を維持することができることから、第１のスペーサ５２と積層セラミックコンデンサ１０との固着力および第２のスペーサ５４と積層セラミックコンデンサ１０との固着力を向上させることができる。その結果、第１のスペーサ５２および第２のスペーサ５４が積層セラミックコンデンサ１０から外れてしまうことを抑制することができる。
２．積層セラミック電子部品の製造方法
　次に積層セラミック電子部品の製造方法について説明する。
　まず、誘電体シート及び内部電極用の導電性ペーストを準備する。誘電体シートや内部電極用の導電性ペーストには、バインダ及び溶剤が含まれる。バインダ及び溶剤は公知のものを用いることができる。
　次に、内部電極パターンが印刷されていない誘電体シートと、誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極用の導電性ペーストを印刷し、第１の内部電極パターンが印刷された誘電体シート及び第２の内部電極パターンが印刷された誘電体シートと、を準備する。
　次に、内部電極パターンが印刷されていない誘電体シートを所定枚数積層し、その上に、第１の内部電極パターン及び第２の内部電極パターンが印刷された誘電体シートを順次積層し内層部１８となる部分を形成する。さらに、内層部１８となる部分の上に内部電極パターンが印刷されていない誘電体シートを所定枚数積層して積層シートを作製する。
　次に、積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックを作製する。
　次に、積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部及び稜線部に丸みをつけてもよい。
　次に、積層チップを焼成し積層体１２を作製する。焼成温度は、誘電体層１４や内部電極１６の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
　次に、積層体１２の第３の面１２ｃ及び第４の面１２ｄに下地電極層３２となる導電性ペーストを塗布し、下地電極層３２を形成する。本実施の形態では、下地電極層３２として、焼付け層を形成した。焼付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを例えばディッピングなどの方法により、塗布し、その後、焼き付け処理を行い、下地電極層３２を形成する。このときの焼付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　なお、下地電極層３２を導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。また、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で積層体上に直接形成してもよい。
　導電性樹脂層の形成方法としては、熱硬化性樹脂及び金属成分を含む導電性樹脂ペーストを焼付け層上もしくは積層体上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、熱硬化性樹脂を熱硬化させ、導電性樹脂層を形成する。このときの熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、熱硬化性樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
　また、下地電極層３２を薄膜層で形成する場合は、スパッタ法又は蒸着法等の薄膜形成法により下地電極層３２を形成することができる。薄膜層で形成された下地電極層３２は金属粒子が堆積された１μｍ以下の層とする。
　さらに、下地電極層３２を設けずに積層体１２の内部電極１６の露出部にめっき層３４を設けてもよい。その場合は、以下の方法で形成することができる。
　積層体１２の第３の面１２ｃ及び第４の面１２ｄにめっき処理を施し、内部電極１６の露出部上に下地めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に形成される上層めっき電極を同様に形成してもよい。
　その後、下地電極層３２の表面、導電性樹脂層の表面もしくは下層めっき電極の表面、上層めっき電極の表面に、めっき層３４が形成される。本実施の形態では焼付け層上にＮｉめっき層及びＳｎめっき層を形成した。Ｎｉめっき層及びＳｎめっき層は、例えばバレルめっき法により、順次形成される。
　このようにして、積層セラミックコンデンサ１０が製造される。
　次に、積層セラミックコンデンサ１０に第１のスペーサ５２及び第２のスペーサ５４を配置させる方法について説明する。
　第１のスペーサ５２の製造に用いる第１のスペーサ製造用ペーストと、第２のスペーサ５４の製造に用いる第２のスペーサ製造用ペーストとを準備する。第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ等の少なくとも１つを含む金属と樹脂成分とを含んでいる。しかし、これに限定されず、第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストは、導電性のペーストから構成されても良い。
　次に、保持基板（例えばアルミナ板）の上に第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストをスクリーン印刷法又はディスペンス法等によって配置する。次に、積層セラミックコンデンサ１０を保持基板に対向する姿勢でスペーサ製造用ペーストの上面に載置する。このとき、第１の外部電極３０ａと第１のスペーサ製造用ペースト、第２の外部電極３０ｂと第２のスペーサ製造用ペーストとが位置合わせされ、積層セラミックコンデンサ１０に第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストを付着させる。その後、熱処理を行うことによって第１のスペーサ５２及び第２のスペーサ５４が形成される。
　また、以下の方法によっても積層セラミックコンデンサ１０に第１のスペーサ５２及び第２のスペーサ５４を配置させることができる。
　保持基板（例えばアルミナ板）の上に接着剤を用いて積層セラミックコンデンサ１０を配置する。保持基板の上に配置された積層セラミックコンデンサ１０の外部電極３０の上にそれぞれのスペーサ製造用ペーストをスクリーン印刷法又はディスペンス法等によって配置する。第１の外部電極３０ａと第１のスペーサ製造用ペースト、第２の外部電極３０ｂと第２のスペーサ製造用ペーストとが位置合わせされ、積層セラミックコンデンサ１０に第１のスペーサ製造用ペースト及び第２のスペーサ製造用ペーストを付着させる。
　上記のスペーサ配置工程において、ペースト量を変化させたり、マスクの設計を変更したりすることで所望の形状や所望の配置の第１のスペーサ５２及び第２のスペーサ５４を形成することができる。その後、熱処理を行うことによって第１のスペーサ５２及び第２のスペーサ５４が形成される。例えば、１８０℃以上で６０秒以上熱処理を行うことにより第１のスペーサ５２および第２のスペーサ５４の有機成分の一部を飛ばしてから、ＴＯＰ温度を２５０℃以上にして熱処理を行い、第１のスペーサ５２および第２のスペーサ５４の金属成分同士を反応させることで、Ｃｕ領域の面積占有率や粒径を制御することができる。
　次に、積層セラミックコンデンサ１０に第３のスペーサ５６を配置させる方法について説明する。
　第１のスペーサ５２及び第２のスペーサ５４が配置された積層セラミックコンデンサ１０の表面を溶剤で洗浄する。洗浄が完了した後、第１のスペーサ５２及び第２のスペーサ５４が配置された積層セラミックコンデンサ１０を、第１のスペーサ５２及び第２のスペーサ５４が上向きになるように整列させる。
　次に、第３のスペーサ５６の製造に用いる第３のスペーサ製造用ペーストを準備する。第３のスペーサ５６の製造に用いる第３のスペーサ製造用ペーストは、絶縁性ペーストから構成される。第３のスペーサ５６は、添加剤として種々の材料を添加することによって色相を変更させることができる。
　次に、第１のスペーサ５２及び第２のスペーサ５４が配置された積層セラミックコンデンサ１０に対して、ディスペンサーもしくはスキージ印刷を用いて、第１のスペーサ５２と第２のスペーサ５４との間に第３のスペーサ５６を形成する。第３のスペーサ製造用ペーストの量によって第１のスペーサ５２及び第２のスペーサ５４への濡れあがり量を変化させることができる。
　積層体１２と第１のスペーサ５２との間、積層体１２と第２のスペーサ５４との間に第３のスペーサ５６を入り込ませる場合は、第３のスペーサ製造用ペーストを配置した後に真空引きを行うことで入りこませることができる。真空引きの時間、圧力を変化させることで入り込み量を操作することができる。
　その後、第１のスペーサ５２及び第２のスペーサ５４が配置された積層セラミックコンデンサ１０に対して第３のスペーサを形成したチップが、１００℃以上２００℃以下の温度条件で２０分以上８０分以下の間加熱される。
　以上の工程により、本実施の形態の積層セラミック電子部品１００が製造される。
３．実験例
　次に、上述した本発明にかかる積層セラミック電子部品の効果を確認するために、実験の試料として上述した製造方法にしたがって、被覆率や長さ割合を変化させた試料である積層セラミック電子部品を作製し、固着強度試験を行った。
（１）実験例の試料として作製した積層セラミックコンデンサの仕様
　上記実施の形態にかかる製造方法を用いて、試料番号１ないし試料番号１１の試料である積層セラミック電子部品が備える積層セラミックコンデンサを作製した。
・積層セラミックコンデンサの寸法（設計値）：Ｌ×Ｗ×Ｔ＝１．６ｍｍ×０．８ｍｍ×０．８ｍｍ
・セラミック材料：ＢａＴｉＯ3
・内部電極の材料：Ｎｉ
・外部電極の下地電極層：導電性金属（Ｃｕ）とガラス成分
・めっき層
　Ｎｉめっき層とＳｎめっき層との２層形成
　　Ｎｉめっき層厚み：約３μｍ
　　Ｓｎめっき層厚み：約５μｍ
（２）実験例の試料として積層セラミック電子部品のスペーサの仕様
　上記実施の形態にかかる製造方法を用いて、試料番号１ないし試料番号１１の試料である積層セラミック電子部品のスペーサを形成した。
　・第１および第２のスペーサの高さ方向の寸法：０．８５ｍｍ±０．０５ｍｍ
　・第１および第２のスペーサの成分：Ｄ５０が５μｍのＣｕ－１０ｗｔ％Ｎｉ粉末を３１．５ｗｔ％、Ｓｎ－３ｗｔ％Ａｇ－０．５ｗｔ％Ｃｕ組成のはんだ粉末を５８．５ｗｔ％、及びフェノール樹脂と溶剤と添加剤の成分を合わせて１０ｗｔ％を含むもの
　・第３のスペーサの成分：エポキシ樹脂、フェノール樹脂、添加剤（カップリング剤、触媒）、無機物（シリカ、アルミナ）、顔料
　試料番号１ないし試料番号１１において、面積占有率やＣｕ領域の長径Ｄは、各試料番号の試料の所望の値となるように、第１のスペーサおよび第２のスペーサの形成時に焼成温度や焼成時間を調整した。
（２）面積占有率の算出方法
　各試料における第１のスペーサにおけるＣｕ領域の面積占有率は、以下のようにして算出した。
　すなわち、まず、各試料にかかる積層セラミック電子部品の第２の方向ｚの１／２、１／３および２／３の位置のＬＴ断面を露出させた。具体的には、積層セラミック電子部品の１／２Ｗ、１／３Ｗおよび２／３Ｗの位置となるまで、第５の面または第６の面と略平行になるように研磨を行い、第１のスペーサのそれぞれのＬＴ断面を露出させた。次に、露出させた第１のスペーサのそれぞれのＬＴ断面をＦＥ－ＳＥＭ（Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ－Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察して、それぞれのＳＥＭ画像を得た。観察時の条件は、観測倍率が１０００倍、加速電圧が５ｋＶ、エミッション電流が１０μＡ、ＷＤ（ワーキングディスタンス）が１０ｍｍ、測定時間が１８０秒とした。
　次に、上記のそれぞれのＳＥＭ画像を、画像解析ソフトにて二値化分析を行い、第１のスペーサの断面積に対する、第１のスペーサ５２のＣｕ領域の面積の総和との比率である面積占有率を算出した。具体的には、まず、１／２Ｗにおける第１のスペーサの断面積Ａ１、１／３Ｗにおける第１のスペーサの断面積Ａ２、および２／３Ｗにおける第１のスペーサの断面積Ａ３を算出した。続いて、１／２Ｗにおける第１のスペーサの断面に対して二値化分析を行い、１／２Ｗにおける第１のスペーサの断面におけるＣｕ領域の面積ａ１の総和、１／３Ｗにおける第１のスペーサの断面におけるＣｕ領域の面積ａ２の総和、２／３Ｗにおける第１のスペーサの断面におけるＣｕ領域の面積ａ３の総和を算出した。
　そして、第１のスペーサの断面の面積Ａ１に対するＣｕ領域の面積ａ１の総和との比率、面積Ａ２に対するＣｕ領域の面積ａ２の総和との比率、面積Ａ３に対するＣｕ領域の面積ａ３の総和との比率をそれぞれの面積占有率の値を平均値化し、その値を第１のスペーサの断面積の面積占有率として算出した。
（３）Ｃｕ領域の長径Ｄの算出方法
　各試料におけるＣｕ領域の長径Ｄは、以下のようにして算出した。
　すなわち、まず、各試料にかかる積層セラミック電子部品の第２の方向ｚの１／２、１／３および２／３の位置のＬＴ断面を露出させた。具体的には、積層セラミック電子部品１００の１／２Ｗ、１／３Ｗおよび２／３Ｗの位置となるまで、第５の面または第６の面と略平行になるように研磨を行い、第１のスペーサまたは第２のスペーサのそれぞれのＬＴ断面を露出させた。次に、露出させた第１のスペーサまたは第２のスペーサのそれぞれのＬＴ断面をＦＥ－ＳＥＭ（Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ－Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察して、それぞれのＳＥＭ画像を得た。そして、各ＳＥＭ画像からそれぞれ１０個ずつのＣｕ領域を選択し、計３０個のＣｕ領域の長径Ｄの平均値を長径Ｄとして算出した。
（４）固着強度試験の方法
　基板に各試料番号にかかる試料を半田で実装し、ＤＡＧＥ５０００（ノードソン・アドバンスト・テクノロジー株式会社製）を用いて、積層セラミック電子部品の基板に対する固着強度を測定した。このとき、各試料を第１のスペーサ側面と第２のスペーサ側面とを結ぶ方向から推して、各試料番号の試料が基板から外れたときの強度を測定した。各試料番号にかかる試料数は、１０個とした。１０個の平均強度が８Ｎ未満を「×」とし、８Ｎ以上１１Ｎ未満を「△」、１１Ｎ以上を「〇」と評価した。
（５）結果
　表１に、試料番号１ないし試料番号１１による各試料の積層セラミック電子部品において、面積占有率の変化に対する固着試験の結果を示す。また、表２は、試料番号１２ないし試料番号２２による各試料の積層セラミック電子部品において、Ｃｕ領域の長径Ｄの変化に対する固着試験の結果を示す。
　表１によれば、固着試験の結果に着目すると、試料番号１に示すように面積占有率が０．０６％のときは「×」であったが、試料番号２および試料番号３に示すように面積占有率が０．１０％および０．１８％のときは「△」であり、試料番号４ないし試料番号８に示すように面積占有率が０．２９％以上２．９％以下のときは「〇」と良好な結果が得られた。さらに、試料番号９に示すように面積占有率が３．２％のときは「△」であり、また、試料番号１０および試料番号１１に示すように面積占有率が５．４％および６．４％のときは「×」であった。これにより、面積占有率は、少なくとも０．１０％以上３．２％以下となることで、所望の固着力が得られることが確認された。
　また、表２によれば、固着試験の結果に着目すると、試料番号１２に示すようにＣｕ領域の長径Ｄが０．３μｍのときは「×」であったが、試料番号１３に示すようにＣｕ領域の長径Ｄが０．５μｍのときは「△」であり、試料番号１４ないし試料番号１９に示すようにＣｕ領域の長径Ｄが１．２μｍ以上１５．９μｍ以下のときは「〇」と良好な結果が得られた。さらに、試料番号２０および試料番号２１に示すようにＣｕ領域の長径Ｄが１７．５μｍおよび２０．０μｍのときは「△」であり、また、試料番号２２に示すようにＣｕ領域の長径Ｄが２４．１μｍのときは「×」であった。これにより、Ｃｕ領域の長径Ｄは、少なくとも０．５μｍ以上２０．０μｍ以下となることで、所望の固着力が得られることが確認された。
　なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
　すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
＜１＞
　積層体と２つの外部電極とを含む積層セラミックコンデンサと、
　一方の前記外部電極と接続された第１のスペーサと、
　他方の前記外部電極と接続された第２のスペーサと、
　前記第１のスペーサと前記第２のスペーサとの間に配置された第３のスペーサと、
を備え、
　前記第１のスペーサは、Ｃｕ領域を有し、
　前記第１のスペーサの断面積に対して前記第１のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．１％以上３．２％以下である、積層セラミック電子部品。
＜２＞
　前記第２のスペーサは、Ｃｕ領域を有し、
　前記第２のスペーサの断面積に対して前記第２のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．１％以上３．２％以下である、＜１＞に記載の積層セラミック電子部品。
＜３＞
　前記第１のスペーサの断面積に対して前記第１のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．２９％以上２．９％以下である、＜１＞に記載の積層セラミック電子部品。
＜４＞
　前記第２のスペーサの断面積に対して前記第２のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．２９％以上２．９％以下である、＜３＞に記載の積層セラミック電子部品。
＜５＞
　積層体と２つの外部電極とを含む積層セラミックコンデンサと、
　一方の前記外部電極と接続された第１のスペーサと、
　他方の前記外部電極と接続された第２のスペーサと、
　前記第１のスペーサと前記第２のスペーサとの間に配置された第３のスペーサと、
を備え、
　前記第１のスペーサは、Ｃｕ領域を有し、
　前記第１のスペーサのＣｕ領域を構成するＣｕ粒の最も長い部分を長径Ｄは、０．５μｍ以上２０．０μｍ以下である、積層セラミック電子部品。
＜６＞
　前記第２のスペーサは、Ｃｕ領域を有し、
　前記第１のスペーサのＣｕ領域を構成するＣｕ粒の最も長い部分を長径Ｄは、０．５μｍ以上２０．０μｍ以下である、＜５＞に記載の積層セラミック電子部品。
＜７＞
　前記第１のスペーサのＣｕ領域を構成するＣｕ粒の最も長い部分を長径Ｄは、１．２μｍ以上１５．９μｍ以下である、＜５＞に記載の積層セラミック電子部品。
＜８＞
　前記第１のスペーサのＣｕ領域を構成するＣｕ粒の最も長い部分を長径Ｄは、１．２μｍ以上１５．９μｍ以下である、＜７＞に記載の積層セラミック電子部品。
＜９＞
　前記第３のスペーサが、前記第１のスペーサと前記積層体との境界および前記第２のスペーサと前記積層体との境界の少なくともいずれか一方を被覆するように配置されている、＜１＞ないし＜８＞のいずれかに記載の積層セラミック電子部品。
＜１０＞
　前記一方の外部電極と前記他方の外部電極とを結ぶ方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向としたとき、
　前記第３のスペーサが、前記第１のスペーサの前記第２の方向に相対する両面の少なくとも一部を被覆する、＜１＞ないし＜９＞のいずれかに記載の積層セラミック電子部品。
＜１１＞
　前記第３のスペーサが、前記第２のスペーサの前記第２の方向に相対する両面の少なくとも一部を被覆する、＜１０＞に記載の積層セラミック電子部品。
＜１２＞
　前記一方の外部電極と前記他方の外部電極とを結ぶ方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向としたとき、
　第３のスペーサが前記第１のスペーサの前記第２の方向に相対する両面を被覆している部分の第１の方向の最大長さをｌ1とし、第３のスペーサ５６が前記第１のスペーサの前記第２の方向に相対する両面を被覆している部分の高さ方向の最大長さをｔ1としたとき、ｔ1＜ｌ1の条件を満たす、＜１＞ないし＜１１＞のいずれかに記載の積層セラミック電子部品。
＜１３＞
　第３のスペーサ５６が前記第２のスペーサの前記第２の方向に相対する両面を被覆している部分の第１の方向の最大長さをｌ2とし、第３のスペーサ５６が前記第２のスペーサの前記第２の方向に相対する両面を被覆している部分の高さ方向の最大長さをｔ2としたとき、ｔ2＜ｌ2の条件を満たす、＜１２＞に記載の積層セラミック電子部品。
＜１４＞
　前記第３のスペーサが、前記第１のスペーサと前記積層体の間および前記第２のスペーサと前記積層体の間のうちの少なくとも一方の間に入り込むように配置される、＜１＞ないし＜１３＞のいずれかに記載の積層セラミック電子部品。
＜１５＞
　第３のスペーサが、第１のスペーサおよび第２のスペーサのうちの少なくともいずれか一方のスペーサの内部に入り込んでいる、＜１＞ないし＜１４＞のいずれかに記載の積層セラミック電子部品。
＜１６＞
　前記第１のスペーサまたは前記第２のスペーサと、前記第３のスペーサとは色相が異なる、＜１＞ないし＜１５＞のいずれかに記載の積層セラミック電子部品。
＜１７＞
　前記積層体は、
　非実装面側の面である第１の面を備え、
　前記第１の面と、前記第３のスペーサとは色相が異なる、＜１＞ないし＜１６＞のいずれかに記載の積層セラミック電子部品。
＜１８＞
　前記第３のスペーサは、前記第１のスペーサおよび前記第２のスペーサのうちの少なくとも一方の色相とは異なる、＜１＞ないし＜１７＞のいずれかに記載の積層セラミック電子部品。
　１００　積層セラミック電子部品
　１０　積層セラミックコンデンサ
　１２　積層体
　１２ａ　第１の面
　１２ｂ　第２の面
　１２ｃ　第３の面
　１２ｄ　第４の面
　１２ｅ　第５の面
　１２ｆ　第６の面
　１４　誘電体層
　１６　内部電極
　１６ａ　第１の内部電極
　１６ｂ　第２の内部電極
　１８　内層部
　２０ａ　第１の外層部
　２０ｂ　第２の外層部
　２６　対向電極部
　２６ａ　第１の対向電極部
　２６ｂ　第２の対向電極部
　２８　引出電極部
　２８ａ　第１の引出電極部
　２８ｂ　第２の引出電極部
　３０　外部電極
　３０ａ　第１の外部電極
　３０ｂ　第２の外部電極
　３２　下地電極層
　３２ａ　第１の下地電極層
　３２ｂ　第２の下地電極層
　３４　めっき層
　３４ａ　第１のめっき層
　３４ｂ　第２のめっき層
　５０　スペーサ
　５２　第１のスペーサ
　５２ａ　第１のスペーサの第１の面
　５２ｂ　第１のスペーサの第２の面
　５２ｃ　第１のスペーサの第３の面
　５２ｄ　第１のスペーサの第４の面
　５２ｅ　第１のスペーサの第５の面
　５２ｆ　第１のスペーサの第６の面
　５４　第２のスペーサ
　５４ａ　第２のスペーサの第１の面
　５４ｂ　第２のスペーサの第２の面
　５４ｃ　第２のスペーサの第３の面
　５４ｄ　第２のスペーサの第４の面
　５４ｅ　第２のスペーサの第５の面
　５４ｆ　第２のスペーサの第６の面
　５５　Ｃｕ領域
　５６　第３のスペーサ
　６０　実装基板
　６２　半田
　６４ａ、６４ｂ　ランド電極

　ｘ　高さ方向
　ｙ　第１の方向
　ｚ　第２の方向（長手方向）

　Ｔ　積層セラミックコンデンサの高さ方向の寸法
　Ｗ　積層セラミックコンデンサの第２の方向の寸法
　Ｌ　積層セラミックコンデンサの第１の方向の寸法
　ｔs　第１のスペーサ及び第２のスペーサの高さ方向の寸法
　Ｓ　実装面

Claims (18)

  1. 　積層体と２つの外部電極とを含む積層セラミックコンデンサと、
    　一方の前記外部電極と接続された第１のスペーサと、
    　他方の前記外部電極と接続された第２のスペーサと、
    　前記第１のスペーサと前記第２のスペーサとの間に配置された第３のスペーサと、
    を備え、
    　前記第１のスペーサは、Ｃｕ領域を有し、
    　前記第１のスペーサの断面積に対して前記第１のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．１％以上３．２％以下である、積層セラミック電子部品。
  2. 　前記第２のスペーサは、Ｃｕ領域を有し、
    　前記第２のスペーサの断面積に対して前記第２のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．１％以上３．２％以下である、請求項１に記載の積層セラミック電子部品。
  3. 　前記第１のスペーサの断面積に対して前記第１のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．２９％以上２．９％以下である、請求項１に記載の積層セラミック電子部品。
  4. 　前記第２のスペーサの断面積に対して前記第２のスペーサのＣｕ領域の面積が占有する割合である面積占有率は、０．２９％以上２．９％以下である、請求項３に記載の積層セラミック電子部品。
  5. 　積層体と２つの外部電極とを含む積層セラミックコンデンサと、
    　一方の前記外部電極と接続された第１のスペーサと、
    　他方の前記外部電極と接続された第２のスペーサと、
    　前記第１のスペーサと前記第２のスペーサとの間に配置された第３のスペーサと、
    を備え、
    　前記第１のスペーサは、Ｃｕ領域を有し、
    　前記第１のスペーサのＣｕ領域を構成するＣｕ粒の最も長い部分を長径Ｄは、０．５μｍ以上２０．０μｍ以下である、積層セラミック電子部品。
  6. 　前記第２のスペーサは、Ｃｕ領域を有し、
    　前記第１のスペーサのＣｕ領域を構成するＣｕ粒の最も長い部分を長径Ｄは、０．５μｍ以上２０．０μｍ以下である、請求項５に記載の積層セラミック電子部品。
  7. 　前記第１のスペーサのＣｕ領域を構成するＣｕ粒の最も長い部分を長径Ｄは、１．２μｍ以上１５．９μｍ以下である、請求項５に記載の積層セラミック電子部品。
  8. 　前記第１のスペーサのＣｕ領域を構成するＣｕ粒の最も長い部分を長径Ｄは、１．２μｍ以上１５．９μｍ以下である、請求項７に記載の積層セラミック電子部品。
  9. 　前記第３のスペーサが、前記第１のスペーサと前記積層体との境界および前記第２のスペーサと前記積層体との境界の少なくともいずれか一方を被覆するように配置されている、請求項１ないし請求項８のいずれかに記載の積層セラミック電子部品。
  10. 　前記一方の外部電極と前記他方の外部電極とを結ぶ方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向としたとき、
    　前記第３のスペーサが、前記第１のスペーサの前記第２の方向に相対する両面の少なくとも一部を被覆する、請求項１ないし請求項９のいずれかに記載の積層セラミック電子部品。
  11. 　前記第３のスペーサが、前記第２のスペーサの前記第２の方向に相対する両面の少なくとも一部を被覆する、請求項１０に記載の積層セラミック電子部品。
  12. 　前記一方の外部電極と前記他方の外部電極とを結ぶ方向を第１の方向とし、前記第１の方向に直交する方向を第２の方向としたとき、
    　第３のスペーサが前記第１のスペーサの前記第２の方向に相対する両面を被覆している部分の第１の方向の最大長さをｌ1とし、第３のスペーサ５６が前記第１のスペーサの前記第２の方向に相対する両面を被覆している部分の高さ方向の最大長さをｔ1としたとき、ｔ1＜ｌ1の条件を満たす、請求項１ないし請求項１１のいずれかに記載の積層セラミック電子部品。
  13. 　第３のスペーサ５６が前記第２のスペーサの前記第２の方向に相対する両面を被覆している部分の第１の方向の最大長さをｌ2とし、第３のスペーサ５６が前記第２のスペーサの前記第２の方向に相対する両面を被覆している部分の高さ方向の最大長さをｔ2としたとき、ｔ2＜ｌ2の条件を満たす、請求項１２に記載の積層セラミック電子部品。
  14. 　前記第３のスペーサが、前記第１のスペーサと前記積層体の間および前記第２のスペーサと前記積層体の間のうちの少なくとも一方の間に入り込むように配置される、請求項１ないし請求項１３のいずれかに記載の積層セラミック電子部品。
  15. 　第３のスペーサが、第１のスペーサおよび第２のスペーサのうちの少なくともいずれか一方のスペーサの内部に入り込んでいる、請求項１ないし請求項１４のいずれかに記載の積層セラミック電子部品。
  16. 　前記第１のスペーサまたは前記第２のスペーサと、前記第３のスペーサとは色相が異なる、請求項１ないし請求項１５のいずれかに記載の積層セラミック電子部品。
  17. 　前記積層体は、
    　非実装面側の面である第１の面を備え、
    　前記第１の面と、前記第３のスペーサとは色相が異なる、請求項１ないし請求項１６のいずれかに記載の積層セラミック電子部品。
  18. 　前記第３のスペーサは、前記第１のスペーサおよび前記第２のスペーサのうちの少なくとも一方の色相とは異なる、請求項１ないし請求項１７のいずれかに記載の積層セラミック電子部品。
PCT/JP2025/009107 2024-03-13 2025-03-11 積層セラミック電子部品 Pending WO2025192599A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2024038783 2024-03-13
JP2024-038783 2024-03-13

Publications (1)

Publication Number Publication Date
WO2025192599A1 true WO2025192599A1 (ja) 2025-09-18

Family

ID=97063972

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2025/009107 Pending WO2025192599A1 (ja) 2024-03-13 2025-03-11 積層セラミック電子部品

Country Status (1)

Country Link
WO (1) WO2025192599A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020040138A1 (ja) * 2018-08-23 2020-02-27 昭栄化学工業株式会社 導電性ペースト
JP2022099069A (ja) * 2020-12-22 2022-07-04 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
JP2023147927A (ja) * 2022-03-30 2023-10-13 株式会社村田製作所 チップ型電子部品の製造方法
WO2024075404A1 (ja) * 2022-10-03 2024-04-11 株式会社村田製作所 チップ型電子部品
WO2024204084A1 (ja) * 2023-03-30 2024-10-03 株式会社村田製作所 積層セラミック電子部品

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020040138A1 (ja) * 2018-08-23 2020-02-27 昭栄化学工業株式会社 導電性ペースト
JP2022099069A (ja) * 2020-12-22 2022-07-04 株式会社村田製作所 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法
JP2023147927A (ja) * 2022-03-30 2023-10-13 株式会社村田製作所 チップ型電子部品の製造方法
WO2024075404A1 (ja) * 2022-10-03 2024-04-11 株式会社村田製作所 チップ型電子部品
WO2024204084A1 (ja) * 2023-03-30 2024-10-03 株式会社村田製作所 積層セラミック電子部品

Similar Documents

Publication Publication Date Title
US9916933B2 (en) Ceramic electronic component
JP6806035B2 (ja) 積層セラミックコンデンサ
US10615327B2 (en) Monolithic ceramic electronic component
US11062848B2 (en) Multilayer ceramic electronic component
JP7115461B2 (ja) 積層セラミックコンデンサ
JP7273373B2 (ja) 積層セラミック電子部品
JP2001210545A (ja) チップ型電子部品及びチップ型コンデンサ
JP7616420B2 (ja) 積層セラミック電子部品
US20260024699A1 (en) Multilayer ceramic electronic component
CN117133547A (zh) 多层电子组件
JP2022077451A (ja) 積層セラミックコンデンサ
WO2025192599A1 (ja) 積層セラミック電子部品
WO2025187811A1 (ja) 積層セラミック電子部品
WO2026009777A1 (ja) 積層セラミック電子部品
TWI904915B (zh) 積層陶瓷電子零件
WO2026009776A1 (ja) 積層セラミック電子部品
WO2025234429A1 (ja) 積層セラミック電子部品
WO2025225548A1 (ja) 積層セラミック電子部品
JP2022163423A (ja) 積層セラミックコンデンサ
WO2025046969A1 (ja) 積層セラミック電子部品
US20250054704A1 (en) Multilayer ceramic electronic component and mounting structure of multilayer ceramic electronic component
TW202524519A (zh) 積層陶瓷電子零件
WO2025254100A1 (ja) 積層セラミックコンデンサ
WO2025094421A1 (ja) 積層セラミック電子部品及び積層セラミック電子部品の製造方法
CN120727458A (zh) 层叠陶瓷电子部件

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25769406

Country of ref document: EP

Kind code of ref document: A1