[go: up one dir, main page]

WO2004019490A1 - Verkapseltes elektronisches bauelement und verfhren zur herstellung - Google Patents

Verkapseltes elektronisches bauelement und verfhren zur herstellung Download PDF

Info

Publication number
WO2004019490A1
WO2004019490A1 PCT/EP2003/006596 EP0306596W WO2004019490A1 WO 2004019490 A1 WO2004019490 A1 WO 2004019490A1 EP 0306596 W EP0306596 W EP 0306596W WO 2004019490 A1 WO2004019490 A1 WO 2004019490A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
carrier substrate
electrically conductive
dielectric layer
bauelement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2003/006596
Other languages
English (en)
French (fr)
Inventor
Hans Krueger
Jürgen PORTMANN
Karl Nicolaus
Gregor Feiertag
Alois Stelzl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Electronics AG
Original Assignee
Epcos AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos AG filed Critical Epcos AG
Priority to US10/523,875 priority Critical patent/US7388281B2/en
Priority to JP2004529975A priority patent/JP4813795B2/ja
Publication of WO2004019490A1 publication Critical patent/WO2004019490A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders or supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement
    • H03H9/0557—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement the other elements being buried in the substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders or supports
    • H03H9/058—Holders or supports for surface acoustic wave devices
    • H03H9/059—Holders or supports for surface acoustic wave devices consisting of mounting pads or bumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders or supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1071—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the SAW device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders or supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1078—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a foil covering the non-active sides of the SAW device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10W42/276—
    • H10W70/655—
    • H10W70/682—
    • H10W70/685—
    • H10W72/0198—
    • H10W72/90—
    • H10W72/9415—
    • H10W72/952—
    • H10W74/142—
    • H10W74/15—
    • H10W90/724—
    • H10W90/734—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Definitions

  • the invention relates to an encapsulated component, in which between a carrier substrate and the active surface of a chip, a gap is provided, in particular working with acoustic waves device, a carrier substrate and arranged on the top of the carrier substrate and with this by means of bumps or other electrical conductive connections contains electrically and mechanically connected chip.
  • the chip is on a substrate, eg. Example, in an acoustic device constructed on a piezoelectric substrate, wherein the carrier substrate facing the chip surface, hereinafter referred to as bottom, carries electrically conductive structures, for. B. with surface acoustic or bulk waves operating resonators.
  • the bumps are subjected to a strong and sudden change in temperature mechanical stresses that can lead to cracks, fractures and even tearing off the bumps.
  • the object of the present invention is to prevent mechanical strains of the electrically conductive connections, in particular bump connections, under extreme thermal loads in the case of a component in a flip-chip design.
  • the invention proposes a component which comprises a chip with electrically conductive structures on a surface, referred to below as the chip underside, and a carrier substrate electrically and mechanically connected to this chip.
  • the carrier substrate has pads for contacting the chip on the upper side.
  • the at least one chip is mounted on a carrier substrate in a flip-chip design with the aid of electrically conductive connections, preferably solder connections, in particular bump connections (bumps) the pads of the carrier substrate are electrically connected to the electrically conductive structures of the chip. Between the carrier substrate and the active surface of the chip, a gap is provided.
  • a support element arranged on the upper side of the carrier substrate which circulates the chip without touching it.
  • the support element is preferably formed by a closed frame arranged on the upper side of the carrier substrate, which rotates around the chip.
  • the component according to the invention comprises a seal which surrounds the chip and at least closes off the space between the chip and the supporting element revolving around it. The seal is supported on the support element.
  • the carrier substrate of the component according to the invention may comprise one or more dielectric layers, for example of a plastic, in particular organic plastic, silicon, silicon oxide or ceramic, in particular LTCC or
  • HTCC Low Temperature Cofired Ceramic
  • HTCC High Temperature Cofired Ceramic
  • the ceramic can be advantageously designed as a low-shrinkage ceramic (Non Shrinkage). This guarantees during sintering only a small dimensional change, so that a given in the green sheet geometry during sintering is largely maintained or suffers at least in a reproducible manner only a small shrinkage by sintering shrinkage. With LTCC ceramics it is possible to provide green foils with cost-effective metallizations that are resistant to the low sintering temperatures of LTCC ceramics.
  • the carrier substrate as a PCB (Printed Circuit Board), which can be in the form of a single-layer or a single-layer PCB multilayer printed circuit board is formed on plastic base.
  • PCB Print Circuit Board
  • the dielectric layers are separated from one another by metallization planes, wherein the upper side and the underside of the carrier substrate also form metallization planes which have at least pads for contacting the chip or external contacts for soldering the component to a system carrier (eg printed circuit board).
  • the metallization levels contain z. As electrical connection conductors, signal feedthroughs or integrated circuit elements (selected from an inductance, a capacitance or a line), which are formed in a manner known per se by conductor tracks or conductor surfaces.
  • the metallization levels are connected to each other by means of plated-through holes.
  • the chip in the device according to the invention comprises a carrier substrate, which may contain one or more dielectric layers which are separated by metallization planes, wherein the top side or the bottom side of the carrier substrate also represents a metallization plane.
  • the structure of the metallization levels and their interconnection are as described above.
  • the substrate may, for. B. contain one or more layers of plastic, silicon or silicon oxide.
  • the chip side provided as the metallization level may have at least one passive, non-linear or active device structure, in particular a diode or a transistor.
  • the device according to the invention may be a component working with acoustic waves, in which the chip comprises a substrate with at least one piezoelectric layer, wherein one chip side (eg the chip bottom) has at least one surface acoustic wave converter or one bulk acoustic wave resonator ,
  • the substrate can be as above described several dielectric layers and Metalltechnischesebenen included.
  • MEMS Microelectromechanical System
  • MOEMS Micro Optoelectromechanical System
  • semiconductor component in particular an integrated circuit on the semiconductor base.
  • the seal may consist of a dielectric material, in particular of a potting compound, for.
  • a dielectric material in particular of a potting compound, for.
  • resin glob-top, underfill, glue or a plastic, in particular an organic plastic, a Metallot, glass solder or a laminate film.
  • the seal at least partially covers the side surfaces of the chip and the subregions of the supporting element revolving around it, and may thereby partially or completely fill the space between the side surfaces of the chip and the support element.
  • the seal is formed as a dielectric layer, which additionally covers the chip top side.
  • the dielectric layer may be protected by a potting compound, e.g. Example, resin or a plastic layer, in particular a layer of an organic plastic or a glass solder or be formed by a laminate film.
  • the dielectric layer may be one or more
  • Layers exist, for example, realize different functions. It is advantageous if one of the layers has a particularly low moisture absorption or good gas tightness.
  • layers of an LCP material liquid crystal polymer
  • LCP material liquid crystal polymer
  • an additional layer can be arranged, which is particularly suitable for laser marking. It is possible that one of the layers in the layer structure of the dielectric layer is suitable in addition to filling the interstices between the chips on a large-area carrier substrate (panel). This layer can be realized with a potting compound.
  • said seal is combined with one or more of said dielectric layers.
  • the dielectric layer completely covers the support element and the chip and terminates only outside the support element with the carrier substrate. Between the dielectric layer and the upper side of the carrier substrate, a cavity is formed, in which the chip and the supporting element encircling it are enclosed together.
  • the support element may be made of a hermetically sealed or a non-hermetically sealed material.
  • the seal is formed as a dielectric layer, which the
  • the support element the procedure of a hermetic material and form egg NEN portion of the sidewall of the device according to the invention.
  • the large-area carrier substrate (panel), which is equipped with a plurality of chips is laminated at a comparatively high temperature with a plastic film which is used in the case of Cooling is clamped over the chip and the surrounding supporting element.
  • the hermetic layer z. B. a Cu layer, in the area between the bays of the chips with the support element or with the carrier substrate complete. For this reason, the dielectric layer is removed at these locations.
  • the hermetic layer at the edge of the component in a (ring-shaped) closed strip directly flush with the surface of the carrier substrate, with several or all chips of the component being arranged within this closed strip.
  • the hermetic layer is sandwiched between the chips on the support member and the chips of the device are not individually encapsulated but collectively hermetically sealed.
  • the device according to the invention comprises a plurality of identical or different chips with passive or active components, which are arranged on the upper side of the carrier substrate and encapsulated in the same way.
  • the device also includes one or more discrete components, e.g. B. selected from a capacitor, a resistor or a coil comprises.
  • one or more discrete components e.g. B. selected from a capacitor, a resistor or a coil comprises.
  • the production of bumps designed as electrically conductive compounds succeeds by various methods.
  • the bumps may be formed over the pads by electrodeposition, for example by deposition of SnPb, SnAg, SnCu, SnAgCu or SnAu. Remelting may occur at the galvanic deposition. close, which leads to the formation of the corresponding alloy.
  • the bumps can also be generated on the solderable metallizations on the chip underside. This can for example also be done by electrodeposition over the corresponding metallizations. A solder-jet process is also possible. Furthermore, stencil printing of solder deposits on the metallizations and a subsequent remelting process is possible. Since the wettability of the solderable metallizations also facilitates the structuring here, a different wettability of metallic structures for structuring the bumps on the chip or in the wafer stage can be used.
  • the chip underside it is possible to passivate a majority of the metallizations located on the chip (the chip underside), for example by producing an anodic oxide layer, which may additionally be covered with an applied mineral layer, for example a thin silicon oxide layer or a thin silicon nitride layer.
  • the surfaces not covered by this passivation then remain wettable with solder or, in particular, be wetted with solder by suitable further layers, so-called underbump metallizations - UBM - while the passivated surfaces of the metallization represent the solder mask.
  • the supporting element arranged on the carrier substrate encloses an interior, which holds the place for receiving the chip represents and defines geometrically.
  • the support element can reach beyond the level of the chip bottom edge or top edge. However, it is also possible that the support element * is lower than the chip lower edge.
  • the support element is made of plastic, solder or metal and can be produced integrated with other components or structures of the carrier substrate.
  • a metal-based or metallized support member has the advantage that the metallization provides good contact, adhesion, and wetting to the seal or dielectric layer so as to hermetically seal the entire device, and in particular the conductive structures on the underside of the device Chips is guaranteed.
  • the surface of the support element has no metallization.
  • the support element can furthermore be made of a ceramic material or a plastic, preferably of a plastic with a very low water absorption capacity (eg highly filled plastic or liquid crystal polymer).
  • the support element can also be produced with or via solderable metallizations.
  • a metallization is produced on the carrier substrate at the locations provided for the support element, for example in a sputtering process.
  • the support element can then be produced by galvanic reinforcement of this metallization.
  • a layer sequence of titanium (for better adhesion) and copper can be produced.
  • a sufficient thickness of this layer can already be achieved by sputtering, for example 100 to 200 nm titanium and more than 6 ⁇ copper.
  • the support element is preferably structured by means of a photoresist mask by structured sputtering. The mask can also be designed so that they can remain on the carrier substrate during the galvanic thickening process.
  • the support element is provided in the form of an individual frame. It is also possible that the support member is formed as a frame of a solid block with recesses for each chip.
  • the use of the chip encircling support member in the encapsulation of the device by means of a seal has the advantage that on the electrically conductive connections acting mechanical forces, which occur especially under thermal stress and can lead to cracks, reduced by supporting the seal on the support element which contributes to the mechanical relief of the electrically conductive connections.
  • the object underlying the invention to avoid over-loading 'stung the electrically conductive connections, is also solved by another device. It is proposed a chip, with electrically conductive structures on the chip bottom side, and a carrier substrate, which has pads on the surface, wherein the chip is mounted in flip-chip construction by means of electrically conductive connections on the carrier substrate and wherein the pads with the electrically conductive structures of the chip are electrically connected by means of electrically conductive connections.
  • a cover in particular a composite of a dielectric layer and an overlying metal layer, is arranged on the chip top side, this composite terminating around the chip outside the chip area with the carrier substrate.
  • the chip thickness in the component is selected such that the forces occurring due to thermal expansion of the mentioned composite in the temperature range range between -60 ° C and 85 ° C per electrically conductive connection (per bump) maximum 2 Newton.
  • a dielectric layer of polymer material having a modulus of elasticity below 1 GPa or a thin film whose thickness is less than 20 ⁇ m.
  • the deformation of the electrically conductive connection is minimized when the temperature changes because the deformation does not occur in the solder or in the electrically conductive connections, but to a large extent in the dielectric layer or in the film.
  • a dielectric film having a small thermal expansion coefficient or a coefficient of thermal expansion by incorporation of an inorganic filler may be used.
  • a dielectric layer is used with a thermal expansion coefficient which corresponds to that of the solder or the material of the electrically conductive compounds. It is also possible that the thermal expansion coefficient of the material of the dielectric layer between ⁇ Bump / 2 and 2 ⁇ Bum us- is selected. So that a structuring of such dielectric layers or films with fillers is possible, preferably particles are used whose diameter is smaller than 1 micron.
  • a component which contains a chip with electrically conductive structures on the chip underside and a carrier substrate which has pads on the surface, wherein the chip in flip-chip arrangement by means of electrically conductive connections on the carrier substrate is mounted and wherein the pads are electrically connected to the electrically conductive structures of the chip by means of electrically conductive connections.
  • the component according to the invention also contains a support element, which is designed as a shrink frame and is arranged on the upper side of the carrier substrate, which rotates around the chip and tightly surrounds the chip.
  • This advantageous embodiment of the invention has the advantage that the shrink frame simultaneously mechanically supports the chip to be encapsulated and seals it tightly with the carrier substrate, so that in this case in principle no further sealing is necessary. If the shrink frame is not sufficiently gas-tight, the hermeticity of the component can be produced by an additional hermetically sealed layer, preferably by a metal layer.
  • the object underlying the invention is also achieved by a method with the following steps: at least two electrically conductive structures bearing chips are on a support substrate, which on the
  • the dielectric layer a metal layer, which forms a composite with the dielectric layer, and then to apply the potting compound on the composite of the dielectric layer and the metal layer outside the chip and optionally to cure.
  • the carrier substrate can then be sawn, so that individual components are formed, which comprise at least one of said chips.
  • FIG. 1 shows a component encapsulated according to the invention with a carrier substrate, an attached chip, a dielectric layer and a support element in schematic cross section
  • FIG. 2 shows an advantageous embodiment of the component encapsulated according to the invention with the support Element of a hermetically sealed material in schematic cross section
  • Figures 3 and 4 show advantageous embodiments of the present invention encapsulated device in schematic cross section
  • Figures 5a and 5b show a device according to the invention with a potting compound between the encapsulated chips in the schematic cross section
  • FIGS. 6a and 6b show a component according to the invention with a thinned chip in a schematic cross-section (in the normal state and at a substantially lower temperature).
  • FIG. 6c shows an exemplary arrangement of the electrically conductive connections of the thinned chip in the component according to the invention in a schematic cross section parallel to the chip surface
  • FIGS. 7a to 7c show successive process steps in the encapsulation of the component according to the invention with a chip with bevelled side surfaces and a solder frame
  • FIG. 1 shows a carrier substrate TS with an attached chip CH and a support element SE in a schematic cross section.
  • the component comprises the chip CH mounted on the carrier substrate TS in a flip-chip arrangement by means of electrically conductive connections BU and a support element SE arranged on the top side of the carrier substrate and circumscribing the chip.
  • the chip does not rest on the support element.
  • the chip and the support element together are covered with a seal AB formed as a dielectric layer.
  • a metal layer ME is additionally applied to the dielectric layer AB. The metal layer serves to shield the signal-carrying chip structures from electromagnetic interference and to produce the hermeticity.
  • the chip top side can additionally be provided with a continuous metallization or with a layer, eg. As adhesive layer, which allows better adhesion of the dielectric layer AB, be provided.
  • the carrier substrate TS contains one or more dielectric layers, metallization levels ML being provided on its top side, underside and optionally between two dielectric layers.
  • the upper side of the carrier substrate has, in particular, connection surfaces AF, which are electrically connected to the electrically conductive structures of the chip.
  • the metallization levels of the multi-layered carrier substrate may include integrated circuit elements formed by interconnects and metal surfaces, selected e.g. from a capacitance, an inductance, a line or a line section.
  • the chip CH contains, for example, a piezoelectric substrate whose one surface (underside) carries metallizations of a surface acoustic wave device and / or at least one FBAR (Thin Film Bulk Acoustic Wave Resonator), referred to below as component structures.
  • the chip may also be a multilayer substrate with integrated circuit elements. It is possible that the chip top side may be metallic is siert, z. B. by a Cu sputter layer which is galvanically reinforced.
  • the circuit elements integrated in the carrier substrate can form at least part of the following circuits: a high-frequency switch, a matching circuit, an antenna switch, a diode switch, a transistor switch, a high-pass filter A low pass filter, a bandpass filter, a band rejection filter, a power amplifier, a preamplifier, an LNA, a diplexer, a duplexer, a coupler, a directional coupler, a memory element, a balun, a mixer or an oscillator.
  • the expansion coefficient of the support element a Ralmen is preferably approximately equal to the expansion coefficient of the electrically conductive compounds a B and is smaller than the coefficient of expansion of the cover a ⁇ bdechllt ".
  • Support element over the surface of the carrier substrate may, for. B. be approximately equal to or greater than the height of the electrically conductive connection or the Bump Let. It is useful to select the height of the support element h so that it is connected to the distance g between the top of the carrier substrate and the support point of the film on the chip as follows:
  • the height of the support member in the entire specified temperature range (eg, -60 ° C ... + 85 ° C) is smaller than the height of the electrically conductive connection (or Bump Love) at the same temperature.
  • the width of the support element can be selected so that the inner edge of the support element as shown in FIG 1 is outside the area covered by the chip or extends below the chip.
  • the height of the support member is greater than, equal to or smaller than the distance between the chip top side (or the chip bottom side) and the top of the carrier substrate.
  • the support element SE preferably follows the outer shape of the chip CH and is therefore rectangular in particular (in plan view).
  • the support member may be made of metal, solder, ceramic or plastic.
  • the plastic support element can for example be produced from a photoresist or be patterned using a photolithography or a laser from another layer.
  • the support element made of metal can be produced by screen printing or galvanic.
  • the support member may on one side with an adhesive layer, glass solder or a solderable layer, for. B. Metallot be provided so that the support member can be attached to the top of the carrier substrate.
  • the support member is fixedly connected to the carrier substrate or forms a part of the carrier substrate, wherein the support member and the Tr gersubstrat be of the same material and z. B. can be produced simultaneously.
  • the bumps can be generated galvanically, by solder-jet methods (eg laser bumping), studbumping or by printing.
  • an anisotropic conductive adhesive can be used, the z. B. is applied to the top of the Suub- strats.
  • signal-conducting structures (on the chip side) may need to be protected, eg. B. by a protective cap or a protective layer.
  • FIG. 2 shows a further advantageous embodiment of the component according to the invention.
  • the dielectric layer AB does not terminate with the carrier substrate TS, but only with the support element SE.
  • the dielectric layer AB covers only a part of the support element, so that the metal layer ME terminates with the region of the support element not covered by the dielectric layer. Since the support element SE forms a part of the side wall of the component in this case, a hermetic encapsulation of the chip in the component is only ensured in this case if the support element consists of a hermetically sealed material (eg ceramic, metal or solder) ,
  • a hermetically sealed material eg ceramic, metal or solder
  • the support element SE may be part of the carrier substrate TS here.
  • the height of the support member is approximately equal to the distance between the chip top and the top of the support substrate. It is also possible that the height of the support element is greater or smaller than the distance between the chip top side and the top side of the carrier substrate.
  • the seal formed as a dielectric layer AB is continuous and in particular completely covers the surface of the support element. This has the advantage that such a layer can be applied very easily. If the dielectric layer thereby a granted hermetic conclusion, so can be dispensed with the metal layer ME.
  • the space between the chip CH and the support member SE is sealed with the seal AB.
  • the seal covers in this case only the adjacent or directly opposite edge regions on the top of the chip and the support member.
  • the seal may be of glass solder or potting compound (eg adhesive or resin). In this case, it makes sense to apply a metal layer ME for shielding the chip in such a way that it covers the chip top side, the seal and the surface of the support element which is not covered by the seal.
  • the chip top and the surface of the support element are metallized before the application of the seal and the seal consists of solder.
  • the continuous metal layer which in particular covers the seal, can be dispensed with.
  • FIG. 5 a shows an advantageous embodiment of the invention without a support element.
  • the chip CH is arranged on a large-area carrier substrate TS (panel) and, as indicated in the figure, surrounded by further (identical or different) chips.
  • each chip belongs to a slot on the panel.
  • the chips are encapsulated in the same way with a dielectric layer AB. Since the dielectric layer AB usually does not allow a hermetic seal, the hermeticity is produced by another hermetic layer ME.
  • the hermetic layer in particular a metal layer, for. B. a Cu layer, which forms a composite with the dielectric layer, complete in the area between the bays with the carrier substrate. For this reason, the dielectric layer is removed at these locations.
  • Relief of the electrically conductive connections is achieved here by at least partially filling the spaces between the encapsulated chips with a potting compound VM (eg resin or glob top) with a suitable expansion coefficient.
  • a potting compound VM eg resin or glob top
  • the material and the height of this filling are selected so that the (compared to the coefficients of expansion of the electrically conductive compounds) higher coefficient of expansion of the dielectric layer AB is compensated, and that the coefficient of expansion of the composite of the potting compound, the dielectric layer and the metal layer ME is adapted in the region between the upper side of the carrier substrate and the chip lower edge to the expansion coefficient of the electrically conductive connections gene.
  • the large-area carrier substrate with the chips arranged on corresponding individual bays can be separated into individual components and, in particular, sawn.
  • the isolated components may contain one or more chips.
  • the chips are encapsulated as described above and arranged on the large-area carrier substrate TS, wherein the carrier substrate is later divided into individual components, for example sawed.
  • the potting compound in a preferred embodiment, the potting compound
  • VM filled up to the chip top edge in order to obtain a (after dicing by sawing) cuboidal component, which can be easily equipped in the subsequent SMD assembly.
  • FIGS. 6a and 6b show a further advantageous embodiment of the invention.
  • the chip, the carrier substrate, the dielectric layer, the metal layer and the electrically conductive connections experience different expansions due to the different and, for example, bumps.
  • T. also directional thermal expansion coefficient.
  • the occurring mechanical stresses, in particular the shear stresses, must withstand especially the electrically conductive connections (bumps).
  • the simulation of the device according to the invention shows that in a bump with the diameter of about 180 microns from a shearing force of about 2 N acting on it cracks are caused to affect the functioning of the device and even the demolition of the bump of the UBM ( Outside electrodes AE on the side of the chip or pads AF on the side of the carrier substrate) can lead.
  • the thermal shock resistance of the component according to the invention by either selecting the chip thickness to be so small or reducing it by thinning the chip so that the force necessary for bending the chip CH is maintained over the entire specified temperature range (eg. -60 ° C to + 85 ° C) "is significantly smaller than that for a demolition of the electrically conductive connections BU of the UBM or the pad AF or sufficient for the formation of Bumprissen force (eg 2 N per bump ).
  • the exact value of the chip thickness depends on the ratio of the expansion coefficients of the dielectric layer AB and the metal layer ME, the chip CH, the electrically conductive connections BU, the carrier substrate TS and geometric
  • Factors eg chip size, size of the electrically conductive connections or the distance between the electrically conductive connections.
  • the bumps are equally spaced in two parallel rows of 3 bumps along the longer chip edge.
  • the distance El of the bumps in a row is 800 ⁇ m.
  • the distance L2 between the rows is 900 ⁇ m.
  • the cover of the chip consists of a 50 ⁇ m thick film (with a thermal expansion coefficient of 130.0 ppm / K in the relevant temperature range) and a 20 ⁇ m thick Cu layer arranged above it, which has an expansion coefficient of 17.1 ppm / K. Numerical simulations of the expansion behavior for the relevant temperature range have shown that the resulting force per bump is less than 2 Newton with a chip thickness ⁇ 250 ⁇ m.
  • the chip is thinned to achieve relief of the electrically conductive connections. It is possible to use a DBG (Dicing Before Grinding) method for this.
  • the not yet isolated chips are thinned in the wafer stage, ie before soldering to the carrier substrate.
  • a surface of the wafer here called bottom side
  • the depth of the saw track or the structural recess is smaller than the thickness of the wafer and preferably equal to or slightly larger than the achieved, remaining after thinning chip thickness.
  • the material on the upper side of the wafer is partially removed, at the same time the chips on the sawn and thinned wafer are separated.
  • the chips can also be thinned after soldering for the purpose stated above.
  • the thickness of about 250 microns or more having chip can be thinned to a thickness of 50 to 100 microns.
  • a particle beam with aluminum oxide particles of a diameter ⁇ 50 ⁇ m is suitable. It is also possible to grind the chip.
  • the areas in which erosion is to be prevented can be covered by means of a soft resist mask, for example a photoresist mask.
  • a soft resist mask for example a photoresist mask.
  • FIG. 7 shows an alternative embodiment of the invention.
  • a support element SE designed as a solder frame is produced on the carrier substrate before the chip CH is placed on it.
  • a metallization reference symbol AE
  • UBM underbump metallization
  • the solder frame can then be applied by printing, galvanic reinforcement of the UBM or also as a frame-shaped piece of solder foil.
  • the side edges of the chip are bevelled so that the chip tapers towards the surface with the (possibly réelletra- in the later process step) electrically conductive structures (called the chip bottom) out. Then it is metallized on the oblique side surfaces.
  • the metallization takes place the side surfaces in the same process step as the generation of the electrically conductive structures and the UBM on the chip bottom.
  • the side surface of the chip can also z. B. are coated with a Ti / Cu layer, wherein the conductive structures on the chip bottom can be protected with a photoresist.
  • the chip underside has outer electrodes AE, a contact metallization KM and insulating non-wetting structures IS arranged at the lower chip edge.
  • the insulating structures prevent a short circuit between the outer electrodes AE and the contact metallization KM. They can be structured from plastic or solder mask or produced by passivation of the metal structures. With a sufficiently large distance between the outer electrodes AE and the contact metallization KM, the insulating layer IS can be dispensed with.
  • the chip top side can additionally be provided with a metal layer for shielding purposes.
  • the electrically conductive connections (bumps) are located on the upper side of the carrier substrate TS before the chip is put on.
  • the chip can then be placed on the carrier substrate, see Figure 7b, that it is arranged with the bevelled side edges above the solder frame and is supported by the electrically conductive connections (bumps) from below.
  • the frame height and the height of the electrically conductive connection (Bump Beat) are selected so that is brought by the collapse of the solder or the bumps during soldering, the chip in contact with the solder frame.
  • a solder connection of the solder frame to the contact metallizations KM is established at the side edges of the chip (reference symbols AB, SE in FIG. 7c), wherein the solder connection serves for a hermetic termination between the chip and the carrier substrate and when after soldering the seal AB is formed by the solder frame.
  • the chip with the oblique side surfaces it is possible, instead of the chip with the oblique side surfaces, to use a chip whose side surfaces have at least one step, so that the chip is approximately T-shaped in cross section.
  • the (partial) metallization of the chip side surfaces can be done at the stage and in the same process step as the formation of the electrically conductive structures and the UBM on the chip underside.
  • a support element designed as a frame has a shrinkage behavior, so that the frame rests tightly against the chip after a temperature stress.
  • the further sealing can be dispensed with and the component can be closed by a hermetically sealed layer, in particular a metal layer (eg by a Cu sputter layer, which is galvanically reinforced), the hermetically sealed layer covering the chip top side and the shrink frame covered and terminates with the carrier substrate.
  • the frame can be provided on one side with a solderable layer or with an adhesive layer which connects the frame to the carrier substrate.
  • the invention has been illustrated only by means of less important exemplary embodiments, but is not limited to these. Further variants of the component according to the invention or the method for its production are in particular in other geometric configurations, other materials to be used or in the use of analogous processes, with which the same effects can be achieved. However, the seal between the chip and the support element or carrier substrate and devices or measures with which the relief of the electrically conductive connections according to the invention can be achieved remain essential.
  • the method according to the invention preferably several chips can be applied, connected and encapsulated in parallel on a correspondingly large-area carrier substrate.
  • the carrier substrate can then be severed between individual chips in order to separate individual components or groups of components connected to one another in modules. The separation and separation can be done with a blasting process or by sawing. Surface layers and, in particular, metallizations to be severed can be structured beforehand if necessary and then removed wet-chemically or by plasma etching.

Landscapes

  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Wire Bonding (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

Die Erfindung betrifft ein verkapseltes Bauelement, das ein Trägersubstrat und zumindest einen auf der Oberseite des Trägersubstrats angeordneten und mit diesem mittels elektrisch leitender Verbindungen elektrisch verbundenen Chip enthält. Die Verkapselung des Chips wird mit einer Abdichtung oder dielektrischen Schicht erzielt. Infolge unterschiedlicher Ausdehnungskoeffizienten der Abdichtung oder dielektrischen Schicht und der elektrisch leitenden Verbindungen treten bei Temperaturwechsel Verspannungen in den elektrisch leitenden Verbindungen auf, die zu Rissen, Brüchen und sogar zur Unterbrechung der elektrisch leitenden Verbindungen führen können. Zur mechanischen Entlastung der elektrisch leitenden Verbindungen von Verspannungen bei Temperaturwechsel (insbesondere bei extremen thermischen Belastungen) wird vorgeschlagen, das Trägersubstrat mit einem den Chip umlaufenden Stützelement zu versehen, welches zur Abstützung der Abdichtung oder dielektrischen Schicht dient, und/oder das Material und die Anordnung der Verkapselung entsprechend zu wählen.

Description

Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
Die Erfindung betrifft ein verkapseltes Bauelement, bei dem zwischen einem Trägersubstrat und der aktiven Fläche eines Chips ein Spalt vorgesehen ist, insbesondere ein mit akustischen Wellen arbeitendes Bauelement, das ein Trägersubstrat und einen auf der Oberseite des Trägersubstrats angeordneten und mit diesem mittels Bumps oder anderer elektrisch leiten- der Verbindungen elektrisch und mechanisch verbundenen Chip enthält .
Der Chip ist auf einem Substrat, z. B. bei einem akustischen Bauelement auf einem piezoelektrischen Substrat aufgebaut, wobei die zum Trägersubstrat zugewandte Chipoberfläche, im folgenden Unterseite genannt, elektrisch leitende Strukturen trägt, z. B. mit akustischen Oberflächen- oder Volumenwellen arbeitende Resonatoren.
Um die empfindlichen leitenden Strukturen auf dem Chip vor Umgebungseinflüssen zu schützen, wurden bereits verschiedene Verfahren zur einfachen Verkapselung der Bauelemente vorgeschlagen .
Es besteht z. B. die Möglichkeit, den Raum zwischen dem
Chiprand und dem Trägersubstrat mit einem Underfiller abzudichten und eine Metallschicht auf das Bauelement aufzusput- tern. Dieses Verfahren hat den Nachteil, daß man die leitenden Strukturen (insbesondere akustische Wandler) auf dem Chip vor dem Underfiller, beispielsweise mit einer Kunststoffkappe, schützen muß und dazu aufwendige Verfahrensschritte braucht .
In der DE 198 06 818 A wurde beispielsweise vorgeschlagen, die Bauelemente in Flip-Chip-Anordnung auf einem Träger zu verlöten und anschließend mit einer Folie, z. B. Laminatfolie, abzudecken, die zwischen den Bauelementen dicht mit dem Träger abschließt. In weiteren Variationen solcher Folienabdeckungen von Bauelementen wird auch vorgeschlagen, diese Folien durch Aufbringen einer Metallschicht über der Folie weiter hermetisch abzudichten und diese Metallisierung bei- spielsweise galvanisch zu verstärken. In diesem Fall handelt es sich um freistehende Bumps, die nicht durch eine Vergußmasse unterstützt sind. Da die mechanische Verbindung zwischen dem Trägersubstrat und dem Chip ausschließlich durch die Laminatfolie und die Bumps zustande kommt, müssen vor al- lern die Bumps die im Chip bei mechanischen Einwirkungen auftretenden Scherspannungen und/oder Zugspannungen aushalten.
Insbesondere infolge unterschiedlicher Ausdehnungskoeffizienten der Laminatfolie bzw. der Abdichtungen und der Bumps sind die Bumps bei einem starken und sprunghaften Temperaturwechsel mechanischen Verspannungen ausgesetzt, die zu Rissen, Brüchen und sogar zum Abreißen der Bumps führen können.
Aufgabe der vorliegenden Erfindung ist es, bei einem Bauele- ment in Flip-Chip-Bauweise mechanischen Verspannungen der elektrisch leitenden Verbindungen, insbesondere Bumpverbin- dungen bei extremen thermischen Belastungen vorzubeugen.
Diese Aufgabe wird erfindungsgemäß durch ein Bauelement nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sowie das Verfahren zur Herstellung des Bauelements sind weiteren Ansprüchen zu entnehmen.
Die Erfindung schlägt ein Bauelement vor, das einen Chip mit elektrisch leitenden Strukturen auf einer Oberfläche, im folgenden Chipunterseite genannt, und ein mit diesem Chip elektrisch und mechanisch verbundenes Trägersubstrat umfaßt. Das Trägersubstrat weist auf der Oberseite Anschlußflächen zum Ankontaktieren des Chips auf. Der zumindest eine Chip ist in Flip-Chip-Bauweise mit Hilfe von elektrisch leitenden Verbindungen, vorzugsweise Lötverbindungen, insbesondere Bumpver- bindungen (Bumps), auf einem Trägersubstrat montiert, wobei die Anschlußflächen des Trägersubstrats mit den elektrisch leitenden Strukturen des Chips elektrisch verbunden sind. Zwischen dem Trägersubstrat und der aktiven Fläche des Chips ist ein Spalt vorgesehen.
Zur Entlastung der elektrisch leitenden Verbindungen ist ein auf der Oberseite des Trägersubstrats angeordnetes Stützelement vorgesehen, welches den Chip umläuft, ohne ihn zu berühren. Das Stützelement ist vorzugsweise durch einen auf der Oberseite des Trägersubstrats angeordneten geschlossenen Rahmen, welcher den Chip umläuft, gebildet. Ferner umfaßt das erfindungsgemäße Bauelement eine Abdichtung, welche den Chip umgibt und zumindest den Raum zwischen dem Chip und dem ihn umlaufenden Stützelement dicht abschließt. Dabei stützt sich die Abdichtung am Stützelement ab.
Das Trägersubstrat des erfindungsgemäßen Bauelements kann eine oder mehrere dielektrische Schichten, beispielsweise aus einem Kunststoff, insbesondere organischem Kunststoff, Sili- zium, Siliziumoxid oder Keramik, insbesondere LTCC- oder
HTCC-Keramik (LTCC = Low Temperature Cofired Ceramic, HTCC = High Temperature Cofired Ceramic) enthalten.
Die Keramik kann vorteilhaft als schrumpfarme Keramik (Non Shrinkage) ausgeführt sein. Dies garantiert beim Sintern eine nur geringe Dimensionsänderung, so daß eine in der Grünfolie vorgegebene Geometrie beim Sintern weitgehend erhalten bleibt oder zumindest in reproduzierbarer Art und Weise einen nur geringen Schrumpf durch Sinterschwund erleidet. Mit LTCC- Keramiken ist es möglich, die Grünfolien mit kostengünstigen Metallisierungen zu versehen, deren Beständigkeit gegenüber den niedrig liegenden Sintertemperaturen der LTCC-Keramik gewährleistet ist .
Möglich ist es jedoch auch, das Trägersubstrat als PCB (Prin- ted Circuit Board) auszuführen, das als einschichtige oder mehrschichtige Leiterplatte auf Kunststoffbasis ausgebildet ist .
Die dielektrischen Schichten sind voneinander durch Metalli- sierungsebenen getrennt, wobei die Oberseite und die Unterseite des Trägersubstrats auch Metallisierungsebenen bilden, die zumindest Anschlußflächen zum Ankontaktieren des Chips bzw. Außenkontakte zum Auflöten des Bauelements auf einem Systemträger (z. B. Leiterplatte) aufweisen. Die Metallisie- rungsebenen enthalten z. B. elektrische Verbindungsleiter, Signaldurchführungen oder integrierte Schaltungselemente (ausgewählt aus einer Induktivität, einer Kapazität oder einer Leitung) , welche auf eine an sich bekannte Weise durch Leiterbahnen oder Leiterflächen gebildet sind. Die Metalli- sierungsebenen sind miteinander mittels Durchkontaktierungen verbunden.
Der Chip bei dem erfindungsgemäßen Bauelement umfaßt ein Trägersubstrat, das eine oder mehrere dielektrische Schichten enthalten kann, welche durch Metallisierungsebenen voneinander getrennt sind, wobei die Oberseite oder die Unterseite des Trägersubstrats auch eine Metallisierungsebene darstellt. Die Struktur der Metallisierungsebenen und ihre Verbindung miteinander sind wie oben beschrieben. Das Substrat kann z. B. eine oder mehrere Schichten aus Kunststoff, Silizium oder Siliziumoxid enthalten. Die als die Metallisierungsebene vorgesehene Chipseite kann zumindest eine passive, nichtlineare oder aktive Bauelement-Struktur aufweisen, insbesondere 'eine Diode oder einen Transistor.
Das erfindungsgemäße Bauelement kann insbesondere ein mit akustischen Wellen arbeitendes Bauelement sein, bei dem der Chip ein Substrat mit zumindest einer piezoelektrischen Schicht umfaßt, wobei eine Chipseite (z. B. die Chipuntersei- te) zumindest einen Oberflächenwellen-Wandler oder einen Volumenwellen-Resonator aufweist. Das Substrat kann wie oben beschrieben mehrere dielektrische Schichten und Metallisierungsebenen enthalten.
Das erfindungsgemäße Bauelement kann außerdem ein MEMS- Bauelement (MEMS= Microelectromechanical System, MOEMS= Micro Optoelectromechanical System) oder ein Halbleiter-Bauelement, insbesondere eine integrierte Schaltung auf der Halbleiter- Basis sein.
Die Abdichtung kann aus einem dielektrischen Material, insbesondere aus einer Vergußmasse, z. B. Harz, Glob-Top, Underfiller, Kleber oder einem Kunststoff, insbesondere einem organischen Kunststoff, einem Metallot, Glaslot oder einer Laminatfolie sein.
Die Abdichtung bedeckt zumindest teilweise die Seitenflächen des Chips und die Teilbereiche des ihn umlaufenden Stützelements und kann dabei den Raum zwischen den Seitenflächen des Chips und des Stützelements teilweise oder vollständig aus- füllen.
In einer vorteilhaften Ausführungsform ist die Abdichtung als dielektrische Schicht ausgebildet, welche zusätzlich die Chipoberseite überdeckt . Die dielektrische Schicht kann durch eine Vergußmasse, z. B. Harz oder eine KunststoffSchicht , insbesondere eine Schicht aus einem organischen Kunststoff oder einem Glaslot oder durch eine Laminatfolie gebildet sein.
Die dielektrische Schicht kann aus einer oder mehreren
Schichten bestehen, welche beispielsweise verschiedene Funktionen realisieren. Es ist vorteilhaft, wenn eine der genannten Schichten eine besonders geringe Feuchtigkeitsaufnahme oder eine gute Gasdichtigkeit aufweist. Dafür sind insbeson- dere Schichten aus einem LCP-Material (Liquid Crystal Polymer) geeignet. Es ist zweckmäßig, insbesondere bei einer als Folie realisierten dielektrischen Schicht, die schlecht am Trägersubstrat bzw. Chip haftet, eine zusätzliche Haftvermittlungsschicht vorzusehen. Als oberste Schicht im Schichtaufbau der dielektrischen Schicht kann eine zusätzliche Schicht angeordnet werden, die insbesondere für die Laserbeschriftung geeignet ist. Es ist möglich, daß eine der Schichten im Schichtaufbau der dielektrischen Schicht zusätzlich zum Auffüllen der Zwischenräume zwischen den Chips auf einem großflächigen Trägersubstrat (Panel) geeignet ist. Diese Schicht kann mit einer Vergußmasse realisiert werden.
Möglich ist auch, daß die genannte Abdichtung mit einer oder mehreren der genannten dielektrischen Schichten kombiniert ist .
Es ist möglich, daß die dielektrische Schicht das Stützelement und den Chip vollständig überdeckt und erst außerhalb des Stützelementes mit dem Trägersubstrat abschließt. Zwischen dielektrischer Schicht und der Oberseite des Trägersubstrats ist ein Hohlraum ausgebildet, in welchem der Chip und das ihn umlaufende Stützelement gemeinsam eingeschlossen sind. Dabei kann das Stützelement aus einem hermetisch dichten oder einem nicht hermetisch dichten Material sein.
In einer weiteren vorteilhaften Ausführungsform ist die Ab- dichtung als dielektrische Schicht ausgebildet, welche den
Chip vollständig überdeckt und mit dem Stützelement dicht abschließt, wobei die Außenseite des Stützelements von der Abdichtung nicht abgedeckt ist. Dabei ist das Stützelement' sinngemäß aus einem hermetisch dichten Material und kann ei- nen Teil der Seitenwand des erfindungsgemäßen Bauelements bilden.
Beim bevorzugten Verfahren zur Herstellung eines erfindungsgemäßen Bauelements wird das mit mehreren Chips bestückte großflächige Trägersubstrat (Panel) bei einer vergleichsweise hohen Temperatur mit einer Kunststoffolie laminiert, die beim Abkühlen über dem Chip und dem ihn umlaufenden Stützelement aufgespannt wird.
Ist das Bauteil in diesem Zustand noch nicht hermetisch ver- schlössen, wird durch eine weitere Schicht die Hermetizität hergestellt. Dazu muß die hermetische Schicht, z. B. eine Cu- Schicht, im Bereich zwischen den Einbauplätzen der Chips mit dem Stützelement oder mit dem Trägersubstrat abschließen. Aus diesem Grund wird die dielektrische Schicht an diesen Stellen entfernt.
Möglich ist es auch, die hermetische Schicht am Rand des Bauelements in einem (ringförmig) geschlossenen Streifen direkt mit der Oberfläche des Trägersubstrates abschließen zu las- sen, wobei mehrere oder alle Chips des Bauelements innerhalb dieses geschlossenen Streifens angeordnet sind. In diesem Fall liegt die hermetische Schicht zwischen den Chips auf dem Stützelement auf und die Chips des Bauelements sind nicht individuell, sondern kollektiv hermetisch dicht verkapselt.
Es ist möglich, daß das erfindungsgemäße Bauelement mehrere gleiche oder unterschiedliche Chips mit passiven oder aktiven Komponenten umfaßt, welche auf der Oberseite des Trägersubstrats angeordnet sind und auf die gleiche Art verkapselt sind.
Es ist möglich, daß das Bauelement außerdem eine oder mehrere diskrete Komponenten, z. B. ausgewählt aus einem Kondensator, einem Widerstand oder einer Spule, umfaßt.
Die Herstellung der als Bumps ausgeführten elektrisch leitenden Verbindungen gelingt mit verschiedenen Verfahren. In herkömmlicher Weise können die Bumps über den Anschlußflächen durch galvanische Abscheidung erzeugt werden, beispielsweise durch Abscheidung von SnPb, SnAg, SnCu, SnAgCu oder SnAu. An die galvanische Abscheidung kann sich ein Umschmelzen an- schließen, was zur Ausbildung der entsprechenden Legierung führt .
Möglich ist es auch, in herkömmlicher Weise die Bumps mittels Sieb- oder Schablonendruck von Lotpaste zu erzeugen und anschließend einen Reflowprozeß durchzuführen, bei dem die Bumps ihre kugelförmige Geometrie erhalten.
Auch ist es möglich, die Bumps durch gerichtetes Stanzen von Zylindern aus Lotfolie über den Durchkontaktierungen der obersten Schicht des Trägersubstrats zu erzeugen.
Alternativ können die Bumps auch auf den lötfähigen Metallisierungen auf der Chipunterseite erzeugt werden. Dies kann beispielsweise ebenfalls durch galvanische Abscheidung über den entsprechenden Metallisierungen erfolgen. Auch ein Solder-Jet-Verfahren ist möglich. Ferner ist Schablonendruck von Lotdepots auf den Metallisierungen und ein anschließender Um- schmelzprozeß möglich. Da auch hier die Benetzbarkeit der lötfähigen Metallisierungen die Strukturierung erleichtert, kann eine unterschiedliche Benetzbarkeit von metallischen Strukturen zur Strukturierung der Bumps auf dem Chip bzw. im Wafer-Stadium verwendet werden. Beispielsweise ist es möglich, einen Großteil der auf dem Chip (der Chipunterseite) befindlichen Metallisierungen zu passivieren, beispielsweise durch Erzeugen einer anodischen Oxidschicht, die zusätzlich noch mit einer aufgebrachten mineralischen Schicht, beispielsweise einer dünnen Siliziumoxidschicht oder einer dünnen Siliziumnitridschicht abgedeckt sein kann. Die nicht von dieser Passivierung bedeckten Flächen bleiben dann mit Lot benetzbar oder speziell durch geeignete weitere Schichten, sogenannte Underbumpmetallsierungen - UBM - mit Lot benetzbar gemacht werden, während die passivierten Oberflächen der Metallisierung die Lötstoppmaske darstellen.
Das auf dem Trägersubstrat angeordnete Stützelement umschließt einen Innenraum, der den Ort zur Aufnahme des Chips darstellt und geometrisch definiert. Das Stützelement kann dabei bis über das Niveau der Chip-Unterkante oder -Oberkante reichen. Möglich ist es jedoch auch, daß das Stützelement * niedriger als die Chip-Unterkante ist .
Als erhabene Struktur ist das Stützelement aus Kunststoff, Lot oder Metall gebildet und kann integriert mit anderen Komponenten oder Strukturen des Trägersubstrats erzeugt werden. Ein aus Metall bestehendes oder mit einer Metallisierung ver- sehenes Stützelement hat den Vorteil, daß die Metallisierung einen guten Kontakt, Haftung und Benetzung zur Abdichtung oder dielektrischen Schicht schafft, so daß eine hermetische Abdichtung des gesamten Bauelements und insbesondere der leitenden Strukturen auf der Unterseite des Chips gewährleistet ist. Möglich ist es jedoch auch, daß die Oberfläche des Stützelementes keine Metallisierung aufweist.
Das Stützelement kann ferner aus einem keramischen Material oder einem Kunststoff, bevorzugt aus einem Kunststoff mit ei- ner sehr geringen Wasseraufnahmefähigkeit (z. B. hochgefüllten Kunststoff oder Flüssigkristall -Polymer) sein.
Das Stützelement kann ferner mit bzw. über lötfähigen Metallisierungen erzeugt werden. Zunächst wird eine Metallisierung auf dem Trägersubstrat an den für das Stützelement vorgesehenen Stellen erzeugt, beispielsweise in einem Sputterprozeß. Das Stützelement kann dann durch galvanische Verstärkung dieser Metallisierung erzeugt werden. Dabei kann zunächst eine Schichtenfolge Titan (für die bessere Haftung) und Kupfer er- zeugt werden. Eine ausreichende Dicke dieser Schicht kann bereits durch Sputtern erzielt werden, beispielsweise 100 bis 200 nm Titan und mehr als 6 μ Kupfer. Möglich ist es jedoch auch, eine dünne Titan/Kupferschicht zu erzeugen (0,1 bis 2 μm Kupfer) und diese anschließend galvanisch zu verstärken. Vorzugsweise erfolgt eine Strukturierung des Stützelementes mit Hilfe einer Photoresistmaske durch strukturiertes Auf- sputtern. Die Maske kann auch so ausgebildet sein, daß sie während des galvanischen Aufdickprozesses auf dem Trägersubstrat verbleiben kann.
Es ist möglich, daß für jeden auf der Oberseite des Träger- Substrats angeordneten Chip das Stützelement in der Form eines individuellen Rahmens vorgesehen ist. Es ist außerdem möglich, daß das Stützelement als ein Rahmen aus einem soliden Block mit Ausnehmungen für jeden Chip ausgebildet ist.
Die Verwendung des den Chip umlaufenden Stützelementes bei der Verkapselung des Bauelements mit Hilfe einer Abdichtung hat den Vorteil, daß auf die elektrisch leitenden Verbindungen einwirkende mechanische Kräfte, welche insbesondere bei thermischer Belastung auftreten und zu Rissen führen können, durch das Abstützen der Abdichtung am Stützelement reduziert werden, was zur mechanischen Entlastung der elektrisch leitenden Verbindungen beiträgt.
Die der Erfindung zugrunde liegende Aufgabe, eine Überbela- ' stung der elektrisch leitenden Verbindungen zu vermeiden, wird außerdem durch ein weiteres Bauelement gelöst. Es wird ein Chip vorgeschlagen, mit elektrisch leitenden Strukturen auf der Chipunterseite, und einem Trägersubstrat, welches auf der Oberfläche Anschlußflächen aufweist, wobei der Chip in Flip-Chip-Bauweise mittels elektrisch leitender Verbindungen auf dem Trägersubstrat montiert ist und wobei die Anschlußflächen mit den elektrisch leitenden Strukturen des Chips mittels elektrisch leitender Verbindungen elektrisch verbunden sind. Auf der Chipoberseite ist eine Abdeckung, insbeson- dere ein Verbund aus einer dielektrischen Schicht und einer darüber liegenden Metallschicht angeordnet, wobei dieser Verbund rund um den Chip außerhalb der Chipfläche mit dem Trägersubstrat abschließt. Zur Entlastung der elektrisch leitenden Verbindungen (vorzugsweise Bumps) ist bei dem Bauelement die Chipdicke so ausgewählt, daß die durch thermische Ausdehnung des genannten Verbundes auftretenden Kräfte im Tempera- turbereich zwischen -60°C und 85°C pro elektrisch leitende Verbindung (pro Bump) maximal 2 Newton betragen.
Die Erfinder haben gefunden, daß eine auf eine elektrisch leitende Verbindung, insbesondere einen Bump wirkende Kraft ab 2 Newton zur Entstehung von Bumprissen führt, was erfindungsgemäß nun durch geeignete Wahl der Schichtdicke vermieden wird. Bei gängigen Chipgrößen und dazu verwendeten Bum- panordnungen ist dazu in der Regel eine Reduzierung der Chip- dicke nötig. Mit dieser vorteilhaften Ausfuhrungsform des erfindungsgemäßen Bauelements wird die gewünschte Entlastung der elektrisch leitenden Verbindungen (Bumps) ohne Stützelement erzielt, was den entsprechenden Verfahrensschritt zur Aufbringung des Stützelementes auf dem Trägersubstrat er- spart.
In einer weiteren vorteilhaften Ausführungsvariante der Erfindung wird vorgeschlagen, eine dielektrische Schicht aus Polymermaterial mit einem Elastizitätsmodul unter 1 GPa oder eine dünne Folie, deren Dicke kleiner als 20 μm beträgt, zu verwenden. Bei den genannten Materialien ist bei Temperaturwechsel die Verformung der elektrisch leitenden Verbindung dadurch minimiert, daß die Verformung nicht im Lot bzw. in den elektrisch leitenden Verbindungen, sondern zu einem gro- ßen Teil in der dielektrischen Schicht bzw. in der Folie auftritt.
Alternativ kann eine dielektrische Schicht bzw. eine Folie verwendet werden, die einen kleinen thermischen Ausdehnungs- koeffizienten aufweist oder bei der der thermische Ausdehnungskoeffizient durch Beimischung eines anorganischen Füllstoffs reduziert wird. Vorzugsweise wird eine dielektrische Schicht mit einem thermischen Ausdehnungskoeffizienten verwendet, welcher demjenigen des Lotes bzw. des Materials der elektrisch leitenden Verbindungen entspricht. Möglich ist es auch, daß der thermische Ausdehnungskoeffizient des Materials der dielektrischen Schicht zwischen αBump/2 und 2 αBum ausge- wählt ist. Damit eine Strukturierung solcher dielektrischen Schichten bzw. Folien mit Füllstoffen möglich ist, werden vorzugsweise Partikel verwendet, deren Durchmesser kleiner als 1 μm ist.
In einer weiteren Ausführungsvariante der Erfindung wird außerdem ein Bauelement vorgeschlagen, das einen Chip mit elektrisch leitenden Strukturen auf der Chipunterseite und ein Trägersubstrat, welches auf der Oberfläche Anschlußflächen aufweist, enthält, wobei der Chip in Flip-Chip Anordnung mittels elektrisch leitender Verbindungen auf dem Trägersubstrat montiert ist und wobei die Anschlußflächen mit den elektrisch leitenden Strukturen des Chips mittels elektrisch leitender Verbindungen elektrisch verbunden sind. Das erfindungsgemäße Bauelement enthält außerdem ein auf der Oberseite des Trägersubstrats angeordnetes als Schrumpfrahmen ausgebildetes Stützelement, welcher den Chip umläuft und diesen dicht umschließt. Diese vorteilhafte Ausfuhrungsform der Erfindung hat den Vorteil, daß der Schrumpfrahmen den zu verkapselnden Chip gleichzeitig mechanisch unterstützt und diesen dicht mit dem Trägersubstrat abschließt, so daß in diesem Fall im Prinzip keine weitere Abdichtung notwendig ist. Ist der Schrumpf- rahmen nicht ausreichend gasdicht, kann die Hermetizität des Bauteils durch eine zusätzliche hermetisch dichte Schicht, vorzugsweise durch eine Metallschicht hergestellt werden.
Die der Erfindung zugrunde liegende Aufgabe wird außerdem durch ein Verfahren mit folgenden Schritten gelöst : zumindest zwei elektrisch leitende Strukturen tragende Chips werden auf einem Trägersubstrat, welches auf der
Oberfläche Anschlußflächen zur elektrischen Verbindung mit den elektrisch leitenden Strukturen des Chips aufweist, in Flip-Chip Anordnung mittels elektrisch leitender Verbindμngen befestigt, - die zumindest zwei Chips werden mit einer dielektrischen Schicht, welche auf der Chipoberseite aufliegt und mit dem Trägersubstrat abschließt, überdeckt, so daß jeder der zumindest zwei Chips auf diese Weise individuell verkapselt wird, - der Zwischenraum zwischen den zumindest zwei Chips wird mit einer Vergußmasse gefüllt.
Es ist möglich, auf der dielektrischen Schicht eine Metall- schicht aufzutragen, die mit der dielektrischen Schicht einen Verbund bildet, und die Vergußmasse dann auf dem Verbund aus der dielektrischen Schicht und der Metallschicht außerhalb des Chips aufzutragen und gegebenenfalls zu härten. Das Trägersubstrat kann anschließend zersägt werden, so daß einzelne Bauelemente entstehen, welche zumindest einen der genannten Chips umfassen.
In diesem vorteilhaften Verfahren zur Herstellung eines erfindungsgemäß verkapselten Bauelements wird die Entlastung der elektrisch leitenden Verbindungen mit einem äußeren, über dem Verbund angeordneten und durch die Vergußmasse gebildeten Stützelement erzielt (durch seitliche Stützfunktion) . Gegen- über dem entsprechenden Verfahrensschritt der Aufbringung eines strukturierten "inneren" Stützelementes auf dem Trägersubstrat stellt dies eine Verfahrenserleichterung dar.
Im folgenden wird die Erfindung und insbesondere das Verfah- ren zur Herstellung eines erfindungsgemäßen Bauelements anhand von Ausführungsbeispielen und der dazugehörigen schematischen und daher nicht maßstabsgetreuen Figuren näher erläutert.
Figur 1 zeigt ein erfindungsgemäß verkapseltes Bauelement mit einem Trägersubstrat, einem aufgesetzten Chip, einer dielektrischen Schicht und einem Stützelement im schematischen Querschnitt
Figur 2 zeigt eine vorteilhafte Ausfuhrungsform des erfindungsgemäß verkapselten Bauelements mit dem Stütze- lement aus einem hermetisch dichten Material im schematischen Querschnitt
Figuren 3 und 4 zeigen vorteilhafte Ausfuhrungsformen des erfindungsgemäß verkapselten Bauelements im schematischen Querschnitt
Figuren 5a und 5b zeigen ein erfindungsgemäßes Bauelement mit einer Vergußmasse zwischen den verkapselten Chips im schematischen Querschnitt
Figur 6a und 6b zeigt ein erfindungsgemäßes Bauelement mit einem gedünnten Chip im schematischen Querschnitt (im Normalzustand und bei einer wesentlich niedrigeren Temperatur)
Figur 6c zeigt eine beispielhafte Anordnung der elektrisch leitenden Verbindungen des gedünnten Chips im erfindungsgemäßen Bauelement im schematischen Quer- schnitt parallel zur Chipoberfläche
Figuren 7a bis 7c zeigen aufeinanderfolgende Prozeßschritte bei der erfindungsgemäßen Verkapselung des Bauelements mit einem Chip mit angeschrägten Seitenflä- chen und einem Lotrahmen
Figur 1 zeigt ein Tragersubstrat TS mit aufgesetztem Chip CH und einem Stützelement SE im schematischen Querschnitt. Das Bauelement umfaßt den auf dem Trägersubstrat TS in Flip-Chip Anordnung mittels elektrisch leitender Verbindungen BU montierten Chip CH und ein auf der Oberseite des Trägersubstrats angeordnetes Stützelement SE, das den Chip umläuft.
Im erfindungsgemäßen Bauelement liegt der Chip auf dem Stüt- zelement nicht auf. Der Chip und das Stützelement zusammen sind mit einer als dielektrische Schicht ausgebildeten Abdichtung AB überdeckt. In diesem Ausführungsbeispiel ist auf die dielektrische Schicht AB zusätzlich eine Metallschicht ME aufgetragen. Die Metallschicht dient zur Abschirmung der signalführenden Chip- Strukturen vor elektromagnetischen Störungen sowie zur Herstellung der Hermetizität .
Die Chipoberseite kann zusätzlich mit einer durchgehenden Me- tallisierung oder mit einer Schicht, z. B. Klebeschicht, welche eine bessere Haftung der dielektrischen Schicht AB ermöglicht, versehen werden.
Das Trägersubstrat TS enthält eine oder mehrere dielektrische Schichten, wobei auf dessen Oberseite, Unterseite und ggf. zwischen zwei dielektrischen Schichten Metallisierungsebenen ML vorgesehen sind. Die Oberseite des Trägersubstrats weist insbesondere Anschlußflächen AF auf, die mit den elektrisch leitenden Strukturen des Chips elektrisch verbunden sind. Die Unterseite des Trägersubstrats weist insbesondere Außenkontakte AK (z. B. SMD-fähige Kontakte, SMD = Surface Mounted Device) auf. Die Außenkontakte sind mit den Anschlußflächen und ggf. den Metall isierungsebenen ME mittels Durchkontaktie- . rungen DK verbunden. Die Metallisierungsebenen des mehr- schichtigen Trägersubstrats können durch Leiterbahnen und Metallflächen gebildete integrierte Schaltungselemente enthalten, ausgewählt z.B. aus einer Kapazität, einer Induktivität, einer Leitung oder einem Leitungsabschnitt .
Der Chip CH enthält beispielsweise ein piezoelektrisches Substrat, dessen eine Oberfläche (Unterseite) Metallisierungen eines Oberflächenwellenbauelements und/oder zumindest einen FBAR (Thin Film Bulk Acoustic Wave Resonator) , im folgenden Bauelementstrukturen genannt, trägt. Der Chip kann außerdem ein mehrschichtiges Substrat mit integrierten Schaltungselementen sein. Es ist möglich, daß die Chipoberseite metalli- siert ist, z. B. durch eine Cu-Sputterschicht, die galvanisch verstärkt ist .
Die im Trägersubstrat integrierten Schaltungselemente können für sich oder zusammen mit den auf dem Chip oder im Chip angeordneten Bauelementstrukturen oder Schaltungselementen zumindest einen Teil folgender Schaltungen bilden: eines Hochfrequenz-Schalters, einer Anpaßschaltung, eines Antennenschalters, eines Diodenschalters, eines Transistorschalters, eines Hochpaßfilters, eines Tiefpaßfilters, eines Bandpaßfilters, eines Bandsperrfilters, eines Leistungsverstärkers, eines Vorverstärkers, eines LNAs, eines Diplexers, eines Duple- xers, eines Kopplers, eines Richtungskopplers, eines Speicherelements, eines Baluns, eines Mischers oder eines Oszil- lators.
Der Ausdehnungskoeffizient des Stützelementes aRalmen ist vorzugsweise ungefähr dem Ausdehnungskoeffizienten der elektrisch leitenden Verbindungen aB gleich und ist kleiner als der Ausdehnungskoeffizient der Abdeckung aΛbdechllt„ . Die Höhe des
Stützelementes über der Oberfläche des Trägersubstrats kann z. B. ungefähr gleich oder größer als die Höhe der elektrisch leitenden Verbindung oder die Bumphöhe sein. Es ist sinnvoll, die Höhe des Stützelementes h so auszuwählen, daß sie mit dem Abstand g zwischen der Oberseite des Trägersubstrats und dem Auflagepunkt der Folie am Chip folgendermaßen verbunden ist:
T ^ &Bump ~ ^ Abdeckung
** Rahmen ^Abdeckung
Ferner ist es möglich, daß die Höhe des Stützelementes im gesamten spezifizierten Temperaturbereich (z. B. -60°C ... +85°C) kleiner als die Höhe der elektrisch leitenden Verbindung (oder Bumphöhe) bei der gleichen Temperatur ist. In diesem Fall kann die Breite des Stützelementes so ausgewählt werden, daß die innere Kante des Stützelementes wie in Figur 1 dargestellt außerhalb der vom Chip bedeckten Fläche liegt oder unter den Chip reicht.
Möglich ist auch, daß die Höhe des Stützelementes größer, gleich oder kleiner als der Abstand zwischen der Chipoberseite (oder der Chipunterseite) und der Oberseite des Trägersubstrats ist.
Das Stützelement SE folgt vorzugsweise der äußeren Form des Chips CH und ist daher insbesondere (in der Draufsicht) rechteckig ausgebildet.
Das Stützelement kann aus Metall, Lot, Keramik oder Kunststoff bestehen. Das aus Kunststoff bestehende Stützelement kann beispielsweise aus einem Photolack erzeugt werden oder mit Hilfe einer Photolithographie oder eines Lasers aus einer anderen Schicht strukturiert werden. Das Stützelement aus Metall kann durch Siebdruck oder galvanisch erzeugt werden.
Da in diesem Beispiel eine hermetische Verkapselung des Chips im Bauelement dadurch erreicht wird, daß sowohl die dielektrische Schicht der Abdichtung AB als auch die Metallschicht ME außerhalb des St,üt.zelementes mit dem Trägersubstrat abschließt, ist es möglich, daß das Stützelement aus einem nicht hermetisch dichten Material besteht.
Das Stützelement kann einseitig mit einer Klebeschicht, Glaslot oder einer lötfähigen Schicht, z. B. aus Metallot, versehen sein, damit das Stützelement an der Oberseite des Träger- substrats befestigt werden kann.
Es ist möglich, daß das Stützelement fest mit dem Trägersubstrat verbunden ist oder einen Bestandteil des Trägersubstrats bildet, wobei das Stützelement und das Tr gersubstrat aus dem gleichen Material sein und z. B. gleichzeitig hergestellt werden können. Die Bumps können galvanisch, durch Solder-Jet-Verfahren (z. B. Laserbumping) , Studbumping oder durch Drucken erzeugt werden. Alternativ dazu kann auch ein anisotrop leitender Kleber eingesetzt werden, der z. B. auf die Oberseite des Trägersub- strats aufgebracht wird. In diesem Fall müssen signalleitende Strukturen (auf der Chipseite) eventuell geschützt werden, z. B. durch eine Schutzkappe oder eine Schutzschicht.
In Figur 2 ist eine weitere vorteilhafte Ausfuhrungsform des erfindungsgemäßen Bauelements dargestellt. Im Gegensatz zu dem in der Figur 1 vorgestellten Ausführungsbeispiel schließt die dielektrische Schicht AB nicht mit dem Trägersubstrat TS, sondern nur mit dem Stützelement SE ab. Dabei bedeckt die dielektrische Schicht AB nur einen Teil des Stützelementes, so daß die Metallschicht ME mit dem von der dielektrischen Schicht nicht bedeckten Bereich des Stützelementes abschließt. Da das Stützelement SE hier einen Teil der Seitenwand des Bauelements darstellt, so wird eine hermetische Verkapselung des Chips im Bauelement in diesem Fall nur gewähr- leistet, wenn das Stützelement aus einem hermetisch dichten Material (z. B. Keramik, Metall oder Lot) besteht.
Das in der Figur 3 gezeigte Ausführungsbeispiel entspricht der Figur 2, wobei das Stützelement SE hier Bestandteil des Trägersubstrats TS sein kann. In diesem Beispiel ist die Höhe des Stützelementes ungefähr gleich dem Abstand zwischen der Chipoberseite und der Oberseite des Trägersubstrats. Es ist auch möglich, daß die Höhe des Stützelementes größer oder kleiner als der Abstand zwischen der Chipoberseite und der Oberseite des Trägersubstrats ist.
Es ist möglich, daß die als dielektrische Schicht ausgebildete Abdichtung AB durchgehend ist und insbesondere die Oberfläche des Stützelementes vollständig bedeckt. Dies hat den Vorteil, daß eine solche Schicht besonders einfach aufgetragen werden kann. Wenn die dielektrische Schicht dabei einen hermetischen Abschluß gewährt, so kann auf die Metallschicht ME verzichtet werden.
Im in der Figur 4 dargestellten Ausführungsbeispiel ist der Raum zwischen dem Chip CH und dem Stützelement SE mit der Abdichtung AB abgedichtet. Die Abdichtung bedeckt in diesem Fall nur die einander benachbarten bzw. direkt gegenüberliegenden Randbereiche auf der Oberseite des Chips und des Stützelements .
Die Abdichtung kann aus Glaslot oder Vergußmasse (z. B. Klebemasse oder Harz) sein. In diesem Fall ist es sinnvoll, zur Abschirmung des Chips eine Metallschicht ME so aufzubringen, daß sie die Chipoberseite, die Abdichtung und die von der Ab- dichtung unbedeckte Oberfläche des Stützelementes überdeckt.
Es ist möglich, daß die Chipoberseite und die Oberfläche des Stützelementes schon vor dem Aufbringen der Abdichtung metallisiert sind und die Abdichtung aus Lot besteht. In diesem Fall kann auf die durchgehende Metallschicht, welche insbesondere die Abdichtung überdeckt, verzichtet werden.
In Figur 5a ist eine vorteilhafte Ausfuhrungsform der Erfindung ohne Stützelement dargestellt. Der Chip CH ist auf einem großflächigen Trägersubstrat TS (Panel) angeordnet und wie in der Figur angedeutet von weiteren (gleichen oder unterschiedlichen) Chips umgeben. Jeder Chip gehört beispielsweise zu einem Einbauplatz auf dem Panel. Dabei sind die Chips auf die gleiche Art mit einer dielektrischen Schicht AB verkapselt. Da die dielektrische Schicht AB in der Regel keinen hermetischen Abschluß ermöglicht, wird durch eine weitere hermetische Schicht ME die Hermetizität hergestellt. Dazu soll die hermetische Schicht, insbesondere eine Metallschicht, z. B. eine Cu-Schicht, welche mit der dielektrischen Schicht einen Verbund bildet, im Bereich zwischen den Einbauplätzen mit dem Trägersubstrat abschließen. Aus diesem Grund wird die dielektrische Schicht an diesen Stellen entfernt. Die Entlastung der elektrisch leitenden Verbindungen wird hier dadurch erreicht, daß die Zwischenräume zwischen den verkapselten Chips mit einer Vergußmasse VM (z. B. Harz oder Glob-Top) mit einem geeigneten Ausdehnungskoeffizient zumindest teilweise ausgefüllt werden. Das Material und die Höhe dieser Füllung werden so ausgewählt, daß der (verglichen mit dem der Ausdehnungskoeffizienten der elektrisch leitenden Verbindungen) höhere Ausdehnungskoeffizient der dielektri- sehen Schicht AB kompensiert wird, und daß der Ausdehnungskoeffizient des Verbunds der Vergußmasse, der dielektrischen Schicht und der Metallschicht ME im Bereich zwischen der Oberseite des Trägersubstrats und der Chipunterkante an den Ausdehnungskoeffizienten der elektrisch leitenden Verbindun- gen angepaßt ist. Nach dem Aushärten der Vergußmasse VM kann das großflächige Trägersubstrat mit den darauf an entsprechenden einzelnen Einbauplätzen angeordneten Chips in einzelne Bauteile vereinzelt und insbesondere zersägt werden. Die vereinzelten Bauteile können einen Chip oder mehrere Chips enthalten.
In dem in Figur 5b gezeigten Ausführungsbeispiel sind die Chips wie oben beschrieben verkapselt und auf dem großflächigen Trägersubstrat TS angeordnet, wobei das Trägersubstrat später in einzelne Bauteile zerteilt, beispielsweise zersägt wird. In Figur 5b wird die Entlastung der elektrisch leitenden Verbindungen wie in Figur 5a durch die Vergußmasse VM und zusätzlich durch das Stützelement SE erreicht.
In einem bevorzugten Ausführungsbeispiel wird die Vergußmasse
VM bis zur Chipoberkante aufgefüllt, um ein (nach dem Vereinzeln durch Zersägen) quaderförmiges Bauelement zu erhalten, welches bei der späteren SMD-Montage leicht bestückt werden kann.
In Figuren 6a und 6b ist eine weitere vorteilhafte Ausführungsform der Erfindung gezeigt. Bei einem sprunghaften Temperaturwechsel erfahren der Chip, das Trägersubstrat, die dielektrische Schicht, die Metall- schicht und die elektrisch leitenden Verbindungen (z. B. Bumps) unterschiedliche Ausdehnungen aufgrund der unterschiedlichen und z. T. auch richtungsabhängigen thermischen Ausdehnungskoeffizienten. Die auftretenden mechanischen Spannungen, insbesondere die Scherspannungen, müssen vor allem die elektrisch leitenden Verbindungen (Bumps) aushalten. Die Simulation des erfindungsgemäßen Bauelements zeigt, daß in einem Bump mit dem Durchmesser von ca. 180 μm ab einer auf ihn wirkenden Scherkraft von etwa 2 N Risse hervorgerufen werden, die zur Beeinträchtigung der Funktion des Bauelements und sogar zum Abriß des Bumps von der UBM (Außenelektroden AE auf der Seite des Chips bzw. Anschlußflächen AF auf der Seite des Trägersubstrats) führen können.
Es ist möglich, die Temperaturwechselbeständigkeit des erfindungsgemäßen Bauelements zu erhöhen, indem die Chipdicke ent- weder so gering ausgewählt wird oder durch Dünnen des Chips dermaßen reduziert wird, daß die für das Durchbiegen des Chips CH notwendige Kraft im ganzen spezifizierten Temperaturbereich (z. B. -60°C bis +85°C) „deutlich kleiner ist als die für einen Abriss der elektrisch leitenden Verbindungen BU von der UBM bzw. der Anschlußfläche AF oder die für die Entstehung von Bumprissen ausreichende Kraft (z. B. 2 N pro Bump) . Der genaue Wert der Chipdicke hängt vom Verhältnis der Ausdehnungskoeffizienten der dielektrischen Schicht AB uhd der Metallschicht ME, des Chips CH, der elektrisch leitenden Verbindungen BU, des Trägersubstrats TS und von geometrischen
Faktoren (z. B. Chipgröße, Größe der elektrisch leitenden Verbindungen oder der Abstand zwischen den elektrisch leitenden Verbindungen) ab und kann per Simulation ermittelt werden.
In einem vorteilhaften in Figur 6c gezeigten Ausführungsbei- spiel ist der Chip CH1 aus Lithiumtantalat (mit einem rieh- tungsabhängigen thermischen Ausdehnungskoeffizienten von ca. 7,0 - 14,3 ppm/K) der Breite a = 1,2 mm und der Länge b = 1,8 mm mit einem hier nicht dargestellten Trägersubstrat der Breite* 2 mm und der Länge 2 , 5 mm (mit dem thermischen Ausdeh- nungskoeffizienten von 6,3 ppm/K) mittels sechs Bumps BU1 aus SnAg (3, 5) Cu(0, 8) (mit einem thermischen Ausdehnungskoeffizienten von 20,0 ppm) der Höhe 50 μm verbunden. Die Bumps sind im gleichen Abstand in zwei parallelen Reihen zu j e 3 Bumps entlang der längeren Chipkante angeordnet. Der Abstand El der Bumps in einer Reihe beträgt 800 μm. Der Abstand L2 zwischen den Reihen beträgt 900 μm. Die Abdeckung des Chips besteht aus einer 50 μm dicken Folie (mit einem thermischen Ausdehnungskoeffizienten von 130,0 ppm/K im relevanten Temperaturbereich) und einer darüber angeordneten 20 μm dicken Cu- Schicht, die einen Ausdehnungskoeffizienten von 17,1 ppm/K aufweist. Numerische Simulationen des Ausdehnungsverhaltens für den relevanten Temperaturbereich haben ergeben, daß die pro Bump auftretende resultierende Kraft bei einer Chipdicke < 250 μm unterhalb von 2 Newton ist.
Dünnen des Chips
In einer vorteilhaften Variante der Erfindung wird der Chip gedünnt, um Entlastung der elektrisch leitenden Verbindungen zu erreichen. Es ist möglich, dafür ein DBG-Verfahren (Dicing Before Grinding) einzusetzen. Dabei werden die noch nicht vereinzelten Chips im Wafer-Stadium, also vor dem Verlöten mit dem Trägersubstrat gedünnt . Zuerst wird eine Oberfläche des Wafers (hier Unterseite genannt) entlang der vorgesehenen Sägelinien angesägt oder anderweitig strukturiert. Die Tiefe der Sägespur bzw. der Strukturvertiefung ist kleiner als die Dicke des Wafers und vorzugsweise gleich groß oder etwas größer als die erzielte, nach dem Dünnen verbleibende Chipdicke. Anschließend wird das Material auf der Oberseite des Wafers teilweise abgetragen, wobei gleichzeitig die Chips auf dem angesägten und gedünnten Wafer vereinzelt werden. Die Chips können auch nach dem Auflöten gedünnt werden, um den oben angegebenen Zweck zu erreichen. Der eine Dicke von zirka 250 μm oder mehr aufweisende Chip kann dabei bis auf eine Stärke von 50 bis 100 μm gedünnt werden. Zum Dünnen ist insbesondere ein Partikelstrahl mit Aluminiumoxidpartikeln eines Durchmessers < 50 μm geeignet. Möglich ist es auch, den Chip abzuschleifen. Vor dem Bearbeiten mit dem Partikelstrahl können mittels einer weichen Resist aske, beispielsweise ei- ner Fotolackmaske die Bereiche abgedeckt werden, bei denen ein Abtrag verhindert werden soll. Möglich ist es jedoch auch, gleichzeitig mit dem Dünnen des Chips Bereiche des Trägersubstrats zu entfernen oder dieses gar mittels des Strahl- Verfahrens vollständig zu durchtrennen. In diesem Fall kann es erforderlich sein, den Chip vorher ebenfalls mit einer Maske abzudecken.
In einer vorteilhaften Variante der Erfindung ist es möglich, die noch nicht vereinzelten Chips wie oben angegeben auf dem Wafer vorzudünnen und sie nach dem Auflöten weiter mit einem Strahlverfahren (z. B. Sandstrahl) zu dünnen, um insbesondere Abrundung der Kanten zu erreichen, was beispielsweise beim Aufbringen einer Folienabdeckung erwünscht ist.
Figur 7 zeigt eine alternative Ausfuhrungsform der Erfindung. Dabei wird ein als ein Lotrahmen ausgebildetes Stützelement SE auf dem Trägersubstrat vor dem Aufsetzen des Chips CH erzeugt. Dazu wird zunächst eine Metallisierung (Bezugszeichen AE) ähnlich einer Underbumpmetallisierung (UBM) auf dem Trägersubstrat an den für den Lotrahmen vorgesehenen Stellen er- zeugt. Der Lotrahmen kann dann durch Aufdrucken, galvanische Verstärkung der UBM oder ebenfalls als rahmenförmiges Stück Lotfolie aufgebracht werden. Bei dieser Ausführung werden die Seitenkanten des Chips so abgeschrägt, daß der Chip sich zur Oberfläche mit den (evtl. im späteren Prozeßschritt aufzutra- genden) elektrisch leitenden Strukturen (genannt Chipunterseite) hin verjüngt. Dann wird er an den schrägen Seitenflächen metallisiert. Vorzugsweise erfolgt die Metallisierung der Seitenflächen im gleichen Prozeßschritt wie die Erzeugung der elektrisch leitenden Strukturen und der UBM auf der Chipunterseite. Die Seitenfläche des Chips kann außerdem z. B. mit einer Ti/Cu-Schicht bedampft werden, wobei die leitenden Strukturen an der Chipunterseite mit einem Fotolack geschützt werden können.
Neben den elektrisch leitenden Strukturen weist die Chipunterseite Außenelektroden AE, eine Kontaktmetallisierung KM und am unteren Chiprand angeordnete isolierende nicht benetzende Strukturen IS auf. Die isolierenden Strukturen verhindern einen Kurzschluß zwischen den Außenelektroden AE und der Kontaktmetallisierung KM. Sie können aus Kunststoff oder Lötstopplack strukturiert werden oder durch Passivierung der Me- tallstrukturen erzeugt werden. Bei einem ausreichend großen Abstand zwischen den Außenelektroden AE und der Kontaktmetallisierung KM kann auf die isolierende Schicht IS verzichtet werden.
Die Chipoberseite kann zu Abschirmzwecken zusätzlich mit einer Metallschicht versehen werden.
In diesem Ausführungsbeispiel befinden sich die elektrisch leitenden Verbindungen (Bumps) vor dem Aufsetzen des Chips auf der Oberseite des Trägersubstrats TS . Der Chip kann dann so auf das Trägersubstrat aufgesetzt werden, siehe Figur 7b, daß er mit den abgeschrägten Seitenkanten über dem Lotrahmen angeordnet ist und durch die elektrisch leitenden Verbindungen (Bumps) von unten gestützt wird. Die Rahmenhöhe und die Höhe der elektrisch leitenden Verbindung (Bumphöhe) werden so ausgewählt, daß durch das Kollabieren der Lötmasse bzw. der Bumps während des Verlötens der Chip in Kontakt mit dem Lotrahmen gebracht wird. Beim Verlöten kommt eine Lotverbindung des Lotrahmens zu den Kontaktmetallisierungen KM an den Seitenkanten des Chips zustande (Bezugszeichen AB, SE in der Figur 7c) , wobei die Lotverbindung zu einem hermetischen Abschluß zwischen dem Chip und dem Trägersubstrat dient und wo- bei nach dem Verlöten die Abdichtung AB durch den Lotrahmen gebildet ist.
Es ist möglich, anstelle des Chips mit den schrägen Seiten- flächen einen Chip zu verwenden, dessen Seitenflächen zumindest eine Stufe aufweisen, so daß der Chip im Querschnitt etwa T-förmig ist. In diesem Fall kann die (teilweise) Metallisierung der Chipseitenflächen auf der Stufe und im gleichen Prozeßschritt wie die Erzeugung der elektrisch leitenden Strukturen und der UBM auf der Chipunterseite erfolgen.
In einem weiteren Ausführungsbeispiel des erfindungsgemäßen Bauelements weist ein als Rahmen ausgebildetes Stützelement ein Schrumpfverhalten auf, so daß der Rahmen nach einer Tem- peraturbeanspruchung dicht am Chip anliegt. In diesem Fall kann auf die weitere Abdichtung verzichtet werden und das Bauteil kann gleich durch eine hermetisch dichte Schicht, insbesondere eine Metallschicht (z.B. durch eine Cu- Sputterschicht , die galvanisch verstärkt wird) verschlossen werden, wobei die hermetisch dichte Schicht die Chipoberseite und den Schrumpfrahmen überdeckt und mit dem Trägersubstrat abschließt. Der Rahmen kann einseitig mit einer lötfähigen Schicht oder mit einer Klebeschicht versehen werden, die den Rahmen mit dem Trägersubstrat verbindet.
Die Erfindung wurde nur anhand weniger wichtiger Ausfuhrungs- beispiele dargestellt, ist aber nicht auf diese beschränkt. Weitere Varianten des erfindungsgemäßen Bauelements beziehungsweise des Verfahrens zu seiner Herstellung liegen insbe- sondere in anderen geometrischen Ausgestaltungen, anderen zu verwendenden Materialien oder im Einsatz analoger Prozesse, mit denen die gleichen Wirkungen erzielt werden können. Wesentlich bleibt jedoch die Abdichtung zwischen dem Chip und dem Stützelement oder Trägersubstrat und Vorrichtungen oder Maßnahmen, mit welchen die erfindungsgemäße Entlastung der elektrisch leitenden Verbindungen erzielt werden kann. Mit dem erfindungsgemäßen Verfahren können vorzugsweise mehrere Chips parallel auf einem entsprechend großflächigen Trägersubstrat aufgebracht, angeschlossen und verkapselt werden. Zwischen einzelnen Chips kann anschließend das Trägersubstrat durchtrennt werden, um einzelne Bauelemente oder Gruppen von miteinander zu Modulen verschalteten Bauelemente zu vereinzeln. Das Auftrennen und Vereinzeln kann mit einem Strahlprozeß oder durch Sägen erfolgen. Oberflächenschichten und insbesondere zu durchtrennende Metallisierungen können dabei vorher ggf. strukturiert und dazu naßchemisch oder durch Plasmaätzen entfernt werden.

Claims

Patentansprüche
1. Bauelement, enthaltend:
- einen Chip (CH) mit elektrisch leitenden Strukturen auf der Chipunterseite,
- ein Trägersubstrat (TS) , welches auf der Oberfläche Anschlußflächen (AF) aufweist, wobei der Chip (CH) in Flip-Chip Anordnung mittels elektrisch leitender Verbindungen (BU) auf dem Trägersubstrat montiert ist, und wo- bei die Anschlußflächen (AF) mit den elektrisch leitenden Strukturen des Chips mittels elektrisch leitender Verbindungen (BU) elektrisch verbunden sind, ein Stützelement (SE) zur Entlastung der elektrisch leitenden Verbindungen, welches auf der Oberseite des Trä- gersubstrats angeordnet ist und den Chip umläuft, ohne ihn zu berühren, eine Abdichtung (AB) , welche den Chip umgibt und zumindest den Raum zwischen dem Stützelement und dem genannten Chip dicht abschließt, wobei die Abdichtung sich an diesem Stützelement abstützt.
2. Bauelement nach Anspruch 1, bei dem die elektrisch leitenden Verbindungen Bumps sind.
3. Bauelement nach Anspruch 1 oder 2, bei dem die Abdichtung (AB) als dielektrische Schicht ausgebildet ist, welche zusätzlich die Chipoberseite überdeckt .
4. Bauelement nach Anspruch 3, bei dem die dielektrische Schicht aus einer oder mehreren Schichten besteht .
. Bauelement, enthaltend:
- einen Chip (CH) mit elektrisch leitenden Strukturen auf der Chipunterseite,
- ein Trägersubstrat (TS) , welches auf der Oberfläche An- schlußflachen (AF) aufweist, wobei der Chip (CH) in
Flip-Chip Anordnung mittels elektrisch leitender Verbindungen (BU) auf dem Trägersubstrat montiert ist und wobei die Anschlußflächen (AF) mit den elektrisch leitenden Strukturen des Chips mittels elektrisch leitender Verbindungen (BU) elektrisch verbunden sind, wobei auf der Chipoberseite ein Verbund aus einer dielektrischen Schicht und einer darüber liegenden Metallschicht angeordnet ist, wobei dieser Verbund außerhalb der Chipfläche mit dem Trägersubstrat abschließt und wo- bei die Chipdicke so ausgewählt ist, daß die durch thermische Ausdehnung des genannten Verbundes auftretenden Kräfte im Temperaturbereich zwischen -60°C und 85°C pro eine elektrisch leitende Verbindung oder Bump maximal 2 Newton betragen.
6. Bauelement, enthaltend: einen Chip (CH) mit elektrisch leitenden Strukturen auf der Chipunterseite, ein Trägersubstrat (TS) , welches auf der Oberfläche An- schlußflächen (AF) aufweist, wobei der Chip (CH) in'
Flip-Chip Anordnung mittels elektrisch leitender Verbindungen (BU) auf dem Trägersubstrat montiert ist und wobei die Anschlußflächen (AF) mit den elektrisch leitenden Strukturen des Chips mittels elektrisch leitender Verbindungen (BU) elektrisch verbunden sind,
- wobei auf der Chipoberseite ein Verbund aus einer dielektrischen Schicht und einer darüber liegenden Metall- schicht angeordnet ist, wobei dieser Verbund außerhalb der Chipfläche mit dem Trägersubstrat abschließt und
- wobei die dielektrische Schicht ein Elastizitätsmodul kleiner als 1 Gpa, eine Dicke weniger als 20 μm oder ei- nen thermischen Ausdehnungskoeffizienten aufweist, der größer als Bump/2 und kleiner als 2 αBump ist, wobei Bump der thermische Ausdehnungskoeffizient der elektrisch leitenden Verbindungen (BU) ist.
7. Bauelement, enthaltend:
- einen Chip (CH) mit elektrisch leitenden Strukturen auf der Chipunterseite, ein Trägersubstrat (TS) , welches auf der Oberfläche Anschlußflächen (AF) aufweist, wobei der Chip (CH) in Flip-Chip Anordnung mittels elektrisch leitender Verbindungen (BU) auf dem Trägersubstrat montiert ist und wobei die Anschlußflächen (AF) mit den elektrisch leitenden Strukturen des Chips mittels elektrisch leitender Verbindungen (BU) elektrisch verbunden sind, - ein auf der Oberseite des Trägersubstrats angeordnetes als Schrumpfrahmen ausgebildetes Stützelement, welcher den Chip umläuft und diesen dicht umschließt.
8. Bauelement nach Anspruch 7, bei dem eine Metallschicht vorgesehen ist, welche die'
Chipoberseite und den Schrumpfrahmen bedeckt und mit dem Trägersubstrat abschließt.
9. Bauelement nach einem der Ansprüche 1 bis 8, bei dem die Seitenflächen des Chips (CH) angeschrägt sind, so daß sich der Querschnitt des Chips zum Tr gersubstrat (TS) hin verjüngt.
10.Bauelement nach einem der Ansprüche 1 bis 9,
• bei dem die Seitenflächen des Chips (CH) zumindest eine Stufe aufweisen.
11.Bauelement nach einem der Ansprüche 1, 2, 9 oder 10, bei dem die Abdichtung die Randbereiche des Chips und des ihn umschließenden Stützelementes bedeckt, wobei die Chipoberseite von der Abdichtung nicht bedeckt ist.
12.Bauelement nach einem der Ansprüche 1, 2 oder 9 bis 11, bei dem eine auf der Chipoberseite, auf der Abdichtung (AB) und auf an die Abdichtung angrenzenden, von dieser unbedeckten Randbereichen des Stützelementes und/oder des Trägersubstrats angeordnete Metallschicht (ME) vorgesehen ist.
13.Bauelement nach einem der Ansprüche 3, 4, 9 oder 10, bei dem die dielektrische Schicht (AB) den Chip (CH) zusammen mit dem ihn umlaufenden Stützelement (SE) voll- ständig überdeckt, wobei diese dielektrische Schicht auf der Chipoberseite und auf dem Stützelement aufliegt und erst außerhalb des Stützelementes mit dem Trägersubstrat abschließt, so daß sich der Chip zusammen mit dem ihn umlaufenden Stützelement in einem gemeinsamen Hohlraum be- finden, der zwischen der dielektrischen Schicht und der Oberseite des Trägersubstrats ausgebildet ist.
14.Bauelement nach einem der Ansprüche 3, 4, 9 oder 10, bei dem die dielektrische Schicht (AB) die Chipoberseite vollständig überdeckt und mit dem Stützelement dicht abschließt, wobei das Stützelement aus einem hermetisch dichten Material ist .
5.Bauelement nach einem der Ansprüche 3 bis 6, 9, 10, 13 oder 14, bei dem eine Metallschicht (ME) vorgesehen ist, die zumindest die dielektrischen Schicht bedeckt und mit dieser einen Verbund bildet.
16.Bauelement nach einem der Ansprüche 3 bis 6, 9, 10 oder 13 bis 15, bei dem eine Vergußmasse auf der dielektrischen Schicht oder auf dem Verbund aus der dielektrischen Schicht und der Metallschicht außerhalb des Chips aufliegt.
17.Bauelement nach Anspruch 16, bei dem die Metallschicht außerhalb der Chipfläche mit dem Stützelement oder außerhalb des Stützelementes mit dem Trägersubstrat abschließt.
18.Bauelement nach Anspruch 9 oder 10, bei dem an den dem Trägersubstrat (TS) zugewandten oder angeschrägten Seitenflächen des Chips eine Kontaktmetallisierung (KM) vorgesehen ist, bei dem das Stützelement (SE) als Lotrahmen auf der Oberseite des Trägersubstrats ausgebildet ist, wobei das Stützelement mit der Kontaktmetallisierung des Chips ver- lötet ist und wobei die Abdichtung (AB) durch den Lotrahmen gebildet ist.
19.Bauelement nach Anspruch 18, bei dem die Chipoberseite mit einer Metallschicht verse- hen ist.
20.Bauelement nach zumindest einem der Ansprüche 1, 2, 11 oder 12, bei dem die Abdichtung aus einem dielektrischen Material ist.
21.Bauelement nach Anspruch 20, bei dem die Abdichtung aus einem Kunststoff, einem organischen Kunststoff, einer Laminatfolie, einem Glaslot oder einem Harz ist.
22.Bauelement nach einem der Ansprüche 3, 4, 9, 10, 13 bis 17, bei dem die dielektrische Schicht aus einem Kunststoff, einem organischen Kunststoff, einer Laminatfolie, einem Glaslot oder einem Harz besteht.
23.Bauelement nach zumindest einem der Ansprüche 1 bis 4, 9 bis 17 oder 20 bis 22, bei dem das Stützelement aus Metall, einem keramischen Material oder Kunststoff ist.
24.Bauelement nach zumindest einem der Ansprüche 1 bis 4, 9 bis 17 oder 20 bis 22, bei dem das Stützelement die Begrenzung einer auf dem Trägersubstrat vorgesehenen Vertiefung ist.
25.Bauelement nach zumindest einem der Ansprüche 1 bis 4 oder 9 bis 24, bei dem die Höhe des Stützelementes den Abstand zwischen der Oberseite des Trägersubstrats und der Chipunterkante nicht übersteigt, wobei der innere Rand des Stützelementes bis unter die zum Trägersubstrat weisende Chipkante reicht .
26.Bauelement nach zumindest einem der Ansprüche 1 bis 4, 9 bis 17 oder 20 bis 24, bei dem die Höhe des Stützelementes gleich dem Abstand zwischen der Oberseite des Trägersubstrats und der Chipunterkante ist oder diesen Abstand übersteigt.
27.Bauelement nach zumindest einem der Ansprüche 1 bis 26, bei dem das Trägersubstrat (TS) eine LTCC-Keramik '- Low Temperature Cofired Ceramic - ist.
28.Bauelement nach einem der Ansprüche 1 bis 27, bei dem an der Unterseite des Trägersubstrats (TS) SMD fähige Außenkontakte (AK) vorgesehen sind.
29.Bauelement nach einem der Ansprüche 1 bis 28, bei dem das Trägersubstrat (TS) zumindest zwei dielektrische Schichten um aßt.
30.Bauelement nach einem der Ansprüche 1 bis 29, bei dem der Chip (CH) zumindest einen mit akustischen Oberflächenwellen oder akustischen Volumenwellen arbeitenden Resonator enthält .
31.Bauelement nach einem der Ansprüche 1 bis 30, das mehrere gleiche oder verschiedene Chips umfaßt, wobei die Chips auf dem Trägersubstrat (TS) in der gleichen Weise befestigt und verkapselt sind.
32.Verfahren zur Herstellung eines verkapselten Bauelements,
- bei dem ein sich zur elektrisch leitende Strukturen tra- genden Oberfläche verjüngender Chip mit angeschrägten
Seitenflächen oder ein Chip mit Seitenflächen, die zumindest eine Stufe aufweisen, verwendet wird, wobei die Seitenflächen des Chips eine Kontaktmetallisierung aufweisen, - bei dem auf der Oberseite eines Trägersubstrats eine Metallisierung zum Aufsetzen eines Lotrahmens vorgesehen wird,
- bei dem der Lotrahmen auf dem Trägersubstrat erzeugt wird, - bei dem der Chip auf dem Trägersubstrat aufgesetzt und mit diesem in Flip-Chip-Bauweise verlötet wird, - bei dem der Lotrahmen mit den Kontaktmetallisierungen an den Seitenflächen des Chips verlötet wird.
33.Verfahren nach Anspruch 32, bei dem vor dem Verlöten des Chips mit dem Lotrahmen auf den Chip zwischen der Kontaktmetallisierung der Seitenflächen und den elektrisch leitenden Strukturen isolierende nicht benetzbare Strukturen IS aufgetragen werden.
34.Verfahren nach Anspruch 32 oder 33, bei dem auf der Chipoberseite eine Metallschicht aufgetragen wird.
35.Verfahren zur Herstellung eines verkapselten Bauelements, - bei dem ein Chip verwendet wird, welcher eine Oberfläche mit elektrisch leitenden Strukturen aufweist,
- bei dem ein Substrat verwendet wird, welcher auf der Oberseite Anschlußflächen zum Ankontaktieren des Chips und einen Rahmen mit einem Schrumpfverhalten aufweist, - bei dem der Chip mit dem Tragersubstrat in Flip-Chip- Bauweise verlötet wird,
- bei dem der Rahmen vor dem Aufsetzen des Chips auf dem Trägersubstrat erzeugt wird,
- bei dem der Rahmen durch Temperaturbehandlung so ge- schrumpft wird, daß er den Chip dicht umschließt,
- bei dem eine Metallschicht erzeugt wird, welche die Chipoberseite und den Schrumpfrahmen vollständig bedeckt.
36.Verfahren nach Anspruch 35, - bei dem der Rahmen einseitig mit einer lötfähigen
Schicht oder mit einer Klebeschicht versehen wird,
- bei dem der Rahmen mit dem Trägersubstrat mittels der genannten Schicht verbunden wird.
37.Verfahren zur Herstellung einer Verkapselung für ein elektrisches Bauelement mit folgenden Verfahrensschritten: zumindest zwei elektrisch leitende Strukturen tragende Chips (CH) werden auf einem Trägersubstrat (TS) , welches auf der Oberfläche Anschlußflächen (AF) zur elektrischen Verbindung mit den elektrisch leitenden Strukturen des Chips aufweist, in Flip-Chip Anordnung mittels elektrisch leitender Verbindungen (BU) befestigt,
- die zumindest zwei Chips (CH) werden mit einer dielektrischen Schicht (AB) , welche auf der Chipoberseite aufliegt und mit dem Trägersubstrat abschließt, überdeckt, so daß jeder der zumindest zwei Chips auf diese Weise individuell verkapselt wird,
- der Zwischenraum zwischen den zumindest zwei Chips wird mit einer Vergußmasse (VM) gefüllt .
38.Verfahren nach Anspruch 37,
- bei dem auf der dielektrischen Schicht (AB) eine Metallschicht (ME) aufgetragen wird, die mit der dielektrischen Schicht einen Verbund bildet,
- bei dem die Vergußmasse (VM) auf dem Verbund aus der die- lektrischen Schicht und der Metallschicht außerhalb des
Chips aufgetragen wird.
39.Verfahren nach Anspruch 37 oder 38, bei dem das Trägersubstrat anschließend zersägt wird, so daß einzelne Bauelemente entstehen, welche zumindest einen der genannten Chips umfassen.
PCT/EP2003/006596 2002-08-22 2003-06-23 Verkapseltes elektronisches bauelement und verfhren zur herstellung Ceased WO2004019490A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US10/523,875 US7388281B2 (en) 2002-08-22 2003-06-23 Encapsulated electronic component and production method
JP2004529975A JP4813795B2 (ja) 2002-08-22 2003-06-23 封止された電子構成素子および該電子構成素子を製造するための方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10238523.8 2002-08-22
DE10238523.8A DE10238523B4 (de) 2002-08-22 2002-08-22 Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung

Publications (1)

Publication Number Publication Date
WO2004019490A1 true WO2004019490A1 (de) 2004-03-04

Family

ID=31197251

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2003/006596 Ceased WO2004019490A1 (de) 2002-08-22 2003-06-23 Verkapseltes elektronisches bauelement und verfhren zur herstellung

Country Status (4)

Country Link
US (1) US7388281B2 (de)
JP (1) JP4813795B2 (de)
DE (1) DE10238523B4 (de)
WO (1) WO2004019490A1 (de)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005102910A1 (de) * 2004-04-22 2005-11-03 Epcos Ag Verkapseltes elektrisches bauelement und verfahren zur herstellung
JP2007059701A (ja) * 2005-08-25 2007-03-08 Nissin Kogyo Co Ltd 電子装置および電子装置の製造方法
US7291904B2 (en) 2004-04-28 2007-11-06 Fujitsu Media Devices Limited Downsized package for electric wave device
JP2009514691A (ja) * 2005-11-10 2009-04-09 エプコス アクチエンゲゼルシャフト Ｍｅｍｓパッケージおよび製造方法
US7608789B2 (en) 2004-08-12 2009-10-27 Epcos Ag Component arrangement provided with a carrier substrate
US8053872B1 (en) 2007-06-25 2011-11-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
US8061012B2 (en) 2007-06-27 2011-11-22 Rf Micro Devices, Inc. Method of manufacturing a module
US8062930B1 (en) 2005-08-08 2011-11-22 Rf Micro Devices, Inc. Sub-module conformal electromagnetic interference shield
US8184845B2 (en) 2005-02-24 2012-05-22 Epcos Ag Electrical module comprising a MEMS microphone
US8229139B2 (en) 2005-11-10 2012-07-24 Epcos Ag MEMS microphone, production method and method for installing
US8582788B2 (en) 2005-02-24 2013-11-12 Epcos Ag MEMS microphone
US8835226B2 (en) 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
US8959762B2 (en) 2005-08-08 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
US9137934B2 (en) 2010-08-18 2015-09-15 Rf Micro Devices, Inc. Compartmentalized shielding of selected components
US9627230B2 (en) 2011-02-28 2017-04-18 Qorvo Us, Inc. Methods of forming a microshield on standard QFN package
US9807890B2 (en) 2013-05-31 2017-10-31 Qorvo Us, Inc. Electronic modules having grounded electromagnetic shields
US10154582B2 (en) 2010-12-16 2018-12-11 Snaptrack, Inc. Method for producing a cased electrical component
US11058038B2 (en) 2018-06-28 2021-07-06 Qorvo Us, Inc. Electromagnetic shields for sub-modules
US11114363B2 (en) 2018-12-20 2021-09-07 Qorvo Us, Inc. Electronic package arrangements and related methods
US11127689B2 (en) 2018-06-01 2021-09-21 Qorvo Us, Inc. Segmented shielding using wirebonds
DE102005029453B4 (de) 2005-06-24 2022-03-17 Snaptrack, Inc. Chipbauelement mit verbesserter thermischer Beständigkeit
US20220181305A1 (en) * 2016-11-28 2022-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with conductive shielding film
US11515282B2 (en) 2019-05-21 2022-11-29 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004025911B4 (de) * 2004-05-27 2008-07-31 Infineon Technologies Ag Kontaktbehaftete Chipkarte, Verfahren zur Herstellung einer solchen
JP4238779B2 (ja) * 2004-05-28 2009-03-18 セイコーエプソン株式会社 圧電発振器および電子機器
DE102004037818B4 (de) * 2004-08-04 2022-02-17 Snaptrack, Inc. Filteranordnung mit zwei Volumenwellenresonatoren
DE102004045179A1 (de) * 2004-09-17 2006-03-23 Epcos Ag Integriertes Filter
JP4456503B2 (ja) * 2004-12-24 2010-04-28 富士通メディアデバイス株式会社 電子部品の製造方法
US7365981B2 (en) * 2005-06-28 2008-04-29 Delphi Technologies, Inc. Fluid-cooled electronic system
US8786165B2 (en) * 2005-09-16 2014-07-22 Tsmc Solid State Lighting Ltd. QFN/SON compatible package with SMT land pads
DE102005055950A1 (de) * 2005-11-24 2007-05-31 Robert Bosch Gmbh Vorrichtung zur Passivierung wenigstens eines Bauelements durch ein Gehäuse und Verfahren zur Herstellung einer Vorrichtung
US7445968B2 (en) * 2005-12-16 2008-11-04 Sige Semiconductor (U.S.), Corp. Methods for integrated circuit module packaging and integrated circuit module packages
DE102006025162B3 (de) 2006-05-30 2008-01-31 Epcos Ag Flip-Chip-Bauelement und Verfahren zur Herstellung
US7671515B2 (en) * 2006-11-07 2010-03-02 Robert Bosch, Gmbh Microelectromechanical devices and fabrication methods
US20080176359A1 (en) * 2007-01-18 2008-07-24 Nokia Corporation Method For Manufacturing Of Electronics Package
JP5330697B2 (ja) * 2007-03-19 2013-10-30 株式会社リコー 機能素子のパッケージ及びその製造方法
DE102007020288B4 (de) * 2007-04-30 2013-12-12 Epcos Ag Elektrisches Bauelement
DE102007025992A1 (de) * 2007-06-04 2008-12-11 Epcos Ag Verfahren zur Herstellung eines MEMS-Packages
DE102007028288B4 (de) * 2007-06-20 2013-06-06 Epcos Ag Mit akustischen Wellen arbeitendes MEMS Bauelement und Verfahren zur Herstellung
GB2451921A (en) * 2007-08-17 2009-02-18 Wolfson Microelectronics Plc MEMS package
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device
US7755260B2 (en) * 2008-03-10 2010-07-13 Palo Alto Research Center Incorporated Nickel structures and methods for manufacturing the same by removal of an underlying material
DE102008016487A1 (de) * 2008-03-31 2009-10-01 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils
JP5331546B2 (ja) 2008-04-24 2013-10-30 株式会社フジクラ 圧力センサモジュール及び電子部品
JP5291979B2 (ja) 2008-04-24 2013-09-18 株式会社フジクラ 圧力センサ及びその製造方法と、該圧力センサを備えた電子部品
DE102008028757B4 (de) 2008-06-17 2017-03-16 Epcos Ag Verfahren zur Herstellung einer Halbleiterchipanordnung
JP5686943B2 (ja) * 2008-09-17 2015-03-18 太陽誘電株式会社 弾性波デバイス及びその製造方法
JP2010103338A (ja) * 2008-10-24 2010-05-06 Nec Electronics Corp 半導体装置、及びその製造方法
FR2940588B1 (fr) * 2008-12-19 2011-01-07 St Microelectronics Grenoble Ensemble multicomposant blinde a montage en surface
DE102009019446B4 (de) * 2009-04-29 2014-11-13 Epcos Ag MEMS Mikrofon
US9399574B2 (en) 2009-08-13 2016-07-26 Knowles Electronics Llc MEMS package and a method for manufacturing the same
US8987030B2 (en) * 2009-08-13 2015-03-24 Knowles Electronics, Llc MEMS package and a method for manufacturing the same
US8324510B2 (en) * 2009-10-16 2012-12-04 Palo Alto Research Center Incorporated Out of plane integral conductive arms and methods for manufacturing the same
US9254532B2 (en) 2009-12-30 2016-02-09 Intel Corporation Methods of fabricating low melting point solder reinforced sealant and structures formed thereby
CN102185580A (zh) * 2010-01-18 2011-09-14 精工爱普生株式会社 电子装置、基板的制造方法以及电子装置的制造方法
US9850932B2 (en) * 2010-03-10 2017-12-26 University Of Maine System Board Of Trustees Method for retaining a device to a substrate
US8637778B2 (en) 2010-04-08 2014-01-28 Intel Corporation Debond interconnect structures
US8296940B2 (en) * 2010-04-19 2012-10-30 General Electric Company Method of forming a micro pin hybrid interconnect array
JP4900498B2 (ja) * 2010-04-26 2012-03-21 セイコーエプソン株式会社 電子部品
US8576029B2 (en) * 2010-06-17 2013-11-05 General Electric Company MEMS switching array having a substrate arranged to conduct switching current
US8796137B2 (en) * 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
DE102010032763A1 (de) 2010-07-29 2012-02-02 Epcos Ag Flip-Chip-Gehäuse für zwei Filtertopologien
DE102010056431B4 (de) 2010-12-28 2012-09-27 Epcos Ag Bauelement und Verfahren zum Herstellen eines Bauelements
DE102011004577B4 (de) * 2011-02-23 2023-07-27 Robert Bosch Gmbh Bauelementträger, Verfahren zur Herstellung eines solchen Bauelementträgers sowie Bauteil mit einem MEMS-Bauelement auf einem solchen Bauelementträger
US8487426B2 (en) * 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
DE102011112476A1 (de) * 2011-09-05 2013-03-07 Epcos Ag Bauelement und Verfahren zum Herstellen eines Bauelements
US9006889B2 (en) 2011-11-11 2015-04-14 Skyworks Solutions, Inc. Flip chip packages with improved thermal performance
TWI504279B (zh) 2011-12-01 2015-10-11 財團法人工業技術研究院 Ｍｅｍｓ音波感測器及其製造方法
US8633588B2 (en) 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US9659893B2 (en) 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
US8980687B2 (en) 2012-02-08 2015-03-17 Infineon Technologies Ag Semiconductor device and method of manufacturing thereof
DE102012203373A1 (de) * 2012-03-05 2013-09-05 Robert Bosch Gmbh Mikromechanische Schallwandleranordnung und ein entsprechendes Herstellungsverfahren
DE102012112058B4 (de) 2012-12-11 2020-02-27 Snaptrack, Inc. MEMS-Bauelement und Verfahren zur Verkapselung von MEMS-Bauelementen
JP5975117B2 (ja) * 2013-01-28 2016-08-23 株式会社島津製作所 ガス圧力コントローラ
DE102013103494A1 (de) * 2013-04-08 2014-10-09 Pro-Micron Gmbh & Co. Kg Dehnungsmesssensor
DE102013104407B4 (de) 2013-04-30 2020-06-18 Tdk Corporation Auf Waferlevel herstellbares Bauelement und Verfahren zur Herstellung
JP6193480B2 (ja) 2013-05-24 2017-09-06 スナップトラック・インコーポレーテッド 微小電気機械システムデバイスパッケージおよび微小電気機械システムデバイスパッケージを製造するための方法
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
JP6315650B2 (ja) * 2013-07-31 2018-04-25 太陽誘電株式会社 電子デバイス
JP5576542B1 (ja) * 2013-08-09 2014-08-20 太陽誘電株式会社 回路モジュール及び回路モジュールの製造方法
US9847235B2 (en) * 2014-02-26 2017-12-19 Infineon Technologies Ag Semiconductor device with plated lead frame, and method for manufacturing thereof
WO2015151329A1 (ja) * 2014-04-01 2015-10-08 株式会社村田製作所 アンテナ整合装置
WO2015157620A1 (en) * 2014-04-12 2015-10-15 Skyworks Solutions, Inc. Architectures and methods related to improved isolation for diplexer paths
DE112015002947A5 (de) * 2014-06-23 2017-03-16 Epcos Ag Gehäuse für ein elektrisches Bauelement und Verfahren zur Herstellung eines Gehäuses für ein elektrisches Bauelement
KR102340828B1 (ko) * 2014-10-23 2021-12-17 삼성전자주식회사 인쇄회로기판 어셈블리 제조 방법
US9635789B2 (en) * 2015-01-30 2017-04-25 Laird Technologies, Inc. Board level electromagnetic interference (EMI) shields with increased under-shield space
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US9721880B2 (en) * 2015-12-15 2017-08-01 Intel Corporation Integrated circuit package structures
US9918414B2 (en) * 2015-12-18 2018-03-13 Intel Corporation Electromagnetic interference shields for electronic packages and related methods
DE102015122434A1 (de) * 2015-12-21 2017-06-22 Snaptrack, Inc. MEMS Bauelement
CN105609904A (zh) * 2015-12-29 2016-05-25 中国电子科技集团公司第二十六研究所 一种芯片级声表面波器件气密性封装及方法
CN105810666A (zh) * 2016-03-30 2016-07-27 江苏长电科技股份有限公司 一种具有电磁屏蔽功能的封装结构的制作方法
KR20170114313A (ko) * 2016-04-04 2017-10-16 삼성전기주식회사 Baw 필터 및 그 제조방법
CN109716646A (zh) * 2016-11-24 2019-05-03 株式会社大真空 压电振动器件以及具备其的sip模块
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US10508030B2 (en) * 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
DE102017207491A1 (de) * 2017-05-04 2018-11-08 Bayerische Motoren Werke Aktiengesellschaft Elektronikmodul
KR102550176B1 (ko) * 2017-11-09 2023-07-03 삼성전기주식회사 음향파 디바이스 및 그 제조방법
WO2019117258A1 (ja) 2017-12-14 2019-06-20 ナガセケムテックス株式会社 実装構造体の製造方法およびこれに用いられるシート
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
DE102018104279B4 (de) 2018-02-26 2025-02-06 Tdk Corporation Elektronische Vorrichtung
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US20200083132A1 (en) 2018-09-07 2020-03-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11437322B2 (en) 2018-09-07 2022-09-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package
JP7231368B2 (ja) * 2018-09-26 2023-03-01 太陽誘電株式会社 弾性波デバイス
US12374641B2 (en) 2019-06-12 2025-07-29 Adeia Semiconductor Bonding Technologies Inc. Sealed bonded structures and methods for forming the same
WO2021010164A1 (ja) * 2019-07-16 2021-01-21 株式会社村田製作所 電子部品および電子部品の製造方法
US11401601B2 (en) * 2019-09-13 2022-08-02 Qorvo Us, Inc. Piezoelectric bulk layers with tilted c-axis orientation and methods for making the same
US11244876B2 (en) 2019-10-09 2022-02-08 Microchip Technology Inc. Packaged semiconductor die with micro-cavity
US11211302B2 (en) * 2019-10-17 2021-12-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
EP3817043A1 (de) * 2019-10-31 2021-05-05 Heraeus Deutschland GmbH & Co KG Elektromagnetische interferenzabschirmung in aussparungen elektronischer module
DE102019130209B4 (de) 2019-11-08 2025-10-30 Tdk Corporation Elektronische Vorrichtung und Verfahren zur Herstellung einer elektronischen Vorrichtung
CN111162755B (zh) * 2020-01-16 2021-09-21 诺思(天津)微系统有限责任公司 一种体声波双工滤波器
CN219108105U (zh) * 2020-06-16 2023-05-30 株式会社村田制作所 模块
KR20220014685A (ko) * 2020-07-29 2022-02-07 삼성전기주식회사 전자 소자 패키지 및 이의 제조방법
US11837518B2 (en) 2020-08-26 2023-12-05 Texas Instruments Incorporated Coated semiconductor dies
US11424525B2 (en) * 2020-10-19 2022-08-23 Wi-LAN Research Inc. Duplexers and related devices for 5G/6G and subsequent protocols and for mm-wave and terahertz applications
WO2022102197A1 (ja) * 2020-11-13 2022-05-19 株式会社村田製作所 高周波モジュール及び通信装置
CN112289756A (zh) * 2020-11-16 2021-01-29 武汉铁鲸科技有限公司 一种微电子芯片封装于纤维制品内的封装结构
US12255624B2 (en) * 2020-12-23 2025-03-18 Skyworks Solutions, Inc. Bulk acoustic wave resonator having multiple resonant frequencies
TWI753825B (zh) * 2021-05-11 2022-01-21 財團法人工業技術研究院 微型元件結構及顯示裝置
US12301214B2 (en) 2021-07-06 2025-05-13 Skyworks Solutions, Inc. Surface acoustic wave resonator with modulated pitch
US20230395450A1 (en) * 2022-06-01 2023-12-07 Taiwan Semiconductor Manufacturing Company Limited Reinforced structure with capping layer and methods of forming the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07212181A (ja) * 1994-01-10 1995-08-11 Toyo Commun Equip Co Ltd 表面実装型圧電部品の構造
JPH07212180A (ja) * 1994-01-10 1995-08-11 Toyo Commun Equip Co Ltd 表面実装型圧電部品
EP0742643A1 (de) * 1995-05-08 1996-11-13 Matsushita Electric Industrial Co., Ltd. Akustische Oberflächenwellenanordnung und Verfahren zu deren Herstellung
US5739585A (en) * 1995-11-27 1998-04-14 Micron Technology, Inc. Single piece package for semiconductor die
JPH10321666A (ja) * 1997-05-16 1998-12-04 Nec Corp フリップチップ実装型半導体素子の樹脂封止構造
WO1999043084A1 (de) * 1998-02-18 1999-08-26 Epcos Ag Verfahren zur herstellung eines elektronischen bauelements, insbesondere eines mit akustischen oberflächenwellen arbeitenden ofw-bauelements
WO1999056390A1 (de) * 1998-04-27 1999-11-04 Epcos Ag Elektronisches bauelement
FR2799883A1 (fr) * 1999-10-15 2001-04-20 Thomson Csf Procede d'encapsulation de composants electroniques

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3587322A (en) * 1969-06-17 1971-06-28 Simmonds Precision Products Pressure transducer mounting
US4454440A (en) * 1978-12-22 1984-06-12 United Technologies Corporation Surface acoustic wave (SAW) pressure sensor structure
US4424419A (en) * 1981-10-19 1984-01-03 Northern Telecom Limited Electret microphone shield
US5216490A (en) * 1988-01-13 1993-06-01 Charles Stark Draper Laboratory, Inc. Bridge electrodes for microelectromechanical devices
US4866683A (en) * 1988-05-24 1989-09-12 Honeywell, Inc. Integrated acoustic receiver or projector
US5184107A (en) * 1991-01-28 1993-02-02 Honeywell, Inc. Piezoresistive pressure transducer with a conductive elastomeric seal
US5650685A (en) * 1992-01-30 1997-07-22 The United States Of America As Represented By The Secretary Of The Army Microcircuit package with integrated acoustic isolator
DE59704079D1 (de) * 1996-05-24 2001-08-23 Epcos Ag Elektronisches bauelement, insbesondere mit akustischen oberflächenwellen arbeitendes bauelement - ofw-bauelement
US5990418A (en) * 1997-07-29 1999-11-23 International Business Machines Corporation Hermetic CBGA/CCGA structure with thermal paste cooling
TW387198B (en) * 1997-09-03 2000-04-11 Hosiden Corp Audio sensor and its manufacturing method, and semiconductor electret capacitance microphone using the same
US6150753A (en) * 1997-12-15 2000-11-21 Cae Blackstone Ultrasonic transducer assembly having a cobalt-base alloy housing
US6400065B1 (en) * 1998-03-31 2002-06-04 Measurement Specialties, Inc. Omni-directional ultrasonic transducer apparatus and staking method
FI105880B (fi) * 1998-06-18 2000-10-13 Nokia Mobile Phones Ltd Mikromekaanisen mikrofonin kiinnitys
AU5030100A (en) 1999-05-19 2000-12-05 California Institute Of Technology High performance mems thin-film teflon electret microphone
JP2001053092A (ja) * 1999-08-13 2001-02-23 Japan Radio Co Ltd パッケージ、デバイス及びその製造方法
US6732588B1 (en) * 1999-09-07 2004-05-11 Sonionmems A/S Pressure transducer
US6829131B1 (en) * 1999-09-13 2004-12-07 Carnegie Mellon University MEMS digital-to-acoustic transducer with error cancellation
AU7645300A (en) 1999-10-05 2001-05-10 Delta Danish Electronics, Light And Acoustics Encapsulation for a three-dimensional microsystem
US6324907B1 (en) * 1999-11-29 2001-12-04 Microtronic A/S Flexible substrate transducer assembly
JP2001267473A (ja) * 2000-03-17 2001-09-28 Hitachi Ltd 半導体装置およびその製造方法
US6809413B1 (en) * 2000-05-16 2004-10-26 Sandia Corporation Microelectronic device package with an integral window mounted in a recessed lip
ATE321429T1 (de) 2000-08-11 2006-04-15 Knowles Electronics Llc Breitbandiger miniaturwandler
US7434305B2 (en) * 2000-11-28 2008-10-14 Knowles Electronics, Llc. Method of manufacturing a microphone
US7092539B2 (en) * 2000-11-28 2006-08-15 University Of Florida Research Foundation, Inc. MEMS based acoustic array
US7166910B2 (en) * 2000-11-28 2007-01-23 Knowles Electronics Llc Miniature silicon condenser microphone
US7439616B2 (en) * 2000-11-28 2008-10-21 Knowles Electronics, Llc Miniature silicon condenser microphone
GB2386030B (en) * 2000-12-22 2004-08-18 Bruel & Kjaer Sound & Vibratio A micromachined capacitive transducer
JP4250421B2 (ja) * 2001-02-14 2009-04-08 ジェンテクス・コーポレーション 車両アクセサリマイクロホン
US6924429B2 (en) * 2001-08-17 2005-08-02 Citizen Watch Co., Ltd. Electronic device and production method therefor
US6930364B2 (en) * 2001-09-13 2005-08-16 Silicon Light Machines Corporation Microelectronic mechanical system and methods
DE10164502B4 (de) * 2001-12-28 2013-07-04 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelements
US6800987B2 (en) * 2002-01-22 2004-10-05 Measurement Specialties, Inc. Protective housing for ultrasonic transducer apparatus
JP3908059B2 (ja) * 2002-02-27 2007-04-25 スター精密株式会社 エレクトレットコンデンサマイクロホン
US7217588B2 (en) * 2005-01-05 2007-05-15 Sharp Laboratories Of America, Inc. Integrated MEMS packaging
US7072482B2 (en) * 2002-09-06 2006-07-04 Sonion Nederland B.V. Microphone with improved sound inlet port
US6781231B2 (en) * 2002-09-10 2004-08-24 Knowles Electronics Llc Microelectromechanical system package with environmental and interference shield

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07212181A (ja) * 1994-01-10 1995-08-11 Toyo Commun Equip Co Ltd 表面実装型圧電部品の構造
JPH07212180A (ja) * 1994-01-10 1995-08-11 Toyo Commun Equip Co Ltd 表面実装型圧電部品
EP0742643A1 (de) * 1995-05-08 1996-11-13 Matsushita Electric Industrial Co., Ltd. Akustische Oberflächenwellenanordnung und Verfahren zu deren Herstellung
US5739585A (en) * 1995-11-27 1998-04-14 Micron Technology, Inc. Single piece package for semiconductor die
JPH10321666A (ja) * 1997-05-16 1998-12-04 Nec Corp フリップチップ実装型半導体素子の樹脂封止構造
WO1999043084A1 (de) * 1998-02-18 1999-08-26 Epcos Ag Verfahren zur herstellung eines elektronischen bauelements, insbesondere eines mit akustischen oberflächenwellen arbeitenden ofw-bauelements
WO1999056390A1 (de) * 1998-04-27 1999-11-04 Epcos Ag Elektronisches bauelement
FR2799883A1 (fr) * 1999-10-15 2001-04-20 Thomson Csf Procede d'encapsulation de composants electroniques

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
BARTON E N ET AL: "Optimisation of the coating of a fibre optical sensor embedded in a cross-ply GFRP laminate", COMPOSITES PART A: APPLIED SCIENCE AND MANUFACTURING, ELSEVIER SCIENCE PUBLISHERS B.V., AMSTERDAM, NL, vol. 33, no. 1, January 2002 (2002-01-01), pages 27 - 34, XP004310108, ISSN: 1359-835X *
PATENT ABSTRACTS OF JAPAN vol. 1995, no. 11 26 December 1995 (1995-12-26) *
PATENT ABSTRACTS OF JAPAN vol. 1999, no. 03 31 March 1999 (1999-03-31) *
SELMEIER P ET AL: "Recent advances in SAW packaging", 2001 IEEE ULTRASONICS SYMPOSIUM PROCEEDINGS. ATLANTA, GA, OCT. 7 - 10, 2001, IEEE ULTRASONICS SYMPOSIUM PROCEEDINGS, NEW YORK, NY: IEEE, US, vol. 2 OF 2, 7 October 2001 (2001-10-07), pages 283 - 292, XP010584527, ISBN: 0-7803-7177-1 *

Cited By (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7544540B2 (en) 2004-04-22 2009-06-09 Epcos Ag Encapsulated electrical component and production method
WO2005102910A1 (de) * 2004-04-22 2005-11-03 Epcos Ag Verkapseltes elektrisches bauelement und verfahren zur herstellung
JP2007533475A (ja) * 2004-04-22 2007-11-22 エプコス　アクチエンゲゼルシャフト カプセル封入された電気構成素子およびその製造方法
US7291904B2 (en) 2004-04-28 2007-11-06 Fujitsu Media Devices Limited Downsized package for electric wave device
US7608789B2 (en) 2004-08-12 2009-10-27 Epcos Ag Component arrangement provided with a carrier substrate
US8582788B2 (en) 2005-02-24 2013-11-12 Epcos Ag MEMS microphone
US8184845B2 (en) 2005-02-24 2012-05-22 Epcos Ag Electrical module comprising a MEMS microphone
DE102005029453B4 (de) 2005-06-24 2022-03-17 Snaptrack, Inc. Chipbauelement mit verbesserter thermischer Beständigkeit
US8062930B1 (en) 2005-08-08 2011-11-22 Rf Micro Devices, Inc. Sub-module conformal electromagnetic interference shield
US9661739B2 (en) 2005-08-08 2017-05-23 Qorvo Us, Inc. Electronic modules having grounded electromagnetic shields
US8959762B2 (en) 2005-08-08 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
JP2007059701A (ja) * 2005-08-25 2007-03-08 Nissin Kogyo Co Ltd 電子装置および電子装置の製造方法
US8432007B2 (en) 2005-11-10 2013-04-30 Epcos Ag MEMS package and method for the production thereof
US8169041B2 (en) 2005-11-10 2012-05-01 Epcos Ag MEMS package and method for the production thereof
US8229139B2 (en) 2005-11-10 2012-07-24 Epcos Ag MEMS microphone, production method and method for installing
JP2009514691A (ja) * 2005-11-10 2009-04-09 エプコス アクチエンゲゼルシャフト Ｍｅｍｓパッケージおよび製造方法
US8053872B1 (en) 2007-06-25 2011-11-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
US8349659B1 (en) 2007-06-25 2013-01-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
US8720051B2 (en) 2007-06-27 2014-05-13 Rf Micro Devices, Inc. Conformal shielding process using process gases
US8186048B2 (en) 2007-06-27 2012-05-29 Rf Micro Devices, Inc. Conformal shielding process using process gases
US8359739B2 (en) 2007-06-27 2013-01-29 Rf Micro Devices, Inc. Process for manufacturing a module
US8434220B2 (en) 2007-06-27 2013-05-07 Rf Micro Devices, Inc. Heat sink formed with conformal shield
US8296938B2 (en) 2007-06-27 2012-10-30 Rf Micro Devices, Inc. Method for forming an electronic module having backside seal
US8614899B2 (en) 2007-06-27 2013-12-24 Rf Micro Devices, Inc. Field barrier structures within a conformal shield
US8296941B2 (en) 2007-06-27 2012-10-30 Rf Micro Devices, Inc. Conformal shielding employing segment buildup
US8061012B2 (en) 2007-06-27 2011-11-22 Rf Micro Devices, Inc. Method of manufacturing a module
US8220145B2 (en) 2007-06-27 2012-07-17 Rf Micro Devices, Inc. Isolated conformal shielding
US8409658B2 (en) 2007-06-27 2013-04-02 Rf Micro Devices, Inc. Conformal shielding process using flush structures
US9137934B2 (en) 2010-08-18 2015-09-15 Rf Micro Devices, Inc. Compartmentalized shielding of selected components
US10154582B2 (en) 2010-12-16 2018-12-11 Snaptrack, Inc. Method for producing a cased electrical component
US8835226B2 (en) 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
US9942994B2 (en) 2011-02-25 2018-04-10 Qorvo Us, Inc. Connection using conductive vias
US9420704B2 (en) 2011-02-25 2016-08-16 Qorvo Us, Inc. Connection using conductive vias
US9627230B2 (en) 2011-02-28 2017-04-18 Qorvo Us, Inc. Methods of forming a microshield on standard QFN package
US9807890B2 (en) 2013-05-31 2017-10-31 Qorvo Us, Inc. Electronic modules having grounded electromagnetic shields
US20220181305A1 (en) * 2016-11-28 2022-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with conductive shielding film
US11855047B2 (en) * 2016-11-28 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with conductive shielding film
US12489089B2 (en) 2016-11-28 2025-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with conductive shielding film
US11127689B2 (en) 2018-06-01 2021-09-21 Qorvo Us, Inc. Segmented shielding using wirebonds
US11219144B2 (en) 2018-06-28 2022-01-04 Qorvo Us, Inc. Electromagnetic shields for sub-modules
US11058038B2 (en) 2018-06-28 2021-07-06 Qorvo Us, Inc. Electromagnetic shields for sub-modules
US11114363B2 (en) 2018-12-20 2021-09-07 Qorvo Us, Inc. Electronic package arrangements and related methods
US11515282B2 (en) 2019-05-21 2022-11-29 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules
US12431457B2 (en) 2019-05-21 2025-09-30 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules

Also Published As

Publication number Publication date
JP2005536879A (ja) 2005-12-02
US7388281B2 (en) 2008-06-17
DE10238523A1 (de) 2004-03-04
DE10238523B4 (de) 2014-10-02
US20060151203A1 (en) 2006-07-13
JP4813795B2 (ja) 2011-11-09

Similar Documents

Publication Publication Date Title
DE10238523B4 (de) Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
DE10253163B4 (de) Bauelement mit hermetischer Verkapselung und Waferscale Verfahren zur Herstellung
EP1412974B1 (de) Verfahren zur hermetischen verkapselung eines bauelementes
DE69718693T2 (de) Elektronisches Bauteil und Herstellungsverfahren
DE102011016554B4 (de) Waferlevel-Package und Verfahren zur Herstellung
DE102005053767B4 (de) MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau
DE102005026243B4 (de) Elektrisches Bauelement und Herstellungsverfahren
DE102004005668B4 (de) Elektrisches Bauelement und Herstellungsverfahren
DE102011102266B4 (de) Anordnung mit einem MEMS-Bauelement mit einer PFPE Schicht und Verfahren zur Herstellung
EP2287916A2 (de) Verfahren zum Kontaktieren und Gehäusen von integrierten Schaltungen
WO2003032484A1 (de) Verfahren zur verkapselung eines elektrischen bauelementes und damit verkapseltes oberflächenwellenbauelement
DE10164494A1 (de) Verkapseltes Bauelement mit geringer Bauhöhe sowie Verfahren zur Herstellung
DE19818824B4 (de) Elektronisches Bauelement und Verfahren zu dessen Herstellung
DE10146655B4 (de) Oberflächenakustikwellenvorrichtung
DE10356885A1 (de) Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
DE102004039229A1 (de) Bauelement-Anordnung mit einem Trägersubstrat
WO2005006432A2 (de) Elektronisches bauelement und verfahren zur herstellung
WO2004051745A2 (de) Elektronisches bauelement mit mehreren chips und verfahren zur herstellung
DE102018132644B4 (de) Mikroakustisches Gehäuse auf Waferebene und Herstellungsverfahren
WO2012013416A1 (de) Modul und herstellungsverfahren
DE10152343B4 (de) Verfahren zur Verkapselung eines elektrischen Bauelementes und verkapseltes Oberflächenwellenbauelement
DE102019129060A1 (de) Verfahren zur Herstellung einer elektrischen Vorrichtung und elektrische Vorrichtung
DE102004018468A1 (de) Verfahren zum strukturierten Aufbringen einer laminierbaren Folie auf ein Substrat für ein Halbleitermodul
DE102018108611B4 (de) Gehäuse für elektrische Vorrichtung und Verfahren zum Herstellen des Gehäuses
DE102006033701A1 (de) Herstellungsverfahren für ein elektronisches Bauelement und Bauelement in VQFN-Bauweise

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): JP US

ENP Entry into the national phase

Ref document number: 2006151203

Country of ref document: US

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 10523875

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2004529975

Country of ref document: JP

WWP Wipo information: published in national office

Ref document number: 10523875

Country of ref document: US