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Die vorliegende Erfindung betrifft das Packaging eines Sensorchips und eines ASIC-Chips, so dass den Anforderungen nach kleinsten Abmessungen des Bauelements entsprochen wird.
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Drucksensoren, Temperatursensoren und andere Halbleitersensorbauelemente werden üblicherweise in einem für den betreffenden Sensor geeigneten Gehäuse montiert. Dafür kann ein SMD-Keramikgehäuse verwendet werden. In dem Gehäuse wird der Halbleiterchip mittels des Verfahrens des so genannten Die-Bonding montiert und anschließend über Bonddrähte gegebenenfalls mit weiteren Halbleiterchips in dem Gehäuse und mit den Anschlusskontaktpads des Gehäuses verbunden. Für die jeweilige Sensoranwendung vorgesehene integrierte Schaltungen werden in so genannten ASIC-Chips (application-specific integrated circuit) integriert. Eine mit diesem relativ aufwändigen Verfahren hergestellte Halbleiterchipanordnung beansprucht ein für viele Anwendungen zu großes Volumen. Es wird daher nach Möglichkeiten gesucht, wie man mindestens einen Sensorchip und mindestens einen ASIC-Chip zusammen so montieren kann, dass man eine weitgehend miniaturisierte Anordnung eines mechanisch und thermomechanisch stabilen Sensors erhält.
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Als Träger für Halbleiterchips sind zum Beispiel PCBs (printed circuit boards) und Substrate aus HTCC (high-temperature cofired ceramics) oder LTCC (low-temperature cofired ceramics) bekannt. Derartige Träger sind auch mit externen elektrischen Anschlüssen versehen.
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In der gattungsgemäßen
DE 10 2004 010 499 A1 ist ein mikrostrukturierter Sensor beschrieben, der eine Anordnung aus einem Diepad, einem auf den Diepad gesetzten ASIC-Chip und einem auf dem ASIC-Chip über eine Kleberschicht aufgesetzten Gassensor aufweist. Die elektrischen Verbindungen sind durch Bonddrähte hergestellt, die den Gassensor mit dem ASIC und den ASIC mit einem Leadframe verbinden. Die Anordnung wird von einer Vergussmasse als Gehäuse umgeben.
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In
DE 20 2007 006 274 U1 ist ein integriertes Multi-Sensor-Modul beschrieben, bei dem auf einem ASIC zwei oder mehr Sensorelemente nebeneinander oder übereinander angeordnet sind. Für die elektrischen Verbindungen sind auch hierbei Bonddrähte und ein Leadframe vorgesehen. Ein Gehäuse ist aus einer Epoxy- oder Thermoplastmasse gebildet.
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WO 2007/117447 A2 beschreibt eine Anordnung eines MEMS-Bauelementes in einer Ausnehmung eines Gehäuse-Substrates. Ein in der Ausnehmung unter dem MEMS-Bauelement angeordneter fester Einsatz ist dafür vorgesehen, das MEMS-Bauelement zu isolieren und zu schützen.
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In der
US 6 316 840 B1 ist eine Anordnung eines Halbleiterbauelementes beschrieben, bei der auf einem Träger ein Signal-Processing-Substrat angebracht ist und darauf in Flip-Chip-Montage ein Sensor-Substrat angebracht ist. Das Sensor-Substrat ist mit Bumps als vorspringenden Elektroden versehen, die auf zugehörige Elektroden des Signal-Processing-Substrates gebondet sind und elektrische Verbindungen zwischen den Substraten bilden.
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Aufgabe der vorliegenden Erfindung ist es, ein Herstellungsverfahren für eine miniaturisierte Halbleiterchipanordnung für einen Sensorchip und einen ASIC-Chip anzugeben.
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Diese Aufgabe wird mit dem Verfahren zur Herstellung einer Halbleiterchipanordnung mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
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Bei der Halbleiterchipanordnung wird ein ASIC-Chip mit einer integrierten Schaltung auf einer Oberseite eines Trägers angeordnet. Für die Befestigung wird eine geeignete Haftschicht vorgesehen. Über der von dem Träger abgewandten Oberseite des ASIC-Chips ist ein Sensorchip angeordnet, der über eine Interchipverbindung elektrisch leitend mit der integrierten Schaltung verbunden ist. Hierfür können insbesondere Lotkugeln (solder bumps) vorgesehen sein oder eine zum Beispiel von der Flip-Chip-Montage her an sich bekannte Verbindung über Anschlusskontakte auf dafür vorgesehenen Anschlusshöckern (studbumps) vorhanden sein. Für einen externen elektrischen Anschluss der in dem ASIC-Chip integrierten Schaltung ist ein ASIC-Anschluss vorhanden. Der ASIC-Anschluss kann zum Beispiel durch Leiterbahnen gebildet sein, die mit Durchkontaktierungen und/oder Umverdrahtungen in dem Träger elektrisch leitend verbunden sind.
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Bei dem Herstellungsverfahren wird der ASIC-Chip auf dem Träger mittels einer Kleberschicht oder einer haftenden Folie, zum Beispiel einer Polymerfolie, befestigt. Für die Anordnung des ASIC-Chips kann in der Oberseite des Trägers eine Aussparung vorgesehen werden, in die der ASIC-Chip eingesetzt wird. Bei derartigen Ausführungsformen, bei denen der ASIC-Chip ganz oder teilweise in den Träger eingebettet wird, können Leiterbahnen des ASIC-Anschlusses eben ausgebildet und innerhalb derselben Schichtebene strukturiert werden. Vorzugsweise wird die Halbleiterchipanordnung oberseitig mit einer Abdeckschicht, zum Beispiel einer auflaminierten Folie, abgedeckt. Zusätzlich kann die Halbleiterchipanordnung in eine Vergussmasse eingebettet werden.
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Bei dem Verfahren werden eine Abdeckschicht aus einem zersetzbaren, insbesondere thermisch zersetzbaren, Material sowie eine Vergussmasse verwendet. Die Abdeckschicht wird auf der Oberseite des Sensorchips oder zumindest in einer Öffnung der Vergussmasse freigelegt und entfernt. Dadurch wird ein Zwischenraum zwischen dem Sensorchip und der Vergussmasse gebildet, so dass der Sensorchip mechanisch von der Vergussmasse entkoppelt ist.
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Es folgt eine genauere Beschreibung von Beispielen der Halbleiterchipanordnung und des Herstellungsverfahrens anhand der beigefügten Figuren.
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Die 1 zeigt einen Querschnitt eines Ausführungsbeispiels der Halbleiterchipanordnung.
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Die 2 zeigt einen Querschnitt eines weiteren Ausführungsbeispiels der Halbleiterchipanordnung.
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Die 3 zeigt einen Querschnitt eines weiteren Ausführungsbeispiels der Halbleiterchipanordnung mit zwei Sensorchips.
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Die 4 zeigt einen Querschnitt eines weiteren Ausführungsbeispiels der Halbleiterchipanordnung mit einer 3D-Verdrahtung.
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Die 5 zeigt einen Querschnitt gemäß der 4 für ein Ausführungsbeispiel mit Vergussmasse.
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Die 6 zeigt einen Querschnitt gemäß der 4 für ein Ausführungsbeispiel mit Abdeckschicht und Vergussmasse.
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Die 7 zeigt einen Querschnitt gemäß der 6 nach dem Entfernen der Abdeckschicht.
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Die 1 zeigt ein Ausführungsbeispiel der Halbleiterchipanordnung im Querschnitt. Die Chips sind auf einem Träger 1 angeordnet, der einlagig oder mehrlagig, gegebenenfalls mit integrierten Umverdrahtungsebenen und Durchkontaktierungen, ausgebildet sein kann. Als Träger 1 geeignet sind zum Beispiel ein Laminat, insbesondere ein PCB (Printed Circuit Board), oder ein Substrat aus HTCC (High Temperature Cofired Ceramics) oder aus LTCC (Low Temperature Cofired Ceramics). Ein gegebenenfalls gedünnter ASIC-Chip 2 ist auf dem Träger 1 mittels einer Haftschicht 4 dauerhaft befestigt. Die Haftschicht 4 kann zum Beispiel eine Kleberschicht sein. Für die Befestigung des ASIC-Chips 2 kann ein an sich bekannter Die-Bond-Prozess verwendet werden. Als Kleber wird vorzugsweise ein hierfür üblicherweise verwendeter Die-Bond-Kleber eingesetzt. Statt einer Kleberschicht kann eine haftende Folie, insbesondere eine übliche Die-Bond-Folie, verwendet werden, die vorzugsweise zunächst auf der Unterseite des ASIC-Chips 2 aufgebracht wird. Der ASIC-Chip 2 wird dann mit dieser Folie auf einer Oberseite des Trägers 1 befestigt.
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Das Material der Haftschicht 4 wird vorzugsweise jeweils so gewählt, dass die mechanische Kopplung des ASIC-Chips 2 zum Träger 1 ausreichend klein ist. Hierbei sind insbesondere die Dicke der Haftschicht 4 und der Elastizitätsmodul des Materials der Haftschicht 4 zu berücksichtigen. Wenn ein sehr dünner ASIC-Chip 2 vorgesehen ist, der eine typische Dicke von etwa 50 μm aufweist, wird der ASIC-Chip 2 nach dem Die-Bonding vorzugsweise in eine isolierende Schutzschicht eingebettet, zum Beispiel durch Überlaminieren einer Isolierschicht 9, vorzugsweise einer Folie. In dem Querschnitt der 1 ist außerdem eine Planarisierungsschicht 10 dargestellt, die den ASIC-Chip 2 seitlich einfasst, so dass eine ebene Oberseite gebildet wird. Auf dieser Oberseite kann die Isolierschicht 9 angeordnet werden. Die Planarisierungsschicht 10 und die Isolierschicht 9 können insbesondere als gemeinsame Schicht in demselben Prozessschritt hergestellt werden.
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Die erforderlichen elektrischen Verbindungen zum ASIC-Chip können in einer an sich bekannten Technik hergestellt werden. Anschlusskontakte für eine in dem ASIC-Chip integrierte Schaltung, die auf der Oberseite des ASIC-Chips vorgesehen sind, werden durch Herstellen von Öffnungen in der Isolierschicht 9 freigelegt. Das geschieht zum Beispiel durch das an sich bekannte Verfahren der Laserablation. Anschließend kann ein ASIC-Anschluss 6 hergestellt werden, indem ein elektrisch leitfähiges Material, vorzugsweise ein Metall, aufgebracht wird, was zum Beispiel durch Aufstäuben (Sputtern) erfolgen kann, und dann eine Fototechnik zur Strukturierung angewendet wird. Mit einem vorzugsweise stromlos durchgeführten Galvanikprozess können die auf diese Weise hergestellten Leiterbahnen nach Bedarf verstärkt werden.
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Für den elektrischen Anschluss zum Träger 1 hin befinden sich in der Planarisierungsschicht 10 Durchkontaktierungen des ASIC-Anschlusses 6 zu Vias 7 (Durchkontaktierungen) des Trägers 1. Über diese Vias 7 in dem Träger 1 kann der ASIC-Chip auf der Rückseite des Träger 1 elektrisch angeschlossen werden. Innerhalb des Trägers 1 können Leiterstrukturen für eine gegebenenfalls erwünschte Umverdrahtung vorgesehen sein.
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Ein Sensorchip 3 ist über einer von dem Träger 1 abgewandten Oberseite des ASIC-Chips 2 angeordnet. Für eine elektrische Verbindung des in dem Sensorchip vorhandenen Sensors mit der in dem ASIC-Chip integrierten Schaltung ist zwischen den Chips eine elektrische Verbindung vorgesehen, die im Folgenden als Interchipverbindung 5 bezeichnet wird. Die Interchipverbindung 5 kann zum Beispiel wie in der 1 dargestellt durch Lotkugeln gebildet sein. Statt dessen können auf dem Sensorchip Anschlusshöcker (studbumps) angebracht sein, mit denen die betreffenden elektrischen Anschlüsse auf Anschlusskontaktflächen des ASIC-Chips aufgelötet oder aufgeschweißt sind. Die Anschlusskontaktflächen des ASIC-Chips 2 sind mittels Öffnungen in der Isolierschicht, 9 freigelegt, wie in der 1 erkennbar ist. Eine derartige Anordnung des Sensorchips 3 auf dem ASIC-Chip 2 kann mit Verfahrensschritten einer an sich bekannten Herstellungstechnik, zum Beispiel mittels der an sich bekannten Flip-Chip Montage, hergestellt werden.
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Die Halbleiterchipanordnung wird in einem nicht beanspruchten Beispiel vorzugsweise mit einer Abdeckschicht 8 gegen Umwelteinflüsse geschützt. Mit der Abdeckschicht 8 kann die Halbleiterchipanordnung gegebenenfalls hermetisch nach außen abgeschlossen werden. Es kann zusätzlich eine in der 1 nicht dargestellte elektrische Abschirmung vorgesehen werden, die zum Beispiel durch Aufstäuben eines elektrisch leitfähigen Materiales oder elektrisch leitfähiger Materialien, die gegebenenfalls galvanisch verstärkt werden, hergestellt und elektrisch angeschlossen wird; zum Beispiel wird eine typisch etwa 100 nm dicke Haftschicht aus Ti oder W mit einer mindestens 200 nm dicken Kupferschicht versehen. Vor dem Aufbringen der Abschirmung können die Abdeckschicht 8 und die Isolierschicht 9 selektiv entfernt werden, um die Abschirmung mit der Gehäusemasse zu kontaktieren. Nach Bedarf kann oberseitig eine beschriftbare Schicht (zum Beispiel aus Schwarznickel) aufgebracht werden. Falls kein hermetisch abschließendes Gehäuse vorgesehen ist, kann auf die Abdeckschicht 8 eine nicht leitende oder halbleitende Schicht als Basis für eine Beschriftung mittels Laser gesputtert werden.
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Der beschriebene Aufbau besitzt eine hohe Flexibilität, so dass die darin angeordneten Chips weitgehend vor mechanischen oder thermomechanischen Verspannungen, wie sie bei einer Verformung des Trägers auftreten können, geschützt sind. Auch die Verbindungen vom ASIC-Chip zu dem Träger können so gestaltet werden, dass sie eine hohe thermomechanische Stabilität aufweisen.
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Die 2 zeigt einen Querschnitt durch ein weiteres Ausführungsbeispiel. In diesem Beispiel ist auch schematisch dargestellt, dass der Träger 1 mehrlagig aufgebaut sein kann. In dem dargestellten Beispiel umfasst der Träger 1 eine obere erste Trägerschicht 11 und eine zweite Trägerschicht 12, wobei gegebenenfalls noch weitere Trägerschichten vorhanden sein können. Die Vias 7 münden in Leiterbahnen einer Umverdrahtungsebene 13, die zwischen den Trägerschichten 11, 12 angeordnet ist. Mit einer solchen Umverdrahtungsebene 13 ist es möglich, die Leiterbahnen des ASIC-Anschlusses 6, über den in den dargestellten Beispielen mehrere Anschlusskontakte des ASIC-Chips 2 getrennt voneinander angeschlossen sind, beliebig mit Anschlusskontaktflächen zu verbinden, die auf der Unterseite des Trägers 1 für einen externen elektrischen Anschluss angeordnet sind. Unabhängig von der Anordnung der Anschlusskontakte auf dem ASIC-Chip 2 können daher diese Anschlusskontaktflächen auf der Rückseite des Trägers 1 in einer im Prinzip beliebigen Anordnung vorhanden sein. Die Verwendung eines solchen mehrlagigen Trägers ist auch bei den übrigen Ausführungsbeispielen möglich, zu denen jedoch in den Figuren jeweils nur eine einlagige Ausführung des Träges dargestellt ist.
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Bei dem Ausführungsbeispiel gemäß der 2 ist der ASIC-Chip 2 nicht auf einer ebenen Oberseite des Trägers 1 angeordnet, sondern in einer Aussparung 14 im Träger 1, die insbesondere so bemessen sein kann, dass die restliche Oberseite des Trägers 1 zusammen mit der von dem Träger abgewandten Oberseite des ASIC-Chips 2 eine Ebene bildet. Das ist vorteilhaft, da der ASIC-Anschluss 6 in diesem Fall durch ebene Leiterbahnen auf der ebenen Oberseite gebildet werden kann. Das vereinfacht auch die Strukturierung des ASIC-Anschlusses 6 aus einer leitfähigen Schicht zu Leiterbahnen, die die Verbindung zu den Vias 7 im Träger 1 herstellen. Auf der Oberseite des ASIC-Chips 2 kann eine Isolierschicht 9 ähnlich der Isolierschicht des Ausführungsbeispiels der 1 vorgesehen werden. Ein Spalt oder Zwischenraum 15 zwischen dem ASIC-Chip 2 und der Seitenwand der Aussparung 14 kann erwünscht sein, um eine möglichst gute mechanische Entkopplung des ASIC-Chips 2 von dem Träger 1 zu bewirken. Der Zwischenraum 15 wird von der Isolierschicht 9 überbrückt; hierfür ist es insbesondere vorteilhaft, wenn die Isolierschicht 9 durch eine auflaminierte Folie gebildet wird. Die von dem Träger 1 abgewandte Oberseite des ASIC-Chips 2 und die seitlich der Aussparung 14 vorhandene Oberseite des Trägers 1 sind vorzugsweise etwa in derselben Ebene angeordnet. Kleine Höhenunterschiede bis typisch etwa 100 μm können von der Isolierschicht 9 ausgeglichen werden. Wenn die Aussparung 14 eine geeignet bemessene Tiefe aufweist, wird bei diesem Ausführungsbeispiel somit auch ohne eine Planarisierungsschicht eine im Wesentlichen ebene Oberseite erzielt.
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Wenn der Sensorchip 3, wie im Fall eines darin integrierten Drucksensors, eine offene Verbindung zur Umgebung benötigt, wird an einer geeigneten Stelle eine Öffnung 16 in der Abdeckschicht 8 vorgesehen, wobei diese Öffnung zum Beispiel durch Verwendung eines Lasers hergestellt werden kann. Eine derartige Öffnung 16 kann auch bei den anderen Ausführungsbeispielen vorgesehen werden.
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Die 3 zeigt einen Querschnitt eines weiteren Ausführungsbeispiels, bei dem die Halbleiterchipanordnung zwei Sensorchips 3, 3' umfasst. Bevorzugt ist die in der 3 dargestellte seitliche Anordnung der Sensorchips. Grundsätzlich ist es aber auch möglich, die Sensorchips übereinander zu stapeln. Aus Gründen der Platzersparnis wird ein zwischen den Sensorchips 3, 3' vorhandener Zwischenraum 17 möglichst klein gewählt, wobei jedoch ein nicht zu schmaler Zwischenraum 17 erwünscht sein kann, um zwischen den Sensorchips 3, 3' einen gewissen Spielraum zu lassen, der eine ausreichende Flexibilität der Anordnung garantiert. Die relativen Abmessungen der Chips werden so gewählt, dass auch bei diesem Ausführungsbeispiel eine weitgehende Miniaturisierung der Sensorchipanordnung erreicht wird. Die übrigen Komponenten dieses Ausführungsbeispiels entsprechen den Komponenten des Ausführungsbeispiels der 1 und sind mit denselben Bezugszeichen versehen. Eine Anordnung mehrerer Sensorchips ist in entsprechender Weise auch bei den übrigen Ausführungsbeispielen möglich. Insbesondere können auch bei der Ausführungsform gemäß der 2, bei der der ASIC-Chip 2 in einer Aussparung 14 des Trägers 1 angeordnet ist, mehrere Sensorchips vorgesehen sein. Hierfür können getrennte Aussparungen vorgesehen sein, oder die Aussparung wird größer bemessen und nimmt zwei oder mehr ASIC-Chips auf.
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Die 4 zeigt einen Querschnitt durch ein weiteres Ausführungsbeispiel, bei dem der ASIC-Chip 2 mittels einer 3D-Verdrahtung mit dem Träger 1 verbunden ist. Das bedeutet, dass der ASIC-Chip 2 und die Haftschicht 4 einen Schichtstapel auf der Oberseite des Trägers 1 bilden und der ASIC-Anschluss 6 an den Flanken dieses Schichtstapels auf die Oberseite des Trägers 1 heruntergeführt ist. Dort kontaktiert der ASIC-Anschluss 6 zum Beispiel die Vias 7 des Trägers 1. Auch bei dieser Ausführungsform ist vorzugsweise eine Abdeckschicht 8 über dem Sensorchip 3 vorhanden. Die Interchipverbindung 5 ist auch in diesem Beispiel mit Lotkugeln gebildet; statt dessen können Studbumps oder andere übliche elektrische Verbindungen vorgesehen sein.
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Bei dem Ausführungsbeispiel gemäß der 4 ist es insbesondere vorteilhaft, wenn als Haftschicht 4 eine Folie verwendet wird, zum Beispiel eine Polymerschicht einer typischen Dicke von etwa 25 μm bis 75 μm. Eine derartige haftende Folie wird vor der Montage des ASIC-Chips 2 auf dem Träger 1 auf der Unterseite des ASIC-Chips 2 angebracht. Das geschieht vorzugsweise noch im Waferverbund. Der mit der haftenden Folie versehene Wafer wird in die Einzelbauelemente zerteilt, die dann in der in der 4 dargestellten Weise auf dem Träger 1 befestigt werden. Auf der Oberseite des ASIC-Chips 2 kann eine Isolierschicht so auflaminiert werden, dass die Isolierschicht die Oberseite des ASIC-Chips 2, die Seitenkante des ASIC-Chips 2 und der Haftschicht 4 sowie den Träger 1 außerhalb des ASIC-Chips 2 bedeckt. Zur Kontaktierung der Anschlüsse des ASIC-Chips 2 und der Interchipverbindungen 5 kann die Isolierschicht an den Kontaktstellen auf dem ASIC-Chip 2 und dem Träger 1 selektiv entfernt werden.
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Die 5 zeigt ein der 4 entsprechendes nicht beanspruchtes Ausführungsbeispiel, bei dem die Abdeckschicht 8 durch eine Füllung 18 (zum Beispiel eine Moldmasse oder ein Mehrlagenlaminat) ersetzt ist. Mit dieser Füllung 18 kann die Halbleiterchipanordnung seitlich eingefasst und eingebettet werden, so dass eine größere ebene Oberfläche entsteht. Auf diese Oberfläche kann dann je nach Bedarf noch eine Deckschicht 19 aufgebracht werden, die zum Beispiel für eine Beschriftung vorgesehen ist. Die Deckschicht 19 ist in der 5 etwas dünner eingezeichnet als die Abdeckschicht 8 der Ausführungsbeispiele der 1 bis 4; die relativen Dicken dieser Schichten sind jedoch nicht festgelegt. Die Deckschicht 19 kann zum Beispiel eine Siliziumschicht einer typischen Dicke von etwa 100 nm sein. Für die Verkapselung der Halbleiterchipanordnung mit einer Füllung 18 kann zum Beispiel insbesondere die an sich bekannte CSSP-Technologie (chip-sized SAW package) angewendet werden oder eine ähnliche Verkapselung mit einem hierfür an sich bekannten Glope-Top vorgesehen werden.
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Die 6 zeigt ein Ausführungsbeispiel, bei dem sowohl eine Abdeckschicht 8 als auch eine Füllung 18 vorhanden sind. Erfindungsgemäß ist die Abdeckschicht 8 ein zersetzbares Material, das selektiv bezüglich der Füllung 18 entfernt wird. Hierfür ist insbesondere ein thermisch zersetzbares Material geeignet. Die Abdeckschicht 8 kann zum Beispiel eine Laminatfolie sein, die bis typisch etwa 180°C thermisch stabil ist und sich bei Temperaturen von mehr als 250°C thermisch zersetzt. Nach dem Einbetten der Anordnung in die Füllung 18, wird die Laminatfolie durch Abschleifen der Füllung 18 oder durch Herstellen von Löchern in der Füllung 18 zumindest partiell freigelegt. In dem Querschnitt der 6 ist das erfindungsgemäß so dargestellt, dass die Füllung 18 nicht auf der Oberseite der Chipanordnung vorhanden ist; sie wurde dort nicht aufgebracht oder von dort nachträglich entfernt. Auf diese Weise bilden die Oberseiten der Füllung 18 und des über dem Sensorchip 3 vorhandenen Anteils der Abdeckschicht 8 eine kontinuierliche Oberfläche. Dort, wo die Abdeckschicht 8 nicht bedeckt ist, wird sie durch eine thermische Behandlung komplett entfernt, einschließlich der seitlichen Anteile zwischen dem Sensorchip 3 und der Füllung 18.
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Die 7 zeigt im Querschnitt das Produkt nach dem Entfernen der Abdeckschicht 8. Zwischen dem Sensorchip 3 und der Füllung 18 befindet sich jetzt ein Zwischenraum 20, der den Sensorchip 3 von der Füllung 18 mechanisch entkoppelt. Bei einer nicht zu starken Verformung des Trägers 1 wird daher über die Füllung 18 keine mechanische Spannung auf den Sensorchip 3 übertragen. In der 7 ist zur Verdeutlichung nur die Ansicht des Querschnitts innerhalb der Schnittebene dargestellt; in der gezeigten Blickrichtung wäre hinter dem Zwischenraum 20 die Seitenwand der den Sensorchip 3 rings umgebenden Füllung 18 erkennbar. Das ist in der 7 durch die waagrechte gestrichelte Linie angedeutet, die den Verlauf des oberen Randes der Füllung 18 hinter der Zeichenebene markiert. Bei diesem Ausführungsbeispiel kann die Halbleiterchipanordnung gegebenenfalls nach außen abgeschlossen und vor Umwelteinflüssen geschützt werden, indem eine weitere Abdeckung auflaminiert wird.
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Mit der beschriebenen Halbeiterchipanordnung und dem zugehörigen Herstellungsverfahren gelingt es, eine weitgehend miniaturisierte Anordnung aus einem ASIC-Chip und einem oder mehreren Sensorchips zu realisieren, bei der die Chips weitgehend vor mechanischen Beanspruchungen geschützt sind. Zudem kann ein ausreichender Schutz gegen Umwelteinflüsse vorgesehen werden. Wegen der Möglichkeit einer weitgehend flexiblen Gestaltung der elektrischen Anschlüsse kann diese Halbleiterchipanordnung an eine Montage auf unterschiedlichen Leiterplatten, Platinen, Boards oder dergleichen angepasst werden. Die Anordnung erlaubt zudem eine Platz sparende Integration mehrerer Sensoren, zum Beispiel für Druck und Temperatur.
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Bezugszeichenliste
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- 1
- Träger
- 2
- ASIC-Chip
- 3, 3'
- Sensorchip
- 4
- Haftschicht
- 5
- Interchipverbindung
- 6
- ASIC-Anschluss
- 7
- Via
- 8
- Abdeckschicht
- 9
- Isolierschicht
- 10
- Planarisierungsschicht
- 11
- erste Trägerschicht
- 12
- zweite Trägerschicht
- 13
- Umverdrahtungsebene
- 14
- Aussparung im Träger
- 15
- Zwischenraum
- 16
- Öffnung in der Abdeckschicht
- 17
- Zwischenraum
- 18
- Füllung
- 19
- Deckschicht
- 20
- Zwischenraum