[go: up one dir, main page]

TWI898138B - 奈米薄片電晶體裝置及其形成方法 - Google Patents

奈米薄片電晶體裝置及其形成方法

Info

Publication number
TWI898138B
TWI898138B TW111118036A TW111118036A TWI898138B TW I898138 B TWI898138 B TW I898138B TW 111118036 A TW111118036 A TW 111118036A TW 111118036 A TW111118036 A TW 111118036A TW I898138 B TWI898138 B TW I898138B
Authority
TW
Taiwan
Prior art keywords
gate
nanosheet
transistor
nanosheets
sidewall
Prior art date
Application number
TW111118036A
Other languages
English (en)
Other versions
TW202247478A (zh
Inventor
洪炳鶴
宋昇炫
金基一
曺健浩
康一 徐
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/380,999 external-priority patent/US11843001B2/en
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202247478A publication Critical patent/TW202247478A/zh
Application granted granted Critical
Publication of TWI898138B publication Critical patent/TWI898138B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供奈米薄片電晶體裝置。一種奈米薄片電晶體裝置包括電晶體堆疊，所述電晶體堆疊包括下部奈米薄片電晶體，所述下部奈米薄片電晶體具有第一奈米薄片寬度及下部閘極寬度。所述電晶體堆疊亦包括上部奈米薄片電晶體，所述上部奈米薄片電晶體位於下部奈米薄片電晶體上，且具有分別不同於第一奈米薄片寬度及下部閘極寬度的第二奈米薄片寬度及上部閘極寬度。亦提供形成奈米薄片電晶體裝置的相關方法。

Description

奈米薄片電晶體裝置及其形成方法 [優先權聲明]
本申請案主張於2021年5月14日提出申請的標題為「包括三面閘極台階式奈米薄片的裝置(Devices Including Trigate Stepped Nanosheet)」、序列號為63/188,501的美國臨時專利申請案的權益，所述美國臨時專利申請案的揭露內容全文特此併入本案供參考。
本揭露大體而言是有關於半導體裝置領域，且更具體而言，是有關於奈米薄片電晶體裝置。
電子裝置中的電晶體的密度持續增大。儘管三維電晶體結構可有助於增大電晶體密度，然而其可能會經歷例如寄生電容等電性弱點(electrical vulnerability)。舉例而言，三維電晶體結構的接觸件金屬與閘極金屬之間的寄生電容可能會降低裝置效能。
根據本文中的一些實施例，一種奈米薄片電晶體裝置可包括電晶體堆疊，電晶體堆疊包括下部三面閘極奈米薄片電晶體及位於下部三面閘極奈米薄片電晶體上的上部三面閘極奈米薄片電晶體，下部三面閘極奈米薄片電晶體具有第一奈米薄片寬度。上部三面閘極奈米薄片電晶體可具有不同於第一奈米薄片寬度的第二奈米薄片寬度。
根據一些實施例，一種奈米薄片電晶體裝置可包括電晶體堆疊。電晶體堆疊可包括下部奈米薄片電晶體，下部奈米薄片電晶體具有第一奈米薄片寬度及下部閘極寬度。此外，電晶體堆疊可包括位於下部奈米薄片電晶體上的上部奈米薄片電晶體。上部奈米薄片電晶體可具有分別不同於第一奈米薄片寬度及下部閘極寬度的第二奈米薄片寬度及上部閘極寬度。
根據一些實施例，一種形成奈米薄片電晶體裝置的方法可包括形成初步電晶體堆疊，初步電晶體堆疊包括多個第一奈米薄片及位於所述多個第一奈米薄片上的多個第二奈米薄片。所述方法可包括藉由移除所述多個第二奈米薄片的第一部分而在初步電晶體堆疊中形成凹陷。所述方法可包括在凹陷中形成間隔件。此外，間隔件可與所述多個第一奈米薄片交疊，且接觸所述多個第二奈米薄片的在移除第一部分之後剩餘的第二部分。
100、200:裝置/奈米薄片電晶體裝置
110-1:電晶體堆疊/第一電晶體堆疊
110-2:電晶體堆疊/第二電晶體堆疊
120'、120"、120'''、220:奈米薄片堆疊
120-1:奈米薄片堆疊/第一奈米薄片堆疊
120-2:奈米薄片堆疊/第二奈米薄片堆疊
140、140-1、140-2:源極/汲極接觸件
150、150-1、150-2:源極/汲極區
160、260、280、281、282:絕緣區
270:閘極絕緣層
290:基板
295:裝置隔離區
301、302、303、304、305、306:凹陷區
310:犧牲材料
320、330、350、360:絕緣材料
340、370、380:間隔件
390:閘電極材料
410、415、420、425、430、435、440、445、450、455、460、465、470、475、480、485:步驟
G、G-L'、G-U':閘極
G-L:閘極/下部閘極
G-U:閘極/上部閘極
GA-L:下部電晶體
GA-U:上部電晶體/GAA電晶體
NS-L:奈米薄片/下部奈米薄片
NS-P:初步奈米薄片
NS-U:奈米薄片/上部奈米薄片
RG:無閘極區
RG-1:無閘極區/第一無閘極區
RG-2:無閘極區/第二無閘極區
S1:側壁/第一側壁
S2:側壁/第二側壁
S3:側壁/第三側壁
S4:側壁/第四側壁
TG-L:下部電晶體/三面閘極電晶體
TG-U:上部電晶體
US:上表面
WG-L、WG-U:寬度/閘極寬度
WN-L:寬度/奈米薄片寬度
WN-U:寬度
X:第一水平方向
Y:第二水平方向
Z:垂直方向
圖1A是根據本發明一些實施例的奈米薄片電晶體裝置的平面圖。
圖1B是圖1A所示第一奈米薄片堆疊及第二奈米薄片堆疊的沿第二水平方向Y截取的剖視圖。
圖1C是圖1B所示第二奈米薄片堆疊的放大圖。
圖1D至圖1F是根據本發明其他實施例的奈米薄片堆疊的剖視圖。
圖2A是根據本發明又一些實施例的奈米薄片電晶體裝置的平面圖。
圖2B是圖2A所示奈米薄片堆疊的沿第二水平方向Y截取的剖視圖。
圖3A至圖3N是示出形成圖1C所示奈米薄片堆疊的操作的剖視圖。
圖4是示出形成圖1C所示奈米薄片堆疊的操作的流程圖。
根據本發明的實施例，提供奈米薄片電晶體裝置，所述奈米薄片電晶體裝置包括電晶體堆疊。電晶體堆疊包括下部電晶體及上部電晶體，上部電晶體與下部電晶體在垂直方向上交疊，且可與下部電晶體共用閘電極。儘管已提出具有不同的上部奈米薄片寬度與下部奈米薄片寬度的台階式奈米薄片(「stepped nanosheet，sNS」)結構，然而sNS結構的閘極金屬可能與相鄰的接觸件金屬具有寄生電容。具體而言，寄生電容可能隨著sNS結 構的台階式部分上的閘極的寬度的增加而增加。然而，根據本發明的實施例，sNS閘極與源極/汲極接觸件之間的寄生電容可藉由移除閘電極材料的最靠近源極/汲極接觸件的一部分來減小。
將參照附圖更詳細地闡述本發明的實例性實施例。
圖1A是根據本發明一些實施例的奈米薄片電晶體裝置100的平面圖。裝置100包括第一電晶體堆疊110-1及第二電晶體堆疊110-2。為例示簡潔起見，在圖1A中僅示出兩個電晶體堆疊110。然而，在一些實施例中，裝置100可包括三個電晶體堆疊110、四個電晶體堆疊110或更多個電晶體堆疊110。舉例而言，所述兩個電晶體堆疊110-1、110-2可為較靠近裝置100中的任何其他電晶體堆疊110而言更靠近彼此的一對電晶體堆疊110。
第一電晶體堆疊110-1包括第一奈米薄片堆疊120-1，第一奈米薄片堆疊120-1在第一水平方向X上位於一對源極/汲極區150-1之間。第一奈米薄片堆疊120-1包括奈米薄片NS(圖1B)及位於奈米薄片NS上的閘極G(圖1B)。儘管奈米薄片NS可接觸源極/汲極區150-1，然而閘極G可在第一水平方向X上與源極/汲極區150-1間隔開。
可包含金屬的源極/汲極接觸件140-1在第二水平方向Y上與源極/汲極區150-1中的一者相鄰，第二水平方向Y可垂直於第一水平方向X。舉例而言，源極/汲極接觸件140-1可為汲極接觸件。
為了減小與源極/汲極接觸件140-1的寄生電容，與源極 /汲極接觸件140-1相鄰(例如，在第一水平方向X上與源極/汲極接觸件140-1對準/交疊)的奈米薄片堆疊120-1的無閘極區(gate-free region)RG-1可無閘電極材料(例如，金屬)。無閘極區RG-1亦可減小與兩個源極/汲極區150-1的寄生電容。同樣，第二電晶體堆疊110-2的第二奈米薄片堆疊120-2位於一對源極/汲極區150-2之間，且具有與源極/汲極接觸件140-2相鄰的無閘極區RG-2。無閘極區RG-2可無閘電極材料(例如，金屬)。
圖1B是圖1A所示第一奈米薄片堆疊120-1及第二奈米薄片堆疊120-2的沿第二水平方向Y截取的剖視圖。如圖1B中所示，第一奈米薄片堆疊120-1及第二奈米薄片堆疊120-2中的每一者包括下部電晶體TG-L的多個下部奈米薄片NS-L及上部電晶體TG-U的多個上部奈米薄片NS-U。所述多個上部奈米薄片NS-U在垂直於第一水平方向X及第二水平方向Y的垂直方向Z上與所述多個下部奈米薄片NS-L交疊。
下部電晶體TG-L更包括位於所述多個下部奈米薄片NS-L上的下部閘極G-L。在圖1B所示剖視圖中，下部閘極G-L被示出於所述多個下部奈米薄片NS-L中的每一者的三個側上。同樣，上部電晶體TG-U更包括上部閘極G-U，上部閘極G-U在圖1B所示剖視圖中位於所述多個上部奈米薄片NS-U中的每一者的三個側上。因此，圖1B中所示下部電晶體TG-L及上部電晶體TG-U各自是三面閘極奈米薄片電晶體。因此，下部電晶體TG-L亦可稱為下部三面閘極奈米薄片電晶體，而上部電晶體TG-U亦可 稱為上部三面閘極奈米薄片電晶體。在一些實施例中，閘極G-L、閘極G-U可藉由下部電晶體TG-L與上部電晶體TG-U所共用的連續閘電極(continuous gate electrode)來提供。此外，在一些實施例中，第一電晶體堆疊110-1及第二電晶體堆疊110-2(圖1A)中的每一者可為互補場效電晶體(「complementary field-effect transistor，CFET」)堆疊，在所述CFET堆疊中，下部電晶體TG-L及上部電晶體TG-U分別是N型電晶體及P型電晶體，反之亦然。此外，儘管在圖1B中示出下部電晶體TG-L及上部電晶體TG-U，然而例如閘極全環繞(「gate-all-around，GAA」)電晶體(圖1E、圖1F、圖2B)等其他類型的電晶體可包括奈米薄片NS。
下部閘極G-L具有相對的第一側壁S1與第二側壁S2，而上部閘極G-U具有相對的第三側壁S3與第四側壁S4。第一無閘極區RG-1及第二無閘極區RG-2與側壁S4相鄰，且與下部閘極G-L及下部奈米薄片NS-L在垂直方向上交疊。在一些實施例中，第一無閘極區RG-1及第二無閘極區RG-2亦可與側壁S2相鄰。如圖1A及圖1B中所示，第一奈米薄片堆疊120-1與第二奈米薄片堆疊120-2鏡像對稱，此乃因第一無閘極區RG-1與第二無閘極區RG-2沿第二水平方向Y彼此背對，源極/汲極接觸件140-1、源極/汲極接觸件140-2亦是如此。鏡像對稱會因此增大源極/汲極接觸件140-1、源極/汲極接觸件140-2之間的距離。
此外，在一些實施例中，上部奈米薄片NS-U可提供在第二水平方向Y上朝側壁S3延伸的叉狀薄片(fork sheet)，其中 第一電晶體堆疊110-1的上部閘極G-U的側壁S3與第二電晶體堆疊110-2的上部閘極G-U的側壁S3相對(即，面對側壁S3)。作為結果，第一電晶體堆疊110-1的上部電晶體TG-U的上部奈米薄片NS-U與第二電晶體堆疊110-2的上部電晶體TG-U的上部奈米薄片NS-U具有彼此相反的叉狀薄片方向。如圖1B中所示，在電晶體堆疊110中，上部奈米薄片NS-U可與位於其下方的下部奈米薄片NS-L具有相同的叉狀薄片方向。然而，在其他實施例中，如本文中參照圖1D所述，電晶體堆疊110的上部奈米薄片NS-U可具有與電晶體堆疊110中的下部奈米薄片NS-L的叉狀薄片方向相反的叉狀薄片方向。
圖1C是圖1B所示第二奈米薄片堆疊120-2的放大圖。如圖1C中所示，無閘極區RG-2可包括絕緣區160，絕緣區160位於下部閘極G-L的上表面US及上部閘極G-U的側壁S4上。此外，絕緣區160可接觸上部奈米薄片NS-U的相應側壁，且可與下部奈米薄片NS-L在垂直方向上交疊。絕緣區160可包含例如氮化矽或氧化矽。在一些實施例中，絕緣區160可包括低介電常數(low-k)間隔件，其可較更高介電常數絕緣體更佳地降低電容。本文中所使用的用語「低介電常數」指代介電常數小於二氧化矽的材料。
圖1C亦示出上部奈米薄片NS-U各自具有與下部奈米薄片NS-L中的每一者的寬度WN-L不同的寬度WN-U。因此，奈米薄片堆疊120-2是sNS結構。在於2020年10月2日提出申請、 序列號為63/086,781的美國臨時專利申請案中論述了實例性sNS結構，所述美國臨時專利申請案的揭露內容全文特此併入本案供參考。具體而言，寬度WN-U窄於寬度WN-L。此外，由於無閘極區RG，上部閘極G-U的寬度WG-U窄於下部閘極G-L的寬度WG-L。更窄的寬度WG-U可減小上部閘極G-U與源極/汲極接觸件140(圖1A)之間的寄生電容以及上部閘極G-U與源極/汲極區150(圖1A)之間的寄生電容。
由於其更寬的閘極寬度WG-L及更寬的奈米薄片寬度WN-L，下部電晶體TG-L可具有較上部電晶體TG-U更少(例如，兩個相對於三個)的奈米薄片，同時仍然具有與上部電晶體TG-U相同的總奈米薄片橫截面積(及/或相同的總奈米薄片表面積)。在一些實施例中，如圖1C中所示，上部閘極G-U的側壁S3可與下部閘極G-L的側壁S1對準。然而，假設上部閘極G-U的寬度WG-U更窄，則上部閘極G-U的側壁S4可與下部奈米薄片NS-L在垂直方向上交疊。
此外，由於下部電晶體TG-L及上部電晶體TG-U是三面閘極奈米薄片電晶體，因此下部奈米薄片NS-L藉由下部閘極G-L的材料(例如，金屬)與側壁S1間隔開，且上部奈米薄片NS-U藉由上部閘極G-U的材料(例如，金屬)與側壁S3間隔開。舉例而言，側壁S1與下部奈米薄片NS-L之間在第二水平方向Y上的第一距離可藉由自寬度WG-L減去寬度WN-L來計算。同樣，側壁S3與上部奈米薄片NS-U之間在第二水平方向Y上的第二距 離可藉由自寬度WG-U減去寬度WN-U來計算。在一些實施例中，例如當根據在圖3A至圖3N中示出的操作形成奈米薄片堆疊120時，第一距離可等於第二距離。
為例示簡潔起見，在圖1C中省略了閘極絕緣層。然而，應理解，閘極絕緣層可在每一奈米薄片NS與閘極G之間延伸。此外，為例示簡潔起見，在圖1C中省略了基板。然而，應理解，奈米薄片NS可在垂直方向上堆疊於基板上。具體而言，下部電晶體TG-L可位於上部電晶體TG-U與基板之間。
圖1D至圖1F分別是根據本發明其他實施例的奈米薄片堆疊120'、奈米薄片堆疊120"及奈米薄片堆疊120'''的剖視圖。如圖1D中所示，上部閘極G-U的側壁S3可相對於下部閘極G-L的側壁S1而偏移，而非與下部閘極G-L的側壁S1在垂直方向上對準。舉例而言，下部奈米薄片NS-L可藉由下部閘極G-L的材料與側壁S2而非側壁S1間隔開，進而使得下部奈米薄片NS-L具有與上部奈米薄片NS-U的叉狀薄片方向相反的叉狀薄片方向。
電晶體堆疊110(圖1A)不限於電晶體。確切而言，電晶體堆疊110可包括三面閘極奈米薄片電晶體與GAA電晶體二者。
舉例而言，參照圖1E，下部奈米薄片NS-L可由具有GAA結構的下部電晶體GA-L的閘極G-L'環繞。下部電晶體GA-L上方堆疊有上部電晶體TG-U。作為另一實例，參照圖1F，上部奈米薄片NS-U可為具有GAA結構並堆疊於三面閘極電晶體TG-L 上方的上部電晶體GA-U的一部分。
儘管在圖1F中示出上部電晶體GA-U的閘極G-U'在第二水平方向Y上具有與下部電晶體TG-L的閘極相似的寬度，然而在一些實施例中，由於GAA電晶體GA-U的無閘極區RG，閘極G-U'可具有更窄的寬度。舉例而言，上部電晶體GA-U可具有較下部電晶體TG-L寬的無閘極區RG，或者下部電晶體TG-L可不具有被上部電晶體GA-U的無閘極區RG在垂直方向上交疊的無閘極區RG。此外，為例示簡潔起見，在圖1D至圖1F中省略了絕緣區160(圖1C)。然而，圖1D至圖1F中的任一者中的無閘極區RG中可包括絕緣區160。此外，無閘極區RG可位於電晶體堆疊110(圖1A)的以下組件中的任一者中：(i)下部電晶體、(ii)上部電晶體或者(iii)所述上部電晶體與所述下部電晶體二者。
圖2A是根據本發明又一些實施例的奈米薄片電晶體裝置200的平面圖。裝置200包括電晶體堆疊，所述電晶體堆疊包括在第一水平方向X上位於源極/汲極區150之間的奈米薄片堆疊220。為了減小與源極/汲極接觸件140(以及與源極/汲極區150)的寄生電容，奈米薄片堆疊220包括絕緣區260。絕緣區260可包括例如低介電常數間隔件。作為實例，絕緣區260可為介電常數較位於閘極G(參見圖2B)上的另一絕緣區280(參見圖2B)低的區。為例示簡潔起見，在裝置200中僅示出一個奈米薄片堆疊220。然而，在一些實施例中，裝置200可包括兩個奈米薄片堆疊220、三個奈米薄片堆疊220、四個奈米薄片堆疊220或更多個奈 米薄片堆疊220。
圖2B是圖2A所示奈米薄片堆疊220的沿第二水平方向Y截取的剖視圖。如圖2B中所示，奈米薄片堆疊220包括被多個上部奈米薄片NS-U在垂直方向上交疊的多個下部奈米薄片NS-L，且更包括由奈米薄片NS-L、奈米薄片NS-U共用的閘極G。與三面閘極電晶體TG(圖1B)的奈米薄片堆疊120(圖1B)不同，奈米薄片堆疊220的奈米薄片NS-L、奈米薄片NS-U皆由閘極G(例如，由金屬閘電極)環繞。奈米薄片堆疊220的奈米薄片NS-L、奈米薄片NS-U因此分別是下部電晶體GA-L的奈米薄片及上部電晶體GA-U的奈米薄片。因此，裝置200(圖2A)的在垂直方向上堆疊的下部電晶體GA-L及上部電晶體GA-U可為GAA電晶體。因此，下部電晶體GA-L亦可稱為下部GAA電晶體，而上部電晶體GA-U亦可稱為上部GAA電晶體。此外，在一些實施例中，裝置200中每一由兩個電晶體構成的堆疊可為CFET堆疊，在CFET堆疊中，下部電晶體GA-L及上部電晶體GA-U分別是N型電晶體及P型電晶體，反之亦然。此外，上部GAA電晶體與上部三面閘極奈米薄片電晶體可作為另外一種選擇稱為上部奈米薄片電晶體，而下部GAA電晶體及下部三面閘極奈米薄片電晶體可作為另外一種選擇稱為下部奈米薄片電晶體。
絕緣區260可接觸上部電晶體GA-U的閘極G的側壁，且可位於閘極G的側壁與絕緣區280之間。絕緣區280可接觸上部電晶體GA-U的閘極G的相對側壁，且可位於上部電晶體GA-U 的閘極G的上表面上。此外，絕緣區260可位於下部電晶體GA-L的閘極G的上表面上，且可與下部奈米薄片NS-L在垂直方向上交疊。
如圖2B中進一步所示，奈米薄片NS在垂直方向上堆疊於基板290的垂直突出部分的上表面上，且所述垂直突出部分的相對的側上存在裝置隔離區295。下部電晶體GA-L可位於上部電晶體GA-U與基板290之間，基板290可為例如半導體基板。圖2B亦示出下部奈米薄片NS-L與基板290的垂直突出部分的上表面之間可存在絕緣區281，且上部奈米薄片NS-U與下部奈米薄片NS-L之間可存在絕緣區282。然而，在一些實施例中，可省略絕緣區281、絕緣區282。此外，圖2B示出閘極絕緣層270，閘極絕緣層270可在每一奈米薄片NS與閘極G之間延伸。
圖3A至圖3N是示出形成圖1C所示奈米薄片堆疊120的操作的剖視圖。參照圖3A，在垂直堆疊的初步奈米薄片NS-P之間可存在犧牲材料310，初步奈米薄片NS-P可在第二水平方向Y上具有相等的寬度。犧牲材料310可包含例如半導體材料(例如矽鍺)，且初步奈米薄片NS-P可各自為例如矽薄片。犧牲材料310與初步奈米薄片NS-P在本文中可統稱為「初步電晶體堆疊」。
初步奈米薄片NS-P及犧牲材料310上可存在絕緣材料320。作為實例，絕緣材料320可為氧化物或氮化物，例如氧化矽或氮化矽。絕緣材料320可用作保護初步奈米薄片NS-P及犧牲材料310的蝕刻遮罩(例如，硬遮罩(hard mask))。
參照圖3B，在絕緣材料320上形成相對於絕緣材料320具有蝕刻選擇性的絕緣材料330。舉例而言，若絕緣材料320是氮化矽，則絕緣材料330可為氧化矽，而若絕緣材料320是氧化矽，則絕緣材料330可為氮化矽。如圖3B中所示，絕緣材料330暴露出絕緣材料320的上表面的一部分。
參照圖3B及圖3C，移除絕緣材料320的被暴露出的部分以及初步奈米薄片NS-P(圖3A)及犧牲材料310的位於絕緣材料320的被暴露出的部分之下的下伏部分，以形成凹陷區301。舉例而言，在蝕刻絕緣材料320的藉由絕緣材料330(圖3B)暴露出的被暴露出的部分的同時，可使用絕緣材料330作為蝕刻遮罩(例如，硬遮罩)。
參照圖3D，在凹陷區301中以及在犧牲材料310的側壁、初步奈米薄片NS-P的側壁及絕緣材料320、絕緣材料330的側壁上形成間隔件340。間隔件340可包含例如氧化物，例如氧化矽。
參照圖3E，可移除間隔件340在第二水平方向Y上突出的一部分(例如，在遠離初步奈米薄片NS-P的方向上突出的一部分)，以形成暴露出犧牲材料310的上表面及側壁的凹陷區302。
參照圖3E及圖3F，在凹陷區302中及在間隔件340的側壁上形成絕緣材料350。絕緣材料350相對於間隔件340具有蝕刻選擇性。舉例而言，若間隔件340包含氮化物，則絕緣材料350 包含氧化物，而若間隔件340包含氧化物，則絕緣材料350包含氮化物。作為實例，絕緣材料350可包含氮化矽。
參照圖3F及圖3G，移除絕緣材料330以形成凹陷區303，凹陷區303暴露出絕緣材料320的剩餘部分的上表面及間隔件340的側壁的一部分。
參照圖3G及圖3H，移除(例如，利用選擇性蝕刻製程)絕緣材料320以形成凹陷區304，凹陷區304暴露出犧牲材料310的上表面及間隔件340的側壁的一部分。此外，在間隔件340的側壁上形成(例如，沈積)絕緣材料360。絕緣材料360與間隔件340可包含相同的材料(例如，氧化矽或氮化矽)。因此，絕緣材料360與間隔件可被整合以形成連續的層。
參照圖3H及圖3I，移除犧牲材料310的上表面的在形成絕緣材料360之後保持藉由絕緣材料360而暴露出的一部分、以及初步奈米薄片NS-P中三個最上部初步奈米薄片NS-P的位於犧牲材料310的上表面的被暴露出的部分之下的下伏部分，直至到達約在上部奈米薄片堆疊與下部奈米薄片堆疊之間的中間的點為止。作為結果，可形成所述三個上部奈米薄片NS-U。上部奈米薄片NS-U在第二水平方向Y上窄於兩個最下部初步奈米薄片NS-P。此外，此種移除會形成凹陷區305，凹陷區305暴露出所述三個上部奈米薄片NS-U的側壁，且暴露出犧牲材料310的與所述兩個最下部初步奈米薄片NS-P在垂直方向上交疊的上表面。
參照圖3J，在絕緣材料360上及在上部奈米薄片NS-U 的被暴露出的側壁上形成(例如，藉由沈積另一絕緣材料)間隔件370。間隔件370與所述兩個最下部初步奈米薄片NS-P交疊，且接觸上部奈米薄片NS-U的在形成凹陷區305之後剩餘的一部分的側壁。間隔件370可包含例如氮化矽或氧化矽，且可相對於間隔件340及絕緣材料360具有蝕刻選擇性。
參照圖3J及圖3K，藉由移除犧牲材料310的上表面的被暴露出的部分以及所述兩個最下部初步奈米薄片NS-P的位於犧牲材料310的上表面的被暴露出的部分之下的下伏部分來形成凹陷區306，從而形成兩個下部奈米薄片NS-L。凹陷區306暴露出所述兩個下部奈米薄片NS-L的側壁。奈米薄片NS-L被間隔件370及作為所述三個最上部奈米薄片NS的上部奈米薄片NS-U在垂直方向上交疊。
參照圖3K及圖3L，實行平坦化製程(例如，化學機械平坦化)以移除間隔件340的上部部分、間隔件370的上部部分、絕緣材料360的上部部分及絕緣材料350的上部部分。舉例而言，平坦化製程可移除間隔件370的傾斜表面及絕緣材料360的傾斜表面，並使得間隔件340的上表面、間隔件370的上表面、絕緣材料360的上表面及絕緣材料350的上表面較平坦化製程之前的上表面更靠近奈米薄片NS。
參照圖3L及圖3M，移除間隔件370的在平坦化製程之後剩餘的部分，並利用間隔件380來替換。間隔件380可包含與絕緣材料350相同的材料，且因此可相對於間隔件340及絕緣材 料360具有蝕刻選擇性。舉例而言，間隔件380可包含氮化矽。在一些實施例中，間隔件380可提供在圖1C中示出的絕緣區160。
參照圖3M及圖3N，利用閘電極材料390(例如金屬)來替換犧牲材料310、間隔件340及絕緣材料360。舉例而言，可移除間隔件340及絕緣材料360，且然後可移除犧牲材料310，反之亦然，且可利用閘電極材料390來填充所述結構中的所得開口。作為結果，形成了下部電晶體TG-L的下部閘極G-L及上部電晶體TG-U的上部閘極G-U。因此，圖3N中所示閘極G-L、閘極G-U在本文中可各自稱為「三面閘極」。
圖4是示出形成圖1C所示奈米薄片堆疊120的操作的流程圖。該些操作對應於在圖3A至圖3N所示剖視圖中示出的操作。參照圖3A及圖4，所述操作包括形成(方塊410)初步電晶體堆疊的垂直堆疊的初步奈米薄片NS-P。初步奈米薄片NS-P包括下部奈米薄片及堆疊於下部奈米薄片上的上部奈米薄片。此外，初步電晶體堆疊亦包括位於下部奈米薄片及上部奈米薄片上的犧牲材料310。
參照圖3B及圖4，在初步電晶體堆疊上形成絕緣材料320(方塊415)。隨後，在絕緣材料320上形成相對於絕緣材料320具有蝕刻選擇性的絕緣材料330(圖3B)(方塊420)。參照圖3C及圖4，然後藉由移除絕緣材料320的被暴露出的部分以及初步奈米薄片NS-P的下伏部分及犧牲材料310的下伏部分來形成凹陷區301(方塊425)。
參照圖3C、圖3D及圖4，在凹陷區301中形成間隔件340(方塊430)。參照圖3D、圖3E及圖4，藉由移除間隔件340的外部(例如，水平突出的下部)部分以暴露出犧牲材料310的上表面及側壁來形成另一凹陷區302(方塊435)。此外，參照圖3F及圖4，在凹陷區302中及在間隔件340的側壁上形成絕緣材料350(方塊440)。
參照圖3F、圖3G及圖4，藉由移除絕緣材料330以暴露出絕緣材料320的上表面及間隔件340的側壁的上部部分來形成另一凹陷區303(方塊445)。接下來，參照圖3H及圖4，移除絕緣材料320(方塊450)以形成凹陷區304，凹陷區304暴露出犧牲材料310的上表面及間隔件340的側壁的中間部分。然後，在間隔件340的被暴露出的側壁上及在犧牲材料310的被暴露出的上表面的一部分上(例如藉由對絕緣材料360的沈積)形成絕緣材料360(方塊455)。
參照圖3H、圖3I及圖4，藉由移除(方塊460)犧牲材料310的一部分以及所述三個最上部奈米薄片NS的位於其下方的部分來形成又一凹陷區305，以使三個最上部奈米薄片NS的寬度變窄。舉例而言，可蝕刻初步電晶體堆疊的藉由凹陷區304而暴露出的一部分，直至到達犧牲材料310的位於所述三個最上部奈米薄片NS與所述兩個最下部奈米薄片NS之間的一部分為止。參照圖3J及圖4，在形成凹陷區305之後，在絕緣材料360上及在所述三個最上部奈米薄片NS的被暴露出的側壁上形成間隔件370 (方塊465)。參照圖3K及圖4，然後藉由移除犧牲材料310的上表面的被暴露出的部分以及所述兩個最下部奈米薄片NS的下伏部分來形成凹陷區306(方塊470)。
參照圖3L及圖4，實行平坦化製程(方塊475)以移除間隔件340的上部部分、間隔件370的上部部分、絕緣材料360的上部部分及絕緣材料350的上部部分。平坦化製程的實例性結果示出於圖3L中。參照圖3M及圖4，然後移除間隔件370的在平坦化製程之後剩餘的部分，並利用覆蓋每一奈米薄片NS的相應側壁的間隔件380來替換(方塊480)。接下來，參照圖3M、圖3N及圖4，藉由利用閘電極材料390替換犧牲材料310、間隔件340及絕緣材料360來分別在下部奈米薄片NS-L及上部奈米薄片NS-U上形成下部閘極G-L及上部閘極G-U(方塊485)。
根據本發明實施例的奈米薄片電晶體裝置100、奈米薄片電晶體裝置200(圖1A及圖2A)可提供一定數目的優點。該些優點包括減小閘極G(圖1C及圖2B)與源極/汲極接觸件140(圖1A及圖2A)之間的寄生電容。可藉由減少與源極/汲極接觸件140相鄰的閘電極材料的量及/或藉由將絕緣區160、絕緣區260(圖1C及圖2A)與源極/汲極接觸件140對準(在第一水平方向X上；圖1A)來減小寄生電容，絕緣區160、絕緣區260可包括低介電常數間隔件而非閘電極材料。舉例而言，透過使用下部電晶體TG-L及上部電晶體TG-U(圖1C至圖1F)中的至少一者來代替電晶體堆疊110(圖1A)中的GAA電晶體，可減少閘電極材 料的量。作為結果，具有sNS結構的電晶體堆疊(例如，CFET堆疊)可具有不同的閘極寬度WG-L、閘極寬度WG-U(圖1C)。
此外，減小的寄生電容可改善裝置100、裝置200的交流(「alternating current，AC」)速度/效能。舉例而言，藉由減小汲極側電容，例如藉由提升裝置100、裝置200中的一者中的邏輯電路的頻率，可提升AC速度/效能。
本文中參照附圖闡述了實例性實施例。在不偏離本揭露的教示內容的條件下，可存在諸多不同形式及實施例，且因此本揭露不應被視為僅限於本文中所述的實例性實施例。確切而言，提供該些實例性實施例是為了使本揭露透徹及完整，並將向熟習此項技術者傳達本揭露的範圍。在圖式中，為清晰起見，可誇大層及區的大小及相對大小。通篇中相同的參考編號指代相同的元件。
本文中參照剖視圖闡述本發明的實例性實施例，所述剖視圖為理想化實施例及實例性實施例的中間結構的示意圖。因此，可預期會因例如製造技術及/或容差而偏離圖示形狀。因此，本發明的實施例不應被視為僅限於本文中所示的特定形狀，而是可包括由例如製造而引起的形狀偏差。
亦應注意，在一些替代實施方式中，在本文的流程圖方塊中述及的功能/動作可不按照所述流程圖中述及的次序來進行。舉例而言，連續示出的兩個方塊事實上可被實質上同時執行，或者所述方塊有時可端視所涉及的功能/動作而被以相反的次序執行。 此外，流程圖及/或方塊圖的給定區塊的功能可被分成多個區塊，及/或流程圖及/或方塊圖的二或更多個區塊的功能可被至少部分地整合。最後，在不背離本發明的範圍的條件下，可在所示出的區塊之間添加/插入其他區塊，及/或可省略區塊/操作。
除非另外定義，否則本文中所使用的全部用語(包括技術用語及科學用語)的含義皆與本揭露所屬技術中具有通常知識者所通常理解的含義相同。更應理解，用語(例如在常用辭典中所定義的用語)應被解釋為具有與其在相關技術背景下的含義一致的含義，且除非本文中進行明確定義，否則不應將其解釋為具有理想化或過於正式的意義。
本文中所使用的術語僅用於闡述特定實施例，而並非旨在限制本揭露。除非上下文中清楚地另外指明，否則本文中所使用的單數形式「一(a、an)」及「所述(the)」旨在亦包含複數形式。更應理解，當在本說明書中使用用語「包括(comprises、comprising)」及/或「包含(includes、including)」時，是用於指明所陳述的特徵、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、步驟、操作、元件、組件及/或其群組的存在或添加。
應理解，當稱一元件「耦合」至、「連接」至、「因應」於另一元件或「位於」另一元件「上」時，所述元件可直接耦合至、直接連接至、直接因應於所述另一元件，或直接位於所述另一元件上，抑或亦可存在中間元件。相比之下，當稱一元件「直 接耦合」至、「直接連接」至、「直接因應」於、或「直接位於」另一元件「上」時，則不存在中間元件。本文中所使用的用語「及/或」包括相關列出項中的一或多個項的任意及所有組合。此外，符號「/」(例如，當在用語「源極/汲極」中使用時)應被理解為等效於用語「及/或」。
應理解，儘管本文中可能使用用語「第一(first)」、「第二(second)」等來闡述各種元件，然而該些元件不應受限於該些用語。該些用語僅用於將一個元件與另一元件區分開。因此，在不背離本發明實施例的教示內容的條件下，第一元件可稱為第二元件。
在本文中，為易於說明，可使用例如「在......下面(beneath)」、「在......下方(below)」、「下部的(lower)」、「在......上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。應理解，所述空間相對性用語旨在除圖中所繪示定向以外亦囊括所述裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為位於其他元件或特徵「下方」或「下面」的元件此時將被定向為位於其他元件或特徵「上方」。因此，用語「在.........下方」可囊括上方與下方兩種定向。所述裝置可具有其他定向(例如，旋轉90度或處於其他定向)，且因此本文中所用的空間相對性描述語可相應地進行解釋。
本文中已結合以上說明及圖式揭露了諸多不同的實施 例。應理解，逐字地闡述及例示該些實施例的每一組合及子組合將是過度重複且令人混淆的。因此，包括圖式在內的本說明書應被解釋為構成對本文中所述實施例的所有組合及子組合以及製作及使用所述所有組合及子組合的方式及製程的完整書面說明，且應支援對任何此種組合或子組合的主張。
以上揭露的標的物將被理解為是例示性的而非限制性的，且隨附申請專利範圍旨在涵蓋落入本發明的範圍內的所有此類潤飾、改進及其他實施例。因此，在法律所容許的最大程度上，所述範圍應由對以下申請專利範圍及其等效範圍的最廣義可允許解釋來確定，而不應侷限於或受限於前述詳細說明。
100:裝置/奈米薄片電晶體裝置 110-1:電晶體堆疊/第一電晶體堆疊 110-2:電晶體堆疊/第二電晶體堆疊 120-1:奈米薄片堆疊/第一奈米薄片堆疊 120-2:奈米薄片堆疊/第二奈米薄片堆疊 140-1、140-2:源極/汲極接觸件 150-1、150-2:源極/汲極區 RG-1:無閘極區/第一無閘極區 RG-2:無閘極區/第二無閘極區 X:第一水平方向 Y:第二水平方向 Z:垂直方向

Claims (13)

  1. 一種奈米薄片電晶體裝置，包括： 電晶體堆疊，包括： 下部三面閘極奈米薄片電晶體，具有第一奈米薄片寬度；以及 上部三面閘極奈米薄片電晶體，位於所述下部三面閘極奈米薄片電晶體上，且所述上部三面閘極奈米薄片電晶體具有不同於所述第一奈米薄片寬度的第二奈米薄片寬度， 其中所述下部三面閘極奈米薄片電晶體包括下部閘極，所述下部閘極寬於所述上部三面閘極奈米薄片電晶體的上部閘極， 其中所述下部三面閘極奈米薄片電晶體更包括多個第一奈米薄片，且其中所述上部三面閘極奈米薄片電晶體更包括與所述多個第一奈米薄片交疊的多個第二奈米薄片， 其中所述下部閘極包括相對的第一側壁與第二側壁， 其中所述上部閘極包括相對的第三側壁與第四側壁， 其中所述上部閘極的所述第四側壁與所述多個第二奈米薄片的側壁對準。
  2. 如請求項1所述的奈米薄片電晶體裝置， 其中所述上部閘極的所述第三側壁與所述下部閘極的所述第一側壁對準，且 其中所述上部閘極的所述第四側壁與所述多個第一奈米薄片交疊。
  3. 如請求項2所述的奈米薄片電晶體裝置， 其中所述多個第一奈米薄片藉由所述下部閘極的金屬與所述下部閘極的所述第一側壁間隔開，且 其中所述多個第二奈米薄片藉由所述上部閘極的金屬與所述上部閘極的所述第三側壁間隔開。
  4. 如請求項1所述的奈米薄片電晶體裝置， 其中所述上部閘極的所述第三側壁相對於所述下部閘極的所述第一側壁而偏移，且 其中所述上部閘極的所述第四側壁與所述多個第一奈米薄片交疊。
  5. 如請求項4所述的奈米薄片電晶體裝置， 其中所述多個第一奈米薄片藉由所述下部閘極的金屬與所述下部閘極的所述第二側壁間隔開，且 其中所述多個第二奈米薄片藉由所述上部閘極的金屬與所述上部閘極的所述第三側壁間隔開。
  6. 如請求項1所述的奈米薄片電晶體裝置，更包括絕緣區，所述絕緣區位於所述下部閘極的上表面及所述上部閘極的側壁上。
  7. 如請求項6所述的奈米薄片電晶體裝置，其中所述絕緣區接觸所述多個第二奈米薄片並與所述多個第一奈米薄片交疊。
  8. 一種奈米薄片電晶體裝置，包括： 第一電晶體堆疊，包括： 下部奈米薄片電晶體，具有第一奈米薄片寬度及下部閘極寬度；以及 上部奈米薄片電晶體，位於所述下部奈米薄片電晶體上，且所述上部奈米薄片電晶體具有分別不同於所述第一奈米薄片寬度及所述下部閘極寬度的第二奈米薄片寬度及上部閘極寬度， 其中所述下部奈米薄片電晶體或所述上部奈米薄片電晶體中的至少一者是三面閘極奈米薄片電晶體， 其中所述三面閘極奈米薄片電晶體包括閘極和多個奈米薄片， 其中所述閘極包括相對的第一側壁與第二側壁， 其中所述閘極的所述第二側壁與所述多個奈米薄片的側壁對準。
  9. 如請求項8所述的奈米薄片電晶體裝置，其中所述下部奈米薄片電晶體及所述上部奈米薄片電晶體中的每一者是所述三面閘極奈米薄片電晶體。
  10. 如請求項9所述的奈米薄片電晶體裝置，更包括第二電晶體堆疊，所述第二電晶體堆疊包括三面閘極奈米薄片電晶體， 其中所述第一電晶體堆疊與所述第二電晶體堆疊彼此相鄰，且具有彼此相反的叉狀薄片方向。
  11. 如請求項8所述的奈米薄片電晶體裝置，其中所述下部奈米薄片電晶體及所述上部奈米薄片電晶體分別是閘極全環繞奈米薄片電晶體及所述三面閘極奈米薄片電晶體，或反之亦然。
  12. 一種形成奈米薄片電晶體裝置的方法，所述方法包括： 形成初步電晶體堆疊，所述初步電晶體堆疊包括多個第一奈米薄片及位於所述多個第一奈米薄片上的多個第二奈米薄片； 藉由移除所述多個第二奈米薄片的第一部分而在所述初步電晶體堆疊中形成凹陷； 在所述凹陷中形成間隔件；以及 在形成所述間隔件之後，分別在所述多個第一奈米薄片及所述多個第二奈米薄片上形成第一三面閘極及第二三面閘極， 其中所述間隔件與所述多個第一奈米薄片交疊，且所述間隔件接觸所述多個第二奈米薄片的在移除所述第一部分之後剩餘的第二部分， 其中所述初步電晶體堆疊更包括犧牲材料，所述犧牲材料位於所述多個第一奈米薄片及所述多個第二奈米薄片上， 其中移除所述多個第二奈米薄片的所述第一部分包括移除所述犧牲材料的第三部分，且 其中形成所述第一三面閘極及所述第二三面閘極包括利用金屬閘極材料來替換： 所述犧牲材料的第四部分，在移除所述犧牲材料的所述第三部分之後剩餘於所述多個第一奈米薄片及所述多個第二奈米薄片上；以及 絕緣材料，位於所述多個第一奈米薄片及所述多個第二奈米薄片上，且所述絕緣材料相對於所述間隔件具有蝕刻選擇性。
  13. 如請求項12所述的方法，其中形成所述間隔件包括在所述犧牲材料的側壁、所述多個第一奈米薄片的側壁及所述多個第二奈米薄片的側壁上形成所述間隔件。
TW111118036A 2021-05-14 2022-05-13 奈米薄片電晶體裝置及其形成方法 TWI898138B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202163188501P 2021-05-14 2021-05-14
US63/188,501 2021-05-14
US17/380,999 US11843001B2 (en) 2021-05-14 2021-07-20 Devices including stacked nanosheet transistors
US17/380,999 2021-07-20
KR1020220049568A KR102904476B1 (ko) 2021-05-14 2022-04-21 적층된 나노시트 트랜지스터들을 포함하는 소자들
KR10-2022-0049568 2022-04-21

Publications (2)

Publication Number Publication Date
TW202247478A TW202247478A (zh) 2022-12-01
TWI898138B true TWI898138B (zh) 2025-09-21

Family

ID=81653706

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111118036A TWI898138B (zh) 2021-05-14 2022-05-13 奈米薄片電晶體裝置及其形成方法

Country Status (3)

Country Link
EP (1) EP4089723A1 (zh)
CN (1) CN115347043A (zh)
TW (1) TWI898138B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240282670A1 (en) * 2023-02-21 2024-08-22 Samsung Electronics Co., Ltd. Semiconductor device including self-aligned backside contact structure formed based on contact isolation layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190172751A1 (en) * 2017-12-04 2019-06-06 Tokyo Electron Limited Method for controlling transistor delay of nanowire or nanosheet transistor devices
US20190393214A1 (en) * 2018-06-25 2019-12-26 Intel Corporation Isolation walls for vertically stacked transistor structures
US20200035569A1 (en) * 2018-07-27 2020-01-30 Globalfoundries Inc. Vertically stacked complementary-fet device with independent gate control
US20200203341A1 (en) * 2018-12-21 2020-06-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Architecture of n and p transistors superposed with canal structure formed of nanowires
US20210013111A1 (en) * 2019-07-11 2021-01-14 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-k metal gate (hkmg) film stacks

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490559B1 (en) * 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions
US10811415B2 (en) * 2018-10-25 2020-10-20 Samsung Electronics Co., Ltd. Semiconductor device and method for making the same
US11502167B2 (en) * 2020-10-02 2022-11-15 Samsung Electronics Co., Ltd. Semiconductor device having stepped multi-stack transistor structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190172751A1 (en) * 2017-12-04 2019-06-06 Tokyo Electron Limited Method for controlling transistor delay of nanowire or nanosheet transistor devices
US20190393214A1 (en) * 2018-06-25 2019-12-26 Intel Corporation Isolation walls for vertically stacked transistor structures
US20200035569A1 (en) * 2018-07-27 2020-01-30 Globalfoundries Inc. Vertically stacked complementary-fet device with independent gate control
US20200203341A1 (en) * 2018-12-21 2020-06-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Architecture of n and p transistors superposed with canal structure formed of nanowires
US20210013111A1 (en) * 2019-07-11 2021-01-14 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-k metal gate (hkmg) film stacks

Also Published As

Publication number Publication date
TW202247478A (zh) 2022-12-01
CN115347043A (zh) 2022-11-15
EP4089723A1 (en) 2022-11-16

Similar Documents

Publication Publication Date Title
US12310106B2 (en) Devices including stacked nanosheet transistors
US12356665B2 (en) Stacked transistors having an isolation region therebetween and a common gate electrode, and related fabrication methods
KR102810040B1 (ko) 지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 전자 장비
TWI849305B (zh) 半導體裝置、電晶體結構及其製造方法
CN104282756B (zh) 半导体器件及其制造方法
CN107248503B (zh) 具有3d沟道的半导体器件及其制造方法
US6960517B2 (en) N-gate transistor
TWI762921B (zh) 半導體器件及其製造方法及包括該半導體器件的電子設備
TWI774831B (zh) 製造半導體裝置的方法以及半導體裝置
TW202145441A (zh) 三維記憶體元件及其製造方法
KR20220163469A (ko) 반도체 장치 및 그 제조 방법 및 이를 포함하는 전자기기
TWI898138B (zh) 奈米薄片電晶體裝置及其形成方法
JP5676786B1 (ja) 半導体装置、及び半導体装置の製造方法
WO2021203901A1 (zh) 半导体器件及其制造方法及包括其的电子设备
KR101959388B1 (ko) 반도체 소자 및 그 제조 방법
TW202009995A (zh) 半導體裝置的製造方法
US11569232B2 (en) Semiconductor device including self-aligned gate structure and method of manufacturing the same
US20250359158A1 (en) Semiconductor device including a specialized gate electrode structure
US20220375783A1 (en) Semiconductor device and method of fabricating the same
JP5928962B2 (ja) 半導体装置、及び半導体装置の製造方法
KR20240072587A (ko) 반도체 장치
CN115692322A (zh) 一种半导体器件的制造方法