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TWI849305B - 半導體裝置、電晶體結構及其製造方法 - Google Patents

半導體裝置、電晶體結構及其製造方法 Download PDF

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TWI849305B
TWI849305B TW110112941A TW110112941A TWI849305B TW I849305 B TWI849305 B TW I849305B TW 110112941 A TW110112941 A TW 110112941A TW 110112941 A TW110112941 A TW 110112941A TW I849305 B TWI849305 B TW I849305B
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gate
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transistor
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黃寅燦
全輝璨
洪炳鶴
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置、一種電晶體結構及一種製造半導體裝置的方法。所述半導體裝置包含：襯底；第一電晶體，形成於襯底上方，且具有第一電晶體堆疊，第一電晶體堆疊包含多個第一通道結構、包圍第一通道結構的第一閘極結構，以及位於第一電晶體堆疊在第一通道長度方向上的兩端處的第一源極/汲極區及第二源極/汲極區；以及第二電晶體，在豎直方向上形成於第一電晶體上方，且具有第二電晶體堆疊，第二電晶體堆疊包含多個第二通道結構、包圍第二通道結構的第二閘極結構，以及位於第二電晶體堆疊在第二通道長度方向上的兩端處的第三源極/汲極區及第四源極/汲極區，其中第三源極/汲極區未豎直地重疊第一源極/汲極區或第二源極/汲極區，且第四源極/汲極區未豎直地重疊第一源極/汲極區或第二源極/汲極區。

Description

半導體裝置、電晶體結構及其製造方法
與本發明概念的實例實施例一致的設備及方法是關於一種半導體裝置結構，且更特定而言，是關於一種具有交叉多堆疊奈米片結構的半導體裝置結構。
對半導體裝置的小型化的增長的需求已引入奈米片電晶體，所述奈米片電晶體的特徵在於橋接在所述奈米片電晶體的兩端處形成的源極/汲極區的多個奈米片層，以及完全包繞奈米片層的所有側的閘極結構。此等奈米片層充當用於奈米片電晶體的源極/汲極區之間的電流流動的多個通道。歸因於此結構，除包含奈米片電晶體的半導體裝置中的更高裝置密度之外，亦實現對流過多個通道的電流的改良的控制。奈米片電晶體亦稱為各種不同名稱，諸如多橋通道FET（multi-bridge channel FET；MBCFET）、奈米樑、奈米帶、疊置通道裝置等。
圖1示出用於半導體裝置的先前技術奈米片結構。圖1中所繪示的奈米片結構100包含在D3方向上以重疊方式豎直地堆疊於襯底105上方的兩個或大於兩個奈米片層110。充當由奈米片結構100形成的電晶體的通道的奈米片層110藉由閘極結構115完全包圍，除在閘極結構115的兩個相對側處形成的其中源極/汲極區待生長以將奈米片結構100完成為單一電晶體（諸如奈米片金屬氧化物半導體FET（metal-oxide-semiconductor FET；MOSFET））的所述奈米片層110的開口端處之外。亦即，圖1的奈米片結構使得具有源極/汲極區之間的多個通道的單一電晶體能夠不同於具有單一層或單一鰭式通道結構的習知平面FET或finFET。在圖1中，僅為了繪示奈米片層110如何採取在作為奈米片結構100的通道長度方向的D2方向上分別穿透閘極結構115的形式而自奈米片結構100有意地省略源極/汲極區。
襯底105可為半導體材料的塊狀襯底，例如矽（Si）或絕緣體上矽（silicon-on-insulator；SOI）襯底，奈米片層110亦可由Si形成，且閘極結構115可由導體金屬及閘極介電層形成。導體金屬可為鎢（W）或鋁（Al），且介電質可包含用於與奈米片層110電絕緣的氧化矽（SiO）或金屬矽酸鹽。
然而，即使電晶體由與奈米片層110相似的多個通道層形成，減小單一電晶體的大小的技術亦受到限制。
此背景章節中所揭露的資訊在達成本申請案的實施例之前已由發明者知曉，或為在達成實施例的過程中獲取的技術資訊。因此，其可含有未形成已由公眾知曉的先前技術的資訊。
本揭露內容提供一種多堆疊奈米片結構及製造所述多堆疊奈米片結構的方法，所述多堆疊奈米片結構具有兩個或大於兩個奈米片堆疊，所述兩個或大於兩個奈米片堆疊具有不同通道方向。
根據實施例，提供一種半導體裝置，其可包含：襯底；第一電晶體，形成於所述襯底上方，且具有第一電晶體堆疊，所述第一電晶體堆疊包含多個第一通道結構、包圍所述第一通道結構的第一閘極結構，以及位於所述第一電晶體堆疊在第一通道長度方向上的兩端處的第一源極/汲極區及第二源極/汲極區；以及第二電晶體，在豎直方向上形成於所述第一電晶體上方，且具有第二電晶體堆疊，所述第二電晶體堆疊包含多個第二通道結構、包圍所述第二通道結構的第二閘極結構，以及位於所述第二電晶體堆疊在第二通道長度方向上的兩端處的第三源極/汲極區及第四源極/汲極區，其中所述第三源極/汲極區未豎直地重疊所述第一源極/汲極區或所述第二源極/汲極區，且所述第四源極/汲極區未豎直地重疊所述第一源極/汲極區或所述第二源極/汲極區。
根據實施例，提供一種電晶體結構，其可包含：第一電晶體堆疊及形成於所述第一電晶體堆疊上方的第二電晶體堆疊，其中所述第一電晶體堆疊包含藉由第一閘極結構包圍的多個第一通道結構，且所述第二電晶體堆疊包含藉由第二閘極結構包圍的多個第二通道結構，其中所述第一通道結構經組態以形成用於在第一通道長度方向上的第一電流流動的第一通道，且所述第二通道結構經組態以形成用於在第二通道長度方向上的第二電流流動的第二通道，且其中所述第一通道長度方向與所述第二通道長度方向彼此不同。
根據實施例，提供一種製造半導體裝置的方法。所述方法可包含下述操作：（a）設置半導體裝置結構，所述半導體裝置結構包括襯底、形成於所述襯底上的第一電晶體堆疊，以及形成於所述第一電晶體堆疊上的第二電晶體堆疊，其中所述第一電晶體堆疊及所述第二電晶體堆疊分別包括多個第一通道結構及多個第二通道結構；（b）形成第一虛擬閘極以包圍所述第一電晶體堆疊，且在所述第一虛擬閘極上形成第二虛擬閘極以包圍所述第二電晶體堆疊及所述第二電晶體堆疊的頂部表面；（c）移除所述第一電晶體堆疊的四個側當中的至少第一側及第二側的至少部分上的所述第一虛擬閘極，且分別在所述第一電晶體堆疊的移除所述第一虛擬閘極的所述第一側及所述第二側上形成第一源極/汲極區及第二源極/汲極區；（d）移除所述第二電晶體堆疊的四個側當中的至少第三側及第四側的至少部分上的所述第二虛擬閘極，且分別在所述第二電晶體堆疊的移除所述第二虛擬閘極的所述第三側及所述第四側上形成第三源極/汲極區及第四源極/汲極區；以及（e）移除剩餘第一虛擬閘極及剩餘第二虛擬閘極且分別用第一替換金屬閘極及第二替換金屬閘極替換所述剩餘第一虛擬閘極及所述剩餘第二虛擬閘極，以形成分別包圍所述第一通道結構及所述第二通道結構的第一閘極結構及第二閘極結構，其中形成所述第一源極/汲極區至所述第四源極/汲極區，使得所述第三源極/汲極區未重疊所述第一源極/汲極區或所述第二源極/汲極區，且所述第四源極/汲極區未重疊所述第一源極/汲極區或所述第二源極/汲極區。
所揭露的交叉多堆疊奈米片結構可能夠使源極/汲極觸點結構著陸於下部奈米片堆疊的源極/汲極區的頂部表面而非所述源極/汲極區的側表面上，且減小源極/汲極觸點結構與上部奈米片堆疊的源極/汲極區之間的寄生電容。
本文中所描述的實施例為所有實例實施例，且因此，本發明概念不限於此且可以各種其他形式實現。以下描述中所提供的實施例中的每一者不排除與本文中亦提供或本文中未提供但與本發明概念一致的另一實例或另一實施例的一或多個特徵相關聯。舉例而言，即使特定實例或實施例中所描述的物質未在另外的不同實例或實施例中描述，除非在其描述中另外提及，否則所述物質仍可理解為與不同實例或實施例相關或與不同實例或實施例組合。此外，應理解，對本發明概念的原理、態樣、實例以及實施例的所有描述均意欲涵蓋所述原理、態樣、實例以及實施例的結構及功能等效物。此外，此等等效物應理解為不僅包含當前眾所周知的等效物，且亦包含未來待開發的等效物，亦即，發明以進行相同功能的所有裝置，無論其結構如何。舉例而言，本文中所描述的MOSFET可採取電晶體的不同類型或形式，只要本發明概念可應用於其中即可。
應理解，當將半導體裝置的元件、組件、層、圖案、結構、區等（在下文中統稱為「元件」）稱為「在」半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件時，其可直接「在」所述另一元件「之上」、「上方」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件，或可存在介入元件。相反，當將半導體裝置的元件稱為「直接在」半導體裝置的另一元件「之上」、「直接在」所述另一元件「上方」、「直接在」所述另一元件「上」、「直接在」所述另一元件「下方」、「直接在」所述另一元件「之下」、「直接在」所述另一元件「底下」、「直接連接至」或「直接耦接至」所述另一元件時，不存在介入元件。相同編號貫穿本揭露內容是指相同元件。
為易於描述，本文中可使用諸如「在......之上（over）」、「在......上方（above）」、「在......上（on）」、「上部（upper）」、「在......下方（below）」、「在......之下（under）」、「在......底下（beneath）」、「下部（lower）」以及類似者的空間相對術語以描述如在圖式中所示出的一個元件與另一元件的關係。應理解，除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋半導體裝置在使用或操作中的不同定向。舉例而言，若翻轉圖式中的半導體裝置，則描述為「在」其他元件「下方」或「在」其他元件「底下」的元件將接著定向「在」其他元件「上方」。因此，術語「在......下方」可涵蓋上方及下方兩個定向。半導體裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞相應地進行解釋。
如本文中所使用，諸如「中的至少一者（at least one of）」的表述在位於元件清單之前時修飾元件的整個清單，而並不修飾清單中的個別元件。舉例而言，表述「a、b以及c中的至少一者（at least one of a,b,and c）」應理解為僅包含a、僅包含b、僅包含c、包含a及b、包含a及c、包含b及c，或包含a、b以及c中的所有者。在本文中，當術語「相同（same）」用於比較兩個或大於兩個元件的尺寸時，所述術語可覆蓋「實質上相同（substantially same）」尺寸。
應理解，儘管術語第一、第二、第三、第四等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一個元件與另一元件區分開來。因此，在不脫離本發明概念的教示的情況下，下文所論述的第一元件可稱為第二元件。
亦將理解，即使製造本發明的設備或結構的某一步驟或操作比另一步驟或操作更晚描述，所述步驟或操作亦可比另一步驟或操作更晚進行，除非將所述另一步驟或操作描述為在所述步驟或操作之後進行。
本文中參考為實施例（及中間結構）的示意性圖示的橫截面圖示來描述許多實施例。因此，預期圖示的形狀可因例如製造技術及/或容差而有所變化。因此，實施例不應解釋為限於本文中所示出的區的特定形狀，而是包含因例如製造造成的形狀偏差。舉例而言，示出為矩形的植入區將通常在其邊緣處具有圓形或曲線特徵及/或植入物濃度梯度，而非自植入區至非植入區之二元改變。同樣，由植入形成的內埋區可在內埋區與進行植入的表面之間的區中產生某種植入。因此，圖式中所示出的區在本質上為示意性的，且其形狀並不意欲示出裝置區的實際形狀，且並不意欲限制本發明概念的範圍。另外，在圖式中，出於清楚起見，可放大層及區的大小及相對大小。
出於簡潔起見，包含奈米片電晶體的半導體裝置的習知元件可或可不在本文中詳細描述。
根據實施例，圖1中所繪示的奈米片結構100亦可豎直地堆疊以構成多堆疊奈米片結構，以達成增加的裝置密度增益。
圖2A示出根據實施例的由多個奈米片層形成的半導體裝置的透視圖。
圖2A中所繪示的半導體裝置200A是在半導體裝置200A形成為兩個奈米片電晶體之前的狀態下。半導體裝置200A具有多個第一奈米片層210的第一通道集合及多個第二奈米片層220的第二通道集合。第一通道集合及第二通道集合在D3方向上以豎直重疊方式堆疊於襯底205上方以構成多堆疊奈米片結構。隔離層230插入於第一通道集合與第二通道集合之間。
圖2A亦繪示第一閘極結構215及第二閘極結構225分別完全包圍第一奈米片層210及第二奈米片層220的通道區（未見），除在第一閘極結構215及第二閘極結構225的兩個相對側處的其中源極/汲極區可磊晶生長以構成兩個奈米片電晶體（如圖2B中所繪示）的第一奈米片層210及第二奈米片層220的開口端之外。因此，第一奈米片層210及第二奈米片層220採取在作為通道長度方向的D2方向上穿透閘極結構215及閘極結構225的形式。
圖2B示出在圖2A的半導體裝置200A處形成源極/汲極區之後半導體裝置的透視圖。
參考圖2B，半導體裝置200B包含具有在第一奈米片層210的通道區（未見）的兩端處的第一源極/汲極區211及第二源極/汲極區212的下部電晶體201，以及具有在第二奈米片層220的通道區（未見）的兩端處的第三源極/汲極區213及第四源極/汲極區214的上部電晶體202。此等源極/汲極區211至源極/汲極區214將經由第一源極/汲極觸點結構221至第四源極/汲極觸點結構224分別連接至電源或其他電路元件（未繪示）以用於內部路由。另外，第二閘極結構225經組態以經由閘極觸點結構226接收閘極輸入信號。
然而，應注意，根據實施例，由於上部電晶體202的第三源極/汲極區213及第四源極/汲極區214分別豎直地重疊下部電晶體201的第一源極/汲極區211及第二源極/汲極區212，自上部金屬圖案（未繪示）筆直向下延伸的第一源極/汲極觸點結構221及第二源極/汲極觸點結構222彎曲以與下部電晶體201的第一源極/汲極區211及第二源極/汲極區212的側表面進行各別橫向接觸。否則，根據實施例，可自下方連接第一源極/汲極觸點結構221及第二源極/汲極觸點結構222，在此情況下連接至第一源極/汲極觸點結構221及第二源極/汲極觸點結構222的對應下部金屬圖案可內埋於襯底205中。
然而，在基於奈米片的半導體裝置的製造製程期間，極難實施與具有彎曲形狀的源極/汲極觸點結構的源極/汲極區的前述橫向連接及使用襯底內埋金屬圖案的向上連接。
因此，根據實施例，由多個奈米片層形成的半導體裝置的新結構及其製造方法提供如下。
圖3A示出根據實施例處的由交叉多堆疊奈米片結構形成的半導體裝置的透視圖。
根據實施例的圖3A中繪示的半導體裝置300A是在半導體裝置300A形成為兩個奈米片電晶體（如同圖2A的半導體裝置200A）之前的狀態下。類似於圖2A的半導體裝置200A，圖3A中所繪示的半導體裝置300A具有多個第一奈米片層310的第一通道集合及多個第二奈米片層320的第二通道集合。第一通道集合及第二通道集合在D3方向上以豎直重疊方式堆疊於襯底305上方以構成多堆疊奈米片結構。隔離層330插入於第一通道集合與第二通道集合之間。
另外，第一閘極結構315及第二閘極結構325分別完全包圍第一奈米片層及第二奈米片層的通道區（未見），除在第一閘極結構315及第二閘極結構325的兩個相對側處的其中源極/汲極區可磊晶生長以構成兩個奈米片電晶體（如圖3B中所繪示）的第一奈米片層及第二奈米片層的開口端之外。
然而，半導體裝置300A不同於半導體裝置200A，不同之處在於第二奈米片層320在D1方向上延伸，而第一奈米片層310結構在D2方向上延伸。亦即，第一奈米片層的通道長度方向及通道寬度方向分別與第二奈米片層的通道長度方向及通道寬度方向成角度，諸如垂直。預期半導體裝置300A與半導體裝置200A的此結構差異，使得由第二奈米片層320形成的源極/汲極區並不豎直地重疊由第一奈米片層310形成的源極/汲極區，如下文參考圖3B所描述。
圖3B示出在圖3A的半導體裝置300A上形成源極/汲極區之後的半導體裝置。
參考圖3B，根據實施例的半導體裝置300B包含具有在第一奈米片層310的通道區（未見）的兩端處的第一源極/汲極區311及第二源極/汲極區312的下部電晶體301，以及具有在第二奈米片層320的通道區（未見）的兩端處的第三源極/汲極區313及第四源極/汲極區314的上部電晶體302。此等源極/汲極區311至源極/汲極區314將經由第一源極/汲極觸點結構321至第四源極/汲極觸點結構324分別連接至電源或其他電路元件（未繪示）以用於內部路由。另外，第二閘極結構325經組態以經由閘極觸點結構326接收閘極輸入信號。
除形成於第二奈米片層的通道端上的第三源極/汲極區及第四源極/汲極區並不豎直地重疊形成於第一奈米片層的通道端上的第一源極/汲極區及第二源極/汲極區之外，半導體裝置300B的上述結構態樣類似於圖2B的半導體裝置200B的結構態樣。因此，不同於圖2B的半導體裝置200B，半導體裝置300B不要求自上部金屬圖案（未繪示）筆直向下延伸的第一源極/汲極觸點結構321及第二源極/汲極觸點結構322彎曲以分別與下部電晶體301的第一源極/汲極區311及第二源極/汲極區312的側表面進行各別橫向接觸。因此，第一源極/汲極觸點結構及第二源極/汲極觸點結構可經組態以在未如在圖2B的半導體裝置200B中彎曲的情況下著陸於第一源極/汲極區及第二源極/汲極區的頂部表面上。
半導體裝置300B的以上結構特性實現相較於先前技術半導體裝置更簡單得多的源極/汲極觸點結構的形式。此外，隨著圖3B的半導體裝置300B中的第三源極/汲極區313或第四源極/汲極區314與第一源極/汲極觸點結構321或第二源極/汲極觸點結構322之間的距離變得更大，相較於圖2B的半導體裝置200B的結構，有可能減小可能在第三源極/汲極區313或第四源極/汲極區314與第一源極/汲極觸點結構321或第二源極/汲極觸點322之間出現的寄生電容。
在半導體裝置300B中，下部電晶體301可為p型MOSFET及n型MOSFET中的一者，而上部電晶體302可為p型MOSFET及n型MOSFET中的另一者，在此情況下，第一源極/汲極區及第二源極/汲極區可自第三源極/汲極區及第四源極/汲極區以不同方式摻雜，且第一閘極結構315可具有與第二閘極結構325不同的功函數材料或特性。
在下文中，描述製造具有對應於上述半導體裝置300B的結構的結構的半導體裝置的方法。
圖4A至圖4C至圖12A至圖12C示出根據實施例的製造具有多堆疊奈米片結構的半導體裝置的方法。在圖式中，為簡潔起見，可在圖式中的一或多者中省略在不同圖式中指示相同元件的附圖標號。
圖4A至圖4C分別示出根據實施例的在其中多個奈米片堆疊形成於襯底上的狀態下的半導體裝置的兩個橫截面視圖及平面視圖。
圖4A為沿圖4C（其為半導體裝置400的俯視平面視圖）中的線X-X'截取的半導體裝置400的橫截面視圖，且圖4B為沿圖4C中的線Y-Y'截取的半導體裝置400的橫截面視圖。此處應注意，在圖4A及圖4B中使用的用於繪示半導體裝置400的比例尺與在圖4C中使用的比例尺不同。此比例尺差異適用於下文所提及的其他圖式中的所有者。
參考圖4A至圖4C，根據實施例，第一奈米片堆疊410及第二奈米片堆疊420依序堆疊於襯底405上（其間分別具有第一隔離層431及第二隔離層432），且藉由第三隔離層433完全封閉。第一奈米片堆疊410包含交替地形成於襯底405上方的三個第一犧牲層410S及兩個第一奈米片層410C，且第二奈米片堆疊420包含交替地形成於第一奈米片堆疊410上方的三個第二犧牲層420S及兩個第二奈米片層420C。
儘管圖4A及圖4B繪示第一奈米片堆疊410及第二奈米片堆疊420各自僅具有兩個奈米片層及三個犧牲層，但每一奈米片堆疊中的奈米片層及犧牲層的數目不限於此。根據實施例，第一犧牲層410S及第一奈米片層410C可藉由磊晶生長一個層且接著另一層直至交替地堆疊所要數目個犧牲層及奈米片層為止來形成。以與第一奈米片堆疊410相同的方式，第二犧牲層420S及第二奈米片層420C可形成以建立第二奈米片堆疊420。根據實施例，第一奈米片堆疊410的奈米片層的數目及犧牲層的數目可不同於第二奈米片堆疊420的奈米片層的數目及犧牲層的數目。
根據實施例，第一隔離層431可在第一奈米片堆疊410形成於襯底405上之前自襯底405磊晶生長以隔離第一奈米片堆疊410與襯底405。在第一奈米片堆疊410形成之後，可形成第二隔離層432以分隔第一奈米片堆疊410與其後形成的第二奈米片堆疊420。在第二奈米片堆疊420形成於第二隔離層432上之後，形成第三隔離層433以完全封閉襯底405上方的第一奈米片堆疊410及第二奈米片堆疊420。
在襯底405上，形成淺溝槽隔離（shallow trench isolation；STI）區406以隔離半導體裝置400與相鄰電路元件或半導體裝置。
根據實施例，第一奈米片堆疊410的第一奈米片層410C中的每一者可在Y方向上具有相同長度L1，在X方向上具有相同寬度W1，且在與X方向及Y方向垂直的方向上具有相同厚度T1，且第二奈米片堆疊420的第二奈米片層420C中的每一者可在X方向上具有相同長度L2，在Y方向上具有相同寬度W2，且在與X方向及Y方向垂直的方向上具有相同厚度T2。另外，根據實施例，長度L1、寬度W1、長度L2以及寬度W2可彼此相等。因此，第一奈米片堆疊410及第二奈米片堆疊420可在平面視圖中具有相同正方形形狀（未繪示）。然而，根據實施例，此等尺寸可在第一奈米片層410C之間及第二奈米片層420C之間，以及第一奈米片堆疊410與第二奈米片堆疊420之間不同。舉例而言，長度L1可能不等於寬度W1但可等於長度L2，且因此，第一奈米片堆疊410及第二奈米片堆疊420可具有相同矩形形狀。然而，又，根據實施例，第一奈米片層410C的通道長度方向及通道寬度方向可不同於第二奈米片層420C的通道長度方向及通道寬度方向。
襯底405可由矽（Si）形成，STI區406可由氧化矽（SiO x）形成，第一隔離層431至第三隔離層433亦可由與STI區406相同或不同的SiO x形成，第一犧牲層410S及第二犧牲層420S可由矽-鍺（SiGe）形成，且第一奈米片層410C及第二奈米片層420C可由Si形成。根據實施例，第一犧牲層410S及第二犧牲層420S可為35% SiGe，此指示SiGe化合物由35%的Ge及65%的Si組成。
圖5A至圖5C分別示出根據實施例的具有在其上形成的虛擬閘極的半導體裝置的兩個橫截面視圖及平面視圖。
圖5A為沿圖5C（其為半導體裝置500的俯視平面視圖）中的線X-X'截取的半導體裝置500的橫截面視圖，且圖5B為沿圖5C中的線Y-Y'截取的半導體裝置500的橫截面視圖。
參考圖5A至圖5C，第一虛擬閘極414D及第二虛擬閘極424D以及層間介電（interlayer dielectric；ILD）層441形成於圖4A至圖4C的半導體裝置400上。第一虛擬閘極414D及第二虛擬閘極424D如此命名，此是由於其在稍後步驟中將由真實閘極結構替換。
第一虛擬閘極414D例如藉由微影及蝕刻形成於第一奈米片堆疊410上以覆蓋形成於第二奈米片堆疊420下方的第一奈米片堆疊410的所有側腹。具體而言，第一虛擬閘極414D封閉形成於第一奈米片堆疊410的所有側表面上的第三隔離層433。接下來，第二虛擬閘極424D例如亦藉由微影及蝕刻形成於第一虛擬閘極414D上以不僅覆蓋第二奈米片堆疊420的所有側腹且亦覆蓋第二奈米片堆疊420的頂部。具體而言，第二虛擬閘極424D封閉形成於第二奈米片結構410的所有側表面及頂部表面上的第三隔離層433。
第一虛擬閘極414D可包含非晶矽（a-Si）或多晶矽（poly-Si），且第二虛擬閘極424D可包含相同或不同a-SI或poly-Si。
一旦第一虛擬閘極414D及第二虛擬閘極424D如上文所描述而形成，即形成ILD層441以封閉第一虛擬閘極及第二虛擬閘極的所有側表面。ILD層441可藉由呈塊狀沈積氧化物材料（例如，具有低k介電質的二氧化矽）來形成。根據實施例，ILD層441可在第一虛擬閘極414D及第二虛擬閘極424D形成之前形成。
在如上文所描述形成第一虛擬閘極414D及第二虛擬閘極424D以及ILD層441之後，第二虛擬閘極424D及ILD層441在其頂部表面處例如藉由化學機械研磨（chemical mechanical polishing；CMP）製程平坦化。
如同圖4A及圖4B，圖5A及圖5B繪示半導體裝置500的相同結構，此是由於其X方向橫截面具有與其Y方向橫截面相同的結構尺寸。
圖6A至圖6C分別示出根據實施例的其中封閉上部奈米片堆疊的虛擬閘極的部分經圖案化的半導體裝置的兩個橫截面視圖及平面視圖。
圖6A為沿圖6C（其為半導體裝置600的俯視平面視圖）中的線X-X'截取的半導體裝置600的橫截面視圖，且圖6B為沿圖6C中的線Y-Y'截取的半導體裝置600的橫截面視圖。
參考圖6A至圖6C，第二虛擬閘極424D、ILD層441以及第三隔離層433例如藉由乾式蝕刻在第二奈米片堆疊的四個側中的每一者處僅自頂部以預定長度W部分地圖案化，例如藉由乾式刻蝕。此處，預定長度W不可大於第二奈米片層的寬度W2及長度L2中的每一者。
此圖案化操作自上而下進行以到達第一奈米片堆疊410的最上部第一犧牲層410S的頂部表面的水平面。為了有助於此圖案化，根據實施例，在圖5A至圖5C中所繪示的步驟中，蝕刻終止層（未繪示）可能已在最上部第一犧牲層410S的頂部表面的水平面上在ILD層441、第一虛擬閘極414D以及第三隔離層433中分層。藉由此圖案化操作，第二奈米片堆疊的所有四個側暴露，且在頂部通道鈍化層451形成於第二奈米片堆疊420的暴露的四個側及暴露的第三隔離層433上之前，封閉第一奈米片堆疊的四個側的第一虛擬閘極414D、ILD層441以及第三隔離層433向上暴露。
根據實施例，此圖案化操作可藉由在第二虛擬閘極424D上方形成對應於如圖6C中所繪示的第二虛擬閘極424D的第一區段424-1至第五區段424-5的遮罩層（未繪示）來進行。根據實施例，第二虛擬閘極424D的第五區段424-5可具有正方形或矩形形狀，所述正方形或矩形形狀具有與第二奈米片層的寬度及第二奈米片層的長度相同的水平長度。另外，第一區段424-1至第四區段424-4可採取來自第五區段424-5的四個邊緣的四個突出部的形狀，如圖6C中的半導體裝置600的俯視平面視圖中所繪示。
此處應注意，第一區段424-1至第四區段424-4圍繞第二虛擬閘極424D中的第五區段424-5（其為主體區段）經圖案化，以獲得穿透至第一區段424-1至第四區段424-4中的至少一者中的孔或溝槽（下文「孔」），經由所述孔或溝槽，移除至少第一虛擬閘極414D及第一奈米片堆疊410的第一犧牲層410S，且可在稍後步驟處沈積包圍與第二奈米片堆疊420的第二奈米片層交叉的第一奈米片堆疊410的第一奈米片層的替換金屬閘極（replacement metal gate；RMG）。儘管圖6C繪示第一區段424-1至第四區段424-4藉由上述圖案化形成，但第一區段424-1至第四區段424-4中的僅一個、兩個或三個區段可經圖案化以提供前述目的。另外，第一區段424-1至第四區段424-4的大小相對於圖5C中所繪示的第五區段424-5的大小並非準確比例。另外，根據實施例，第一區段424-1至第四區段424-4可具有彼此不同的大小。
接下來，頂部通道鈍化層451形成於自上述圖案化暴露的第二奈米片堆疊420的四個側及暴露的第三隔離層433上。形成頂部通道鈍化層451以在稍後步驟中在第一奈米片堆疊410的第一奈米片層410C上磊晶生長源極/汲極區時保護第二奈米片堆疊420的第二奈米片層420C。如圖6B中所繪示的第二奈米片堆疊的兩側處的頂部通道鈍化層451以及第二虛擬閘極424D的第五區段424-5待用作用以移除第一奈米片堆疊的兩側處的第一虛擬閘極414D、ILD層441以及第三隔離層433的遮罩，其中源極/汲極區待在下一步驟中磊晶生長。
圖7A至圖7C分別示出根據實施例的其中源極/汲極區生長於下部奈米片堆疊上的半導體裝置的兩個橫截面視圖及俯視平面視圖。
圖7A為沿圖7C（其為半導體裝置700的俯視平面視圖）中的線X-X'截取的半導體裝置700的橫截面視圖，且圖7B為沿圖7C中的線Y-Y'截取的半導體裝置700的橫截面視圖。
參考圖7A至圖7C，在第一奈米片堆疊410的兩側處例如藉由乾式蝕刻及/或濕式蝕刻部分地移除封閉第一奈米片堆疊的第一虛擬閘極414D、ILD層441以及第三隔離層433以暴露第一奈米片堆疊410在通道長度方向上的兩端，且接著，在第一奈米片堆疊410的兩側處（亦即，沿圖7B的Y-Y'軸的兩側，但不沿圖7A的X-X'軸的側）形成源極/汲極區411及源極/汲極區412。此等源極/汲極區411及源極/汲極區412對應於圖3B中所繪示的下部電晶體301的源極/汲極區311及源極/汲極區312。源極/汲極區411及源極/汲極區412可經由第一奈米片堆疊410（具體而言，第一奈米片層410C）在通道長度方向上的暴露的兩端上的磊晶生長製程形成。可應用原位摻雜（In-situ doping；ISD）以摻雜源極/汲極區411及源極/汲極區412。
圖8A至圖8C分別示出根據實施例的其中源極/汲極區生長於上部奈米片堆疊上的半導體裝置的兩個橫截面視圖及俯視平面視圖。
圖8A為沿圖8C（其為半導體裝置800的俯視平面視圖）中的線X-X'截取的半導體裝置800的橫截面視圖，且圖8B為沿圖8C中的線Y-Y'截取的半導體裝置800的橫截面視圖。
參考圖8A至圖8C，在第二奈米片堆疊420在其通道長度方向上的兩端處形成的頂部通道鈍化層451及其下方的第三隔離層433例如藉由乾式蝕刻沿圖8A中的X-X'方向移除，且第四隔離層434在第一奈米片堆疊在其通道長度方向上的兩端處形成於暴露的ILD層441及第一虛擬閘極414D上。第四隔離層434可由SiO、SiN或其等效物形成以進一步隔離第一源極/汲極區411及第二源極/汲極區412與待形成的第三源極/汲極區413及第四源極/汲極區414。此第四隔離層434的厚度可與第二隔離層432相同。
接下來，以與在前一步驟中形成第一源極/汲極區411及第二源極/汲極區412相同的方式，第三源極/汲極區413及第四源極/汲極區414沿如圖8A及圖8C中所繪示的X-X'方向在第二奈米片堆疊420在其通道長度方向上的兩端處形成於第四隔離層434上。
圖9A至圖9C分別示出根據實施例的其中額外ILD層形成於上部奈米片堆疊上方的半導體裝置的兩個橫截面視圖及俯視平面視圖。
圖9A為沿圖9C（其為半導體裝置900的俯視平面視圖）中的線X-X'截取的半導體裝置900的橫截面視圖，且圖9B為沿圖9C中的線Y-Y'截取的半導體裝置900的橫截面視圖。此處應注意，圖9C中所繪示的線X-X'及線Y-Y'在俯視平面視圖中並不與圖4C至圖8C中所繪示的線X-X'及線Y-Y'一般為半導體裝置900的中心線。在圖9C中，繪製線X-X'及線Y-Y'以繪示第二虛擬閘極424D的第一區段424-1、第二區段424-2以及第四區段424-4以及鄰接元件的橫截面。
參考圖9A至圖9C，類似於圖5A及圖5B中所繪示的半導體裝置500，線X-X'及線Y-Y'處的橫截面仍繪示第三隔離層433、第一虛擬閘極414D及第二虛擬閘極424D，以及封閉此等兩個虛擬閘極的ILD層441。然而，部分地移除第二奈米片堆疊420上方（具體而言，第二奈米片堆疊420上的第三隔離層433上方）的第二虛擬閘極424D，且改為在其中填充額外ILD層442。接下來，額外ILD層442的頂部部分例如藉由CMP平坦化以與現有ILD層441及第二虛擬閘極424D的頂部表面共面。
圖10A至圖10C分別示出根據實施例的其中形成替換金屬閘極以包圍下部奈米片堆疊的奈米片層的半導體裝置的兩個橫截面視圖及俯視平面視圖。
圖10A為沿圖10C（其為半導體裝置1000的俯視平面視圖）中的線X-X'截取的半導體裝置1000的橫截面視圖，且圖10B為沿圖10C中的線Y-Y'截取的半導體裝置1000的橫截面視圖。此處應注意，圖10C中所繪示的線X-X'及線Y-Y'與圖9C中所繪示的線X-X'及線Y-Y'繪製在相同位置處。
參考圖10A至圖10C，自頂部向下部分地移除第一區段424-1以便形成到達第一虛擬閘極414D的孔415H。接著，經由此孔415H，整體移除第一奈米片堆疊410的第一虛擬閘極414D及第一犧牲層410S。此時，亦移除第一奈米片堆疊410的所述側處的第三隔離層433。接下來，用第一替換金屬閘極415填充包含來自此移除操作的孔415H空隙的空間。此移除操作可藉由乾式蝕刻、濕式蝕刻、反應性離子蝕刻（reactive ion etching；RIE）及/或化學氧化物移除（chemical oxide removal；COR）製程進行。當在空隙空間中填充第一替換金屬閘極415時，可首先沈積鉿（Hf）類高k介電層及鈦（Ti）、鉭（Ta）或其化合物的功函數金屬層，且接著，可沈積導體金屬（諸如鎢（W）或鋁（Al））以形成包圍第一奈米片層的第一替換金屬閘極415。
此處應注意，如圖10A及圖10C中所繪示，形成於第二虛擬閘極424D中的用於以上移除操作的孔415H可填充有第一替換金屬閘極415，使得第一替換金屬閘極415的此部分415-1可用於在下一步驟中與替換金屬閘極連接以包圍第二奈米片層。
根據實施例，儘管圖10A及圖10C僅繪示部分地移除第二虛擬閘極424D的第一區段424-1以形成用於以上移除及填充操作的孔415H，但第一區段424-1至第四區段424-4中的一或多者可用於相同目的。因此，根據實施例，第一替換金屬閘極415可藉由填充在第一區段424-1至第四區段424-4中的一或多者處形成的孔或溝槽中的一或多者來部分地形成。
圖11A至圖11C分別示出根據實施例的其中形成替換金屬閘極以包圍上部奈米片堆疊的奈米片層的半導體裝置的兩個橫截面視圖及俯視平面視圖。
圖11A為沿圖11C（其為半導體裝置1100的俯視平面視圖）中的線X-X'截取的半導體裝置1100的橫截面視圖，且圖11B為沿圖11C中的線Y-Y'截取的半導體裝置1100的橫截面視圖。此處應注意，圖11C中所繪示的線X-X'及線Y-Y'與圖9C及圖10C中所繪示的線X-X'及線Y-Y'繪製在相同位置處。
參考圖11A至圖11C，現在完全移除第二虛擬閘極424D以及第二奈米片堆疊420的第二犧牲層420S及剩餘第三隔離層433。實情為，用第二替換金屬閘極425填充自此移除操作產生的空間。類似於在前一步驟中進行的操作，此移除操作可藉由RIE或COR製程進行，且第二替換金屬閘極形成藉由首先沈積Hf類高k介電層及Ti、Ta或其化合物的功函數金屬層，隨後沈積諸如鎢（W）或鋁（Al）的導體金屬來進行。此處應注意，第一替換金屬閘極415及第二替換金屬閘極425可藉由包含例如高k介電材料的另一隔離層（未繪示）彼此絕緣。
圖11A及圖11B繪示包含圖10A至圖10C中所繪示的第二虛擬閘極424D的剩餘第一區段424-1至第四區段424-4的第二虛擬閘極424D經整體移除且用半導體裝置1100中的第二替換金屬閘極425替換。因此，半導體裝置1100現在不僅在對應於第五區段424-5的區段處，且亦在對應於第一區段424-1至第四區段424-4的四個區段處具有第二替換金屬閘極425。此處應注意，對應於區段424-1的區段現在並排包含第一替換金屬閘極415的部分415-1以及第二替換金屬閘極425的一部分，如圖11A中所繪示。然而，根據實施例，對應於第一區段424-1至第四區段424-4的區段中的一或多者可形成為包含第一替換金屬閘極415的一部分以及第二替換金屬閘極425的一部分。半導體裝置1100的此結構不同於圖3B中所繪示的半導體裝置300B的結構。
接下來，在對應於第一區段424-1至第四區段424-4的區段處的第二替換金屬閘極425的頂部部分凹陷，且用各別金屬圖案461填充以連接第二替換金屬閘極425與其他電路元件（未繪示）。填充於對應於第二虛擬閘極424D的第一區段424-1的區段中的金屬圖案連接第二替換金屬閘極425與填充於孔415H中的第一替換金屬閘極415的部分415-1，所述孔415H形成於圖10A至圖10C的前一步驟中。第一替換金屬閘極415及第二替換金屬閘極425的此連接可針對具有共閘極的電晶體（諸如反相器電路）實施，但可在其他電路中省略。
接下來，根據實施例，第一封蓋介電材料471可形成於金屬圖案461上且平坦化。
圖12A至圖12C分別示出根據實施例的其中形成源極/汲極觸點結構的半導體裝置的兩個橫截面視圖及俯視平面視圖。
圖12A為沿圖12C（其為半導體裝置1200的俯視平面視圖）中的線X-X'截取的半導體裝置1200的橫截面視圖，且圖12B為沿圖12C中的線Y-Y'截取的半導體裝置1200的橫截面視圖。此處應注意，圖12C中所繪示的線X-X'及線Y-Y'在俯視平面視圖中對應於半導體裝置1200的中心線處的橫截面，如同圖4C至圖8C的線X-X'及線Y-Y'一般。
參考圖12A至圖12C，第一奈米片層410C及第二奈米片層420C現在分別藉由第一替換金屬閘極415及第二替換金屬閘極425完全包圍，以建立第一奈米片電晶體401及第二奈米片電晶體402。另外，第一源極/汲極觸點結構421至第四源極/汲極觸點結構424分別形成於第一源極/汲極區411至第四源極/汲極區414上，以使第一奈米片電晶體401及第二奈米片電晶體402連接至其他電路元件或電源。此外，閘極金屬觸點462、第二封蓋介電材料472以及閘極觸點結構426形成於第二替換金屬閘極425上方。亦形成額外ILD層443以使第一源極/汲極觸點結構421、第二源極/汲極觸點結構422以及閘極觸點結構426彼此絕緣。
參考圖4A至圖4C至圖12A至圖12C製造用於半導體裝置1200的多堆疊奈米片結構的步驟可能不以前述順序進行。舉例而言，根據實施例，儘管第一替換金屬閘極415及第二替換金屬閘極425在第一源極/汲極區411至第四源極/汲極區414形成之後形成，但第一替換金屬閘極415及第二替換金屬閘極425可在第一源極/汲極區411至第四源極/汲極區414形成之前形成。另外，根據實施例，上文所描述的多堆疊奈米片結構具有第一奈米片堆疊410及第二奈米片堆疊420，其中其通道集合彼此垂直地交叉，兩個通道集合可以不同角度交叉。
至此，本發明概念已相對於製造多堆疊奈米片結構進行描述。然而，本發明概念不限於此，且實情為，根據實施例，可應用於製造不同類型的多堆疊電晶體結構，諸如混合多堆疊電晶體結構，其中上部電晶體堆疊可為finFET堆疊或奈米片堆疊，而下部電晶體堆疊為奈米片堆疊。
圖13示出根據實施例的參考圖4A至圖4C至圖12A至圖12C描述製造具有多堆疊電晶體結構的半導體裝置的方法的流程圖。
在操作S10中，設置包含襯底、形成於襯底上的第一電晶體堆疊以及形成於第一電晶體堆疊上的第二電晶體堆疊的半導體裝置結構，其中第一電晶體堆疊可包含多個第一通道結構，且第二電晶體堆疊可包含多個第二通道結構（參見例如圖4A至圖4C）。
在操作S20中，形成第一虛擬閘極以包圍第一電晶體堆疊，且第二虛擬閘極形成於第一虛擬閘極上以包圍第二電晶體堆疊及第二電晶體堆疊的頂部表面（參見例如圖5A至圖5C）。
在操作S30中，移除第一電晶體堆疊的四個側當中的至少第一側及第二側的至少部分上的第一虛擬閘極，且第一源極/汲極區及第二源極/汲極區分別形成於第一電晶體堆疊的第一側及第二側上，其中移除第一虛擬閘極（參見例如圖6A至圖6C及圖7A至圖7C）。
在操作S40中，移除第二電晶體堆疊的四個側當中的至少第三側及第四側的至少部分上的第二虛擬閘極，且接著，第三源極/汲極區及第四源極/汲極區分別形成於第二電晶體堆疊的第三側及第四側上，其中移除第二虛擬閘極（參見例如圖6A至圖6C及圖7A至圖7C）。此處，可在移除第一虛擬閘極之前移除第二虛擬閘極，而第一源極/汲極區及第二源極/汲極區可在第三源極/汲極區及第四源極/汲極區形成之前形成（參見例如圖6A至圖6C及圖8A至圖8C）。
在操作S50中，第一電晶體堆疊的第一源極/汲極區及第二源極/汲極區藉由隔離層與第三源極/汲極區及第四源極/汲極區隔離（參見例如圖8A至圖8C）。
在操作S60中，ILD層形成於第二電晶體堆疊的頂部表面上（參見例如圖9A至圖9C）。
在操作S70中，移除剩餘第一虛擬閘極及剩餘第二虛擬閘極（參見例如圖10A至圖10C以及圖11A及圖11C）。此時，可首先移除第一虛擬閘極，且接著，可移除第二虛擬閘極。具體而言，可在第二虛擬閘極的至少一個邊緣區域中的一者處形成孔以經由所述孔暴露第一虛擬閘極，且可經由所述孔移除第一虛擬閘極。
在操作S80中，分別用第一替換金屬閘極及第二替換金屬閘極填充因移除第一虛擬閘極及第二虛擬閘極而產生的空間空隙，以形成分別包圍包含於第一電晶體堆疊及第二電晶體堆疊中的第一通道結構及第二通道結構的第一閘極結構及第二閘極結構（參見例如圖10A至圖10C以及圖11A及圖11C）。具體而言，第一替換金屬閘極可經由形成於前一操作中的孔填充於空間中以包圍第一通道結構，以形成第一閘極結構。此孔亦可填充有第一替換金屬閘極。且接著，第二替換金屬閘極可填充於剩餘空間中以包圍第二通道結構，以形成第二閘極結構。由於此操作，可形成第一源極/汲極區至第四源極/汲極區，使得第三源極/汲極區未重疊第一源極/汲極區或第二源極/汲極區，且第四源極/汲極區未重疊第一源極/汲極區或第二源極/汲極區。
在操作S90中，閘極觸點結構形成於至少第二閘極結構上，且第一源極/汲極觸點結構至第四源極/汲極觸點結構分別形成以著陸於第一源極/汲極區至第四源極/汲極區上。（參見例如圖12A至圖12C）。藉由此方法，第一源極/汲極觸點結構及第二源極/汲極觸點結構並不需要彎曲以連接至第一源極/汲極區及第二源極/汲極區，或並不需要分別著陸於第一源極/汲極區及第二源極/汲極區的側表面上。實情為，第一源極/汲極觸點結構至第四源極/汲極觸點結構可形成以自形成於第二電晶體堆疊上方的結構（諸如上部金屬圖案）分別著陸於第一源極/汲極區至第四源極/汲極區的頂部表面上。
圖14A示出根據實施例的半導體模組的示意性平面視圖。
參考圖14A，根據實施例的半導體模組500可包含安裝於模組襯底510上的處理器520及半導體裝置530。處理器520及/或半導體裝置530可包含描述於上述實施例中的一或多個多堆疊電晶體結構。
圖14B示出根據實施例的電子系統的示意性方塊圖。
參考圖14B，根據實施例的電子系統600可包含使用匯流排640來進行資料通信的微處理器610、記憶體620以及使用者介面630。微處理器610可包含中央處理單元（central processing unit；CPU）或應用程式處理器（application processor；AP）。電子系統600可更包含與微處理器610處於直接通信的隨機存取記憶體（random access memory；RAM）650。微處理器610及/或RAM 650可實施於單一模組或封裝中。使用者介面630可用於將資料輸入至電子系統600，或自電子系統600輸出資料。舉例而言，使用者介面630可非限制性地包含鍵盤、觸控板、觸控螢幕、滑鼠、掃描器、語音檢波器、液晶顯示器（liquid crystal display；LCD）、微發光裝置（light-emitting device；LED）、有機發光二極體（organic light-emitting diode；OLED）裝置、主動矩陣發光二極體（active-matrix light-emitting diode；AMOLED）裝置、列印機、照明系統或各種其他輸入/輸出裝置。記憶體620可儲存微處理器610的操作碼、由微處理器610處理的資料或自外部裝置接收到的資料。記憶體620可包含記憶體控制器、硬碟或固態磁碟機（solid state drive；SSD）。
電子系統600中的至少微處理器610、記憶體620及/或RAM 650可包含描述於上述實施例中的一或多個多堆疊電晶體結構。
歸因於具有不同通道方向的上述交叉多堆疊電晶體結構，半導體裝置結構可省去用於與下部堆疊電晶體結構的源極/汲極區橫向連接的彎曲源極/汲極觸點結構，從而使得能夠更容易地製造具有著陸於對應源極/汲極區的頂部表面上的源極/汲極觸點結構的半導體裝置結構。此外，所揭露的結構使得能夠減小下部堆疊（上部堆疊）電晶體結構的源極/汲極區與上部堆疊（下部堆疊）的源極/汲極觸點結構之間的寄生電容。
前述內容示出例示性實施例，且並不解釋為對其的限制。舉例而言，可省略上文所描述的用於製造超通孔（supervia）的一或多個步驟以簡化製程。儘管已描述幾個例示性實施例，但所屬技術領域中具有通常知識者將易於瞭解，在不實質上背離本發明概念的情況下，以上實施例中的許多修改為可能的。
100:奈米片結構 105、205、305、405:襯底 110:奈米片層 115:閘極結構 200A、200B、300A、300B、400、500、530、600、700、800、900、1000、1100、1200:半導體裝置 201、301:下部電晶體 202、302:上部電晶體 210、310、410C:第一奈米片層 211、311:第一源極/汲極區 212、312:第二源極/汲極區 213、313:第三源極/汲極區 214、314:第四源極/汲極區 215、315:第一閘極結構 220、320、420C:第二奈米片層 221、321、421:第一源極/汲極觸點結構 222、322、422:第二源極/汲極觸點結構 223、323、423:第三源極/汲極觸點結構 224、324、424:第四源極/汲極觸點結構 225、325:第二閘極結構 226、326:閘極觸點結構 230、330:隔離層 401:第一奈米片電晶體 402:第二奈米片電晶體 406:淺溝槽隔離區 410:第一奈米片堆疊 410S:第一犧牲層 411:第一源極/汲極區 412:第二源極/汲極區 413:第三源極/汲極區 414:第四源極/汲極區 414D:第一虛擬閘極 415:第一替換金屬閘極 415-1:部分 415H:孔 420:第二奈米片堆疊 420S:第二犧牲層 424-1:第一區段 424-2:第二區段 424-3:第三區段 424-4:第四區段 424-5:第五區段 424D:第二虛擬閘極 425:第二替換金屬閘極 426:閘極觸點結構 431:第一隔離層 432:第二隔離層 433:第三隔離層 434:第四隔離層 441:層間介電層 442、443:額外ILD層 451:頂部通道鈍化層 461:金屬圖案 462:閘極金屬觸點 471:第一封蓋介電材料 472:第二封蓋介電材料 500:半導體模組 510:模組襯底 520:處理器 600:電子系統 610:微處理器 620:記憶體 630:使用者介面 640:匯流排 650:隨機存取記憶體 D1、D2、D3、X、Y:方向 L1、L2:長度 S10、S20、S30、S40、S50、S60、S70、S80、S90:操作 T1、T2:厚度 W:預定長度 W1、W2:寬度 X-X'、Y-Y':線
將自結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實例實施例，在圖式中： 圖1示出用於半導體裝置的先前技術奈米片結構。 圖2A示出根據實施例的由多個奈米片層形成的半導體裝置的透視圖。 圖2B示出在圖2A的半導體裝置200A處形成源極/汲極區之後半導體裝置的透視圖。 圖3A示出根據實施例的由多個奈米片層形成的半導體裝置的透視圖。 圖3B示出在圖3A的半導體裝置300A上形成源極/汲極區之後的半導體裝置。 圖4A至圖4C分別示出根據實施例的在其中多個奈米片堆疊形成於襯底上的狀態下的半導體裝置的兩個橫截面視圖及平面視圖。 圖5A至圖5C分別示出根據實施例的具有在其上形成的虛擬閘極的半導體裝置的兩個橫截面視圖及平面視圖。 圖6A至圖6C分別示出根據實施例的其中封閉上部奈米片堆疊的虛擬閘極的部分經圖案化的半導體裝置的兩個橫截面視圖及平面視圖。 圖7A至圖7C分別示出根據實施例的其中源極/汲極區生長於下部奈米片堆疊上的半導體裝置的兩個橫截面視圖及俯視平面視圖。 圖8A至圖8C分別示出根據實施例的其中源極/汲極區生長於上部奈米片堆疊上的半導體裝置的兩個橫截面視圖及俯視平面視圖。 圖9A至圖9C分別示出根據實施例的其中額外ILD層形成於上部奈米片堆疊上方的半導體裝置的兩個橫截面視圖及俯視平面視圖。 圖10A至圖10C分別示出根據實施例的其中形成替換金屬閘極以包圍下部奈米片堆疊的奈米片層的半導體裝置的兩個橫截面視圖及俯視平面視圖。 圖11A至圖11C分別示出根據實施例的其中形成替換金屬閘極以包圍上部奈米片堆疊的奈米片層的半導體裝置的兩個橫截面視圖及俯視平面視圖。 圖12A至圖12C分別示出根據實施例的其中形成源極/汲極觸點結構的半導體裝置的兩個橫截面視圖及俯視平面視圖。 圖13示出根據實施例的參考圖4A至圖4C至圖12A至圖12C描述製造具有多堆疊電晶體結構的半導體裝置的方法的流程圖。 圖14A示出根據實施例的半導體模組的示意性平面視圖。 圖14B示出根據實施例的電子系統的示意性方塊圖。
200B:半導體裝置
201:下部電晶體
202:上部電晶體
205:襯底
211:第一源極/汲極區
212:第二源極/汲極區
213:第三源極/汲極區
214:第四源極/汲極區
215:第一閘極結構
221:第一源極/汲極觸點結構
222:第二源極/汲極觸點結構
223:第三源極/汲極觸點結構
224:第四源極/汲極觸點結構
225:第二閘極結構
226:閘極觸點結構
230:隔離層
D1、D2、D3:方向

Claims (20)

  1. 一種半導體裝置，包括：襯底；第一電晶體，形成於所述襯底上方，且具有第一電晶體堆疊，所述第一電晶體堆疊包括多個第一通道結構、包圍所述第一通道結構的第一閘極結構，以及位於所述第一電晶體堆疊在第一通道長度方向上的兩端處的第一源極/汲極區及第二源極/汲極區；以及第二電晶體，在豎直方向上形成於所述第一電晶體上方，且具有第二電晶體堆疊，所述第二電晶體堆疊包括多個第二通道結構、包圍所述第二通道結構的第二閘極結構，以及位於所述第二電晶體堆疊在第二通道長度方向上的兩端處的第三源極/汲極區及第四源極/汲極區，其中所述第三源極/汲極區既不豎直地重疊所述第一源極/汲極區也不豎直地重疊所述第二源極/汲極區，且所述第四源極/汲極區既不豎直地重疊所述第一源極/汲極區也不豎直地重疊所述第二源極/汲極區，且其中所述第二電晶體堆疊的所述多個第二通道結構與所述第一電晶體堆疊的所述多個第一通道結構實質上豎直地重疊。
  2. 如請求項1所述的半導體裝置，更包括：閘極觸點結構，連接至至少所述第一閘極結構；以及第一源極/汲極觸點結構至第四源極/汲極觸點結構，自金屬層筆直向下延伸以分別連接所述第一源極/汲極區至所述第四源極/汲極區。
  3. 如請求項2所述的半導體裝置，其中至少所述第一 源極/汲極觸點結構及所述第二源極/汲極觸點結構著陸於所述第一源極/汲極區及所述第二源極/汲極區的頂部表面上。
  4. 如請求項1所述的半導體裝置，其中所述第二電晶體堆疊為包括多個鰭式結構的鰭式場效電晶體(finFET)堆疊，且其中所述第一電晶體堆疊為包括多個奈米片層的奈米片堆疊。
  5. 如請求項1所述的半導體裝置，其中所述多個第一通道結構的通道寬度與所述多個第二通道結構的通道長度相同。
  6. 如請求項1所述的半導體裝置，其中所述第一通道長度方向與所述第二通道長度方向彼此不同。
  7. 如請求項1所述的半導體裝置，其中所述第一閘極結構的一部分在所述第一電晶體堆疊上方延伸至所述第二電晶體堆疊的一側以設置在所述第二閘極結構旁邊。
  8. 一種電晶體結構，包括第一電晶體堆疊及形成於所述第一電晶體堆疊上方的第二電晶體堆疊，其中所述第一電晶體堆疊包括藉由第一閘極結構包圍的多個第一通道結構，且所述第二電晶體堆疊包括藉由第二閘極結構包圍的多個第二通道結構，其中所述第一通道結構經組態以形成用於在第一通道長度方向上的第一電流流動的第一通道，且所述第二通道結構經組態以形成用於在第二通道長度方向上的第二電流流動的第二通道，且其中所述第一通道長度方向與所述第二通道長度方向彼此不同，且其中所述多個第一通道結構的通道寬度等於所述多個第二通道結構的通道長度。
  9. 如請求項8所述的電晶體結構，其中所述第一電晶體堆疊為包括多個第一奈米片層的第一奈米片堆疊，且其中所述第二電晶體堆疊為包括多個鰭式結構的鰭式場效電晶體(finFET)堆疊。
  10. 如請求項8所述的電晶體結構，其中所述第一電晶體堆疊更包括第一源極/汲極區及第二源極/汲極區，且所述第二電晶體堆疊更包括第三源極/汲極區及第四源極/汲極區，且其中所述第三源極/汲極區未豎直地重疊所述第一源極/汲極區或所述第二源極/汲極區，且所述第四源極/汲極區未豎直地重疊所述第一源極/汲極區或所述第二源極/汲極區。
  11. 如請求項8所述的電晶體結構，其中所述第一閘極結構的一部分在所述第一電晶體堆疊上方延伸至所述第二電晶體堆疊的一側以設置在所述第二閘極結構旁邊。
  12. 一種製造半導體裝置的方法，所述方法包括下述操作：(a)設置半導體裝置結構，所述半導體裝置結構包括襯底、形成於所述襯底上的第一電晶體堆疊，以及形成於所述第一電晶體堆疊上的第二電晶體堆疊，其中所述第一電晶體堆疊及所述第二電晶體堆疊分別包括多個第一通道結構及多個第二通道結構；(b)形成第一虛擬閘極以包圍所述第一電晶體堆疊，且在所述第一虛擬閘極上形成第二虛擬閘極以包圍所述第二電晶體堆疊及所述第二電晶體堆疊的頂部表面；(c)移除所述第一電晶體堆疊的四個側當中的至少第一側及第二側的至少部分上的所述第一虛擬閘極，且分別在所述第一電 晶體堆疊的移除所述第一虛擬閘極的所述第一側及所述第二側上形成第一源極/汲極區及第二源極/汲極區；(d)移除所述第二電晶體堆疊的四個側當中的至少第三側及第四側的至少部分上的所述第二虛擬閘極，且分別在所述第二電晶體堆疊的移除所述第二虛擬閘極的所述第三側及所述第四側上形成第三源極/汲極區及第四源極/汲極區；以及(e)移除剩餘第一虛擬閘極及剩餘第二虛擬閘極且分別用第一替換金屬閘極及第二替換金屬閘極替換所述剩餘第一虛擬閘極及所述剩餘第二虛擬閘極，以形成分別包圍所述第一通道結構及所述第二通道結構的第一閘極結構及第二閘極結構，其中形成所述第一源極/汲極區至所述第四源極/汲極區，使得所述第三源極/汲極區未重疊所述第一源極/汲極區或所述第二源極/汲極區，且所述第四源極/汲極區未重疊所述第一源極/汲極區或所述第二源極/汲極區。
  13. 如請求項12所述的製造半導體裝置的方法，更包括：(f)在所述第二閘極結構上形成閘極觸點結構；以及(g)形成第一源極/汲極觸點結構至第四源極/汲極觸點結構以分別著陸於所述第一源極/汲極區至所述第四源極/汲極區上，其中所述第一源極/汲極觸點結構及所述第二源極/汲極觸點結構並不彎曲以連接至所述第一源極/汲極區及所述第二源極/汲極區，或並不分別著陸於所述第一源極/汲極區及所述第二源極/汲極區的側表面上。
  14. 如請求項13所述的製造半導體裝置的方法，在操作(g)中，至少所述第一源極/汲極觸點結構及所述第二源極/汲極觸 點結構形成為分別著陸於所述第一源極/汲極區及所述第二源極/汲極區的頂部表面上。
  15. 如請求項12所述的製造半導體裝置的方法，其中操作(e)包括：(e-1)移除所述剩餘第一虛擬閘極且用所述第一替換金屬閘極替換所述剩餘第一虛擬閘極，以形成用於所述第一電晶體堆疊的所述第一閘極結構；以及(e-2)在操作(e-1)之後，移除所述剩餘第二虛擬閘極且用所述第二替換金屬閘極替換所述剩餘第二虛擬閘極，以形成用於所述第二電晶體堆疊的所述第二閘極結構。
  16. 如請求項15所述的製造半導體裝置的方法，其中，在操作(c)中，在所述第一電晶體堆疊的所述至少所述第一側及所述第二側中的每一者的一部分處移除所述第一虛擬閘極，且其中，在操作(d)中，在所述第二電晶體堆疊的所述至少所述第三側及所述第四側中的每一者的一部分處移除所述第二虛擬閘極。
  17. 如請求項16所述的製造半導體裝置的方法，其中操作(d)在操作(c)之前進行，且其中，在所述第二電晶體堆疊的所述至少所述第三側及所述第四側中的每一者的所述部分處移除所述第二虛擬閘極之後，所述第二虛擬閘極的至少一個邊緣區域保持未移除。
  18. 如請求項17所述的製造半導體裝置的方法，其中操作(e)包括： (e-1)在所述第二虛擬閘極的所述至少一個邊緣區域中的一者處形成孔以經由所述孔暴露所述第一虛擬閘極；(e-2)經由所述孔移除所述剩餘第一虛擬閘極；以及(e-3)經由所述孔形成所述第一替換金屬閘極。
  19. 如請求項18所述的製造半導體裝置的方法，更包括：(e-4)在所述孔中形成所述第一替換金屬閘極；以及(e-5)連接在所述孔處形成的所述第一替換金屬閘極與所述第二替換金屬閘極。
  20. 如請求項16所述的製造半導體裝置的方法，其中操作(d)在操作(c)之前進行，且其中，在操作(d)中，在包含所述第二電晶體堆疊的所述第三側及所述第四側的四個側的一部分處移除所述第二虛擬閘極，且所述第二虛擬閘極的四個邊緣區域保持未移除。
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