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KR102810040B1 - 지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 전자 장비 - Google Patents

지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 전자 장비 Download PDF

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KR102810040B1
KR102810040B1 KR1020227044568A KR20227044568A KR102810040B1 KR 102810040 B1 KR102810040 B1 KR 102810040B1 KR 1020227044568 A KR1020227044568 A KR 1020227044568A KR 20227044568 A KR20227044568 A KR 20227044568A KR 102810040 B1 KR102810040 B1 KR 102810040B1
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South Korea
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trench
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comb
substrate
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휘롱 주
쑤에정 아이
용쿠이 장
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인스티튜트 오브 마이크로일렉트로닉스, 차이니즈 아카데미 오브 사이언시스
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Publication date
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Abstract

지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 이와 같은 반도체 장치를 포함하는 전자 장비를 제공한다. 반도체 장치는, 기판(1001) 상의 제1 디바이스 및 제2 디바이스를 포함한다. 제1 디바이스 및 제2 디바이스는 각각 빗살모양 구조체를 포함한다. 빗살모양 구조체는, 기판(1001)에 대해 수직 방향을 따라 연장되는 제1 부분 및 제1 부분으로부터 기판(1001)에 대해 횡 방향을 따라 연장되고 기판(1001)과 이격되는 하나 또는 복수의 제2 부분을 포함한다. 제1 디바이스의 제2 부분의 수직 방향에서의 높이는 제2 디바이스의 제2 부분의 수직 방향에서의 높이에 대해 지그재그 형태를 이룬다. 제1 디바이스의 빗살모양 구조체와 제2 디바이스의 빗살모양 구조체는 서로 다른 재료를 포함한다.

Description

지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 전자 장비
본 출원은, 2020년 5월 21자로 출원한 발명 명칭이 '지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 전자 장비(Semiconductor device with staggered structure, manufacturing method thereof, and electronic device)'이고, 출원번호가 CN202010429360.9인 중국 특허출원의 우선권을 주장하고, 그 내용을 참고로 본 출원에 포함시킨다.
본 개시는 반도체 분야에 관한 것으로서, 보다 구체적으로는, 지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 이와 같은 반도체 장치를 포함하는 전자 장비에 관한 것이다.
반도체 디바이스의 보다 소형화라는 도전에 대응하기 위해, 예를 들어, 핀 타입 전계효과 트랜지스터(FinFET) 및 멀티 브리지 채널 전계효과 트랜지스터(Multi-Bridge Channel Field Effect Transistor: MBCFET)와 같은 서로 다른 다양한 구조를 제안하였다. FinFET의 경우, 보다 소형화됨에 따라, 면적을 감소하면서도 충분한 구동 전류를 얻고, 임계치 전압의 리플을 감소시키기 위해, 핀의 높이는 갈수록 높아지고 있다. 그러나, 핀 높이가 너무 높으면, 예를 들어, 핀의 붕괴, 간극 충전, 에칭 형상 제어 등과 같은 많은 문제점을 야기하게 된다. MBCFET의 경우, 게이트 금속 충전을 위해, 포함하는 나노 시트 사이의 간격은 더 이상 작아질 수 없고, 자체 발열 문제 또한 심각해진다. 또한, FinFET와 달리, 나노 시트 사이의 간격이 차지하는 MBCFET의 높이는 디바이스 성능 향상에 기여하지 않는데, 예를 들어, 구동 전류를 증가시킬 수 없다.
중국 등록 특허 제 CN 111106111 B호(2021.11.16.)
이를 감안하여, 본 개시는, 적어도 지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 이와 같은 반도체 장치를 포함하는 전자 장비를 제공함으로써, 디바이스가 차지하는 단위 면적이 정해진 상황에서 디바이스의 제조 공정을 개선하여 예를 들어 보다 안정된 역학적 구조 및 최적화된 전기적 성능과 같은 보다 높은 성능을 얻는 것을 목적으로 한다.
이를 감안하여, 본 개시는, 적어도 지그재그 구조를 가진 반도체 장치 및 그 제조 방법, 그리고 이와 같은 반도체 장치를 포함하는 전자 장비를 제공함으로써, 디바이스가 차지하는 단위 면적이 정해진 상황에서 디바이스의 제조 공정을 개선하여 예를 들어 보다 안정된 역학적 구조 및 최적화된 전기적 성능과 같은 보다 높은 성능을 얻는 것을 목적으로 한다.
본 개시의 일 측면에 의하면, 기판 상의 제1 디바이스 및 제2 디바이스를 포함하는 반도체 장치를 제공한다. 제1 디바이스 및 제2 디바이스는 각각 빗살모양 구조체를 포함한다. 빗살모양 구조체는, 기판에 대해 수직 방향을 따라 연장되는 제1 부분 및 제1 부분으로부터 기판에 대해 횡 방향을 따라 연장되고 기판과 이격되는 하나 또는 복수의 제2 부분을 포함한다. 제1 디바이스의 제2 부분의 수직 방향에서의 높이는 제2 디바이스의 제2 부분의 수직 방향에서의 높이에 대해 지그재그 형태를 이룬다. 제1 디바이스의 빗살모양 구조체와 제2 디바이스의 빗살모양 구조체는 서로 다른 재료를 포함한다.
본 개시의 다른 측면에 의하면, 기판 상에 적어도 하나의 제1 활성층 및 적어도 하나의 제2 활성층의 교대 적층부를 설치하는 것, 상기 적층부에 제1 방향을 따라 연장되는 제1 트렌치를 형성하되, 제1 활성층의 측벽이 제1 트렌치에 노출되도록 하는 것, 제1 트렌치의 측벽 상에 제1 활성층의 노출된 측벽에 접하는 제3 활성층을 형성하는 것, 상기 적층부에 제1 방향에 교차되는 제2 방향에서 제1 트렌치와 이격되고, 제1 방향을 따라 연장되는 제2 트렌치를 형성하되, 제2 활성층의 측벽이 제2 트렌치에 노출되도록 하는 것, 제2 트렌치의 측벽 상에 제2 활성층의 노출된 측벽에 접하는 제4 활성층을 형성하는 것, 상기 적층부에서 제1 트렌치와 제2 트렌치 사이에 제1 방향을 따라 연장되는 제3 트렌치를 형성함으로써, 상기 적층부를 제1 트렌치와 제3 트렌치 사이의 제1 서브 적층부 및 제2 트렌치와 제3 트렌치 사이의 제2 서브 적층부로 구획하는 것, 제3 트렌치를 통해, 선택적으로 에칭하여, 제1 서브 적층부로부터 제2 활성층을 제거함으로써, 제1 활성층과 제3 활성층이 제1 빗살모양 구조체를 구성하는 것, 및 제3 트렌치를 통해, 선택적으로 에칭하여, 제2 서브 적층부로부터 제1 활성층을 제거함으로써, 제2 활성층과 제4 활성층이 제2 빗살모양 구조체를 구성하는 것을 포함하는 반도체 장치의 제조 방법을 제공한다.
본 개시의 다른 측면에 의하면, 상기 반도체 장치를 포함하는 전자 장비를 제공한다.
본 개시의 실시예에 의하면, 반도체 디바이스는 빗살모양 구조체를 포함할 수 있다. 이와 같은 빗살모양 구조체는 트렌치부로 사용할 수 있다. 빗살모양 구조체의 제1 부분은 핀 타입 전계효과 트랜지스터(FinFET) 중의 핀과 유사할 수 있고, 빗살모양 구조체의 제2 부분은 나노 시트 전계효과 트랜지스터(FET) 또는 멀티 브리지 채널 전계효과 트랜지스터(MBCFET) 중의 나노 시트와 유사할 수 있다. 본 개시의 실시예에 따른 반도체 디바이스는 FinET 및 나노 시트 FET 또는 MBCFET 각각의 장점을 겸비할 수 있다. 본 개시의 반도체 디바이스는, 빗살모양 구조체의 제1 부분 및 제2 부분을 통해 동시에 전류 구동 능력을 제공할 수 있으므로, 디바이스 성능을 향상시킴과 동시에, 면적을 감소시킬 수 있다. 또한, 제1 부분 및 제2 부분 서로 간의 체결로 인해, 제조 단계에서 기계적 안정성이 양호하는데, 예를 들어, 일반적인 MBCFET 보다 양호하다.
또한, 기판 상의 반도체 디바이스 페어는 서로 상보성 관계일 수 있다. 이와 같은 반도체 디바이스 페어를 포함하는 반도체 장치는 상보성 빗살 나노 시트 전계효과 트랜지스터(complementary Comb Nano-Sheet Field Effect Transistor, cCNSFET)라고 할 수 있다.
이하, 첨부도면을 참조하여 설명한 본 개시의 실시예를 통해, 본 개시의 상기 및 다른 목적, 특징 그리고 장점은 보다 명확해질 것이다. 첨부도면 중,
도 1 내지 도 24는 본 개시의 실시예에 따른 반도체 장치를 제조하는 프로세스 중 일부 단계의 예시도를 나타내고,
여기서, 도 1 내지 도 17, 도 18(a), 도 22(a), 도 23 및 도 24는 AA' 선을 따라 절단한 단면도이고,
도 18(b), 도 19, 도 20(a), 도 21, 도 22(b)는 BB' 선을 따라 절단한 단면도이고,
도 18(c), 도 20(b)는 평면도이고,
도 18(c)에서는 AA' 선 및 BB' 선의 위치를 나타낸다.
전체 도면에 있어서, 동일하거나 또는 유사한 도면부호는 동일하거나 또는 유사한 부품을 나타낸다.
이하, 첨부도면을 참조하여 본 개시의 실시예를 설명한다. 하지만, 지적해 두어야 할 것은, 이와 같은 설명은 단지 예시적인 것으로서, 본 개시의 범위를 제한하기 위한 것은 아니다. 또한, 하기의 설명에서는, 본 개시의 개념에 혼선을 일으키지 않도록, 공지의 구조 및 기술에 대한 설명은 생략한다.
첨부도면에는 본 개시의 실시예에 따른 각종 구성 예시도가 도시되어 있다. 이 도면들은 비례에 맞게 작성한 것은 아니고, 명확하게 표시하기 위해, 일부 세부구성을 확대하여 표시하거나, 일부 세부구성을 생략할 수 있다. 도면에 도시된 각 영역, 층의 형상 및 이들 사이의 상대적인 크기, 위치관계는 단지 예시적인 것일 뿐, 실제적으로는 제조상의 오차나 기술상의 제한으로 인해 편차가 있을 수 있고, 또한, 당업자라면 실제 수요에 따라 별도로 다른 형상, 크기, 상대위치를 가진 영역/층을 설계할 수 있다.
본 개시의 명세서에서, 어느 하나의 층/소자가 다른 층/소자 '위'에 위치한다고 기재될 경우, 상기 어느 하나의 층/소자는 직접 상기 다른 층/소자 상에 위치할 수도 있고, 또는, 이들 사이에 중간층/소자가 존재할 수도 있다. 또한, 어느 방향에서 어느 한 층/소자가 다른 층/소자 '위'에 위치한다고 기재될 경우, 방향을 역전하면, 상기 어느 한 층/소자는 다른 층/소자 '아래'에 위치할 수 있다.
본 개시의 실시예에 의하면, 빗살모양 구조체를 가진 반도체 디바이스를 제공한다. 예를 들어, 빗살모양 구조체는 기판에 대해 수직 방향(예를 들어, 기판 표면에 실질적으로 수직되는 방향)을 따라 연장되는 제1 부분 및 제1 부분으로부터 기판에 대해 횡 방향(예를 들어, 기판 표면에 실질적으로 평행인 방향)을 따라 연장되는 제2 부분을 포함할 수 있다. 제2 부분은 기판과 이격될 수 있다. 이와 같은 제2 부분은 하나 또는 복수개일 수 있으며, 복수의 제2 부분의 경우, 각 제2 부분은 수직 방향에서 이격되어 있다. (각) 제2 부분은 제1 부분으로부터 제1 부분의 (동)일측을 향해 연장될 수 있다. 따라서, 제1 부분 및 제2 부분은 전체적으로 빗살모양이다. 빗살모양 구조체의 제1 부분은 핀 타입 전계효과 트랜지스터(FinFET) 중의 핀과 유사할 수 있고, 제2 부분은 나노 시트 전계효과 트랜지스터(FET) 또는 멀티 브리지 채널 전계효과 트랜지스터(MBCFET) 중의 나노 시트와 유사할 수 있다.
여기서, '횡 방향으로 연장'이라는 것은, 기판 표면에 완전히 평행되게 연장되는 것을 의미하는 것이 아니라, 일정한 각도로 이탈할 수 있다. 마찬가지로, '연직으로 연장'이라는 것은, 기판 표면에 완전히 수직되는 것을 의미하는 것이 아니라, 일정한 각도로 이탈할 수 있다. 이와 같은 이탈은 예를 들어 제조 오차, 공정 상의 제한 등으로 인한 것이다.
이와 같은 빗살모양 구조체는 반도체 디바이스의 트렌치부로 사용할 수 있다. 따라서, 본 개시의 실시예에 따른 반도체 디바이스는 FinET 및 나노 시트 FET 또는 MBCFET 각각의 장점을 겸비할 수 있다. 본 개시의 반도체 디바이스는, 트렌치부의 제1 부분 및 제2 부분을 통해 동시에 전류 구동 능력을 제공할 수 있으므로, 디바이스 성능을 향상시킴과 동시에, 면적을 감소시킬 수 있다. 또한, 제1 부분 및 제2 부분 서로 간의 체결로 인해, 제조 단계에서 기계적 안정성이 양호하는데, 예를 들어, 일반적인 MBCFET보다 양호하다.
본 개시의 반도체 디바이스는 트렌치부의 제1 방향에서의 대향하는 양측에 설치된 소스/드레인부를 포함할 수 있고, 소스/드레인부는 트렌치부에 접하여 본 개시의 반도체 디바이스의 활성화 영역을 구성할 수 있다. 소스/드레인부는 트렌치부와 동일한 재료를 포함할 수도 있고, 서로 다른 재료를 포함하여 예를 들어 트렌치부에 응력을 가하여 디바이스 성능을 향상시킬 수 있다. 소스/드레인부는 하측의 기판 및/또는 트렌치부의 측벽으로부터 성장을 통해 형성할 수 있다. 소스/드레인부의 상면은 트렌치부의 상면보다 높을 수 있다.
빗살모양 구조체의 제1 부분 및/또는 제2 부분은 단결정 반도체 재료를 포함하여, 디바이스의 성능을 향상시킬 수 있다. 예를 들어, 빗살모양 구조체의 제1 부분 및/또는 제2 부분은 에피택셜 성장을 통해 형성될 수 있으므로, 이들의 두께를 보다 쉽게 제어할 수 있다. 물론, 소스/드레인부는 단결정 반도체 재료를 포함할 수도 있다. 각각 성장한 적어도 일부 반도체층 사이에는 결정체 계면이 존재할 수도 있다. 예를 들어, 빗살모양 구조체의 제1 부분과 소스/드레인부 사이, 빗살모양 구조체의 제2 부분과 소스/드레인부 사이, 및 빗살모양 구조체의 제1 부분과 제2 부분사이 중 적어도 하나에는, 관찰가능한 결정체 계면이 존재할 수 있다.
본 개시의 반도체 디바이스는 트렌치부에 교차되는 게이트 스택을 포함할 수 있다. 게이트 스택은 제1 방향에 교차(예를 들어, 수직)되는 제2 방향을 따라 연장될 수 있고, 트렌치부의 일측으로부터 트렌치부를 가로지나 타측까지 연장될 수 있다. 게이트 스택은 트렌치부를 둘러쌀 수 있다.
게이트 스택의 제1 방향에서의 대향하는 양측의 측벽 상에는 스페이서가 형성될 수 있다. 게이트 스택은 스페이서에 의해 소스/드레인부와 이격될 수 있다. 스페이서의 각 소스/드레인부를 향한 외측벽은 수직 방향에서 실질적으로 동일한 평면에 위치할 수 있고, 또한, 빗살모양 구조체의 측벽과 실질적으로 동일한 평면에 위치할 수 있다. 스페이서의 게이트 스택을 향한 내측벽은 수직 방향에서 실질적으로 동일한 평면에 위치할 수 있고, 이로써, 게이트 스택은 실질적으로 균일한 게이트 길이를 구비할 수 있다. 스페이서는 실질적으로 균일한 두께를 구비할 수 있다.
빗살모양 구조체의 제1 부분은 연장되어 기판에 연결됨으로써, 자기 가열을 억제할 수 있다. 누설을 억제하기 위해, 제1 부분 중의 트렌치부로 사용되는 부분의 하측 부분에, 관통 장벽부(PTS)를 형성할 수 있다.
본 개시의 실시예에 의하면, 상기 반도체 디바이스는 페어로 설치할 수 있다. 한 쌍의 인접한 반도체 디바이스 각각의 빗살모양 구조체의 제2 부분은 서로 대향되거나 또는 반대 방향으로 연장될 수 있다. 뒤에서 설명하는 바와 같이, 인접한 반도체 디바이스 각각의 빗살모양 구조체의 제2 부분은 각각 서로 교대로 적층한 활성층에 의해 얻어질 수 있고, 이로써, 서로에 대해 수직 방향에서 지그재그 형태로 설치될 수 있다. 예를 들어, 제1 디바이스의 제2 부분은 제2 디바이스의 제2 부분 사이의 간격에 맞추어 정렬될 수 있고, 제2 디바이스의 제2 부분은 제1 디바이스의 제2 부분 사이의 간격에 맞추어 정렬될 수 있다. 상기 2개의 디바이스에 있어서, 각각의 빗살모양 구조체는 서로 다른 반도체 재료로 형성될 수 있는데, 이는 2개의 디바이스가 서로 다른 도전형일 경우 특히 유리하다. 따라서, 서로 다른 도전형의 디바이스에 대해 각각 디바이스 성능을 최적화할 수 있다. 따라서, 본 발명의 구상은 상보성 금속 산화물 반도체(CMOS) 기술에 특히 적합하므로, 본 개시에 따른 반도체 디바이스는 상보성 빗살 나노 시트 전계효과 트랜지스터(cCNSFET)라고도 할 수 있다.
이와 같은 반도체 디바이스는 예를 들어 다음과 같이 제조할 수 있다.
기판 상에 적어도 하나의 제1 활성층 및 적어도 하나의 제2 활성층의 교대 적층부를 설치할 수 있다. 제1 활성층은 제1 디바이스의 빗살모양 구조체의 제2 부분(즉, 나노 시트)을 한정할 수 있고, 제2 활성층은 제2 디바이스의 빗살모양 구조체의 제2 부분(즉, 나노 시트)을 한정할 수 있다. 제1 디바이스에 있어서, 적층부 중의 제2 활성층은 나노 시트 사이의 간격을 한정할 수 있고(따라서, '희생층'으로 볼 수 있고), 제2 디바이스에 있어서, 적층부 중의 제1 활성층은 나노 시트 사이의 간격을 한정할 수 있다(따라서, '희생층'으로 볼 수 있다). 종래기술에서 활성층과 희생층이 각 디바이스 영역 사이에서 일치한 것과 달리, 본 개시의 실시예에 의하면, 활성층과 희생층은 서로 다른 디바이스 영역 사이에서 반전될 수 있고, 따라서, 지그재그 구조를 실현할 수 있다.
또한, 가장 아래쪽의 활성층(예를 들어, 제1 활성층)과 기판 사이에 간격을 형성하기 위해, 기판 상에 간격 형성층을 더 설치하고, 간격 형성층 상에 상기 적층부를 형성할 수도 있다. 이와 같은 층들은 에피택셜 성장을 통해 형성할 수 있다.
상기 스택에 제1 방향을 따라 연장되는 제1 트렌치를 형성하되, 제1 활성층(및 제2 활성층)의 측벽이 제1 트렌치에 노출되도록 할 수 있다. 제1 트렌치의 측벽 상에 제1 활성층의 노출된 측벽에 접하는 제3 활성층을 형성할 수 있다. 이로써, 횡 방향으로 연장되는 제1 활성층은 연직으로 연장되는 제3 활성층과 함께 제1 빗살모양 구조체를 구성한다. 제1 트렌치는 기판에 진입할 수 있고, 이로써, 형성된 제3 활성층은 기판에 연결될 수 있는데, 이는 FinFET 중의 기판에 연결된 핀과 유사하다. 이와 유사하게, 상기 스택에 제1 방향에 교차(예를 들어, 수직)되는 제2 방향에서 제1 트렌치와 이격되고 제1 방향을 따라 연장되는 제2 트렌치를 형성하되, 제2 활성층(및 제1 활성층)의 측벽이 제2 트렌치에 노출되도록 할 수 있다. 제2 트렌치의 측벽에는 제2 활성층의 노출된 측벽에 접하는 제4 활성층이 형성될 수 있다. 따라서, 횡 방향으로 연장되는 제2 활성층은 연직으로 연장되는 제4 활성층과 함께 제2 빗살모양 구조체를 구성한다. 마찬가지로, 제2 트렌치는 기판에 진입할 수 있고, 이로써, 형성된 제4 활성층은 기판에 연결될 수 있는데, 이는 FinFET 중의 기판에 연결된 핀과 유사하다. 상기와 같이, 서로 다른 활성층을 통해 형성되므로, 제1 빗살모양 구조체와 제2 빗살모양 구조체는 수직 방향에서 서로 지그재그 형태를 이룬다.
현재, 제1 빗살모양 구조체는 제2 빗살모양 구조체와 서로 연결되고, 각각의 나노 시트 사이에는 희생층이 충전되어 있다. 제1 트렌치와 제2 트렌치 사이에 제3 트렌치를 형성하여, 제1 빗살모양 구조체와 제2 빗살모양 구조체를 서로 분리할 수 있다. 제3 트렌치는 제1 방향을 따라 연장될 수 있고, 이로써, 제1 빗살모양 구조체 및 제2 빗살모양 구조체 각각의 나노 시트는 제2 방향에서 실질적으로 일치한 폭을 가질 수 있다. 제3 트렌치를 통해, 각각 제1 빗살모양 구조체로부터 희생층으로서의 제2 활성층을 제거하고, 또한, 제2 빗살모양 구조체로부터 희생층으로서의 제1 활성층을 제거함으로써, 제1 빗살모양 구조체 및 제2 빗살모양 구조체 각각의 나노 시트 사이의 간격을 형성할 수 있다.
얻어진 제1 빗살모양 구조체 및 제2 빗살모양 구조체에 각각 기초하여, 계속하여 반도체 디바이스의 제조를 완성할 수 있다.
후속 단계에서 형성되는 게이트 스택과 기판 사이의 전기적 이격을 고려하여, 기판 상에 격리층을 형성할 수 있다. 예를 들어, 제1 트렌치, 제2 트렌치 및 제3 트렌치 각각의 저면부에 격리층을 형성할 수 있다. 서로 다른 디바이스 영역 중의 빗살모양 구조체의 위치에 따라, 대응하는 디바이스 영역 중의 격리층 상면의 위치를 조정할 수 있다.
격리층 상에 희생 게이트를 형성하고, 제2 방향을 따라 연장되어 빗살모양 구조체에 교차하는 리본 형태로 패터닝할 수 있다. 제1 방향에서 이격된 복수의 리본 형태의 희생 게이트를 형성할 수 있고, 각 리본 형태의 희생 게이트는 하측의 빗살모양 구조체와 각각 다른 반도체 디바이스를 형성할 수 있다. 희생 게이트를 마스크로 하여 빗살모양 구조체를 패터닝하여, 빗살모양 구조체를 희생 게이트 하측에 보류하여 트렌치부로 사용할 수 있다. 기판 상의 빗살모양 구조체의 제1 방향에서 대향하는 양측에, 예를 들어 에피택셜 성장을 통해 빗살모양 구조체에 접하는 소스/드레인부를 형성할 수 있다. 대체 게이트 공정을 통해, 희생 게이트를 진정한 게이트 스택으로 대체할 수 있다.
본 개시는 다양한 형태로 구현할 수 있는데, 이하에서는, 이중 일부 실시예를 설명한다. 이하의 설명에서는, 각종 재료에 대한 선택이 포함된다. 재료를 선택함에 있어서, 재료의 기능(예를 들어, 반도체 재료는 활성화 영역을 형성하기 위해 사용되고, 유전체 재료는 전기적 이격을 형성하기 위해 사용됨) 외에도, 식각 선택비를 고려하여야 한다. 이하의 설명에서는, 필요한 식각 선택비에 대해 언급할 수도 있고, 언급하지 않을 수도 있다. 당업자라면, 이하에서 어떤 재료층에 대한 에칭을 언급할 때, 다른 층도 에칭된다고 언급하지 않았거나, 또는 도면에 다른 층도 에칭되는 것으로 도시되지 않았으면, 이런 에칭은 선택적인 것이고, 해당 재료층은 동일한 에칭 시약에 노출된 다른 층에 대해 식각 선택비를 구비함을 이해할 수 있을 것이다.
도 1 내지 도 24는 본 개시의 실시예에 따른 반도체 장치를 제조하는 프로세스 중 일부 단계의 예시도를 나타낸다.
도 1에 도시된 바와 같이, 기판(1001)을 제공한다. 상기 기판(1001)은 각종 형태의 기판일 수 있고, 벌크 Si 기판 또는 Ge 기판과 같은 벌크 반도체 재료 기판, 절연체 상의 반도체(SOI) 기판, SiGe 기판 또는 III-V족 반도체 기판과 같은 화합물 반도체 기판 등을 포함할 수 있는데, 이에 한정되지는 않는다. 이하의 설명에서는, 설명의 편의를 위해, 벌크 Si 기판을 예로 들어 설명한다.
기판(1001)에 트랩 영역을 형성할 수 있다. p형 디바이스를 형성하고자 하면, 트랩 영역은 n형 트랩일 수 있고, n형 디바이스를 형성하고자 하면, 트랩 영역은 p형 트랩일 수 있다. 본 실시예에서는, n형 디바이스 및 p형 디바이스를 모두 형성하는 것을 예로 들어 설명하는데, 예를 들어, 각각 도면의 기판의 좌측 영역에 n형 디바이스를 형성하고(따라서, 도면의 좌측 영역은 '제1 디바이스 영역’ 또는 'n형 디바이스 영역’이라고도 할 수 있음), 기판의 우측 영역에 p형 디바이스를 형성할 수 있다(따라서, 도면의 우측 영역은 '제2 디바이스 영역’ 또는 'p형 디바이스 영역’이라고도 할 수 있음). 따라서, 2가지 종류의 도전형의 트랩을 형성하여야 하고, 예를 들어, 각각 제1 디바이스 영역에 p형 트랩을 형성하고, 제2 디바이스 영역에 n형 트랩을 형성하여야 한다. 또한, 디바이스(예를 들어, p형 디바이스)에 대한 이격 요구를 고려하여, 그중 하나의 트랩(예를 들어, n형 트랩)은 후속 단계에서 기판 상에 형성되는 간격 형성층(예를 들어, 뒤에서 설명하는 간격 형성층(1005))까지 연장될 수 있는데, 이에 대응하여, 해당 트랩은 간격 형성층을 형성한 후에 형성할 수도 있다. 그러므로, 여기서는, 우선 기판의 좌측 영역에 예를 들어 p형의 트랩(1003)을 형성할 수 있다.
예를 들어, 에피택셜 성장 방식으로 기판(1001) 상에 간격 형성층(1005)을 형성할 수 있다. 간격 형성층(1005)은 이후에 형성될 예를 들어, (n형) 디바이스 트렌치부로 사용되는 나노 시트와 기판 사이의 간격을 한정할 수 있고, 두께는 예를 들어 약 3nm 내지 15nm일 수 있다. 기판(1001) 상에 간격 형성층(1005)을 형성한 후, 상기와 같이, 기판(1001)과 제1 활성층(1005)의 우측 영역에 예를 들어 n형의 트랩(1007)을 형성할 수 있다.
트랩(1003, 1007)은, 예를 들어 기판(1001)(및 간격 형성층(1005))에 대응하는 도전형의 도펀트(B 또는 BF2와 같은 p형 도펀트, 또는, As 또는 P와 같은 n형 도펀트)를 주입하고, 이어서, 열 어닐링을 실행함으로써 형성될 수 있다. 트랩 중의 도핑 농도는 약 1E16 내지 1E19 cm-3일 수 있다. 본 실시예의 국소화 트랩을 형성하기 위해, 도펀트를 주입할 때, 예를 들어 포토레지스트 등을 이용하여 주입할 필요가 없는 영역을 커버할 수 있다. 다양한 방식을 통해 상기 영역에 이와 같은 트랩 영역을 설치할 수 있는데, 여기서는 설명을 생략한다.
본 실시예에서, 트랩(1003)의 저면부는 트랩(1007)의 저면부보다 높다. 이는, 예를 들어 이들이 실질적으로 동일한 주입 에너지로 높이가 다른 표면으로부터 주입(트랩(1003)은 기판(1001)의 표면으로부터 주입되고, 트랩(1007)은 간격 형성층(1005)의 표면으로부터 주입)되어 형성된 것이기 때문이다. 하지만, 본 개시는 이에 한정되지 않는다. 주입 에너지에 따라, 트랩(1003) 및 트랩(1007) 각각의 저면부의 높이는 실질적으로 같을 수 있고, 또는 트랩(1007)의 저면부가 트랩(1003)의 저면부보다 깊을 수도 있다.
본 실시예에서는, 동시에 p형 디바이스 및 n형 디바이스를 형성하고, p형 디바이스 및 n형 디바이스가 서로 인접되므로(이후에 상보성 금속 산화물 반도체(CMOS) 배치를 형성할 수 있음), 인접된 n형 트랩 및 p형 트랩을 형성한다. 하지만, 본 개시는 이에 한정되지 않는다. 예를 들어, 단일 도전형의 디바이스를 형성할 수 있고, 또는, 서로 다른 도전형의 디바이스의 경우 서로 인접되지 않고, 각각 분리된 영역에 형성될 수도 있다.
간격 형성층(1005) 상에, 예를 들어 에피택셜 성장을 통해 제1 활성층(1009, 1013) 및 제2 활성층(1011, 1015)의 교대 적층부를 형성할 수 있다. 이들 활성층은 이후에 예를 들어 디바이스 트렌치부로 사용되는 나노 시트를 형성할 수 있는데, 두께는 예를 들어 약 3nm 내지 15nm일 수 있다. 이들 활성층을 성장시킬 때, 인-시튜(in situ) 도핑을 실행하여, 디바이스의 임계치를 조절할 수 있다. 상기 교대 적층부 중의 제1 활성층 및 제2 활성층의 수는 디바이스 설계에 따라 변할 수 있는데, 예를 들어 보다 많거나 또는 보다 적을 수 있다. 또한, 상기 적층부 중의 제1 활성층의 수 및 제2 활성층의 수는 반드시 동일하여야 하는 것은 아니며, 동일하지 않을 수도 있다.
기판(1001) 및 기판(1001) 상에 형성된 상기 각 층에서 인접한 층은 서로에 대해 에칭 선택성을 구비할 수 있다. 예를 들어, 간격 형성층(1005) 및 제2 활성층(1011, 1015)은 SiGe(예를 들어, Ge원자 백분율이 약 15% 내지 70%)를 포함할 수 있고, 제1 활성층(1009, 1013)은 Si를 포함할 수 있다. 후속적인 처리가 용이하도록 하기 위해, 간격 형성층(1005) 및 제2 활성층(1011, 1015)은 동일하거나 또는 유사한 식각 선택비를 가질 수 있는데, 예를 들어, 동일하거나 유사한 Ge원자 백분율을 가짐으로써, 동일한 에칭액을 통해 에칭할 수 있다. 에피택셜 성장을 통해 기판(1001) 상에 형성된 각 층은 단결정 반도체 재료일 수 있다.
본 실시예에서, 제1 활성층(1009, 1013)은 Si를 포함하여, 후속 단계에서 n형 디바이스의 트렌치부로 사용될 수 있고, 제2 활성층(1011, 1015)은 SiGe를 포함하여, 후속 단계에서 p형 디바이스의 트렌치부로 사용될 수 있다. 하지만, 본 개시는 이에 한정되지 않는다. 예를 들어, 제1 활성층(1009, 1013)은 III-V족 화합물 반도체 재료를 포함하여, 이후에 n형 디바이스의 트렌치부로 사용할 수 있고, 제2 활성층(1011, 1015)은 Ge를 포함하여, 이후에 p형 디바이스의 트렌치부로 사용할 수도 있다. 이와 같은 경우, 기판(1001)은 Ge 기판일 수 있는데, 이는 고 품질 또는 낮은 결함의 Ge/III-V족 다층 반도체 구조를 성장하는데 유리하기 때문이다.
도 2에 도시된 바와 같이, 상기 적층부 상에 예를 들어 증착을 통해 하드 마스크층(1019)을 형성할 수 있다. 예를 들어, 하드 마스크층(1019)은 질화물(예를 들어, 질화규소)을 포함할 수 있고, 두께는 약 20nm 내지 100nm일 수 있다. 질화물의 하드 마스크층(1019)을 증착하기 전에, 예를 들어 증착을 통해 예를 들어 얇은 산화물(예를 들어, 산화규소) 또는 다른 재료의 얇은 에칭 정지층(1017)을 형성할 수 있다.
본 실시예에서는, 좌측의 디바이스(예를 들어, n형 디바이스)에 있어서, 제1 활성층(1009, 1013)(본 실시예에서는 Si)은 이후에 예를 들어 트렌치부로 사용되는 나노 시트를 형성하고, 우측의 디바이스(예를 들어, p형 디바이스)에 있어서, 제2 활성층(1011, 1015)(본 실시예에서는 SiGe인데, 이는 홀의 이동도에 유리하다)는 이후에 예를 들어 트렌치부로 사용되는 나노 시트를 형성한다. 제1 디바이스 영역에서는, 이후에 형성되는 핀(도 6의 부호 1029 참조, 특히, 연직 연장 부분)이 맨 위쪽의 나노 시트를 초과하도록 연장됨으로 인해 최종적으로 형성되는 빗살모양 구조체에 팁(이런 구조는 안정적이지 않고, 또한, 제1 디바이스 영역 및 제2 디바이스 영역 중의 빗살모양 구조체의 비대칭을 야기하게 된다)이 존재하는 것을 방지하기 위해, 맨 위쪽의 제1 활성층(1013) 상의 다른 반도체층(만약 존재한다면, 본 실시예에서는, 제2 활성층(1015)이다)을 제거할 수 있다. 이는 이후에 핀의 성장도 이들 반도체층 상에서 진행되므로, 얻어지는 핀이 맨 위쪽의 제1 활성층(1013)을 초과하게 되기 때문이다. 제2 디바이스 영역에서는, 이후에 나노 시트를 형성하는 제2 활성층(1015)이 현재 이미 맨 위쪽의 반도체층이므로, 이런 처리를 실행할 필요가 없다. 물론, 적층부 중의 제1 활성층 및 제2 활성층의 다른 스택 배치에 따라, 이런 처리는 제2 디바이스 영역이 아닌 제1 디바이스 영역에서 진행될 수도 있다(예를 들어, 적층부 중의 최상층이 제1 활성층일 경우).
따라서, 예를 들어 포토레지스트(1021)와 같은 커버층을 형성하여, 제2 디바이스 영역을 커버하되, 제1 디바이스 영역이 노출되도록 할 수 있다. 그 다음, 도 3에 도시된 바와 같이, 포토레지스트(1021)를 에칭 마스크로 하여, 하드 마스크층(1019), 에칭 정지층(1017) 및 제2 활성층(1015)에 대해 차례로 반응성 이온 식각(RIE)과 같은 선택적 에칭을 실행할 수 있고, RIE는 제1 활성층(1013)에서 정지될 수 있다. 따라서, 제1 디바이스 영역에서는, 제1 활성층(1013)이 맨 위쪽의 반도체층이다. 그 다음, 포토레지스트(1021)를 제거할 수 있다.
상기 처리로 인해, 하드 마스크층은 현재 제1 디바이스 영역에서 결손이 있게 된다. 그 다음의 패터닝을 용이하게 하기 위해, 도 4에 도시된 바와 같이, 제1 디바이스 영역에 하드 마스크층(1025)(예를 들어, 질화물)을 형성할 수 있다. 이와 유사하게, 하드 마스크층(1025)을 형성하기 전에, 에칭 정지층(1023)(예를 들어, 산화물)을 형성할 수 있다. 에칭 정지층(1023) 및 하드 마스크층(1025)에 대해서는, 상기에서 도 2와 결합하여 설명한 내용을 참조할 수 있으므로, 여기서는 설명을 생략한다. 또한, 화학기계적 연마와 같은 평탄화 처리를 실행하여, 하드 마스크층(1019, 1025)의 상면이 실질적으로 평탄하도록 할 수 있다.
상기와 같이, 본 실시예에서는, 서로 다른 유형의 디바이스에 대해 서로 다른 활성화 재료를 사용함으로써, 디바이스 성능을 최적화하였다. 따라서, 본 실시예에서는, 서로 다른 유형의 디바이스에 대해, 이들 각각의 나노 시트를 연결(이로써, 빗살모양 구조체를 형성)하는 핀을 각각 형성할 수 있다. 즉, 핀을 형성하는 처리는 서로 다른 유형의 디바이스에 대해 각각 실행할 수 있다.
예를 들어, 우선 제1 디바이스 영역에 대해 핀을 형성하는 처리를 실행할 수 있다. 도 4에 도시된 바와 같이, 포토레지스트(1027)와 같은 커버층을 형성하여, 제2 디바이스 영역을 커버하고, 제1 디바이스 영역 중 이후에 나노 시트를 형성할 영역도 커버하되, 제1 디바이스 영역 중 핀을 형성하기 위한 영역이 노출되도록 할 수 있다. 그 다음, 도 5에 도시된 바와 같이, 포토레지스트(1027)를 에칭 마스크로 하여, 하측의 각 층에 대해 차례로 RIE와 같은 선택적 에칭을 실행함으로써, 트렌치(T1)를 형성할 수 있다. 트렌치(T1)는 제1 방향(예를 들어, 도면에서 종이면에 수직되는 방향)을 따라 연장될 수 있다. 여기서, 예를 들어 방열 성능 등을 고려하여, 트렌치(T1)는 기판(1001), 특히 그중의 트랩(1003)에 진입함으로써, 이후에 형성되는 핀은 기판(1001)에 연결될 수 있다. 트렌치(T1)를 형성하기 위한 RIE는 수직 방향을 따라 진행될 수 있고, 이로써, 트렌치(T1)는 연직인 측벽을 구비할 수 있고, 또한, 제1 활성층(1009, 1013)의 측벽은 트렌치(T1)에 노출될 수 있다. 그 다음, 포토레지스트(1027)를 제거할 수 있다.
트렌치(T1)의 연직 측벽에, 핀을 형성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 예를 들어 선택적 에피택셜 성장을 통해, 트렌치(T1)에 노출된 반도체층 표면에 제3 활성층(1029)을 형성할 수 있다. 선택적 에피택셜 성장을 통해, 제3 활성층(1029)은 상기 적층부의 연직 측벽 및 기판(1001)의 표면에 형성될 수 있다. 제3 활성층(1029)의 연직 부분은 이후에 디바이스 트렌치부로 사용되는 핀을 형성할 수 있고, 두께는 예를 들어 약 3nm 내지 15nm일 수 있다. 일반적인 FinFET에서 핀의 두께가 통상적으로 에칭 공정에 의해 정해지는 것과 달리, 본 개시의 실시예에 따른 제3 활성층(1029)(즉, 핀)의 두께는 에피택셜 성장 공정에 의해 정해질 수 있으므로, 보다 쉽게 핀의 두께를 제어할 수 있다. 본 실시예에서는, 제3 활성층(1029)은 이후에 제1 활성층(1009, 1013)과 함께 트렌치부를 형성하게 되므로, 제1 활성층(1009, 1013)과 동일한 재료, 예를 들어 Si를 포함할 수 있고, 또한, 이들의 두께는 실질적으로 동일할 수 있다. 하지만, 본 개시는 이에 한정되지 않는다.
상기와 같이, 제1 디바이스 영역에서 맨 위쪽의 제2 활성층(1015)을 제거하였으므로, 제3 활성층(1029)의 상면은 맨 위쪽의 제1 활성층(1013)의 상면과 실질적으로 일치할 수 있고, 맨 위쪽의 제1 활성층(1013)의 상면을 초과하여 팁을 형성하지 않는다. 물론, 일부 실시예에서는, 이와 같은 팁이 형성될 가능성도 있으나, 그 다음의 제조 공정을 진행하는데 영향을 미치지는 않는다.
또한, 누설 전류를 억제하기 위해, 제3 활성층(1029)(의 연직 부분)의 하부(즉, 제3 활성층(1029)에서 트렌치로 사용되는 부분의 하측의 부분)에 관통 장벽부(punch-through stopper: PTS)(도 16의 부호 1053 참조)를 형성할 수 있다.
PTS는 제3 활성층(1029)의 하부에 대해 디바이스의 도전형과 반대되는 도전형의 도핑을 실행함으로써 실현할 수 있다. 이와 같은 도핑은 예를 들어 고체상의 도핑을 통해 실현할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 예를 들어 스페이서(spacer) 형성 공정을 통해, 제1 도펀트 소스층(1031)을 형성할 수 있다. 예를 들어, 제1 도펀트 소스층(1031)은 농도가 약 0.1% 내지 5%인 붕소(B)와 같은 p형 도펀트를 포함하는 산화물층일 수 있고, 두께는 약 1nm 내지 3nm일 수 있다. 스페이서 형성 공정은 스페이서 재료층을 실질적으로 동형 증착하는 것, 및 증착된 스페이서 재료층에 대해 수직 방향의 RIE와 같은 이방성 에칭을 실행할 수 있다. 다른 실시예에 의하면, 스페이서 형태의 제1 도펀트 소스층(1031)의 외측에 스페이서 형태의 질화물과 같은 확산 장벽층을 형성할 수도 있다.
그 다음, 산화물과 같은 유전체 재료의 충전재(1033)를 통해, 트렌치(T1)를 충전하여, 제2 디바이스 영역을 처리할 때 트렌치(T1)에 노출된 각 층에 영향을 미치는 것을 방지할 수 있다.
이와 유사하게, 제2 디바이스 영역에 핀을 형성하는 처리를 실행할 수 있다.
예를 들어, 도 7에 도시된 바와 같이, 포토레지스트(1035)와 같은 커버층을 형성하여, 제1 디바이스 영역을 커버하고, 제2 디바이스 영역 중 이후에 나노 시트를 형성할 영역도 커버하되, 제2 디바이스 영역 중 핀을 형성하기 위한 영역이 노출되도록 할 수 있다. 포토레지스트(1035)를 에칭 마스크로 하여, 하측의 각 층에 대해 차례로 RIE와 같은 선택적 에칭을 실행함으로써, 트렌치(T2)를 형성할 수 있다. 트렌치(T2)는 제1 방향(예를 들어, 도면에서 종이면에 수직되는 방향)을 따라 연장될 수 있다. 마찬가지로, 트렌치(T2)는 기판(1001), 특히 그 중의 트랩(1007)에 진입할 수 있다. 트렌치(T2)는 연직인 측벽을 구비할 수 있고, 제2 활성층(1011, 1015)의 측벽은 트렌치(T2)에 노출된다. 그 다음, 포토레지스트(1035)를 제거할 수 있다.
트렌치(T2)의 연직 측벽에, 핀을 형성할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 예를 들어 선택적 에피택셜 성장을 통해, 트렌치(T2)에 노출된 반도체층 표면 상에 제4 활성층(1037)을 형성할 수 있다. 제4 활성층(1037)의 연직 부분은 이후에 디바이스 트렌치부로 사용되는 핀을 형성할 수 있고, 두께는 예를 들어 약 3nm 내지 15nm일 수 있다. 상기와 같이, 본 개시의 실시예에 따른 제4 활성층(1037)(즉, 핀)의 두께는 에피택셜 성장 공정에 의해 정해질 수 있으므로, 핀의 두께를 보다 쉽게 제어할 수 있다. 마찬가지로, 본 실시예에서, 제4 활성층(1037)은 이후에 제2 활성층(1011, 1015)과 함께 트렌치부를 형성하게 되므로, SiGe(Ge원자 백분율이 동일하거나 비슷함)와 같은 제2 활성층(1011, 1015)과 동일한 재료를 포함할 수 있고, 이들의 두께는 실질적으로 동일할 수 있다. 하지만, 본 개시는 이에 한정되지 않는다.
제2 디바이스 영역에서, 제2 활성층(1015)은 맨 위쪽의 반도체층이므로, 제4 활성층(1037)의 상면은 맨 위쪽의 제2 활성층(1015)의 상면과 실질적으로 일치할 수 있고, 맨 위쪽의 제2 활성층(1015)의 상면을 초과하여 팁을 형성하지 않는다.
마찬가지로, 누설 전류를 억제하기 위해, 제4 활성층(1037)(의 연직 부분)의 하부(즉, 제4 활성층(1037)에서 트렌치로 사용되는 부분의 하측의 부분)에 PTS(도 16의 부호 1055 참조)를 형성할 수 있다. 이를 위해, 스페이서 형성 공정을 통해, 제2 도펀트 소스층(1039)을 형성할 수 있다. 예를 들어, 제2 도펀트 소스층(1039)은 농도가 약 0.1% 내지 5%인 비소(As) 또는 인(P)과 같은 n형 도펀트를 포함하는 산화물층일 수 있고, 두께는 약 1nm 내지 3nm일 수 있다. 이와 유사하게, 스페이서 형태의 제2 도펀트 소스층(1039)의 외측에 스페이서 형태의 질화물과 같은 확산 장벽층을 형성할 수 있다.
그 다음, 트렌치(T2)에 충전재(1041)를 형성하여, 후속적인 처리에서 트렌치(T2)에 노출된 각 층에 영향을 미치는 것을 방지할 수 있다. 충전재(1041)는 이후에 충전재(1033)와 함께 동일한 에칭액에 의해 (예를 들어, 격리층을 형성하기 위해) 에칭될 수 있고, 예를 들어 산화물과 같은 동일한 재료를 포함할 수 있다.
도 8에 도시된 바와 같이, 현재 제1 디바이스 영역에서, 제1 활성층(1009, 1013)과 제3 활성층(1029)은 이미 빗살모양 구조체를 형성하였고, 또한, 제2 디바이스 영역에서, 제2 활성층(1011, 1015)과 제4 활성층(1037)은 이미 빗살모양 구조체를 형성하였다. 상기 2개의 빗살모양 구조체는 현재 서로 연결되어 있다. 상기 2개의 영역 사이에서 상기 2개의 빗살모양 구조체사이의 분리를 실현할 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 포토레지스트(1043)와 같은 커버층을 형성하여, 각각 제1 디바이스 영역 및 제2 디바이스 영역을 커버하되, 이들 사이의 영역이 노출되도록 할 수 있다. 포토레지스트(1043)를 에칭 마스크로 하여, 하측의 각 층에 대해 차례로 RIE와 같은 선택적 에칭을 실행하여, 트렌치(T3)를 형성할 수 있다. 트렌치(T3)는 제1 방향을 따라 연장됨으로써, 트렌치(T1)와 트렌치(T3) 사이에서 폭이 실질적으로 일치한 나노 시트를 한정하고, 트렌치(T2)와 트렌치(T3) 사이에서 폭이 실질적으로 일치한 나노 시트를 한정할 수 있다. 여기서, 트렌치(T3)를 형성하기 위한 에칭은 간격 형성층(1005)에서 정지될 수 있다. 트렌치(T3)에 의해, 2개의 디바이스 사이의 분리를 실현할 수 있다. 또한, 트렌치(T3)에는 빗살모양 구조체 중의 빗살 사이의 재료층(예를 들어, 제1 디바이스 영역 중의 제2 활성층, 제1 디바이스 영역 중의 제1 활성층)을 제거하기 위한 가공 채널이 형성되어 있다. 그 다음, 포토레지스트(1043)를 제거할 수 있다.
2개의 디바이스 영역 중의 재료층 사이의 상보성 관계(제1 디바이스 영역에서, 제1 활성층은 트렌치부로 사용되고, 제2 활성층은 제1 활성층 사이의 간격을 한정하기 위한 것으로서 제거되어야 하며, 제2 디바이스 영역에서, 제2 활성층은 트렌치부로 사용되고, 제1 활성층은 제2 활성층 사이의 간격을 한정하기 위한 것으로서 제거되어야 한다)로 인해, 2개의 디바이스 영역에 대해 각각 이와 같은 제거 처리를 실행할 수 있고, 이중 하나의 디바이스에 대해 제거 처리를 실행할 때, 보호층을 통해 다른 하나의 디바이스 영역 중의 각 층을 커버 또는 보호하여야 한다.
예를 들어, 도 10에 도시된 바와 같이, 예를 들어 스페이서 형성 공정을 통해, 트렌치(T3)의 측벽 상에 보호층(1043)을 형성할 수 있는데, 예를 들어 두께가 약 1nm 내지 5nm인 SiC막을 형성할 수 있다. 그 다음, 도 11에 도시된 바와 같이, 포토 리소그래피와 결합하여, 제2 디바이스 영역 중의 보호층(1043)을 제거할 수 있다. 따라서, 보호층(1043)은 제1 디바이스 영역에 남게 되고, 제1 활성층(1009, 1013)의 측벽을 커버한다. 제2 디바이스 영역에서, 제1 활성층(1009, 1013)의 측벽은 트렌치(T3)를 통해 노출될 수 있다. 제2 활성층(1011, 1015)(및 간격 형성층(1005))에 대해, 예를 들어 TMAH 용액을 이용한 습식 식각과 같은 선택적 에칭을 통해, 제2 디바이스 영역으로부터 제1 활성층(1009, 1013)을 제거할 수 있다.
도 11에 도시된 바와 같이, 현재 제2 디바이스 영역에서, 제2 활성층(1011, 1015)(나노 시트)과 제4 활성층(1037)(특히, 그 연직 부분, 즉, 핀)은 빗살모양 구조체를 구성하고 있다. 트렌치(T3)와 트렌치(T2) 사이의 간격을 조절함으로써, 나노 시트의 폭을 조절할 수 있고, 이를 통해 최종적으로 형성되는 디바이스의 전류 구동 능력을 조절할 수 있다. 실시예에 의하면, 선택적 에칭을 통해, 제2 활성층(1011, 1015) 및 제4 활성층(1037)을 얇아지도록 하여, 예를 들어 쇼트 트렌치 효과를 억제하는 등 디바이스 성능을 향상시킬 수 있다. 에칭량을 보다 쉽게 제어하기 위해, 원자층 식각(ALE)을 사용할 수 있다.
제2 디바이스 영역 중의 제1 활성층(1009, 1013)의 제거로 인해 형성된 갭에 충전재(도 12 참조)를 형성하여, 후속 단계의 처리에서 제2 활성층(1011, 1015)을 위해 구조적 지지를 제공할 수 있다. 충전은 증착 후 에치 백을 실행함으로써 실현할 수 있다. 에치 백 과정에, 보호층(1043)을 제거할 수 있다. 여기서, 충전재 및 보호층(1043)은 동일한 에칭액에 의해 에칭될 수 있고, 예를 들어 SiC와 같은 동일한 재료를 포함할 수 있다.
여기서, 간격 형성층(1005)이 존재하므로, 기판(1001)(본 실시예에서는, 제1 활성층(1009, 1013)과 동일하게 Si)이 영향을 받지 않도록 보호할 수 있다. 이는 본 실시예에서 우선 제2 디바이스 영역에서 제거 처리를 실행하는 원인이기도 하다. 하지만, 본 개시는 이에 한정되지 않고, 특히, 제1 활성층(1009, 1013)이 기판에 대해 에칭 선택성을 가질 경우 더욱 그렇다.
그 다음, 이와 비슷하게 제1 디바이스 영역에 대해 제거처리를 실행할 수 있다.
여기서, 제1 디바이스 영역에서 간격 형성층(1005)을 제거할 수 있도록 하기 위해(이로써, 맨 아래쪽의 제1 활성층(1009)의 하측에 공간을 형성하여, 이후에 제1 활성층(1009)을 둘러싸는 게이트 스택을 형성), 트렌치(T3)의 깊이를 증대하여 간격 형성층(1005)의 측벽을 노출시킴으로써, 보다 쉽게 제거할 수 있다. 구체적으로는, 하드 마스크(1019, 1025)가 존재할 경우, RIE와 같은 선택적 에칭을 통해, 트렌치(T3)의 깊이를 증대할 수 있다. 트렌치(T3)의 깊이를 증대하기 위한 RIE는 기판(1001) 또는 기판(1001)에 진입할 수 있는 트랩(1003, 1007)에서 정지할 수 있다. 그 다음, 앞에서 도 10 및 도 11을 참조하여 설명한 바와 같이, 이와 유사하게 제2 디바이스 영역 중의 트렌치(T3)의 측벽 상에 예를 들어 SiC와 같은 보호층을 형성할 수 있고, 도 12에 도시된 바와 같이, 해당 보호층은 앞서 제2 활성층(1011, 1015) 사이의 틈에 충전된 충전재와 함께 부호 1045로 표시한다. 그 다음, 제1 활성층(1009, 1013)(및 기판(1001))에 대해, 선택적 에칭을 통해, 제2 활성층(1011) 및 간격 형성층(1005)을 제1 디바이스 영역으로부터 제거할 수 있다.
도 12에 도시된 바와 같이, 현재 제1 디바이스 영역에서, 제1 활성층(1009, 1013)(나노 시트)과 제3 활성층(1029)(특히, 그 연직 연장 부분, 즉, 핀)은 빗살모양 구조체를 구성하고 있다. 트렌치(T3)와 트렌치(T1) 사이의 간격을 조절함으로써, 나노 시트의 폭을 조절할 수 있고, 최종적으로 형성되는 디바이스의 전류 구동 능력을 조절할 수 있다. 이와 유사하게, ALE와 같은 선택적 에칭을 통해, 제1 활성층(1009, 1013) 및 제3 활성층(1029)을 얇게 하여, 예를 들어 쇼트 트렌치 효과를 억제하는 등 디바이스 성능을 향상시킬 수 있다.
상기와 같이, 2개의 디바이스 영역 중의 재료층은 서로 상보성 관계이므로, 제1 디바이스 영역 중의 빗살모양 구조체의 빗살 부분은 제2 디바이스 영역 중의 빗살모양 구조체의 빗살 부분 사이의 간격에 맞추어 정렬될 수 있고, 반대로도 마찬가지이다.
도 13에 도시된 바와 같이, 제1 디바이스 영역 중의 제2 활성층(1011) 및 간격 형성층(1005)의 제거로 인해 형성된 갭에 충전재(1047)를 형성하여, 후속단계의 처리에서 제1 활성층(1009, 1013)을 위해 구조적 지지를 제공할 수 있다. 여기서, 후속단계에서의 대체 게이트 공정의 원활한 실행을 위해, 충전재(1047)는 제2 디바이스 영역 중의 충전재(도 12에서는 부호 1045로 표시됨)와 동일한 에칭액에 의해 제거될 수 있는데, 예를 들어 SiC와 같은 동일한 재료를 포함할 수 있다. 충전은 증착 후 에치 백을 실행함으로써 실현할 수 있다. 에치 백 과정에, 도 12에 도시된 바와 같이, 트렌치(T3)의 측벽 상에 형성된 보호층은 제거될 수 있다.
또한, 트렌치(T3)에 충전재(1049)를 형성할 수 있다. 충전재(1049)는 이후에 앞에서 설명한 충전재(1033, 1041)와 동일한 에칭액에 의해 (예를 들어, 격리층을 형성하기 위해) 에칭될 수 있고, 예를 들어 산화물과 같은 동일한 재료를 포함할 수 있다. 충전재(1049)를 형성할 때에는, CMP(CMP는 하드 마스크층(1019, 1025)에서 정지될 수 있다)와 같은 평탄화 처리를 실행함으로써, 충전재(1033, 1041, 1049)로 하여금 실질적으로 평탄한 상면을 가지도록 할 수 있다.
도 14에 도시된 바와 같이, 충전재(1033, 1041, 1049)에 대해 RIE와 같은 에치 백을 실시하여, 격리층을 형성할 수 있다. 상기와 같이, 충전재(1033, 1041, 1049)는 실질적으로 평탄한 상면을 가질 수 있으므로, 에치 백 후의 이들의 상면도 실질적으로 평탄할 수 있다. 본 실시예에서는, 2개의 디바이스 각각의 활성층의 높이에 차이가 있으므로, 이들 주위의 격리층의 상면은 서로 다른 높이를 가질 수 있다. 여기서, 제2 디바이스 영역에서 맨 아래쪽의 나노 시트인 제2 활성층(1011)은 제1 디바이스 영역에서 맨 아래쪽의 나노 시트인 제1 활성층(1009)보다 높으므로, 제2 디바이스 영역에서 격리층의 상면은 제1 디바이스 영역에서의 격리층의 상면보다 높을 수 있고, 따라서, 여기서는 (위로부터 아래로 에칭되므로) 우선 제2 디바이스 영역에서의 격리층의 상면을 한정한다. 예를 들어, 에치 백 후의 격리층의 상면은 제2 활성층(1011)의 저면보다 낮고, 간격 형성층(1005)의 상면보다 높을 수 있다. 즉, 제1 활성층(1009)의 상면과 저면 사이에 위치할 수 있다. 이는 주로 이후에 격리층(보다 구체적으로는, 충전재(1041))에 의해 한정되는 PTS(도 16에 도시된 부호 1055 참조) 및 이후에 격리층 상에 형성되는 게이트 스택의 위치를 고려하기 위한 것이다. 격리층(보다 구체적으로는, 충전재(1041))의 상면이 제2 활성층(1011)의 저면보다 높으면, 형성되는 PTS(도 16에 도시된 부호 1055 참조)의 상면은 제2 활성층(1011)의 저면보다 높을 수 있다. 격리층(보다 구체적으로는, 충전재(1041))의 상면이 간격 형성층(1005)의 상면보다 낮으면, 제4 활성층(1055) 중 간격 형성층(1005)의 상면보다 낮은 부분에 있어서, 일측(도면의 우측)에만 게이트 스택(도면의 좌측에서는 간격 형성층(1005)의 존재로 인해 게이트 스택을 형성할 수 없음)을 형성할 수 있다. 이는 디바이스 성능에 악영향을 미치게 된다.
또한, 제1 도펀트 소스층(1031) 및 제2 도펀트 소스층(1039)(여기서, 격리층과 함께 모두 산화물이다)은 에치 백될 수 있고, 이를 통해, 이들의 상면과 격리층의 상면은 기본적으로 일치하게 된다.
상기와 같이, 제1 디바이스 영역에서 격리층의 상면은 비교적 낮을 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 포토레지스트(1051)와 같은 커버층을 통해, 충전재(1041)를 커버하고, 나아가서 충전재(1033, 1049)를 에치 백할 수 있다. 따라서, 제1 디바이스 영역(및 2개의 디바이스 영역 사이의 영역)에서 격리층의 상면은 낮아지고, 상기와 동일한 이유로 인해, 제1 디바이스 영역 중 맨 아래쪽의 제1 활성층(1011)의 저면보다 낮고, 기판(1001)의 상면보다 높을 수 있다. 즉, 간격 형성층(1005)의 상면과 저면 사이에 위치할 수 있다. 마찬가지로, 제1 디바이스 영역 중의 제1 도펀트 소스층(1031)도 에치 백되어, 상면이 제1 디바이스 영역 중의 격리층의 상면과 기본적으로 일치하도록 할 수 있다. 그 다음, 포토레지스트(1051)를 제거할 수 있다.
제1 디바이스 영역 및 제2 디바이스 영역에서 격리층을 한정한 후, PTS를 형성할 수 있다. 도 16에 도시된 바와 같이, 예를 들어 어닐링 처리를 통해, 도펀트 소스층(1031, 1039) 중의 도펀트를 제3 활성층(1029), 제4 활성층(1037)에 주입하고, 제3 활성층(1029), 제4 활성층(1037)에 각각 PTS(1053, 1055)를 형성할 수 있다. 상기 처리에 의해, 도펀트 소스층(1031, 1039)의 상면은 격리층의 상면과 기본적으로 일치하게 되고, 이로써, 형성되는 PTS(1053, 1055)의 상면은 격리층의 상면 부근에 위치하거나, 또는, 예를 들어 위로의 확산으로 인해 격리층의 상면을 약간 초과할 수 있다. 제3 활성층(1029), 제4 활성층(1037)에서 격리층의 상면의 위쪽, 특히, PTS(1053, 1055)의 상면의 위쪽에 위치하는 부분은 트렌치부로 사용할 수 있다.
다른 실시예에 의하면, 고체상 도핑 기술을 이용할 수 있다. 즉, 도펀트 소스층(1031, 1039)을 형성할 필요가 없다(이들의 현재 위치는 격리층이 차지한다). 격리층에 대해 이온 주입을 실행할 수 있고, 격리층에 주입된 이온은 산란에 의해 제3 활성층(1029), 제4 활성층(1037) 중 격리층에 인접한 부분에 진입할 수 있다. 제1 디바이스 영역 및 제2 디바이스 영역에 대해, 각각 이와 같은 이온 주입을 실행할 수 있다. 그 다음, 어닐링을 통해 주입된 도펀트를 활성화시킬 수 있다.
이어서, 대체 게이트 공정을 실행할 수 있다.
대체 게이트 공정의 원활한 실행을 위해, 도 17에 도시된 바와 같이, 포토레지스트(1057)와 같은 커버층을 통해, 제1 디바이스 영역 및 제2 디바이스 영역 중의 격리층(보다 구체적으로는, 충전재(1033, 1041))을 커버하되, 상기의 2개의 디바이스 영역 사이의 격리층(보다 구체적으로는, 충전재(1049))이 노출되도록 할 수 있다. 노출된 격리층에 대해 RIE와 같은 에치 백을 실행하여, 현재 각 활성층 사이에 충전된 충전재(1045, 1047)를 충분히 노출시킬 수 있다. 예를 들어, 에치 백을 거친 후, 격리층의 상면은 맨 아래쪽의 충전재(1047)의 저면(즉, 간격 형성층(1005)의 저면)의 하측에 위치할 수 있다. 그 다음, 포토레지스트(1057)를 제거할 수 있다.
격리층 상에 희생 게이트를 형성할 수 있다. 희생 게이트를 형성하기 전에, RIE와 같은 선택적 에칭을 통해, 빗살모양 구조체의 상면 상의 에칭 정지층(1017) 및 하드 마스크층(1019)을 제거함으로써, 이후에 형성되는 희생 게이트로 하여금 빗살모양 구조체를 둘러싸도록 할 수 있다. 그 다음, 격리층 상에 증착을 통해 희생 게이트를 형성할 수 있다. 예를 들어, 선택적 에칭을 통해 충전재(1045, 1047)를 제거하고, 빗살모양 구조체를 둘러싸는 희생 게이트를 형성할 수 있다. 공정을 간소화하기 위해, 도 18(a), 도 18(b) 및 도 18(c)에 도시된 바와 같이, 격리층 상에 충전재(1045, 1047)와 동일하거나 유사한 재료(이후에 동일한 에칭액에 의해 에칭됨으로써, 게이트 스택으로 대체될 수 있다)를 증착하여, 충전재(1045, 1047)와 함께 희생 게이트(일체적으로 부호 1059로 표시함)를 형성할 수 있다.
희생 게이트(1059)를 제1 방향에 교차(예를 들어, 수직)되는 제2 방향(예를 들어, 도 18(c)의 평면도에서 종이면 내의 수평 방향)을 따라 연장되는 리본 형태로 패터닝할 수 있다. 예를 들어, 희생 게이트(1059) 상에 포토레지스트(1061)를 형성하고, 제2 방향을 따라 연장되는 리본 형태로 패터닝할 수 있다. 포토레지스트(1061)를 에칭 마스크로 하여, RIE와 같은 선택적 에칭을 통해 차례로 희생 게이트(1059), 각 활성층을 에칭할 수 있다. 에칭은 격리층에서 정지할 수 있다. 따라서, 희생 게이트(1059)는 제2 방향을 따라 연장되는 리본 형태로 패터닝될 수 있다. 그 다음, 포토레지스트(1061)를 제거할 수 있다.
희생 게이트(1059)의 측벽 상에 게이트 스페이서를 형성할 수 있다. 예를 들어, 도 19에 도시된 바와 같이, 선택적 에칭을 통해, 희생 게이트(1059)로 하여금 (빗살모양 구조체에 대해) 제1 방향에서 일정한 깊이로 오목하게 함몰되도록 할 수 있는데, 예를 들어 약 2nm 내지 7nm 함몰되도록 할 수 있다. 함몰 깊이를 제어하기 위해, ALE를 사용할 수 있다. 이렇게 형성된 오목 구조에는, 유전체 재료를 충전하여, 게이트 스페이서(1063)를 형성할 수 있다. 이와 같은 충전은 예를 들어 두께가 약 3nm 내지 10nm인 질화물을 증착한 다음, 증착된 질화물에 대해 (빗살모양 구조체의 측벽이 노출될 때까지) RIE를 실행함으로써 형성할 수 있다.
이와 같은 공정에 의하면, 게이트 스페이서(1063)는 희생 게이트(1059)의 측벽 상에 자기 정렬되어 형성될 수 있고, 빗살모양 구조체의 측벽에 형성되지는 않는다. 게이트 스페이서(1063)는 실질적으로 균일한 두께를 가질 수 있고, 해당 두께는 예를 들어 상기 함몰 깊이에 의해 정해진다. 또한, 게이트 스페이서(1063)의 외측벽과 제1 활성층, 제2 활성층의 외측벽은 기본적으로 연직으로 정렬되고, 게이트 스페이서(1063)의 내측벽은 수직 방향에서 실질적으로 정렬될 수 있다(오목 구조를 형성할 때 각 부위의 에칭 깊이가 실질적으로 동일하도록 제어함으로써 실현할 수 있다).
그 다음, 희생 게이트(1059)의 양측에 빗살모양 구조체의 측벽에 접하는 소스/드레인부를 형성할 수 있다.
도 20(a) 및 도 20(b)에 도시된 바와 같이, 예를 들어 선택적 에피택셜 성장을 통해, 제1 디바이스 영역 및 제2 디바이스 영역에 각각 제1 소스/드레인부(1065) 및 제2 소스/드레인부(1067)를 형성할 수 있다. 제1 소스/드레인부(1065) 및 제2 소스/드레인부(1067)는 각각 노출된 빗살모양 구조체의 측벽에 성장할 수 있다. 성장된 제1 소스/드레인부(1065) 및 제2 소스/드레인부(1067)는 각각 빗살모양 구조체의 측벽에 접한다. 제1 소스/드레인부(1065) 및 제2 소스/드레인부(1067)는 성장할 때 형성하고자 하는 디바이스에 대응하는 도전형으로 인-시튜 도핑될 수 있는데, 예를 들어, 제1 소스/드레인부(1065)는 n형으로 도핑될 수 있고, 제2 소스/드레인부(1067)는 p형으로 도필될 수 있으며, 도핑 농도는 약 1E19 내지 1E21cm-3일 수 있다.
성장된 제1 소스/드레인부(1065) 및 제2 소스/드레인부(1067)는 각각 대응하는 빗살모양 구조체와 다른(예를 들어, 서로 다른 격자상수를 가지는) 재료를 포함함으로써, 빗살모양 구조체에 응력을 가할 수 있다. 예를 들어, 제1 소스/드레인부(1065)는 Si:C(C원자 백분율이 예를 들어 약 0.05% 내지 2%)를 포함할 수 있고, 제2 소스/드레인부(1067)는 SiGe(Ge원자 백분율이 예를 들어 약 20% 내지 70%)를 포함할 수 있다. 본 실시예에서는, 기판 상에 동시에 n형 디바이스 및 p형 디바이스를 형성하고, n형 디바이스 및 p형 디바이스에 대해 각각 소스/드레인부를 성장할 수 있다. 한 유형의 디바이스의 소스/드레인부를 성장할 때, 예를 들어 포토레지스트 등과 같은 커버층을 통해 다른 유형의 디바이스 영역을 커버할 수 있다. 물론, 제1 소스/드레인부(1065) 및 제2 소스/드레인부(1067)는 Si와 같은 동일한 재료를 포함할 수도 있다.
본 개시의 다른 실시예에 의하면, 소스/드레인부를 성장하기 전에, 빗살모양 구조체에 대해 어느 정도(예를 들어, 약 2nm 내지 5nm)의 에치 백을 실행할 수 있다. 이렇게 함으로써, 성장된 (도핑) 반도체층은 빗살모양 구조체의 에치 백으로 인해 생성된 공간(희생 게이트에 중첩되고, 이로써, 이후에 희생 게이트를 대체하는 게이트 스택에 중첩된다)에 진입할 수 있어, 디바이스 성능을 향상시키는데 유리하다.
리본 형태의 희생 게이트 사이에는, 성장된 소스/드레인부 외에도, 틈이 존재하는데, 이와 같은 틈에는 유전체 재료를 충전하여 층간 유전체층을 형성할 수 있다. 예를 들어, 도 21에 도시된 바와 같이, 예를 들어 증착 후 평탄화(게이트 스페이서(1063)에서 정지될 수 있다)함으로써, 층간 유전체층(1069)을 형성할 수 있다. 예를 들어, 층간 유전체층(1069)은 산화물을 포함할 수 있다.
이어서, 희생 게이트(1059)를 게이트 스택으로 교체하여, 디바이스의 제조를 완료할 수 있다.
예를 들어, 도 22(a) 및 도 22(b)에 도시된 바와 같이, 선택적 에칭을 통해 희생 게이트(1059)를 제거함으로써, 게이트 스페이서(1063) 내측에 게이트 홈을 형성할 수 있고, 게이트 홈에 게이트 스택을 형성할 수 있다. 예를 들어, 게이트 홈에 차례로 게이트 유전체층(1071) 및 게이트 도체층(1073)을 증착할 수 있다. 게이트 유전체층(1071)은 대체 동형의 방식으로 형성될 수 있고, 두께는 예를 들어 약 2nm 내지 5nm일 수 있으며, HfO2와 같은 하이 k 게이트 유전체를 포함할 수 있다. 하이 k 게이트 유전체를 형성하기 전에, 계면층을 형성할 수도 있는데, 예를 들어 산화 공정 또는 원자층 증착(ALD)과 같은 증착을 통해 형성된 산화물일 수 있고, 두께는 약 0.2 내지 2nm일 수 있다. 게이트 도체층(1073)은 TiN, TaN 등과 같은 일함수 조절 금속 및 W 등과 같은 게이트 전기 전도 금속을 포함할 수 있다. 증착된 게이트 유전체층(1071) 및 게이트 도체층(1073)에 대해 CMP와 같은 평탄화 처리를 실행하여, 이들을 게이트 홈 내에 남도록 할 수 있다.
본 실시예에서는, 기판 상에 동시에 p형 디바이스 및 n형 디바이스를 형성하고, 이들 각각의 게이트 스택은 각각 별도로 형성될 수 있는데, 예를 들어, 이들 각각은 서로 다른 일함수를 가질 수 있다. 예를 들어, 상기와 같은 형태의 게이트 도체층(1073)은 n형 디바이스에 적합한 유효 일함수를 가진다. 포토레지스트와 같은 커버층을 통해 제1 디바이스 영역을 커버하여, 제2 디바이스 영역 중의 게이트 도체층(1073)을 제거할 수 있다(게이트 유전체층(1071)을 제거할 수도 있다). 그 다음, 도 23에 도시된 바와 같이, 제2 디바이스 영역에 p형 디바이스에 대한 게이트 도체층(1075)을 형성한다(게이트 유전체층(1071)을 제거하였을 경우에는, 별도로 게이트 유전체층을 더 형성한다).
도 23에 도시된 바와 같이, 현재 p형 디바이스 및 n형 디바이스 각각의 게이트 도체층은 서로 연결되어 있어, 이들은 CMOS 배치를 구성할 수 있다. 또한, 레이아웃 설계에 따라, 게이트 도체층을 조정할 수 있다.
예를 들어, 도 24에 도시된 바와 같이, 포토레지스트를 이용하여, n형 디바이스의 게이트 도체층(1073)과 p형 디바이스의 게이트 도체층(1075)을 서로 분리하여, 이들 사이의 전기적 이격을 실현할 수 있다. 게이트 도체층의 조정으로 인해 생긴 갭에는, 산화물과 같은 유전체 재료(1077)를 충전하여, 전기적 이격을 실현할 수 있다.
도면에서 점선으로 된 원으로 나타낸 것과 같이, 핀의 PTS에 근접한 부분은 양측에 모두 게이트 스택이 있으므로, 이 부분은 게이트 스택에 의해 양측으로부터 제어할 수 있어, 보다 양호한 전류의 온/오프 제어를 실현할 수 있다. 이 또한 상기 격리층의 상면의 높이를 조정하는 원인 중의 하나이다.
본 개시의 실시예에 따른 반도체 장치는 각종 전자장비에 사용될 수 있다. 예를 들어, 이와 같은 반도체 장치에 의해 집적회로(IC)를 형성할 수 있고, 이를 통해 전자장비를 구축할 수 있다. 따라서, 본 개시는 상기 반도체 장치를 포함하는 전자장비를 더 제공한다. 전자장비는 집적회로와 협동하는 디스플레이 스크린 및 집적회로와 협동하는 무선 트랜시버 등 부품을 포함할 수도 있다. 이와 같은 전자장비는 예를 들어 스마트 폰, 컴퓨터, 태블릿 컴퓨터(PC), 웨어러블 스마트 장비, 이동식 전원 등일 수 있다.
본 개시의 실시예에 의하면, 칩 시스템(SoC)의 제조 방법을 더 제공한다. 이 방법은 상기 방법을 포함할 수 있다. 구체적으로는, 칩 위에 다양한 디바이스를 집적할 수 있는데, 이 중 적어도 일부는 본 개시에 따른 방법에 의해 제조된 것이다.
상기의 설명에서는, 각 층의 패터닝, 에칭 등 기술의 세부내용에 대해 상세하게 설명하지 않았다. 하지만, 당업자라면, 각종 기술적 수단을 통해 필요한 형상의 층, 영역 등을 형성할 수 있음을 이해할 것이다. 또한, 당업자라면, 동일한 구조를 형성하기 위해, 앞에서 설명한 방법과 완전히 동일하지 않는 방법을 고안해낼 수도 있다. 또한, 각 실시예에 대해 각각 설명하였으나, 이는 결코 각 실시예의 조치를 원활하게 결합하여 사용할 수 없음을 의미하지는 않는다.
이상에서는 본 개시의 실시예에 대해 설명하였다. 하지만, 이와 같은 실시예는 단지 본 개시를 설명하기 위한 것으로서, 결코 본 개시의 범위를 한정하기 위한 것은 아니다. 본 개시의 범위는 첨부된 청구의 범위 및 그 등가물에 의해 한정된다. 당업자라면, 본 개시의 범위를 벗어나지 않고, 다양한 교체 및 변경을 실시할 수 있고, 이와 같은 교체 및 변경은 모두 본 개시의 범위내에 포함된다.

Claims (28)

  1. 반도체 장치로서,
    기판 상의 제1 디바이스 및 제2 디바이스를 포함하고,
    상기 제1 디바이스 및 상기 제2 디바이스는 각각 빗살모양 구조체를 포함하고,
    상기 빗살모양 구조체는,
    상기 기판에 대해 수직 방향을 따라 연장되는 제1 부분, 및
    상기 제1 부분으로부터 상기 기판에 대해 횡 방향을 따라 연장되고, 상기 기판과 이격되는 하나 또는 복수의 제2 부분을 포함하고,
    상기 제1 디바이스의 상기 제2 부분의 수직 방향에서의 높이는 상기 제2 디바이스의 상기 제2 부분의 수직 방향에서의 높이에 대해 지그재그 형태를 이루고,
    상기 제1 디바이스의 상기 빗살모양 구조체와 상기 제2 디바이스의 상기 빗살모양 구조체는 서로 다른 재료를 포함하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 디바이스의 상기 빗살모양 구조체의 재료는 규소 또는 III-V족 반도체를 포함하고,
    상기 제2 디바이스의 상기 빗살모양 구조체의 재료는 규소 게르마늄 또는 게르마늄을 포함하는
    반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 디바이스의 제2 부분의 횡 방향에서 연장되는 표면과 상기 제2 디바이스의 제2 부분의 동일한 높이에 있는 대응하는 표면은 실질적으로 동일 평면에 있는
    반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 디바이스의 제2 부분의 횡 방향에서 연장되는 표면과 상기 제1 디바이스의 제2 부분의 동일한 높이에 있는 대응하는 표면은 실질적으로 동일 평면에 있는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 디바이스의 상기 제2 부분의 개수와 상기 제2 디바이스의 상기 제2 부분의 개수는 동일한
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1 부분은 핀 형태로 형성되고,
    상기 제2 부분은 나노 시트 형태로 형성되는
    반도체 장치.
  7. 제1항에 있어서,
    상기 빗살모양 구조체는 단결정 반도체 재료를 포함하는
    반도체 장치.
  8. 제1항에 있어서,
    상기 제1 디바이스의 상기 제2 부분과 상기 제2 디바이스의 상기 제2 부분은 서로 대향되거나 또는 반대로 연장되는
    반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 디바이스의 인접한 제2 부분 사이의 간격은 상기 제2 디바이스 중 대응하는 제2 부분의 두께와 실질적으로 동일한
    반도체 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 제2 디바이스의 인접한 제2 부분 사이의 간격은 상기 제1 디바이스 중 대응하는 제2 부분의 두께와 실질적으로 동일한
    반도체 장치.
  11. 제1항에 있어서,
    상기 제1 디바이스의 상기 기판에 가장 가까운 제2 부분과 상기 기판의 표면 사이에는 제1 간격을 구비하고,
    상기 제2 디바이스의 상기 기판에 가장 가까운 제2 부분과 상기 기판의 표면 사이에는, 두께가 상기 제1 간격과 실질적으로 동일한 반도체층이 상기 기판의 표면 상에 설치되어 있고,
    상기 반도체층은 상기 제2 디바이스의 상기 제2 부분과 실질적으로 동일한 재료를 포함하는
    반도체 장치.
  12. 제1항에 있어서,
    상기 제1 디바이스 및 상기 제2 디바이스는 각각
    제1 방향에서 상기 빗살모양 구조체의 양측에 설치되고, 상기 빗살모양 구조체와 접하는 소스/드레인부, 및
    상기 제1 방향에 교차되는 제2 방향에서 상기 빗살모양 구조체와 교차되는 게이트 스택을 더 포함하는,
    반도체 장치.
  13. 제12항에 있어서,
    게이트 스택의 측벽에 형성된 스페이서를 더 포함하고,
    상기 스페이서 중 각 제2 부분의 위에 있는 부분과 해당 제2 부분의 아래에 있는 부분의 내측벽은 수직 방향에서 실질적으로 정렬되어 있는
    반도체 장치.
  14. 제12항에 있어서,
    상기 제1 디바이스 및 상기 제2 디바이스 각각의 상기 제1 부분은 기판에 연결되도록 연장되는
    반도체 장치.
  15. 제14항에 있어서,
    상기 제1 디바이스 및 상기 제2 디바이스 각각의 상기 제1 부분 중 상기 기판에 근접한 부분에 각각 설치된 관통 장벽부, 및
    상기 기판 중 상기 관통 장벽부에 접하는 도핑 영역을 더 포함하는
    반도체 장치.
  16. 제15항에 있어서,
    상기 관통 장벽부 및 상기 도핑 영역을 둘러싼 격리층을 더 포함하고,
    상기 게이트 스택은 상기 격리층 상에 형성된
    반도체 장치.
  17. 제1항 또는 제2항에 있어서,
    상기 제1 디바이스 및 상기 제2 디바이스는 도전형이 서로 다른 디바이스인
    반도체 장치.
  18. 제17항에 있어서,
    상기 반도체 장치는 상보성 금속 산화물 반도체 CMOS 배치인
    반도체 장치.
  19. 반도체 장치의 제조 방법으로서,
    기판 상에 적어도 하나의 제1 활성층 및 적어도 하나의 제2 활성층의 교대 적층부를 설치하는 단계;
    상기 적층부에 제1 방향을 따라 연장되는 제1 트렌치를 형성하되, 상기 제1 활성층의 측벽이 상기 제1 트렌치에 노출되도록 하는 단계;
    상기 제1 트렌치의 측벽 상에 상기 제1 활성층의 노출된 측벽에 접하는 제3 활성층을 형성하는 단계;
    상기 적층부에 상기 제1 방향에 교차되는 제2 방향에서 상기 제1 트렌치와 이격되고, 상기 제1 방향을 따라 연장되는 제2 트렌치를 형성하되, 상기 제2 활성층의 측벽이 상기 제2 트렌치에 노출되도록 하는 단계;
    상기 제2 트렌치의 측벽 상에 상기 제2 활성층의 노출된 측벽에 접하는 제4 활성층을 형성하는 단계;
    상기 적층부에서 상기 제1 트렌치와 상기 제2 트렌치 사이에 상기 제1 방향을 따라 연장되는 제3 트렌치를 형성함으로써, 상기 적층부를 상기 제1 트렌치와 상기 제3 트렌치 사이의 제1 서브 적층부 및 상기 제2 트렌치와 상기 제3 트렌치 사이의 제2 서브 적층부로 구획하는 단계;
    상기 제3 트렌치를 통해, 선택적으로 에칭하여, 상기 제1 서브 적층부로부터 상기 제2 활성층을 제거함으로써, 상기 제1 활성층과 상기 제3 활성층이 제1 빗살모양 구조체를 구성하는 단계; 및
    상기 제3 트렌치를 통해, 선택적으로 에칭하여, 상기 제2 서브 적층부로부터 상기 제1 활성층을 제거함으로써, 상기 제2 활성층과 상기 제4 활성층이 제2 빗살모양 구조체를 구성하는 단계; 를 포함하는
    반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 적층부의 최상층이 제2 활성층이면, 상기 제1 트렌치를 형성하기 전에,
    상기 방법은, 상기 최상층의 제2 활성층의 일부에 대해 선택적으로 에칭함으로써, 상기 제1 트렌치와 상기 제3 트렌치 사이의 영역에서 상기 최상층의 제2 활성층을 제거하되, 상기 제2 트렌치와 상기 제3 트렌치 사이의 영역에는 상기 최상층의 제2 활성층이 유지되도록 하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 제1 트렌치는 기판에 진입하여, 상기 기판의 상기 제1 트렌치에 노출된 표면 상에도 상기 제3 활성층을 형성하고,
    상기 제2 트렌치는 기판에 진입하여, 상기 기판의 상기 제2 트렌치에 노출된 표면 상에도 상기 제4 활성층을 형성하는
    반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 트렌치, 상기 제2 트렌치 및 상기 제3 트렌치의 저면부에 각각 제1 격리층, 제2 격리층 및 제3 격리층을 형성하는 단계;
    상기 제1 격리층, 상기 제2 격리층 및 상기 제3 격리층 상에 상기 제2 방향을 따라 연장하고 상기 제1 빗살모양 구조체 및 상기 제2 빗살모양 구조체에 교차하는 리본 형태의 희생 게이트를 형성하는 단계;
    상기 희생 게이트를 마스크로 하여, 상기 제1 빗살모양 구조체 및 상기 제2 빗살모양 구조체를 선택적으로 에칭하는 단계;
    에칭된 후의 상기 제1 빗살모양 구조체 및 상기 제2 빗살모양 구조체의 상기 제1 방향에서 대향하는 양측에, 소스/드레인부를 형성하기 위한 반도체층을 형성하는 단계; 및
    상기 희생 게이트를 게이트 스택으로 교체하는 단계; 를 포함하는
    반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 격리층을 형성하기 전에, 상기 방법은, 상기 제1 트렌치를 통해 상기 제3 활성층 상에 제1 도펀트 소스층을 형성하는 단계를 더 포함하고,
    상기 제1 격리층을 형성한 후, 상기 방법은, 상기 제1 격리층을 마스크로 하여, 상기 제1 도펀트 소스층을 선택적으로 에칭하는 단계를 더 포함하고,
    상기 제2 격리층을 형성하기 전에, 상기 방법은, 상기 제2 트렌치를 통해 상기 제4 활성층 상에 제2 도펀트 소스층을 형성하는 단계를 더 포함하고,
    상기 제2 격리층을 형성한 후, 상기 방법은, 상기 제2 격리층을 마스크로 하여, 상기 제2 도펀트 소스층을 선택적으로 에칭하는 단계를 더 포함하고,
    상기 방법은, 상기 제1 도펀트 소스층 및 상기 제2 도펀트 소스층 중의 도펀트를 각각 상기 제3 활성층 및 상기 제4 활성층 중에 주입함으로써, 관통 장벽부를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    기판에서 상기 제1 트렌치와 상기 제3 트렌치 사이에 제1 트랩 영역을 형성하는 단계; 및
    기판에서 상기 제2 트렌치와 상기 제3 트렌치 사이에 제1 트랩 영역을 형성하는 단계; 를 더 포함하는
    반도체 장치의 제조 방법.
  25. 제19항에 있어서,
    상기 제1 서브 적층부로부터 상기 제2 활성층을 제거할 때, 상기 방법은, 상기 제3 트렌치를 통해 보호층을 형성하여 상기 제2 서브 적층부 중의 제2 활성층을 커버하도록 하는 단계를 더 포함하고,
    상기 제2 서브 적층부로부터 상기 제1 활성층을 제거할 때, 상기 방법은, 상기 제3 트렌치를 통해 보호층을 형성하여 상기 제1 서브 적층부 중의 제1 활성층을 커버하도록 하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  26. 제19항에 있어서,
    상기 제1 활성층 및 상기 제2 활성층은 모두 에피택셜 성장을 통해 설치되는
    반도체 장치의 제조 방법.
  27. 제1항 또는 제2항의 반도체 장치를 포함하는 전자 장비.
  28. 제27항에 있어서,
    상기 전자 장비는 스마트 폰, 컴퓨터, 태블릿 컴퓨터, 인공지능 장비, 웨어러블 장비 또는 이동식 전원을 포함하는
    전자 장비.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111048588B (zh) * 2019-11-29 2021-08-03 中国科学院微电子研究所 半导体器件及其制造方法及包括该半导体器件的电子设备
CN111584486B (zh) 2020-05-21 2022-07-08 中国科学院微电子研究所 具有交错结构的半导体装置及其制造方法及电子设备
CN114388441A (zh) * 2020-10-19 2022-04-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2022088056A1 (zh) * 2020-10-30 2022-05-05 华为技术有限公司 形成叉型结构中侧墙的方法和叉型结构的半导体器件
EP4019462A1 (en) 2020-12-22 2022-06-29 IMEC vzw A fet device and a method for forming a fet device
US12087770B2 (en) 2021-08-05 2024-09-10 International Business Machines Corporation Complementary field effect transistor devices
US12002850B2 (en) 2021-08-31 2024-06-04 International Business Machines Corporation Nanosheet-based semiconductor structure with dielectric pillar
US20230114214A1 (en) * 2021-09-24 2023-04-13 Intel Corporation Single-sided nanosheet transistors
EP4184558A1 (en) * 2021-11-22 2023-05-24 INTEL Corporation Forksheet transistor device with air gap spine
EP4191668B1 (en) * 2021-12-03 2025-01-29 IMEC vzw A field-effect transistor device
EP4191669B1 (en) * 2021-12-03 2024-07-24 Imec VZW Method for forming a fet device
EP4191670B1 (en) * 2021-12-03 2025-01-29 IMEC vzw Method for forming fet device
EP4191679A1 (en) * 2021-12-03 2023-06-07 Imec VZW Method for forming a fet device
EP4199111A1 (en) * 2021-12-15 2023-06-21 Imec VZW A method for forming a precursor semiconductor device structure
EP4300563A1 (en) * 2022-06-29 2024-01-03 Huawei Technologies Co., Ltd. A multi-gate hybrid-channel field effect transistor
US20240079278A1 (en) * 2022-09-07 2024-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Well Modulation for Defect Inspection

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190074381A1 (en) 2017-09-04 2019-03-07 Samsung Electronics Co., Ltd. Device comprising 2d material
US20210098611A1 (en) 2019-10-01 2021-04-01 Northwestern University Dual-gated memtransistor crossbar array, fabricating methods and applications of same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160594A (ja) * 1999-09-20 2001-06-12 Toshiba Corp 半導体装置
US9177924B2 (en) * 2013-12-18 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Vertical nanowire transistor for input/output structure
US10622476B2 (en) * 2017-12-27 2020-04-14 Samsung Electronics Co., Ltd. Vertical field effect transistor having two-dimensional channel structure
US10868193B2 (en) * 2018-11-09 2020-12-15 Samsung Electronics Co., Ltd. Nanosheet field effect transistor cell architecture
CN111106111B (zh) * 2019-11-29 2021-11-16 中国科学院微电子研究所 半导体装置及其制造方法及包括该半导体装置的电子设备
CN111048588B (zh) * 2019-11-29 2021-08-03 中国科学院微电子研究所 半导体器件及其制造方法及包括该半导体器件的电子设备
CN111106165B (zh) * 2019-12-06 2023-11-07 中国科学院微电子研究所 U形沟道半导体器件及其制造方法及包括其的电子设备
CN111063728B (zh) * 2019-12-06 2023-09-22 中国科学院微电子研究所 C形有源区半导体器件及其制造方法及包括其的电子设备
CN111584486B (zh) * 2020-05-21 2022-07-08 中国科学院微电子研究所 具有交错结构的半导体装置及其制造方法及电子设备
US12002850B2 (en) * 2021-08-31 2024-06-04 International Business Machines Corporation Nanosheet-based semiconductor structure with dielectric pillar
US20230420457A1 (en) * 2022-06-23 2023-12-28 International Business Machines Corporation Single stack dual channel gate-all-around nanosheet with strained pfet and bottom dielectric isolation nfet

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190074381A1 (en) 2017-09-04 2019-03-07 Samsung Electronics Co., Ltd. Device comprising 2d material
US20210098611A1 (en) 2019-10-01 2021-04-01 Northwestern University Dual-gated memtransistor crossbar array, fabricating methods and applications of same

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