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TWI892010B - 半導體裝置以及其製作方法 - Google Patents

半導體裝置以及其製作方法

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TWI892010B
TWI892010B TW111116030A TW111116030A TWI892010B TW I892010 B TWI892010 B TW I892010B TW 111116030 A TW111116030 A TW 111116030A TW 111116030 A TW111116030 A TW 111116030A TW I892010 B TWI892010 B TW I892010B
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iii
drain
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張智偉
蔡馥郁
蔡濱祥
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聯華電子股份有限公司
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Abstract

半導體裝置的製作方法包括下列步驟。在III-V族化合物半導體層上形成III-V族化合物阻障層。在III-V族化合物阻障層上形成鈍化層。在鈍化層、III-V族化合物阻障層與III-V族化合物半導體層上形成矽層。對III-V族化合物半導體層進行矽植入製程，用以在位於矽層下方的III-V族化合物半導體層中形成源極摻雜區與汲極摻雜區。在矽層上形成源極電極與汲極電極。在源極電極與源極摻雜區之間形成源極矽化物層，並在汲極電極與汲極摻雜區之間形成汲極矽化物層。源極矽化物層與汲極矽化物層部分形成在鈍化層上。

Description

半導體裝置以及其製作方法
本發明係關於一種半導體裝置以及其製作方法，尤指一種包括III-V族化合物半導體層的半導體裝置以及其製作方法。
III-V族半導體化合物由於其半導體特性而可應用於形成許多種類的積體電路裝置，例如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(high electron mobility transistor，HEMT)。在高電子遷移率電晶體中，兩種不同能帶隙(band-gap)的半導體材料係結合而於接面(junction)形成異質接面(heterojunction)而為載子提供通道。近年來，氮化鎵(GaN)系列的材料由於擁有較寬能隙與飽和速率高的特點而適合應用於高功率與高頻率產品。氮化鎵系列的高電子遷移率電晶體由材料本身的壓電效應產生二維電子氣(2DEG)，其電子速度及密度均較高，故可用以增加切換速度。因此，如何通過對於材料、結構或/及製作方法的設計改變來進一步改良以III-V族化合物材料形成的電晶體的電性表現已是相關領域人士的研究方向。
本發明提供了一種半導體裝置以及其製作方法，利用矽層在矽植入 製程中覆蓋III-V族化合物半導體層以改善控制摻雜區的效果，並利用矽層在電極與摻雜區之間形成矽化物層，藉此降低接觸電阻並進而提升半導體裝置的相關電性表現。
本發明之一實施例提供一種半導體裝置的製作方法，包括下列步驟。在一III-V族化合物半導體層上形成一III-V族化合物阻障層。在III-V族化合物阻障層上形成一鈍化層。在鈍化層、III-V族化合物阻障層以及III-V族化合物半導體層上形成一矽層。對III-V族化合物半導體層進行一矽植入製程，用以在位於矽層下方的III-V族化合物半導體層中形成一源極摻雜區以及一汲極摻雜區。在矽層上形成一源極電極以及一汲極電極。在源極電極與源極摻雜區之間形成一源極矽化物層，並在汲極電極與汲極摻雜區之間形成一汲極矽化物層。源極矽化物層與汲極矽化物層部分形成在鈍化層上。
本發明之一實施例提供一種半導體裝置，包括一III-V族化合物半導體層、一III-V族化合物阻障層、一鈍化層、一源極摻雜區、一汲極摻雜區、一源極電極、一汲極電極、一源極矽化物層以及一汲極矽化物層。III-V族化合物阻障層設置在III-V族化合物半導體層上。鈍化層設置在III-V族化合物阻障層上，且鈍化層包括一第一區與一第二區。第二區位於第一區上，且第二區的矽濃度大於第一區的矽濃度。源極摻雜區與汲極摻雜區設置在III-V族化合物半導體層中。源極電極與汲極電極分別設置在源極摻雜區以及汲極摻雜區上。源極矽化物層設置在源極電極與源極摻雜區之間，且汲極矽化物層設置在汲極電極與汲極摻雜區之間。源極矽化物層與汲極矽化物層還部分設置在鈍化層上。
2DEG:二維電子氣
10:基底
10B:底表面
10T:上表面
12:III-V族化合物半導體層
14:III-V族化合物阻障層
20:鈍化層
20A:第一區
20B:第二區
30:矽層
32:矽化物層
32A:源極矽化物層
32B:汲極矽化物層
40A:第一富矽區
40B:第二富矽區
42A:源極摻雜區
42B:汲極摻雜區
50:導電材料
50A:源極電極
50B:汲極電極
62:閘極介電層
64:閘極電極
91:矽植入製程
92:退火製程
93:熱製程
101:半導體裝置
102:半導體裝置
103:半導體裝置
104:半導體裝置
D1:第一方向
D2:第二方向
RC:凹陷
SW1:側壁
SW2:側壁
TK11:厚度
TK12:厚度
TK21:厚度
TK22:厚度
TR:閘極溝槽
第1圖至第9圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖，其中第2圖繪示了第1圖之後的狀況示意圖；第3圖繪示了第2圖之後的狀況示意圖；第4圖繪示了第3圖之後的狀況示意圖；第5圖繪示了第4圖之後的狀況示意圖；第6圖繪示了第5圖之後的狀況示意圖；第7圖繪示了第6圖之後的狀況示意圖；第8圖繪示了第7圖之後的狀況示意圖；第9圖繪示了第8圖之後的狀況示意圖。
第10圖所繪示為本發明第二實施例之半導體裝置的示意圖。
第11圖與第12圖所繪示為本發明第三實施例之半導體裝置的製作方法示意圖，其中第12圖繪示了第11圖之後的狀況示意圖。
第13圖與第14圖所繪示為本發明第四實施例之半導體裝置的製作方法示意圖，其中第14圖繪示了第13圖之後的狀況示意圖。
以下本發明的詳細描述已披露足夠的細節以使本領域的技術人員能夠實踐本發明。以下闡述的實施例應被認為是說明性的而非限制性的。對於本領域的一般技術人員而言顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以進行形式及細節上的各種改變與修改。
在進一步的描述各實施例之前，以下先針對全文中使用的特定用語 進行說明。
用語“在...上”、“在...上方”和“在...之上”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物上而且還包括在某物上且其間有其他居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示在某物“上方”或“之上”的含義，而且還可以包括其在某物“上方”或“之上”且其間沒有其他居間特徵或層(即，直接在某物上)的含義。
說明書與請求項中所使用的序數例如“第一”、“第二”等用詞，是用以修飾請求項之元件，除非特別說明，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
用語“蝕刻”在本文中通常用來描述用以圖案化材料的製程，使得在蝕刻完成後的材料的至少一部分能被留下。當“蝕刻”一材料時，該材料的至少一部分在蝕刻結束後可被保留。與此相反的是，當“移除”材料時，基本上所有的材料可在過程中被除去。然而，在一些實施例中，“移除”可被認為是一個廣義的用語而包括蝕刻。
在下文中使用術語“形成”或“設置”來描述將材料層施加到基底的行為。這些術語旨在描述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸發、化學氣相沉積、磊晶生長、電鍍等。
請參閱第1圖至第9圖。第1圖至第9圖所繪示為本發明第一實施例之半導體裝置的製作方法示意圖。本實施例的半導體裝置的製作方法包括下列步驟。如第3圖所示，在一III-V族化合物半導體層12上形成一III-V族化合物阻障層14，並在III-V族化合物阻障層14上形成一鈍化層20。然後，在鈍化層20、III-V族化合物阻障層14以及III-V族化合物半導體層12上形成一矽層30。之後，如第4圖與第5圖所示，對III-V族化合物半導體層12進行一矽植入製程91，用以在位於矽層30下方的III-V族化合物半導體層12中形成一源極摻雜區42A以及一汲極摻雜區42B。然後，如第6圖與第7圖所示，在矽層30上形成一源極電極50A以及一汲極電極50B。之後，如第8圖所示，在源極電極50A與源極摻雜區42A之間形成一源極矽化物層32A，並在汲極電極50B與汲極摻雜區42B之間形成一汲極矽化物層32B。源極矽化物層32A與汲極矽化物層32B部分形成在鈍化層20上。
進一步說明，在一些實施例中，半導體裝置101可還包括一基底10，基底10在一垂直方向(例如第一方向D1)上具有相對的一上表面10T與一底表面10B，且上述的III-V族化合物半導體層12、III-V族化合物阻障層14以及鈍化層20可形成在上表面10T的一側。此外，基底10可包括矽基底、碳化矽(SiC)基底、氮化鎵(gallium nitride，GaN)基底、藍寶石(sapphire)基底或其他適合材料所形成之基底。在一些實施例中，半導體裝置101可還包括一緩衝層(未繪示)在第一方向D1上位於基底10與III-V族化合物半導體層12之間，而緩衝層可包括例如氮化鎵、氮化鋁鎵(aluminum gallium nitride，AlGaN)、氮化鋁銦(aluminum indium nitride，AlInN)或其他適合之緩衝材料，但並不以此為限。
在一些實施例中，上述的第一方向D1可被視為基底10的厚度方向，與第一方向D1大體上正交的水平方向(例如第二方向D2以及其他與第一方向D1 正交的方向)可大體上與基底10的上表面10T或/及底表面10B平行，但並不以此為限。在本文中所述在垂直方向(例如第一方向D1)上相對較高的位置或/及部件與基底10的底表面10B之間在第一方向D1上的距離可大於在第一方向D1上相對較低的位置或/及部件與基底10的底表面10B之間在第一方向D1上的距離，各部件的下部或底部可比此部件的上部或頂部在第一方向D1上更接近基底10的底表面10B，在某個部件之上的另一部件可被視為在第一方向D1上相對較遠離基底10的底表面10B，而在某個部件之下的另一部件可被視為在第一方向D1上相對較接近基底10的底表面10B。
本實施例的製作方法可包括但並不限於下列步驟。首先，如第1圖所示，可在基底10上依序形成III-V族化合物半導體層12、III-V族化合物阻障層14以及鈍化層20。在一些實施例中，III-V族化合物半導體層12可包括氮化鎵、氮化銦鎵(indium gallium nitride，InGaN)或其他適合的III-V族化合物半導體材料，III-V族化合物阻障層14可包括氮化鋁鎵、氮化鋁銦、氮化鋁鎵銦(aluminum gallium indium nitride，AlGaInN)、氮化鋁(aluminum nitride，AlN)其他適合的III-V族化合物材料，而鈍化層20可包括氧化矽、氮化矽、四乙氧基矽烷(tetraethoxy silane，TEOS)或其他適合的絕緣材料。
然後，如第2圖所示，可對鈍化層20以及III-V族化合物阻障層14進行圖案化而暴露出部分的III-V族化合物半導體層12。在一些實施例中，被移除的鈍化層20以及III-V族化合物阻障層14的位置可對應後續形成源極摻雜區與汲極摻雜區的位置。此外，在一些實施例中，對應後續形成源極摻雜區與汲極摻雜區的位置處的III-V族化合物阻障層14可未被完全移除，或者，對應後續形成源極摻雜區與汲極摻雜區的位置處的III-V族化合物半導體層12的厚度可小於III-V 族化合物半導體層12其他區域的厚度，但並不以此為限。然後，如第3圖所示，可形成矽層30以覆蓋被暴露出的III-V族化合物半導體層12、III-V族化合物阻障層14以及鈍化層20。在一些實施例中，矽層30可共形地(conformally)形成在III-V族化合物半導體層12的上表面、III-V族化合物阻障層14的側壁以及鈍化層20的側壁與上表面上。此外，矽層30可為純矽層，例如單晶矽層、多晶矽層、非晶矽層或其他結構的矽層，但並不以此為限。
如第4圖與第5圖所示，矽層30可在矽植入製程91中覆蓋鈍化層20、III-V族化合物阻障層14以及III-V族化合物半導體層12。在一些實施例中，一第一富矽(silicon-rich)區40A以及一第二富矽區40B可通過矽植入製程91形成在位於矽層30下方的III-V族化合物半導體層12中，而在矽植入製程91之後可進行一退火製程92，用以將第一富矽區40A與第二富矽區40B轉變成源極摻雜區42A與汲極摻雜區42B。換句話說，在矽植入製程91之後，第一富矽區40A與第二富矽區40B中可包括矽以及原本III-V族化合物半導體層12的材料，且第一富矽區40A與第二富矽區40B中的矽濃度大於III-V族化合物半導體層12的其他部分中的矽濃度。此外，第一富矽區40A與第二富矽區40B中的矽可被退火製程92的高溫環境活化，使得第一富矽區40A與第二富矽區40B可通過退火製程92而分別被轉變成源極摻雜區42A與汲極摻雜區42B，而源極摻雜區42A與汲極摻雜區42B可被視為矽摻雜區。
值得說明的是，通過矽層30在矽植入製程91中覆蓋III-V族化合物半導體層12或/及III-V族化合物阻障層14，可改善對於第一富矽區40A與第二富矽區40B的控制狀況或/及可降低矽植入製程91對於III-V族化合物半導體層12或/及III-V族化合物阻障層14的表面產生的損傷，對於製程控制或/及生產良率有正面 的幫助。在一些實施例中，在矽植入製程91之後，鈍化層20可包括一第一區20A以及一第二區20B，第二區20B可在第一方向D1上位於第一區20A上，且第二區20B的矽濃度可大於第一區20A的矽濃度。換句話說，第二區20B可被視為一富矽區，且此富矽區可通過矽植入製程91形成在鈍化層20中，
如第5圖至第7圖所示，在形成源極摻雜區42A與汲極摻雜區42B之後，可在矽層30上形成源極電極50A與汲極電極50B。在一些實施例中，形成源極電極50A與汲極電極50B的方法可包括在矽層30上形成一導電材料50，並通過移除導電材料50的一部分、矽層30的一部分以及鈍化層20的一部分而形成一凹陷RC暴露出鈍化層20，而在形成凹陷RC的步驟中可通過移除導電材料50的一部分而使得留下來的導電材料50成為互相分離的源極電極50A與汲極電極50B。在一些實施例中，導電材料50可包括鋁、鉭、鉬、鈦或其他適合的導電金屬材料所形成的單層或多層堆疊結構，例如由鈦、鋁以及氮化鈦所形成的堆疊結構，但並不以此為限。此外，凹陷RC可在第一方向D1上貫穿導電材料50、矽層30以及鈍化層20的第二區20B，且凹陷RC可未貫穿鈍化層20的第一區20A，但並不以此為限。
如第7圖與第8圖所示，在凹陷RC、源極電極50A以及汲極電極50B形成之後，可形成上述的源極矽化物層32A與汲極矽化物層32B。在一些實施例中，源極電極50A的一部分以及位於源極電極50A下方的矽層30的至少一部分可通過一熱製程93而被轉變成源極矽化物層32A，且汲極電極50B的一部分以及位於汲極電極50B下方的矽層30的至少一部分可通過熱製程93而被轉變成汲極矽化物層32B。因此，源極矽化物層32A與汲極矽化物層32B可分別為導電材料50中的金屬成分(例如底部金屬材料)的矽化物，例如矽化鈦(titanium silicide， TiSix)，但並不以此為限。此外，熱製程93可包括高溫退火製程，例如製程溫度高於攝氏570度的高溫退火製程，但並不以此為限。
在一些實施例中，源極矽化物層32A與汲極矽化物層32B可分別形成在源極摻雜區42A與汲極摻雜區42B上，且源極矽化物層32A與汲極矽化物層32B可形成在III-V族化合物阻障層14的側壁SW1上、鈍化層20的側壁SW2上以及鈍化層20的上表面上。換句話說，源極矽化物層32A與汲極矽化物層32B可部分形成在第二區20B的上表面上。在一些實施例中，當鈍化層20本身即含有矽時，形成在第二區20B上的矽化物層32的厚度可大於形成在源極摻雜區42A上或形成在汲極摻雜區42B上的矽化物層32的厚度。因此，形成在第二區20B上的源極矽化物層32A的厚度TK12可大於形成在源極摻雜區42A上的源極矽化物層32A的厚度TK11，且形成在第二區20B上的汲極矽化物層32B的厚度TK22可大於形成在汲極摻雜區42B上的汲極矽化物層32B的厚度TK21，但並不以此為限。
如第8圖與第9圖所示，在源極矽化物層32A與汲極矽化物層32B形成之後，可在III-V族化合物半導體層12之上形成一閘極電極64。在一些實施例中，在形成閘極電極64之前，可先形成一閘極溝槽TR，閘極溝槽TR可在第一方向D1上貫穿鈍化層20(例如鈍化層20的第一區20A)與III-V族化合物阻障層14，且閘極溝槽TR可部分位於III-V族化合物半導體層12中。然後，可形成閘極介電層62並在閘極介電層62上形成閘極電極64，且閘極介電層62與閘極電極64的至少一部分可形成在閘極溝槽TR中。閘極介電層62的材料可包括氮化鋁、氮化矽(例如Si3N4)、氧化矽(例如SiO2)、氧化鋁(例如Al2O3)、氧化鉿(例如HfO2)、氧化鑭(例如La2O3)、氧化鑥(例如Lu2O3)、氧化鑭鑥(LaLuO3)或其他適合之介電材料，而閘極電極64的材料可包括金屬導電材料或其他適合之非金屬導電材料。上述之金 屬導電材料可包括金、鎢、鈷、鎳、鈦、鉬、銅、鋁、鉭、鈀、鉑、上述材料之化合物、複合層或合金。此外，在一些實施例中，閘極介電層62可還共形地形成在凹陷RC的內壁上以及共形地形成在源極電極50A與汲極電極50B上，而閘極電極64可部分形成在閘極溝槽TR中且部分形成在閘極溝槽TR之外的閘極介電層62上，但並不以此為限。
通過上述的製作方法，可形成如第9圖中所示的半導體裝置101。半導體裝置101包括III-V族化合物半導體層12、III-V族化合物阻障層14、鈍化層20、源極摻雜區42A、汲極摻雜區42B、源極電極50A、汲極電極50B、源極矽化物層32A以及汲極矽化物層32B。III-V族化合物阻障層14設置在III-V族化合物半導體層12上。鈍化層20設置在III-V族化合物阻障層14上，且鈍化層20包括第一區20A與第二區20B。第二區20B位於第一區20A上，且第二區20B的矽濃度大於第一區20A的矽濃度。源極摻雜區42A與汲極摻雜區42B設置在III-V族化合物半導體層12中。源極電極50A與汲極電極50B分別設置在源極摻雜區42A以及汲極摻雜區42B上。源極矽化物層32A設置在源極電極50A與源極摻雜區42A之間，且汲極矽化物層32B設置在汲極電極50B與汲極摻雜區42B之間。源極矽化物層32A與汲極矽化物層32B還部分設置在鈍化層20上。
在一些實施例中，半導體裝置101可還包括上述的基底10、凹陷RC、閘極溝槽TR、閘極介電層62以及閘極電極64，而半導體裝置101可被視為一電晶體結構，例如高電子遷移率電晶體(high electron mobility transistor，HEMT)，但並不以此為限。在半導體裝置101中，閘極溝槽TR可貫穿鈍化層20(例如鈍化層20的第一區20A)與III-V族化合物阻障層14而部分設置在III-V族化合物半導體層12中，閘極電極64可設置在III-V族化合物半導體層12與閘極介電層62上，且閘 極電極64與閘極介電層62的至少一部分設置在閘極溝槽TR中。此外，源極矽化物層32A與汲極矽化物層32B分別部分設置在源極摻雜區42A與汲極摻雜區42B上，且源極矽化物層32A與汲極矽化物層32B可還部分設置在III-V族化合物阻障層14的側壁SW1上、鈍化層20的側壁SW2上以及鈍化層20的第二區20B的上表面上。在一些實施例中，設置在第二區20B上的源極矽化物層32A的厚度可大於設置在源極摻雜區42A上的源極矽化物層32A的厚度，且設置在第二區20B上的汲極矽化物層32B的厚度可大於設置在汲極摻雜區42B上的汲極矽化物層32B的厚度，但並不以此為限。
在半導體裝置101中，可通過控制閘極溝槽TR的深度而使二維電子氣(two-dimensional electron gas)2DEG形成在閘極溝槽TR與源極摻雜區42A之間以及形成在閘極溝槽TR與汲極摻雜區42B之間，而形成在閘極溝槽TR中的閘極電極64可用以降低半導體裝置101的漏電流，但並不以此為限。通過源極矽化物層32A與汲極矽化物層32B，可降低源極電極50A與源極摻雜區42A之間以及汲極電極50B與汲極摻雜區42B之間的接觸電阻，進而可降低半導體裝置101的導通電阻以及相關電性表現。此外，用以形成源極矽化物層32A與汲極矽化物層32B的矽層可在形成源極摻雜區42A與汲極摻雜區42B的矽植入製程中提供保護效果或/及改善對於源極摻雜區42A與汲極摻雜區42B的控制狀況，故可因此達到製程簡化或/及改善製程良率的效果。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第10圖。第10圖所繪示為本發明第二實施例之半導體裝置102的示意圖。如第10圖所示，在半導體裝置102中，凹陷RC可在第一方向D1上貫穿鈍化層20而暴露出III-V族化合物阻障層14，閘極電極64可設置在III-V族化合物半導體層12以及III-V族化合物阻障層14上且位於凹陷RC中，且閘極電極64可在第二方向D2上與凹陷RC的內側壁互相分離，但並不以此為限。此外，在一些實施例中，閘極電極64可包括P型摻雜III-V族化合物，例如P型摻雜氮化鋁鎵、P型摻雜氮化鎵或其他適合的P型摻雜III-V族化合物材料。此外，P型摻雜III-V族化合物中的P型摻雜物可包括二茂鎂(cyclopentadienyl magnesium，Cp2Mg)、鎂、鈹(Be)、鋅(Zn)、上述材料的組合或其他適合的P型摻雜物。
請參閱第11圖與第12圖。第11圖與第12圖所繪示為本發明第三實施例之半導體裝置103的製作方法示意圖，其中第12圖繪示了第11圖之後的狀況示意圖。如第11圖所示，在一些實施例中，對應後續形成源極摻雜區以及汲極摻雜區的位置處的III-V族化合物阻障層14可未被完全移除，故矽層30可未直接接觸III-V族化合物半導體層12，且部分的III-V族化合物阻障層14可在第一方向D1上位於矽層30與III-V族化合物半導體層12之間。因此，如第12圖所示，在半導體裝置103中，部分的III-V族化合物阻障層14可在第一方向D1上位於源極矽化物層32A與源極摻雜區42A之間，且部分的III-V族化合物阻障層14可在第一方向D1上位於汲極矽化物層32B與汲極摻雜區42B之間，而位於源極矽化物層32A與源極摻雜區42A之間的III-V族化合物阻障層14的厚度以及位於汲極矽化物層32B與汲極摻雜區42B之間的III-V族化合物阻障層14的厚度可小於在第一方向D1上位於鈍化層20與III-V族化合物半導體層12之間的III-V族化合物阻障層14的厚度，但並不以此為限。
請參閱第13圖與第14圖。第13圖與第14圖所繪示為本發明第四實施例之半導體裝置104的製作方法示意圖，其中第14圖繪示了第13圖之後的狀況示意圖。如第13圖所示，在一些實施例中，對應後續形成源極摻雜區以及汲極摻雜區的位置處的III-V族化合物半導體層12的厚度可小於其他區域的III-V族化合物半導體層12的厚度，而與矽層30直接接觸的III-V族化合物半導體層12的上表面可在第一方向D1上低於III-V族化合物半導體層12與III-V族化合物阻障層14之間的交界面。因此，如第14圖所示，在半導體裝置104中，源極矽化物層32A與源極摻雜區42A之間的交界面可在第一方向D1上低於III-V族化合物半導體層12與III-V族化合物阻障層14之間的交界面，且汲極矽化物層32B與汲極摻雜區42B之間的交界面可在第一方向D1上低於III-V族化合物半導體層12與III-V族化合物阻障層14之間的交界面。
綜上所述，在本發明的半導體裝置以及其製作方法中，用以形成源極矽化物層與汲極矽化物層的矽層可在形成源極摻雜區與汲極摻雜區的矽植入製程中提供保護效果或/及改善對於源極摻雜區與汲極摻雜區的控制狀況，故可達到製程簡化或/及改善製程良率的效果。此外，通過源極矽化物層與汲極矽化物層可降低源極電極與源極摻雜區之間以及汲極電極與汲極摻雜區之間的接觸電阻，進而可降低半導體裝置的導通電阻以及相關的電性表現。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
2DEG:二維電子氣 10:基底 10B:底表面 10T:上表面 12:III-V族化合物半導體層 14:III-V族化合物阻障層 20:鈍化層 20A:第一區 20B:第二區 32:矽化物層 32A:源極矽化物層 32B:汲極矽化物層 42A:源極摻雜區 42B:汲極摻雜區 50:導電材料 50A:源極電極 50B:汲極電極 62:閘極介電層 64:閘極電極 101:半導體裝置 D1:第一方向 D2:第二方向 RC:凹陷 TR:閘極溝槽

Claims (20)

  1. 一種半導體裝置的製作方法，包括： 在一III-V族化合物半導體層上形成一III-V族化合物阻障層； 在該III-V族化合物阻障層上形成一鈍化層； 在該鈍化層、該III-V族化合物阻障層以及該III-V族化合物半導體層上形成一矽層； 對該III-V族化合物半導體層進行一矽植入製程，用以在位於該矽層下方的該III-V族化合物半導體層中形成一源極摻雜區以及一汲極摻雜區； 在該矽層上形成一源極電極以及一汲極電極；以及 在該源極電極與該源極摻雜區之間形成一源極矽化物層，並在該汲極電極與該汲極摻雜區之間形成一汲極矽化物層，其中該源極矽化物層與該汲極矽化物層部分形成在該鈍化層上。
  2. 如請求項1所述之半導體裝置的製作方法，其中該源極電極的一部分以及位於該源極電極下方的該矽層的至少一部分被轉變成該源極矽化物層，且該汲極電極的一部分以及位於該汲極電極下方的該矽層的至少一部分被轉變成該汲極矽化物層。
  3. 如請求項1所述之半導體裝置的製作方法，其中一富矽(silicon-rich)區通過該矽植入製程形成在該鈍化層中，且該源極矽化物層與該汲極矽化物層部分形成在該富矽區上。
  4. 如請求項3所述之半導體裝置的製作方法，其中形成在該富矽區上的該源極矽化物層的厚度大於形成在該源極摻雜區上的該源極矽化物層的厚度，且形成在該富矽區上的該汲極矽化物層的厚度大於形成在該汲極摻雜區上的該汲極矽化物層的厚度。
  5. 如請求項1所述之半導體裝置的製作方法，其中該矽層在該矽植入製程中覆蓋該鈍化層、該III-V族化合物阻障層以及該III-V族化合物半導體層。
  6. 如請求項1所述之半導體裝置的製作方法，其中該源極矽化物層與該汲極矽化物層形成在該III-V族化合物阻障層的側壁上以及該鈍化層的側壁上。
  7. 如請求項1所述之半導體裝置的製作方法，其中一第一富矽區以及一第二富矽區通過該矽植入製程形成在位於該矽層下方的該III-V族化合物半導體層中。
  8. 如請求項7所述之半導體裝置的製作方法，其中該第一富矽區與該第二富矽區通過一退火製程分別被轉變成該源極摻雜區與該汲極摻雜區。
  9. 如請求項1所述之半導體裝置的製作方法，其中形成該源極電極與該汲極電極的方法包括： 在該矽層上形成一導電材料；以及 通過移除該導電材料的一部分、該矽層的一部分以及該鈍化層的一部分而形成一凹陷暴露出該鈍化層。
  10. 如請求項9所述之半導體裝置的製作方法，其中該源極矽化物層與該汲極矽化物層是在該凹陷形成之後形成。
  11. 如請求項1所述之半導體裝置的製作方法，還包括： 在該源極矽化物層與該汲極矽化物層形成之後，在該III-V族化合物半導體層之上形成一閘極電極。
  12. 如請求項11所述之半導體裝置的製作方法，還包括： 形成一閘極溝槽貫穿該鈍化層與該III-V族化合物阻障層，其中該閘極電極的至少一部分形成在該閘極溝槽中。
  13. 一種半導體裝置，包括： 一III-V族化合物半導體層； 一III-V族化合物阻障層，設置在該III-V族化合物半導體層上； 一鈍化層，設置在該III-V族化合物阻障層上，其中該鈍化層包括： 一第一區；以及 一第二區，位於該第一區上，其中該第二區的矽濃度大於該第一區的矽濃度； 一源極摻雜區以及一汲極摻雜區，設置在該III-V族化合物半導體層中； 一源極電極以及一汲極電極，分別設置在該源極摻雜區以及該汲極摻雜區上； 一源極矽化物層，設置在該源極電極與該源極摻雜區之間；以及 一汲極矽化物層，設置在該汲極電極與該汲極摻雜區之間，其中該源極矽化物層與該汲極矽化物層還部分設置在該鈍化層上。
  14. 如請求項13所述之半導體裝置，其中該源極矽化物層與該汲極矽化物層部分設置在該III-V族化合物阻障層的側壁上以及該鈍化層的側壁上。
  15. 如請求項13所述之半導體裝置，其中該源極矽化物層與該汲極矽化物層部分設置在該第二區的上表面上。
  16. 如請求項15所述之半導體裝置，其中設置在該第二區上的該源極矽化物層的厚度大於設置在該源極摻雜區上的該源極矽化物層的厚度，且設置在該第二區上的該汲極矽化物層的厚度大於設置在該汲極摻雜區上的該汲極矽化物層的厚度。
  17. 如請求項13所述之半導體裝置，其中該源極摻雜區與該汲極摻雜區為矽摻雜區。
  18. 如請求項13所述之半導體裝置，還包括： 一閘極溝槽貫穿該鈍化層與該III-V族化合物阻障層；以及 一閘極電極，設置在該III-V族化合物半導體層上，其中該閘極電極的至少一部分設置在該閘極溝槽中。
  19. 如請求項13所述之半導體裝置，還包括： 一凹陷，貫穿該鈍化層；以及 一閘極電極，設置在該III-V族化合物半導體層上且位於該凹陷中。
  20. 如請求項19所述之半導體裝置，其中該閘極電極包括P型摻雜III-V族化合物。
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