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CN111834435B - 高电子迁移率晶体管 - Google Patents

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Abstract

本发明公开一种高电子迁移率晶体管，该制作高电子迁移率晶体管的方法为，首先形成一缓冲层于一基底上，然后形成第一阻障层于该缓冲层上，形成一图案化掩模于第一阻障层上，形成一第二阻障层于图案化掩模两侧，去除该图案化掩模以形成一凹槽，形成一栅极电极于凹槽内，再形成一源极电极以及一漏极电极于栅极电极两侧。

Description

高电子迁移率晶体管
技术领域
本发明涉及一种高电子迁移率晶体管及其制作方法。
背景技术
以氮化镓基材料(GaN-based materials)为基础的高电子迁移率晶体管具有于电子、机械以及化学等特性上的众多优点，例如宽能隙、高击穿电压、高电子迁移率、大弹性模数(elastic modulus)、高压电与压阻系数(high piezoelectric and piezoresistivecoefficients)等与化学钝性。上述优点使氮化镓基材料可用于如高亮度发光二极管、功率开关元件、调节器、电池保护器、面板显示驱动器、通讯元件等应用的元件的制作。
发明内容
本发明一实施例公开一种制作高电子迁移率晶体管的方法。首先形成一缓冲层于一基底上，然后形成第一阻障层于该缓冲层上，形成一图案化掩模于第一阻障层上，形成一第二阻障层于图案化掩模两侧，去除该图案化掩模以形成一凹槽，形成一栅极电极于凹槽内，再形成一源极电极以及一漏极电极于栅极电极两侧。
本发明另一实施例公开一种高电子迁移率晶体管，其主要包含一缓冲层设于基底上，一第一阻障层设于该缓冲层上，一栅极电极设于该第一阻障层上，一第二阻障层设于该栅极电极两侧，其中该第一阻障层以及该第二阻障层包含不同浓度以及一源极电极以及一漏极电极分别设于该栅极电极两侧的第二阻障层上。
本发明又一实施例公开一种高电子迁移率晶体管，其主要包含一缓冲层设于一基底上，一阻障层设于该缓冲层上，一栅极介电层设于该阻障层上，一功函数金属层设于该栅极介电层上，其中该功函数金属层包含P型金属氧化层，一栅极电极设于该功函数金属层上以及一源极电极以及一漏极电极分别设于该栅极电极两侧。
附图说明
图1至图4为本发明一实施例制作一高电子迁移率晶体管的方法示意图；
图5为本发明一实施例的一高电子迁移率晶体管的结构示意图；
图6至图9为本发明一实施例制作一高电子迁移率晶体管的方法示意图；
图10为本发明一实施例的一高电子迁移率晶体管的结构示意图。
主要元件符号说明
12 基底 14 缓冲层
16 第一阻障层 18 图案化掩模
20 第二阻障层 22 栅极电极
24 源极电极 26 漏极电极
28 栅极介电层 30 U形部分
32 第一水平部 34 第二水平部
42 基底 44 缓冲层
46 阻障层 48 栅极介电层
50 功函数金属层 52 栅极电极
54 源极电极 56 漏极电极
58 通道区
具体实施方式
请参照图1至图4，图1至图4为本发明一实施例制作应用于射频元件(RF device)的一高电子迁移率晶体管的方法示意图。如图1所示，首先提供一基底12，例如一由硅、碳化硅或氧化铝(或可称蓝宝石)所构成的基底，其中基底12可为单层基底、多层基底、梯度基底或上述的组合。依据本发明其他实施例基底12又可包含一硅覆绝缘(silicon-on-insulator,SOI)基底。
然后于基底12表面形成一缓冲层14。在一实施利中，缓冲层14包含III-V族半导体例如氮化镓，其厚度可介于0.5微米至10微米之间。在一实施利中，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemicalvapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于基底12上形成缓冲层14。
接着形成一第一阻障层16于缓冲层14表面。在本实施例中第一阻障层16较佳包含III-V族半导体例如氮化铝镓(AlxGa1-xN)，其中0<x<1，x较佳小于等于20％，且第一阻障层16较佳包含一由外延成长制作工艺所形成的外延层。如同上述形成缓冲层14的方式，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metalorganic chemical vapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapordeposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于缓冲层14上形成第一阻障层16。
如图2所示，随后形成一图案化掩模18于第一阻障层16上。在本实施例中，形成图案化掩模18的方式可先全面性沉积一例如由氮化硅所构成的介电材料于第一阻障层16表面，然后利用另一图案化掩模(图未示)为掩模以蚀刻方式去除部分介电材料，以于第一阻障层16表面形成图案化掩模18。
如图3所示，然后形成一第二阻障层20于图案化掩模18两侧。在本实施例中，第一阻障层16与第二阻障层20较佳包含相同材料例如第二阻障层20也较佳包含III-V族半导体如氮化铝镓(AlxGa1-xN)，其中0<x<1。需注意的是，第一阻障层16与第二阻障层20较佳包含不同铝浓度或更具体而言第一阻障层16的铝浓度较佳小于第二阻障层20的铝浓度。例如相较于前述第一阻障层16的x较佳小于等于20％，第二阻障层20若包含III-V族半导体例如氮化铝镓(AlxGa1-xN)，其中0<x<1，x较佳大于20％且小于等于40％。
另外，第一阻障层16厚度较佳小于第二阻障层20厚度，例如第一阻障层16厚度较佳小于10纳米或最佳约6纳米而第二阻障层20厚度则较佳介于10纳米至15纳米。如同上述形成第一阻障层16的方式，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemical vapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vaporphase epitaxy,HVPE)制作工艺或上述组合于图案化掩模18两侧的第一阻障层16上形成第二阻障层20。
接着如图4所示，先去除图案化掩模18以于第二阻障层20之间形成一凹槽(图未示)，再形成一栅极电极22于凹槽内以及一源极电极24以及一漏极电极26于栅极电极22两侧。在本实施例中，栅极电极22、源极电极24与漏极电极26均较佳由金属所构成，其中源极电极24与漏极电极26较佳包含相同材料，但源极电极24与漏极电极26两者可与栅极电极22包含相同或不同材料。依据本发明一实施例，栅极电极22、源极电极24及漏极电极26可各自包含金、银、铂、钛、铝、钨、钯或其组合。在一些实施例中，可利用电镀制作工艺、溅镀制作工艺、电阻加热蒸镀制作工艺、电子束蒸镀制作工艺、物理气相沉积(physical vapordeposition,PVD)制作工艺、化学气相沉积制作工艺(chemical vapor deposition,CVD)制作工艺、或上述组合于凹槽内以及第二阻障层20表面形成电极材料，然后再利用蚀刻将电极材料图案化以形成栅极电极22、源极电极24以及漏极电极26。
需注意的是，由于栅极电极22是形成于凹槽内而源极电极24与漏极电极26则分别形成于两侧较高的第二阻障层20表面，因此栅极电极22上表面较佳略高于两侧的第二阻障层20但略低于源极电极24与漏极电极26顶部。此外，无论栅极电极22与两侧的源极电极24及漏极电极26是同时形成或分开形成，栅极电极22本身的高度可选择等于两侧源极电极24与漏极电极26的高度、略高于两侧源极电极24与漏极电极26的高度或略低于两侧源极电极24与漏极电极26的高度，这些变化型均属本发明所涵盖的范围。
请参照图5，图5揭露本发明一实施例应用于功率元件(power device)的一高电子迁移率晶体管的结构示意图。如图5所示，相较于前述实施例于图4去除图案化掩模18及形成凹槽后直接形成栅极电极22、源极电极24以及漏极电极26，本发明又可选择先形成一栅极介电层28覆盖第二阻障层20表面并填入凹槽内并但不填满凹槽，进行另一道光刻暨蚀刻制作工艺去除凹槽两侧的部分栅极介电层28，然后再依据上述制作工艺形成栅极电极22于凹槽内的栅极介电层28上以及源极电极24以及漏极电极26于栅极电极22两侧。在本实施例中，栅极介电层28较佳设于栅极电极22及第一阻障层16与第二阻障层20之间，且栅极介电层28包含一U形剖面。从细部来看，栅极介电层28又包含一U形部分30设于栅极电极22与第一阻障层16与第二阻障层20之间，第一水平部32设于U形部分30一侧并接触源极电极24以及第二水平部34设于U形部分30另一侧并接触漏极电极26。
在本实施例中，栅极介电层28可包含二氧化硅(SiO2)、氮化硅(SiN)或高介电常数(high dielectric constant,high-k)材料，其中高介电常数介电层较佳包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafniumsilicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalumoxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuthtantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)、或其组合所组成的群组。
请参照图6至图9，图6至图9为本发明一实施例制作一高电子迁移率晶体管的方法示意图。如图6所示，首先提供一基底42，例如一由硅、碳化硅或氧化铝(或可称蓝宝石)所构成的基底，其中基底42可为单层基底、多层基底、梯度基底或上述的组合。依据本发明其他实施例基底42又可包含一硅覆绝缘(silicon-on-insulator,SOI)基底。
然后于基底42表面形成一缓冲层44。在一实施利中，缓冲层44包含III-V族半导体例如氮化镓，其厚度可介于0.5微米至10微米之间。在一实施利中，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemicalvapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于基底42上形成缓冲层44。
接着形成一阻障层46于缓冲层44表面。在本实施例中阻障层46较佳包含III-V族半导体例如氮化铝镓(AlxGa1-xN)，其中0<x<1，且阻障层46较佳包含一由外延成长制作工艺所形成之外延层。如同上述形成缓冲层44的方式，可利用分子束外延制作工艺(molecular-beam epitaxy,MBE)、有机金属气相沉积(metal organic chemical vapor deposition,MOCVD)制作工艺、化学气相沉积(chemical vapor deposition,CVD)制作工艺、氢化物气相外延(hydride vapor phase epitaxy,HVPE)制作工艺或上述组合于缓冲层44上形成阻障层46。
如图7所示，随后形成一栅极介电层48于阻障层46表面。在本实施例中，栅极介电层48可包含二氧化硅(SiO2)、氮化硅(SiN)、高介电常数(high dielectric constant,high-k)材料或其组合，其中高介电常数介电层较佳包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalumoxide,Ta2O5)、氧化钇(yttriumoxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafniumzirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(bariumstrontium titanate,BaxSr1-xTiO3,BST)、或其组合所组成的群组。
如图8所示，然后全面形成一功函数金属层50于栅极介电层48表面，其中功函数金属层50较佳包含一P型金属氧化层。更具体而言，功函数金属层50较佳包含氧化锌镁(MgZnO)、氧化铜(CuO)、氧化镍(NiO)、氧化铬(Cr2O3)、氧化钴(Co3O4)、氧化锰(Mn3O4)或其组合。依据本发明一实施例，此功函数金属层50的设置可用来降低栅极漏电流并控制临界电压。此外由于本实施例较佳以低温成长方式形成功函数金属层50，因此不会使下方栅极介电层48因功函数金属层50成长完毕后产生结晶化的问题。
如图9所示，接着进行一图案转移制作工艺，例如可先利用一图案化掩模去除部分功函数金属层50及部分栅极介电层48暴露出两侧的阻障层46表面，然后形成一栅极电极52于功函数金属层50上以及源极电极54与漏极电极56于栅极电极52两侧。如同前述实施例，栅极电极52、源极电极54与漏极电极56均较佳由金属所构成，其中源极电极54与漏极电极56较佳包含相同材料，但源极电极54与漏极电极56两者可与栅极电极52包含相同或不同材料。依据本发明一实施例，栅极电极52、源极电极54与漏极电极56可各自包含金、银、铂、钛、铝、钨、钯或其组合。在一些实施例中，可利用电镀制作工艺、溅镀制作工艺、电阻加热蒸镀制作工艺、电子束蒸镀制作工艺、物理气相沉积(physical vapor deposition,PVD)制作工艺、化学气相沉积制作工艺(chemical vapor deposition,CVD)制作工艺、或上述组合于功函数金属层50与阻障层46表面形成电极材料，然后再以蚀刻将电极材料图案化以形成栅极电极52、源极电极54以及漏极电极56。
从结构上来看，源极电极54与漏极电极56上表面可选择略低于、切齐或略高于功函数金属层50上表面但均低于栅极电极52顶部，源极电极54与漏极电极56高度可选择切齐、略低于或略高于栅极电极52高度，另外栅极电极52宽度较佳小于功函数金属层50以及/或栅极介电层48宽度。需注意的是，本实施例的栅极介电层48虽以单层结构为例，但不局限于此，依据本发明一实施例栅极介电层48又可包含一复合层结构，例如可更细部包含一由氧化硅所构成的介质层设于阻障层46表面以及一高介电常数介电层设于介质层表面。换句话说，由介质层及高介电常数介电层所构成的栅极介电层48与功函数金属层50即构成一三明治结构设于阻障层46及栅极电极52之间。另外依据本发明又一实施例，若栅极介电层48包含至少一高介电常数介电层以及/或金属氧化层，则栅极介电层48中的金属氧化层较佳与上方的金属氧化层50包含不同材料。
请参照图10，图10揭露本发明一实施例的一高电子迁移率晶体管的结构示意图。如图10所示，本发明又可结合前述图5的结构及图8于栅极介电层上形成功函数金属层的制作工艺来得到另一结构。例如本发明可于图5形成栅极介电层28后再额外形成图8的功函数金属层50于栅极介电层28表面，接着进行另一道光刻暨蚀刻制作工艺去除凹槽两侧的部分功函数金属层50与部分栅极介电层28，然后再依据上述制作工艺形成栅极电极22于凹槽内的功函数金属层50上以及源极电极24与漏极电极26于栅极电极22两侧。在本实施例中功函数金属层50与前述的功函数金属层具有相同材料选择，且由于功函数金属层50与栅极介电层28一同被图案化因此两者均具有相同剖面轮廓或形状，例如各包含前述的U形部分以及二水平部分别连接U形水平部两侧，在此不另加赘述。
另外如同图9的实施例，本实施例的栅极介电层28虽以单层结构为例，但不局限于此，依据本发明一实施例栅极介电层28又可包含一复合层结构，例如可更细部包含一由氧化硅所构成的介质层设于第一阻障层16表面以及一高介电常数介电层设于介质层表面。换句话说，由介质层及高介电常数介电层所构成的栅极介电层28与功函数金属层50即构成一三明治结构设于第一阻障层16及栅极电极22之间。另外依据本发明又一实施例，若栅极介电层28包含至少一高介电常数介电层以及/或金属氧化层，则栅极介电层28中的金属氧化层较佳与上方的金属氧化层50包含不同材料。
一般而言，如前述图4、图5、图9及图10所示，由于缓冲层与阻障层的材料能带间隙(band gap)不同之故，缓冲层与阻障层的介面数较佳形成异质接面(heterojunction)。异质接面处的能带弯曲，导带(conduction band)弯曲深处形成量子阱(quantum well)，将压电效应(piezoelectricity)所产生的电子约束于量子阱中，因此在缓冲层与阻障层的介面处形成通道区58或二微电子气(two-dimensional electron gas,2DEG)，进而形成导通电流。
相较于现有技术中以蚀刻方式去除部分阻障层甚至通道区形成凹槽后再填入栅极电极来制备增强型模式的高电子迁移率晶体管，本发明图1至图4的实施例主要先形成一图案化掩模18于第一阻障层16上由此定义出后续栅极电极所形成的位置，然后再形成一第二阻障层20于图案化掩模18两侧，去除图案化掩模18形成凹槽后再形成栅极电极22、源极电极24以及漏极电极26。如此即可改善现有以蚀刻方式去除阻障层时容易损伤栅极电极正下方并影响临界电压的问题。
另外本发明除了调整栅极电极22正下方及两侧的第一阻障层16厚度与第二阻障层20厚度外又同时降低栅极电极22两侧第二阻障层20中的铝浓度，由此将高电子迁移率晶体管由正常开启(Normally on)操作模式转换为正常关闭(Normally off)的操作方式。更具体而言，本发明主要降低栅极电极22正下方的第一阻障层16厚度但提升栅极电极22两侧的第二阻障层20厚度，例如将栅极电极22正下方的第一阻障层16厚度控制于10纳米以下而第二阻障层20厚度则较佳介于10纳米至15纳米，同时控制第一阻障层16中的铝浓度小于第二阻障层20中的铝浓度，由此降低栅极电极22正下方的二微电子气达到正常关闭(Normally off)的操作方式。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (4)

1.一种高电子迁移率晶体管(high electron mobility transistor,HEMT)，其特征在于，包含：
缓冲层，设于基底上；
阻障层，设于该缓冲层上；
栅极介电层，设于该阻障层上；
功函数金属层，设于该栅极介电层上，其中该功函数金属层包含P型金属氧化层，其中该P型金属氧化层包含U形部分以及两个水平部分别连接该U形部分两侧；
栅极电极，设于该功函数金属层上，其中该栅极电极未覆盖该P型金属氧化层的该两个水平部；以及
源极电极以及漏极电极，分别设于该栅极电极两侧，其中该源极电极接触该栅极介电层以及该功函数金属层侧壁。
2.如权利要求1所述的高电子迁移率晶体管，其中该缓冲层包含III-V族半导体。
3.如权利要求1所述的高电子迁移率晶体管，其中该缓冲层包含氮化镓。
4.如权利要求1所述的高电子迁移率晶体管，其中该阻障层包含氮化铝镓(AlxGa1-xN)。
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