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TWI861685B - 半導體裝置及形成半導體裝置的方法 - Google Patents

半導體裝置及形成半導體裝置的方法 Download PDF

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TWI861685B TW112102408A TW112102408A TWI861685B TW I861685 B TWI861685 B TW I861685B TW 112102408 A TW112102408 A TW 112102408A TW 112102408 A TW112102408 A TW 112102408A TW I861685 B TWI861685 B TW I861685B
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力晶積成電子製造股份有限公司
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Abstract

本揭露提供一種半導體裝置及一種形成半導體裝置的方法。半導體裝置包括基底、元件隔離結構、第一元件、第二元件及第三元件、絕緣層以及第一虛設閘極結構。基底包括第一主動區、第二主動區和第三主動區。元件隔離結構在基底中界定第一主動區、第二主動區以及第三主動區。第一元件和第二元件分別埋設於基底的第一主動區和第二主動區中。第三元件設置在基底的第三主動區上。絕緣層設置在基底上且包括覆蓋第一元件的第一部分、覆蓋第二元件的第二部分及環繞第三元件的一部分的第三部分。第一部分的水平面積大於第三部分的水平面積。第一虛設閘極結構設置於第一主動區上且嵌置於絕緣層的第一部分中。

Description

半導體裝置及形成半導體裝置的方法
本發明是有關於一種半導體裝置及一種形成半導體裝置的方法。
在目前的半導體製程中，將傳統的多晶矽閘極替換為高介電常數金屬閘極（high-k metal gate，HKMG）為提升半導體元件性能的手段之一。在形成HKMG的製程中，通常會採用後閘極（gate-last）技術來形成金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）的金屬閘極，亦即在形成MOSFET的閘極結構時，閘極結構中的金屬閘極是最後才形成的。舉例來說，後閘極技術通常會先形成虛設閘極（dummy gate）以保留後續欲形成金屬閘極的位置。接著，在形成環繞閘極結構之絕緣層（ILD0）之後，將虛設閘極移除並填入金屬材料以將虛設閘極替換為金屬閘極。
然而，在形成環繞閘極結構之絕緣層的製程中，通常會採用如化學機械研磨（chemical mechanical polishing，CMP）等的平坦化製程來移除多餘的絕緣材料，如此可將虛設閘極的頂表面暴露出來而能夠進行後續將虛設閘極替換為金屬閘極的製程。然而，上述的CMP製程可能影響其他位置的半導體元件。舉例來說，對於一些如指狀雙極性電晶體（finger bipolar junction transistor，Finger BJT）或蕭特基障壁二極體（schottky barrier diode，SBD）等形成於基底中的半導體元件而言，由於形成於基底上之絕緣層所占面積大且沒有形成任何結構（又可稱為ILD0 ISO），故位於該些元件上的ILD0 ISO在上述CMP製程中容易產生凹陷（dishing）。如此一來，在將虛設閘極替換為金屬閘極的製程中，金屬材料容易殘留於凹陷中而無法移除，進而造成殘留之金屬材料可能在後續製程中剝離而造成汙染。
本發明提供一種半導體裝置及形成半導體裝置的方法，其藉由將第一虛設閘極結構設計為在第一主動區上且嵌置於絕緣層的第一部分中，使得在第一元件上方的絕緣層在CMP製程中不易產生凹陷（dishing）。如此一來，在將虛設閘極替換為金屬閘極的製程中，金屬材料不會殘留於CMP製程所產生之凹陷，以避免在後續製程中金屬材料自凹陷剝離所導致之汙染。
本發明一實施例提供一種半導體裝置，其包括基底、元件隔離結構、第一元件、第二元件及第三元件、絕緣層以及第一虛設閘極結構。基底包括第一主動區、第二主動區和第三主動區。元件隔離結構在基底中界定第一主動區、第二主動區以及第三主動區。第一元件和第二元件分別埋設於基底的第一主動區和第二主動區中。第三元件設置在基底的第三主動區上。絕緣層設置在基底上且包括覆蓋第一元件的第一部分、覆蓋第二元件的第二部分及環繞第三元件的一部分的第三部分。第一部分的水平面積大於第三部分的水平面積。第一虛設閘極結構設置於第一主動區上且嵌置於絕緣層的第一部分中。
在一些實施例中，第一元件包括汲極圖案、基極圖案以及射極圖案。汲極圖案埋設於第一主動區的由元件隔離結構與第一隔離圖案所界定之第一區域中，其中第一隔離圖案設置在第一主動區中且被元件隔離結構環繞。基極圖案埋設於第一主動區的由第一隔離圖案和第二隔離圖案所界定之第二區域中，其中第二隔離圖案設置在第一主動區中且被第一隔離圖案環繞。射極圖案埋設於第一主動區的由第二隔離圖案所界定之第三區域中。第一虛設閘極結構包括彼此間隔開來的第一虛設圖案、第二虛設圖案及第三虛設圖案。第一虛設圖案設置在元件隔離結構的界定第一主動區的一部分上且在上視圖中環繞汲極圖案。第二虛設圖案設置在第一隔離圖案上且在上視圖中環繞基極圖案。第三虛設圖案設置在第二隔離圖案上且在上視圖中環繞射極圖案。
在一些實施例中，絕緣層的第一部分包括彼此間隔開來的第一絕緣圖案、第二絕緣圖案及第三絕緣圖案。第一絕緣圖案在第一區域上以及第一虛設圖案和第二虛設圖案之間。第二絕緣圖案在第二區域上以及第二虛設圖案和第三虛設圖案之間。第三絕緣圖案在第三區域上且被第三虛設圖案環繞。
在一些實施例中，半導體裝置更包括設置於第二主動區上且嵌置於絕緣層的第二部分中的第二虛設閘極結構，其中絕緣層的第二部分的水平面積大於絕緣層的第三部分的水平面積。
在一些實施例中，第二元件包括陰極圖案以及陽極圖案。陰極圖案埋設於第二主動區的由元件隔離結構與第三隔離圖案所界定之第四區域中，其中第三隔離圖案設置在第二主動區中且被元件隔離結構環繞。陽極圖案埋設於第二主動區的由第三隔離圖案所界定之第五區域中。第二虛設閘極結構包括第四虛設圖案及第五虛設圖案。第四虛設圖案設置在元件隔離結構的界定第二主動區的一部分上且在上視圖中環繞陰極圖案。第五虛設圖案設置在第三隔離圖案上且在上視圖中環繞陽極圖案。
在一些實施例中，第二虛設閘極結構包括設置在第五區域上的第六虛設圖案。陽極圖案在上視圖中環繞第六虛設圖案。
在一些實施例中，絕緣層的第二部分包括彼此間隔開來的第四絕緣圖案及第五絕緣圖案。第四絕緣圖案在第四區域上以及第四虛設圖案和第五虛設圖案之間。第五絕緣圖案在第五區域上以及第五虛設圖案和第六虛設圖案之間。
在一些實施例中，第三元件包括閘極結構以及源極/汲極。閘極結構設置在第三主動區上且被絕緣層的第三部分環繞。源極/汲極設置在閘極結構的相對兩側處的第三主動區中。
在一些實施例中，閘極結構包括金屬材料，且第一虛設閘極結構包括與閘極結構之金屬材料相同的金屬材料。
在一些實施例中，第一虛設閘極結構為電性浮置的。
本發明一實施例提供一種形成半導體裝置的方法，其包括：於基底中形成界定第一主動區、第二主動區及第三主動區的元件隔離結構；分別形成埋設於基底的第一主動區及第二主動區中的第一元件及第二元件；於基底的第三主動區上形成第三元件；於第一主動區上形成第一虛設閘極結構；以及於基底上形成絕緣層，其中絕緣層包括覆蓋第一元件的第一部分、覆蓋第二元件的第二部分及環繞第三元件的一部分的第三部分，其中第一部分的水平面積大於第三部分的水平面積，且第一虛設閘極結構嵌置於絕緣層的第一部分中。
在一些實施例中，形成第一元件的步驟包括：在形成元件隔離結構的步驟中，於第一主動區中形成彼此間隔開來的第一隔離圖案與第二隔離圖案，其中第一隔離圖案被元件隔離結構環繞，且第二隔離結構被第一隔離圖案環繞；在第一主動區的由元件隔離結構與所述第一隔離圖案所界定之第一區域中形成汲極圖案；在第一主動區的由第一隔離圖案和第二隔離圖案所界定之第二區域中形成基極圖案；以及在第一主動區的由第二隔離圖案所界定之第三區域中形成射極圖案。第一虛設閘極結構形成為包括彼此間隔開來的第一虛設圖案、第二虛設圖案及第三虛設圖案。第一虛設圖案形成於元件隔離結構的界定第一主動區的一部分上且在上視圖中環繞汲極圖案。第二虛設圖案形成於第一隔離圖案上且在上視圖中環繞基極圖案。第三虛設圖案形成於第二隔離圖案上且在上視圖中環繞射極圖案。
在一些實施例中，絕緣層的第一部分形成為包括彼此間隔開來的第一絕緣圖案、第二絕緣圖案及第三絕緣圖案。第一絕緣圖案形成於第一區域上以及第一虛設圖案和第二虛設圖案之間。第二絕緣圖案形成於第二區域上以及第二虛設圖案和第三虛設圖案之間。第三絕緣圖案形成於第三區域上且被第三虛設圖案環繞。
在一些實施例中，形成第二元件的步驟包括：在形成元件隔離結構的步驟中，於第二主動區中形成第三隔離圖案，其中第三隔離圖案被元件隔離結構環繞；於第二主動區的由元件隔離結構與第三隔離圖案所界定之第四區域中形成陰極圖案；以及於第二主動區的由第三隔離圖案所界定之第五區域中形成陽極圖案。第二虛設閘極結構形成為包括第四虛設圖案及第五虛設圖案。第四虛設圖案形成在元件隔離結構的界定第二主動區的一部分上且在上視圖中環繞陰極圖案。第五虛設圖案形成在第三隔離圖案上且在上視圖中環繞陽極圖案。
在一些實施例中，第二虛設閘極結構包括形成在第五區域上的第六虛設圖案。陽極圖案在上視圖中環繞第六虛設圖案。
在一些實施例中，絕緣層的第二部分形成為包括彼此間隔開來的第四絕緣圖案及第五絕緣圖案。第四絕緣圖案形成在第四區域上以及第四虛設圖案和第五虛設圖案之間。第五絕緣圖案形成在第五區域上以及第五虛設圖案和第六虛設圖案之間。
在一些實施例中，形成第三元件的步驟包括：在形成第一虛設閘極結構的步驟中，於第三主動區上形成閘極結構，其中閘極結構被絕緣層的第三部分環繞；以及於閘極結構的相對兩側處的第三主動區中形成源極/汲極。
在一些實施例中，閘極結構包括金屬材料，且第一虛設閘極結構包括與閘極結構之金屬材料相同的金屬材料。
在一些實施例中，於基底上形成絕緣層的步驟包括：於基底上形成覆蓋第一元件、第二元件、第三元件及第一虛設閘極結構的絕緣材料層；以及對絕緣材料層執行平坦化製程以形成絕緣層，其中絕緣層的頂表面與第一虛設閘極結構的頂表面共面。
基於上述，在上述半導體裝置及形成半導體裝置的方法中，第一虛設閘極結構設置在第一主動區上且嵌置於絕緣層的第一部分中，使得在第一元件上方的絕緣層在CMP製程中不易產生凹陷（dishing）。如此一來，在將虛設閘極替換為金屬閘極的製程中，金屬材料不會殘留於CMP製程所產生之凹陷，以避免在後續製程中金屬材料自凹陷剝離所導致之汙染。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。
本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。
圖1至圖10是本發明一實施例的形成半導體裝置的方法的剖面示意圖。圖1(a)和圖1(b)分別是圖1的區域R1和區域R2於一實施例的上視圖。圖2(a)和圖2(b)分別是圖2的區域R1和區域R2於一實施例的上視圖。圖6(a)和圖6(b)分別是圖6的區域R1和區域R2於一實施例的上視圖。圖10(a)和圖10(b)分別是圖10的區域R1和區域R2於一實施例的上視圖。為了便於說明，圖10(a)僅示出第一虛設圖案MDGS1至第三虛設圖案MDGS3、汲極圖案CE、基極圖案BE和射極圖案EE1、EE2、EE3。為了便於說明，圖10(b)僅示出第四虛設圖案MDGS4至第六虛設圖案MDGS6、陰極圖案CAE及陽極圖案ANE。
在一些實施例中，形成半導體裝置（如圖10所示的半導體裝置10）的方法可包括以下步驟。首先，請參照圖1、圖1(a)和圖1(b)，於基底100中形成界定第一主動區R1、第二主動區R2及第三主動區R3的元件隔離結構102。
基底100可包括半導體基底或半導體上覆絕緣體（semiconductor on insulator，SOI）基底。半導體基底或SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。半導體材料可摻雜有第一導電型的摻雜物或與第一導電型互補的第二導電型的摻雜物。舉例而言，第一導電型可為P型，而第二導電型可為N型。在一些實施例中，基底100可摻雜有P型摻雜物。在一些實施例中，元件隔離結構102可包括氧化矽。
接著，分別形成埋設於基底100的第一主動區R1及第二主動區R2中的第一元件（如圖6的D1）及第二元件（如圖6的D2）；於基底100的第三主動區R3上形成第三元件（如圖6的D3）；以及於第一主動區R1上形成第一虛設閘極結構（如圖6的DGS1~DGS3）。在一些實施例中，第一元件、第二元件、第三元件以及第一虛設閘極結構可藉由以下步驟形成。
首先，請繼續參照圖1、圖1(a)和圖1(b)，在形成元件隔離結構102的步驟中，於第一主動區R1中形成彼此間隔開來的第一隔離圖案104與第二隔離圖案106，並於第二主動區R2中形成第三隔離圖案108。在一些實施例中，如圖1(a)所示，第一隔離圖案104被元件隔離結構102環繞，且第二隔離結構106被第一隔離圖案104環繞。在一些實施例中，第二隔離圖案106可包括彼此間隔開來的隔離圖案106a、隔離圖案106b和隔離圖案106c。在一些實施例中，如圖1(b)所示，第三隔離圖案108被元件隔離結構102環繞。在一些實施例中，圖1(a)的沿線A-A’所截取之剖面示意圖可對應到圖1的第一主動區R1所示出之剖面示意圖。在一些實施例中，圖1(b)的沿線B-B’所截取之剖面示意圖可對應到圖1的第二主動區R2所示出之剖面示意圖。
接著，請參照圖2、圖2(a)和圖2(b)，於基底100的第一主動區R1、第二主動區R2和第三主動區R3中形成深井區DNW。接著，在第一主動區R1和第二主動區R2的深井區DNW中形成井區NW。第一主動區R1的井區NW可形成於由元件隔離結構102與第一隔離圖案104所界定之區域中。然後，在第一主動區R1和第三主動區R3的深井區DNW中形成井區PW。第一主動區R1的井區PW形成於由第一隔離圖案104所界定之區域中且被井區NW環繞。在一些實施例中，可於第二主動區R2的由第三隔離圖案108所界定之區域中形成摻雜區101。摻雜區101可形成於第二主動區R2的井區NW中，且位於第三隔離圖案108的遠離元件隔離結構102的側壁處。在基底100摻雜有P型摻雜物的情況下，深井區DNW可摻雜有N型摻雜物，井區NW可摻雜有N型摻雜物，且井區PW和摻雜區101可摻雜有P型摻雜物。在一些實施例中，圖2(a)的沿線A-A’所截取之剖面示意圖可對應到圖2的第一主動區R1所示出之剖面示意圖。在一些實施例中，圖2(b)的沿線B-B’所截取之剖面示意圖可對應到圖2的第二主動區R2所示出之剖面示意圖。
然後，請參照圖3，於基底100上依序形成高介電常數材料層110、阻障層120、閘極層130以及硬罩幕層HM1。
高介電常數層110可包括具有高介電常數的介電材料。舉例來說，具有高介電常數的介電材料可為介電常數大於氧化矽之介電常數（約3.9）的材料。在一些實施例中，高介電常數層110可包括HfO 2、TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、Al 2O 3、Si 3N 4、SiON或其組合。阻障層120可包括TiN。閘極層130可包括多晶矽。硬罩幕層HM1可包括氧化物、氮化物或其組合。
而後，請參照圖3和圖4，對高介電常數層110、阻障層120、閘極層130以及硬罩幕層HM1進行圖案化製程，以形成各自包括高介電常數圖案112、阻障圖案122、閘極圖案132以及硬罩幕圖案HM2的多個堆疊結構STK。在第一主動區R1中，堆疊結構STK可安置在元件隔離結構102、第一隔離圖案104和第二隔離圖案106上。在第二主動區R2中，堆疊結構STK可安置在元件隔離結構102和第三隔離圖案108上。在一些實施例中，堆疊結構STK還可安置在第二主動區R2的由第三隔離圖案108所界定之區域上。在第三主動區R3中，堆疊結構STK可安置在由元件隔離結構102所界定之區域上。
然後，請參照圖4和圖5，在每個堆疊結構STK的相對兩側壁上形成間隙壁140。間隙壁140可包括氧化矽、氮化矽或其組合。
接著，對第一主動區R1、第二主動區R2以及第三主動區R3執行摻雜製程，以分別在第一主動區R1、第二主動區R2以及第三主動區R3中形成摻雜區103。在第一主動區R1中，摻雜區103可形成於由元件隔離結構102、第一隔離圖案104和第二隔離圖案106所界定之區域中。在第二主動區R2中，摻雜區103可形成於由元件隔離結構102和第三隔離圖案108所界定之區域中。在一些實施例中，在堆疊結構STK形成於第二主動區R2的由第三隔離圖案108所界定之區域上的情況下，摻雜區103可形成於由元件隔離結構102、第三隔離圖案108和堆疊結構STK所界定之區域中。在第三主動區R3中，摻雜區103可形成於由元件隔離結構102和堆疊結構STK所界定之區域中。
然後，藉由自對準金屬矽化物製程於摻雜區103中形成矽化物層105。如此一來，可分別於第一主動區R1和第二主動區中形成第一元件（如圖6的D1）和第二元件（如圖6的D2），並於第三主動區R3中形成第三元件（如圖6的D3）的源極/汲極SD。第一元件可包括汲極圖案CE、基極圖案BE以及射極圖案EE，且汲極圖案CE、基極圖案BE以及射極圖案EE可各自包括摻雜區103和矽化物層105。第二元件可包括陰極圖案CAE和陽極圖案ANE，且陰極圖案CAE和陽極圖案ANE可各自包括可各自包括摻雜區103和矽化物層105。矽化物層105可包括矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳或其組合。
之後，請參照圖5和圖6，將堆疊結構STK的硬罩幕圖案HM2移除，以形成第一虛設閘極結構（如圖6的DGS1~DGS3）、第二虛設閘極結構（如圖6的DGS4~DGS6）以及閘極結構GS。第一虛設閘極結構可形成於第一主動區R1上且包括第一虛設圖案DGS1、第二虛設圖案DGS2及第三虛設圖案DGS3。第二虛設閘極結構可形成於第二主動區R2上且包括第四虛設圖案DGS4、第五虛設圖案DGS5及第六虛設圖案DGS6。閘極結構GS形成於第三主動區R3。在移除硬罩幕圖案HM2的步驟中，間隙壁140的位於硬罩幕圖案HM2的側表面上的一部分也跟著被移除，故閘極結構GS以及第一虛設圖案DGS1至第六虛設圖案DGS6中的每一者包括高介電常數圖案112、阻障圖案122、閘極圖案132及間隙壁142。
如圖6和圖6(a)所示，第一元件D1的汲極圖案CE形成於第一主動區R1的由元件隔離結構102與第一隔離圖案104所界定之第一區域中。第一元件D1的基極圖案BE形成於第一主動區R1的由第一隔離圖案104和第二隔離圖案106所界定之第二區域中。第一元件D1的射極圖案EE形成於第一主動區R1的由第二隔離圖案106所界定之第三區域中。在第二隔離圖案106包括彼此間隔開來的隔離圖案106a、隔離圖案106b和隔離圖案106c的情況下，射極圖案EE可包括形成於第一主動區R1的由隔離圖案106a、隔離圖案106b和隔離圖案106c所界定之區域中的射極圖案EE1、射極圖案EE2、射極圖案EE3。
第一虛設圖案DGS1形成於元件隔離結構102的界定第一主動區R1的一部分上且在上視圖中環繞汲極圖案CE。第二虛設圖案DGS2形成於第一隔離圖案104上且在上視圖中環繞基極圖案BE。第三虛設圖案DGS3形成於第二隔離圖案106上且在上視圖中環繞射極圖案EE。在第二隔離圖案106包括彼此間隔開來的隔離圖案106a、隔離圖案106b和隔離圖案106c的情況下，第三虛設圖案DGS3可各自在隔離圖案106a、隔離圖案106b和隔離圖案106c上且在上視圖中分別環繞射極圖案EE1、射極圖案EE2和射極圖案EE3。
如圖6和圖6(b)所示，第二元件D2的陰極圖案CAE形成於第二主動區R2的由元件隔離結構102與第三隔離圖案108所界定之第四區域中。第二元件D2的陽極圖案ANE形成於第二主動區R2的由第三隔離圖案108所界定之第五區域中。
第四虛設圖案DGS4形成在元件隔離結構102的界定第二主動區R2的一部分上且在上視圖中環繞陰極圖案CAE。第五虛設圖案DGS5形成在第三隔離圖案108上且在上視圖中環繞陽極圖案ANE。第六虛設圖案DGS6形成在第五區域上且陽極圖案ANE在上視圖中環繞第六虛設圖案DGS6。
如圖6所示，第三元件D3可包括閘極結構GS和源極/汲極SD。閘極結構GS形成於由元件隔離結構102所界定之第三主動區R3上，且源極/汲極SD形成於閘極結構GS的相對兩側處的第三主動區R3中。
接著，請參照圖6和圖7，於基底100上依序形成蝕刻停止材料層150和介電材料層160。蝕刻停止材料層150可共形地形成於基底100、第一虛設圖案DGS1至第六虛設圖案DGS6以及閘極結構GS的表面上。介電材料層160可覆蓋第一主動區R1上的第一虛設圖案DGS1至第三虛設圖案DGS3、第二主動區R2上的第四虛設圖案DGS4至第六虛設圖案DGS6以及第三主動區R3上的閘極結構GS。蝕刻停止材料層150可包括如氮化矽等的材料。介電材料層160可包括如氧化矽等的介電材料。
而後，請參照圖7和圖8，對介電材料層160和蝕刻停止材料層150執行如CMP等的平坦化製程，以形成介電層162和蝕刻停止層152。在一些實施例中，介電層162可為層間介電層（ILD0）。在一些實施例中，蝕刻停止層152可為接觸蝕刻停止層（contact etch stop layer，CESL）。如圖8所示，形成於基底100上的絕緣圖案IL1至IL6可各自包括蝕刻停止層152和介電層162。形成於第一主動區R1上的絕緣圖案IL1至IL3（又可稱為絕緣層的第一部分）可覆蓋第一元件D1。形成於第二主動區R2上的絕緣圖案IL4和IL5（又可稱為絕緣層的第二部分）可覆蓋第二元件D2。形成於第三主動區R3上的絕緣圖案IL6（又可稱為絕緣層的第三部分）可覆蓋第三元件D3。在一些實施例中，絕緣層的第一部分的水平面積大於絕緣層的第三部分的水平面積。在第一虛設閘極結構（如圖6的DGS1~DGS3）嵌置於絕緣層的第一部分（如圖8的IL1至IL3）中的情況下，第一元件D1上方的絕緣層在CMP製程中不易產生凹陷（dishing）。如此一來，在後續將虛設閘極替換為金屬閘極的製程中，金屬材料不會殘留於CMP製程所產生之凹陷，以避免在後續製程中金屬材料自凹陷剝離所導致之汙染。
之後，請參照圖8和圖9，將閘極結構GS以及第一虛設圖案DGS1至第六虛設圖案DGS6中的閘極圖案132移除，並於絕緣圖案IL1至IL6上形成金屬材料層170，其中金屬材料層170填入至移除閘極圖案132所形成之空間中。金屬材料層170可包括氮化鉭（TaN）、鎳矽（NiSi）、鈷矽（CoSi）、鉬（Mo）、銅（Cu）、鎢（W）、鋁（Al）、鈷（Co）、鋯（Zr）、鉑（Pt）或其他合適之材料。
而後，請參照圖9和圖10，對金屬材料層170進行如CMP等的平坦化製程，以形成閘極結構MGS、包括第一虛設圖案MDGS1至第三虛設圖案MDGS3的第一虛設閘極結構以及包括第四虛設圖案MDGS4至第六虛設圖案MDGS6的第二虛設閘極結構。閘極結構MGS和第一虛設圖案MDGS1至第六虛設圖案MDGS6可各自包括高介電常數圖案112、阻障圖案122以及金屬閘極172。在一些實施例中，絕緣圖案IL1至IL3的頂表面與第一虛設閘極結構的第一虛設圖案MDGS1至第三虛設圖案MDGS3的頂表面共面。在一些實施例中，絕緣圖案IL4及絕緣圖案IL5的頂表面與第二虛設閘極結構的第四虛設圖案MDGS4至第六虛設圖案MDGS6的頂表面共面。在一些實施例中，絕緣圖案IL6的頂表面與閘極結構MGS的頂表面共面。在一些實施例中，閘極結構MGS所包含的金屬材料（例如金屬閘極172的材料）與第一虛設閘極結構所包含之金屬材料（例如金屬閘極172的材料）相同。在一些實施例中，閘極結構MGS所包含的金屬材料與第二虛設閘極結構所包含之金屬材料（例如金屬閘極172的材料）相同。
在一些實施例中，請參照圖10和圖10(a)，絕緣層的第一部分可形成為包括彼此間隔開來的第一絕緣圖案IL1、第二絕緣圖案IL2及第三絕緣圖案IL3。第一絕緣圖案IL1可形成於汲極圖案CE上以及第一虛設圖案MDGS1和第二虛設圖案MDGS2之間。第二絕緣圖案IL2可形成於基極圖案BE上以及第二虛設圖案MDGS2和第三虛設圖案MDGS3之間。第三絕緣圖案IL3可形成於射極圖案EE1、EE2、EE3上且被所述第三虛設圖案MDGS3環繞。
在一些實施例中，請參照圖10和圖10(b)，絕緣層的第二部分可形成為包括彼此間隔開來的第四絕緣圖案IL4及第五絕緣圖案IL5。第四絕緣圖案IL4可形成於陰極圖案CAE上以及第四虛設圖案MDGS4和第五虛設圖案MDGS5之間。第五絕緣圖案IL5可形成於陽極圖案ANE上以及第五虛設圖案MDGS5和第六虛設圖案MDGS6之間。第五絕緣圖案IL5可形成於射極圖案EE1、EE2、EE3上且被所述第三虛設圖案MDGS3環繞。
以下，將藉由圖10、圖10(a)和圖10(b)來說明半導體裝置10。半導體裝置10可藉由如上所述的方法形成，但本發明不以此為限。
半導體裝置10包括基底100、元件隔離結構102、第一元件D1、第二元件D2、第三元件D3、絕緣層（如圖10的IL1~IL6）以及第一虛設閘極結構（如圖10的MDGS1~MDGS3）。基底100包括第一主動區R1、第二主動區R2和第三主動區R3。元件隔離結構102在基底100中界定第一主動區R1、第二主動區R2以及第三主動區R3。第一元件D1和第二元件D2分別埋設於基底100的第一主動區R1和第二主動區R2。第三元件D3設置在基底100的第三主動區R3上。絕緣層設置在基底100上且包括覆蓋第一元件D1的第一部分（如圖10的IL1~IL3）、覆蓋第二元件D2的第二部分（如圖10的IL4、IL5）及環繞第三元件D3的一部分的第三部分（如圖10的IL6）。絕緣層的第一部分的水平面積大於絕緣層的第三部分的水平面積。第一虛設閘極結構（如圖10的MDGS1~MDGS3）設置於第一主動區R1上且嵌置於絕緣層的第一部分中。
在一些實施例中，第一元件D1可包括汲極圖案CE、基極圖案BE以及射極圖案EE。汲極圖案CE可埋設於第一主動區R1的由元件隔離結構102與第一隔離圖案104所界定之第一區域中，其中第一隔離圖案104設置在第一主動區R1中且被元件隔離結構環繞102。基極圖案BE可埋設於第一主動區R1的由第一隔離圖案104和第二隔離圖案106所界定之第二區域中，其中第二隔離圖案106設置在第一主動區R1中且被第一隔離圖案104環繞。射極圖案EE可埋設於第一主動區R1的由第二隔離圖案106所界定之第三區域中。
在一些實施例中，第一虛設閘極結構（如圖10的MDGS1~MDGS3）可包括彼此間隔開來的第一虛設圖案MDGS1、第二虛設圖案MDGS2及第三虛設圖案MDGS3。第一虛設圖案MDGS1設置在元件隔離結構102的界定第一主動區R1的一部分上且在上視圖中環繞汲極圖案CE。第二虛設圖案MDGS2設置在第一隔離圖案104上且在上視圖中環繞基極圖案BE。第三虛設圖案MDGS3設置在第二隔離圖案106上且在上視圖中環繞射極圖案EE。
在一些實施例中，絕緣層的第一部分（如圖10的IL1~IL3）可包括彼此間隔開來的第一絕緣圖案IL1、第二絕緣圖案IL2及第三絕緣圖案IL3。第一絕緣圖案IL1在所述第一區域上以及第一虛設圖案MDGS1和第二虛設圖案MDGS2之間。第二絕緣圖案IL2在所述第二區域上以及第二虛設圖案MDGS2和第三虛設圖案MDGS3之間。第三絕緣圖案IL3在所述第三區域上且被第三虛設圖案MDGS3環繞。
在一些實施例中，半導體裝置10可更包括設置於第二主動區R2上且嵌置於絕緣層的第二部分（如圖10的IL4、IL5）中的第二虛設閘極結構（如圖10的MDGS4~MDGS6），其中絕緣層的第二部分的水平面積大於絕緣層的第三部分（如圖10的IL6）的水平面積。
在一些實施例中，第二元件D2可包括陰極圖案CAE以及陽極圖案ANE。陰極圖案CAE埋設於第二主動區R2的由元件隔離結構102與第三隔離圖案108所界定之第四區域中，其中第三隔離圖案設置在第二主動區R2中且被元件隔離結構102環繞。陽極圖案ANE埋設於第二主動區R2的由第三隔離圖案108所界定之第五區域中。
在一些實施例中，第二虛設閘極結構（如圖10的MDGS4~MDGS6）可包括第四虛設圖案MDGS4及第五虛設圖案MDGS5。第四虛設圖案MDGS4設置在元件隔離結構102的界定第二主動區R2的一部分上且在上視圖中環繞陰極圖案CAE。第五虛設圖案MDGS5設置在第三隔離圖案108上且在上視圖中環繞陽極圖案ANE。在一些實施例中，第二虛設閘極結構可更包括設置在第五區域上的第六虛設圖案MDGS6。陽極圖案ANE在上視圖中環繞第六虛設圖案MDGS6。
在一些實施例中，絕緣層的第二部分（如圖10的IL4、IL5）可包括彼此間隔開來的第四絕緣圖案IL4及第五絕緣圖案IL5。第四絕緣圖案IL4在第四區域上以及第四虛設圖案MDGS4和第五虛設圖案MDGS5之間。第五絕緣圖案IL5在第五區域上以及第五虛設圖案MDGS5和第六虛設圖案MDGS6之間。
在一些實施例中，第三元件D3可包括閘極結構MGS及源極/汲極SD。閘極結構MGS設置在第三主動區R3上且被絕緣層的第三部分（如圖10的IL6）環繞。源極/汲極SD設置在閘極結構MGS的相對兩側處的第三主動區R3中。
在一些實施例中，閘極結構MGS可包括金屬材料（例如金屬閘極172），而第一虛設閘極結構可包括與閘極結構MGS之金屬材料相同的金屬材料（例如金屬閘極172）。在一些實施例中，第一虛設閘極結構（如圖10的MDGS1~MDGS3）和第二虛設閘極結構（如圖10的MDGS4~MDGS6）為電性浮置的。
綜上所述，在上述實施例的半導體裝置及形成半導體裝置的方法中，第一虛設閘極結構設置在第一主動區上且嵌置於絕緣層的第一部分中，使得在第一元件上方的絕緣層在CMP製程中不易產生凹陷（dishing）。如此一來，在將虛設閘極替換為金屬閘極的製程中，金屬材料不會殘留於CMP製程所產生之凹陷，以避免在後續製程中金屬材料自凹陷剝離所導致之汙染。
10:半導體裝置 100:基底 101、103:摻雜區 102:元件隔離結構 104:第一隔離圖案 105:矽化物層 106:第二隔離圖案 106a、106b、106c:隔離圖案 108:第三隔離圖案 110:高介電常數材料層 112:高介電常數圖案 120:阻障層 122:阻障圖案 130:閘極層 132:閘極圖案 140、142:間隙壁 150:蝕刻停止材料層 152:蝕刻停止層 160:介電材料層 162:介電層 170:金屬材料層 172:金屬閘極 ANE:陽極圖案 BE:基極圖案 CE:汲極圖案 CAE:陰極圖案 D1:第一元件 D2:第二元件 D3:第三元件 DGS1、MDGS1:第一虛設圖案 DGS2、MDGS2:第二虛設圖案 DGS3、MDGS3:第三虛設圖案 DGS4、MDGS4:第四虛設圖案 DGS5、MDGS5:第五虛設圖案 DGS6、MDGS6:第六虛設圖案 DNW:深井區 EE、EE1、EE2、EE3:射極圖案 GS、MGS:閘極結構 HM1:硬罩幕層 HM2:硬罩幕圖案 IL1:絕緣圖案/第一絕緣圖案 IL2:絕緣圖案/第二絕緣圖案 IL3:絕緣圖案/第三絕緣圖案 IL4:絕緣圖案/第四絕緣圖案 IL5:絕緣圖案/第五絕緣圖案 IL6:絕緣圖案/第六絕緣圖案 NW、PW:井區 R1:第一主動區/區域 R2:第二主動區/區域 R3:第三主動區/區域 STK:堆疊結構 SD:源極/汲極
圖1至圖10是本發明一實施例的形成半導體裝置的方法的剖面示意圖。 圖1(a)和圖1(b)分別是圖1的區域R1和區域R2於一實施例的上視圖。 圖2(a)和圖2(b)分別是圖2的區域R1和區域R2於一實施例的上視圖。 圖6(a)和圖6(b)分別是圖6的區域R1和區域R2於一實施例的上視圖。 圖10(a)和圖10(b)分別是圖10的區域R1和區域R2於一實施例的上視圖。
10:半導體裝置
100:基底
101、103:摻雜區
102:元件隔離結構
104:第一隔離圖案
105:矽化物層
106:第二隔離圖案
106a、106b、106c:隔離圖案
108:第三隔離圖案
112:高介電常數圖案
122:阻障圖案
142:間隙壁
152:蝕刻停止層
162:介電層
172:金屬閘極
ANE:陽極圖案
BE:基極圖案
CE:汲極圖案
CAE:陰極圖案
D1:第一元件
D2:第二元件
D3:第三元件
MDGS1:第一虛設圖案
MDGS2:第二虛設圖案
MDGS3:第三虛設圖案
MDGS4:第四虛設圖案
MDGS5:第五虛設圖案
MDGS6:第六虛設圖案
DNW:深井區
EE、EE1、EE2、EE3:射極圖案
MGS:閘極結構
IL1:絕緣圖案/第一絕緣圖案
IL2:絕緣圖案/第二絕緣圖案
IL3:絕緣圖案/第三絕緣圖案
IL4:絕緣圖案/第四絕緣圖案
IL5:絕緣圖案/第五絕緣圖案
IL6:絕緣圖案/第六絕緣圖案
NW、PW:井區
R1:第一主動區/區域
R2:第二主動區/區域
R3:第三主動區/區域
SD:源極/汲極

Claims (19)

  1. 一種半導體裝置，包括：基底，包括第一主動區、第二主動區和第三主動區；元件隔離結構，在所述基底中界定所述第一主動區、所述第二主動區以及所述第三主動區；第一元件、第二元件及第三元件，所述第一元件和所述第二元件分別埋設於所述基底的所述第一主動區和所述第二主動區中，所述第三元件設置在所述基底的所述第三主動區上；絕緣層，設置在所述基底上且包括覆蓋所述第一元件的第一部分、覆蓋所述第二元件的第二部分及環繞所述第三元件的一部分的第三部分，其中所述第一部分的水平面積大於所述第三部分的水平面積；以及第一虛設閘極結構，設置於所述第一主動區上且嵌置於所述絕緣層的所述第一部分中。
  2. 如請求項1所述的半導體裝置，其中所述第一元件包括：汲極圖案，埋設於所述第一主動區的由所述元件隔離結構與第一隔離圖案所界定之第一區域中，其中所述第一隔離圖案設置在所述第一主動區中且被所述元件隔離結構環繞；基極圖案，埋設於所述第一主動區的由所述第一隔離圖案和第二隔離圖案所界定之第二區域中，其中所述第二隔離圖案設置在所述第一主動區中且被所述第一隔離圖案環繞；以及 射極圖案，埋設於所述第一主動區的由所述第二隔離圖案所界定之第三區域中，其中所述第一虛設閘極結構包括彼此間隔開來的第一虛設圖案、第二虛設圖案及第三虛設圖案，其中所述第一虛設圖案設置在所述元件隔離結構的界定所述第一主動區的一部分上且在上視圖中環繞所述汲極圖案，所述第二虛設圖案設置在所述第一隔離圖案上且在所述上視圖中環繞所述基極圖案，所述第三虛設圖案設置在所述第二隔離圖案上且在所述上視圖中環繞所述射極圖案。
  3. 如請求項2所述的半導體裝置，其中所述絕緣層的所述第一部分包括彼此間隔開來的第一絕緣圖案、第二絕緣圖案及第三絕緣圖案，其中：所述第一絕緣圖案在所述第一區域上以及所述第一虛設圖案和所述第二虛設圖案之間，所述第二絕緣圖案在所述第二區域上以及所述第二虛設圖案和所述第三虛設圖案之間，且所述第三絕緣圖案在所述第三區域上且被所述第三虛設圖案環繞。
  4. 如請求項1所述的半導體裝置，更包括設置於所述第二主動區上且嵌置於所述絕緣層的所述第二部分中的第二虛設閘極結構，其中所述絕緣層的所述第二部分的水平面積大於所述絕緣層的所述第三部分的水平面積。
  5. 如請求項4所述的半導體裝置，其中所述第二元件包括：陰極圖案，埋設於所述第二主動區的由所述元件隔離結構與第三隔離圖案所界定之第四區域中，其中所述第三隔離圖案設置在所述第二主動區中且被所述元件隔離結構環繞；以及陽極圖案，埋設於所述第二主動區的由所述第三隔離圖案所界定之第五區域中，其中所述第二虛設閘極結構包括第四虛設圖案及第五虛設圖案，所述第四虛設圖案設置在所述元件隔離結構的界定所述第二主動區的一部分上且在上視圖中環繞所述陰極圖案，所述第五虛設圖案設置在所述第三隔離圖案上且在所述上視圖中環繞所述陽極圖案。
  6. 如請求項5所述的半導體裝置，其中所述第二虛設閘極結構包括設置在所述第五區域上的第六虛設圖案，且所述陽極圖案在所述上視圖中環繞所述第六虛設圖案。
  7. 如請求項6所述的半導體裝置，其中所述絕緣層的所述第二部分包括彼此間隔開來的第四絕緣圖案及第五絕緣圖案，其中：所述第四絕緣圖案在所述第四區域上以及所述第四虛設圖案和所述第五虛設圖案之間，且所述第五絕緣圖案在所述第五區域上以及所述第五虛設圖案和所述第六虛設圖案之間。
  8. 如請求項1所述的半導體裝置，其中所述第三元件包括：閘極結構，設置在所述第三主動區上且被所述絕緣層的所述第三部分環繞；以及源極/汲極，設置在所述閘極結構的相對兩側處的所述第三主動區中。
  9. 如請求項8所述的半導體裝置，其中所述閘極結構包括金屬材料，所述第一虛設閘極結構包括與所述閘極結構之所述金屬材料相同的金屬材料。
  10. 如請求項1所述的半導體裝置，其中所述第一虛設閘極結構為電性浮置的。
  11. 一種形成半導體裝置的方法，包括：於基底中形成界定第一主動區、第二主動區及第三主動區的元件隔離結構；分別形成埋設於所述基底的所述第一主動區及所述第二主動區中的第一元件及第二元件；於所述基底的所述第三主動區上形成第三元件；於所述第一主動區上形成第一虛設閘極結構；以及於所述基底上形成絕緣層，所述絕緣層包括覆蓋所述第一元件的第一部分、覆蓋所述第二元件的第二部分及環繞所述第三元件的一部分的第三部分，其中所述第一部分的水平面積大於所述第三部分的水平面 積，且所述第一虛設閘極結構嵌置於所述絕緣層的所述第一部分中。
  12. 如請求項11所述的方法，其中形成所述第一元件的步驟包括：在形成所述元件隔離結構的步驟中，於所述第一主動區中形成彼此間隔開來的第一隔離圖案與第二隔離圖案，其中所述第一隔離圖案被所述元件隔離結構環繞，且所述第二隔離圖案被所述第一隔離圖案環繞；在所述第一主動區的由所述元件隔離結構與所述第一隔離圖案所界定之第一區域中形成汲極圖案；在所述第一主動區的由所述第一隔離圖案和所述第二隔離圖案所界定之第二區域中形成基極圖案；以及在所述第一主動區的由所述第二隔離圖案所界定之第三區域中形成射極圖案，其中所述第一虛設閘極結構形成為包括彼此間隔開來的第一虛設圖案、第二虛設圖案及第三虛設圖案，其中所述第一虛設圖案形成於所述元件隔離結構的界定所述第一主動區的一部分上且在上視圖中環繞所述汲極圖案，所述第二虛設圖案形成於所述第一隔離圖案上且在所述上視圖中環繞所述基極圖案，所述第三虛設圖案形成於所述第二隔離圖案上且在所述上視圖中環繞所述射極圖案。
  13. 如請求項12所述的方法，其中所述絕緣層的所述第一部分形成為包括彼此間隔開來的第一絕緣圖案、第二絕緣圖案及第三絕緣圖案，其中：所述第一絕緣圖案形成於所述第一區域上以及所述第一虛設圖案和所述第二虛設圖案之間，所述第二絕緣圖案形成於所述第二區域上以及所述第二虛設圖案和所述第三虛設圖案之間，且所述第三絕緣圖案形成於所述第三區域上且被所述第三虛設圖案環繞。
  14. 如請求項11所述的方法，其中形成所述第二元件的步驟包括：在形成所述元件隔離結構的步驟中，於所述第二主動區中形成第三隔離圖案，其中所述第三隔離圖案被所述元件隔離結構環繞；於所述第二主動區的由所述元件隔離結構與所述第三隔離圖案所界定之第四區域中形成陰極圖案；以及於所述第二主動區的由所述第三隔離圖案所界定之第五區域中形成陽極圖案，其中嵌置於所述絕緣層的所述第二部分中的第二虛設閘極結構形成為包括第四虛設圖案及第五虛設圖案，所述第四虛設圖案形成在所述元件隔離結構的界定所述第二主動區的一部分上且在上視圖中環繞所述陰極圖案，所述第五虛設圖案形成在所述第三 隔離圖案上且在所述上視圖中環繞所述陽極圖案。
  15. 如請求項14所述的方法，其中所述第二虛設閘極結構包括形成在所述第五區域上的第六虛設圖案，所述陽極圖案在所述上視圖中環繞所述第六虛設圖案。
  16. 如請求項15所述的方法，其中所述絕緣層的所述第二部分形成為包括彼此間隔開來的第四絕緣圖案及第五絕緣圖案，其中：所述第四絕緣圖案形成在所述第四區域上以及所述第四虛設圖案和所述第五虛設圖案之間，且所述第五絕緣圖案形成在所述第五區域上以及所述第五虛設圖案和所述第六虛設圖案之間。
  17. 如請求項11所述的方法，其中形成所述第三元件的步驟包括：在形成所述第一虛設閘極結構的步驟中，於所述第三主動區上形成閘極結構，其中所述閘極結構被所述絕緣層的所述第三部分環繞；以及於所述閘極結構的相對兩側處的所述第三主動區中形成源極/汲極。
  18. 如請求項17所述的方法，其中所述閘極結構包括金屬材料，且所述第一虛設閘極結構包括與所述閘極結構之所述金屬材料相同的金屬材料。
  19. 如請求項11所述的方法，其中於所述基底上形成絕緣層的步驟包括：於所述基底上形成覆蓋所述第一元件、所述第二元件、所述第三元件及所述第一虛設閘極結構的絕緣材料層；以及對所述絕緣材料層執行平坦化製程以形成所述絕緣層，其中所述絕緣層的頂表面與所述第一虛設閘極結構的頂表面共面。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI264826B (en) * 2005-03-31 2006-10-21 Fujitsu Ltd Semiconductor device with integrated flash memory and peripheral circuit and its manufacture method
TWI737535B (zh) * 2020-11-06 2021-08-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
TW202145441A (zh) * 2020-05-29 2021-12-01 台灣積體電路製造股份有限公司 三維記憶體元件及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI264826B (en) * 2005-03-31 2006-10-21 Fujitsu Ltd Semiconductor device with integrated flash memory and peripheral circuit and its manufacture method
TW202145441A (zh) * 2020-05-29 2021-12-01 台灣積體電路製造股份有限公司 三維記憶體元件及其製造方法
TWI737535B (zh) * 2020-11-06 2021-08-21 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
TW202220166A (zh) * 2020-11-06 2022-05-16 力晶積成電子製造股份有限公司 半導體裝置及其製造方法

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