TWI862045B - 半導體裝置及其操作方法 - Google Patents

Abstract

本揭露提供一種半導體裝置及其操作方法。半導體裝置包括設置在基底上的第一元件及第二元件。第一元件包括自基底的表面延伸至基底中的深井區、分別在深井區中的主體區和漂移區、分別在主體區及漂移區中的源極區和汲極區、設置在基底的表面上且位於主體區和漂移區上的閘極結構以及設置在漂移區上方且自閘極結構向汲極區延伸的場板。第二元件包括底部金屬層、分別設置在底部金屬層上的第一閘極介電層及第二閘極介電層、分別設置在第一閘極介電層及第二閘極介電層上的第一通道圖案及第二通道圖案以及分別設置在第一通道圖案及第二通道圖案上的第一頂部金屬層及第二頂部金屬層。第一元件的場板連接至第二元件的輸出電壓。

Description

半導體裝置及其操作方法

本發明是有關於一種半導體裝置及其操作方法。

隨著半導體產業的發展，高壓半導體元件廣泛地被應用在各個領域中。舉例來說，高壓的橫向擴散金屬氧化物半導體（LDMOS）因在操作時具有高崩潰電壓（breakdown voltage）以及低的開啟電阻（on-state resistance，又稱為Ron）而常被應用在高壓積體電路中。

為了避免擊穿（punch through）現象或嚴重的熱載子注入（hot carrier injection，HCI），高壓半導體元件通常需要具有較長的通道長度和/或漂移長度。針對較長之漂移長度，在某些實施例中，可例如藉由在漂移區上方設置場板（field plate）並對其施加一固定電壓以改善對較長之漂移長度的控制能力。

一般而言，包含場板之高壓半導體元件大致可分為兩類，其中一種為場板與閘極相接的閘極側連接類型，而另一種為場板與源極相接的源極側連接類型。在閘極側連接類型中，當高壓半導體元件處於開啟狀態（on-state）時，Ron降低且線性區汲極電流（Idlin）提高，但是在切換過程中會有嚴重的HCI效應產生。在源極側連接類型中，雖然可在切換過程中提高Ron以舒緩HCI效應，但是在開啟狀態時反而會造成Idlin的下降。因此，如何整合上述兩種類型的優點，為本領域技術人員亟欲努力的目標之一。

本發明提供一種半導體裝置及其操作方法，其藉由將包含於第一元件之場板連接至包含於第二元件之第一通道圖案及第二通道圖案的設計，使得場板在第一元件的各個狀態/階段（例如開啟狀態/切換階段/關閉狀態）下能夠藉由第二元件而有不同的電位（即施加非固定電壓）。如此一來，半導體裝置能夠具有良好的電性表現和可靠度。

本發明一實施例提供一種半導體裝置，其包括第一元件以及第二元件。第一元件設置在基底上且包括深井區、主體區和漂移區、源極區和汲極區、閘極結構以及場板。深井區自基底的表面延伸至基底中。主體區和漂移區分別在深井區中。源極區和汲極區分別在主體區及漂移區中。閘極結構設置在基底的表面上且位於主體區和漂移區上。場板設置在漂移區上方且自閘極結構向汲極區延伸。第二元件設置基底上方且包括底部金屬層、第一閘極介電層及第二閘極介電層、第一通道圖案及第二通道圖案以及第一頂部金屬層及第二頂部金屬層。第一閘極介電層及第二閘極介電層分別設置在底部金屬層上。第一通道圖案及第二通道圖案分別設置在第一閘極介電層及第二閘極介電層上。第一頂部金屬層及第二頂部金屬層分別設置在第一通道圖案及第二通道圖案上。第一元件的場板連接至第二元件的輸出電壓。

在本發明的一實施例中，半導體裝置更包括設置在場板與漂移區之間以將場板與漂移區間隔開來的介電層。

在本發明的一實施例中，介電層覆蓋閘極結構的位在漂移區上方的側壁並延伸至閘極結構的頂表面上。

在本發明的一實施例中，第一通道圖案及第二通道圖案包括不同導電類型的半導體氧化物。

在本發明的一實施例中，第一元件為橫向擴散金屬氧化物半導體（LDMOS）元件，第二元件為反相器（inverter）。

在本發明的一實施例中，第二元件設置在第一元件上方，且在垂直基底的表面的方向上，第二元件包括與第一元件重疊的部分。

在本發明的一實施例中，半導體裝置包括在前段製程（FEOL）中形成的FEOL層以及在後段製程（BEOL）中形成的BEOL層，第一元件在FEOL層中，且第二元件在BEOL層中。

本發明一實施例提供一種半導體裝置的操作方法，其包括：提供如上所述之半導體裝置；以及使第一元件在開啟狀態（on-state）和關閉狀態（off-state）之間進行切換。第一元件的汲極區連接至第一工作電壓，第一元件的源極區連接至第一接地電壓。第二元件的第一通道圖案連接至第二工作電壓，第二元件的第二通道圖案連接至第二接地電壓。

在本發明的一實施例中，使第一元件自關閉狀態切換置開啟狀態包括：對第一元件的閘極結構施加閥值電壓；以及對第二元件的底部金屬層施加第三接地電壓，使得第二元件向第一元件的場板提供源自第二工作電壓的輸出電壓。

在本發明的一實施例中，使第一元件自開啟狀態切換為關閉狀態包括：對第一元件的閘極結構施加第三接地電壓；以及對第二元件的底部金屬層施加閥值電壓，使得第二元件向第一元件的場板提供源自第二接地電壓的輸出電壓。

基於上述，在上述實施例的半導體裝置及其操作方法中，藉由將包含於第一元件之場板連接至包含於第二元件之第一通道圖案及第二通道圖案的設計，使得場板在第一元件的各個狀態/階段（例如開啟狀態/切換階段/關閉狀態）下能夠藉由第二元件而有不同的電位（即施加非固定電壓）。如此一來，半導體裝置能夠具有良好的電性表現和可靠度。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1是依照本發明一實施例的半導體裝置的示意圖。圖2是依照本發明一實施例的使半導體裝置處於開啟狀態的操作方法的示意圖。圖3是依照本發明一實施例的使半導體裝置處於關閉狀態的操作方法的示意圖。

請參照圖1，半導體裝置包括第一元件10以及第二元件20。第一元件10設置在基底100上且包括深井區HVPW、漂移區101和主體區102、汲極區103和源極區（例如包括第一摻雜區104和第二摻雜區105）、閘極結構GS以及場板FP。

基底100可包括半導體基底或半導體上覆絕緣體（semiconductor on insulator，SOI）基底。半導體基底或SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。半導體材料可摻雜有第一導電型的摻雜物或與第一導電型互補的第二導電型的摻雜物。舉例而言，第一導電型可為P型，而第二導電型可為N型。在一些實施例中，基底100可摻雜有第一導電型的摻雜物而具有第一導電型（例如P型）。

深井區HVPW自基底100的表面延伸至基底100中。深井區HVPW可具有與基底100相同的導電型，例如第一導電型（例如P型）。

漂移區101和主體區102分別在深井區HVPW中。漂移區101可具有與深井區HVPW相異的導電型，例如第二導電型（例如N型）。主體區102可具有與深井區HVPW相同的導電型，例如第一導電型（例如P型）。漂移區101和主體區102可自基底100的表面延伸至深井區HVPW中。在一些實施例中，漂移區101和主體區102可在水平於基底100的表面的方向上彼此間隔開來。

汲極區103設置在漂移區101中。汲極區103可具有與漂移區101相同的導電型，例如第二導電型（例如N型）。汲極區103可自基底100的表面延伸至漂移區101中。汲極區103可連接至第一工作電壓VD。

源極區設置在主體區102中且可包括第一摻雜區104和第二摻雜區105。第一摻雜區104可具有與主體區102相同的導電型，例如第一導電型（例如P型）。第二摻雜區105可具有與主體區102和第一摻雜區104相異的導電型，例如第二導電型（例如N型）。第一摻雜區104和第二摻雜區105可分別自基底100的表面延伸至主體區102中。第二摻雜區105可較第一摻雜區104鄰近閘極結構GS。第一摻雜區104和第二摻雜區105在水平於基底100的表面的方向上彼此接觸。源極區可連接至第一接地電壓GND1。

閘極結構GS設置在基底100的表面上且位於漂移區101和主體區102上。閘極結構GS可包括閘電極GE以及形成於基底100上且位於閘電極GE與基底100之間的閘極介電層GD。閘電極GE的材料可包括多晶矽或金屬閘極材料。閘極介電層GD的材料可包括二氧化矽或具有高介電常數（high-k）的閘介電材料。

場板FP設置在漂移區101上方且自閘極結構GS向汲極區103延伸。場板FP可包括如金屬等導電材料。在一些實施例中，可藉由設置在場板FP與漂移區101之間的介電層110將場板FP與漂移區101間隔開來。在一些實施例中，介電層110可覆蓋閘極結構GS的位在漂移區101上方的側壁並延伸至閘極結構GS的頂表面上。舉例來說，閘極結構GS在垂直於基底100的方向上可包括與漂移區101重疊的第一部分以及與主體區102重疊的第二部分。介電層110可覆蓋閘極結構GS的位在漂移區101上方的側壁並延伸至閘極結構GS的第一部分的頂表面上。在一些實施例中，介電層110未覆蓋閘極結構GS的第二部分的頂表面。在一些實施例中，介電層110可為電阻保護氧化物（resistive protective oxide，RPO），其材料可包括如氧化矽等適合作為RPO的氧化物。

第二元件20設置在基底100上方且包括底部金屬層BM、第一閘極介電層GD1及第二閘極介電層GD2、第一通道圖案CH1及第二通道圖案CH2以及第一頂部金屬層TM1及第二頂部金屬層TM2。在一些實施例中，第二元件20可設置在第一元件10上方，且在垂直基底100的表面的方向上，第二元件20可包括與第一元件10重疊的部分。

第一閘極介電層GD1及第二閘極介電層GD2分別設置在底部金屬層BM上。在一些實施例中，底部金屬層BM可為後段製程（BEOL）中所形成之膜層。底部金屬層BM可包括導電材料。舉例來說，導電材料可包括諸如Cu、Al、Ti、Ta、W、Pt、Cr、Mo、Sn等金屬或該些金屬的組合或其合金。第一閘極介電層GD1及第二閘極介電層GD2可在水平於基底100的方向上彼此間隔開來。第一閘極介電層GD1及第二閘極介電層GD2可包括如氮化物（例如Si ₃N ₄）等材料。

第一通道圖案CH1及第二通道圖案CH2分別設置在第一閘極介電層GD1及第二閘極介電層GD2上。在一些實施例中，第一通道圖案CH1及第二通道圖案CH2可具有不同的導電類型，例如第一通道圖案CH1可具有第一導電型（例如P型），而第二通道圖案CH2可具有第二導電型（例如N型）。舉例而言，第一通道圖案CH1及第二通道圖案CH2可包括不同導電類型的半導體氧化物。第一通道圖案CH1可包括作為P型通道的材料（例如SnO），而第二通道圖案CH2可包括作為N型通道的材料（例如IGZO）。

第一通道圖案CH1可連接至第二工作電壓VDD，而第二通道圖案CH2可連接至第二接地電壓GND2。在一些實施例中，第二接地電壓GND2和第一接地電壓GND1可彼此連接並連接至共同的接地電壓。

第一頂部金屬層TM1及第二頂部金屬層TM2分別設置在第一通道圖案CH1及第二通道圖案CH2上。第一頂部金屬層TM1及第二頂部金屬層TM2可包括導電材料。舉例來說，導電材料可包括諸如Cu、Al、Ti、Ta、W、Pt、Cr、Mo、Sn等金屬或該些金屬的組合或其合金。

在本實施例中，第一元件10的場板FP連接至第二元件20的輸出電壓Vout（輸出電壓Vout與第一通道圖案CH1及第二通道圖案CH2連接）。如此一來，場板FP在第一元件10的各個狀態/階段（例如開啟狀態/切換階段/關閉狀態）下能夠藉由第二元件20而有不同的電位（即施加非固定電壓），使得半導體裝置能夠具有良好的電性表現和可靠度。

以下，將以圖1至圖3來舉例說明半導體裝置的操作方法。所述操作方法包括：提供上述的半導體裝置；以及使第一元件10在開啟狀態（on-state）和關閉狀態（off-state）之間進行切換。

請參照圖1和圖2，第一元件10的汲極區103連接至第一工作電壓VD，第一元件10的源極區（例如包括第一摻雜區104和第二摻雜區105）連接至第一接地電壓GND1，且第二元件20的第一通道圖案CH1連接至第二工作電壓VDD，第二元件20的第二通道圖案CH2連接至第二接地電壓GND2。使第一元件10自關閉狀態切換置開啟狀態包括：對第一元件10的閘極結構GS施加閥值電壓Vin1（即Vin1=“1”）；以及對第二元件20的底部金屬層BM施加第三接地電壓Vin2（即Vin2=“0”），使得第二元件20向第一元件10的場板FP提供源自第二工作電壓VDD的輸出電壓Vout（即Vout=“1”）。如此一來，第一元件10的漂移區101的電子濃度增加，降低開啟電阻（Ron）並提高線性區汲極電流（Idlin），以提升第一元件10的速度並減少其功耗。

請參照圖1和圖3，第一元件10的汲極區103連接至第一工作電壓VD，第一元件10的源極區（例如包括第一摻雜區104和第二摻雜區105）連接至第一接地電壓GND1，且第二元件20的第一通道圖案CH1連接至第二工作電壓VDD，第二元件20的第二通道圖案CH2連接至第二接地電壓GND2。使第一元件10自開啟狀態切換為關閉狀態包括：對第一元件10的閘極結構GS施加第三接地電壓Vin1（即Vin1=“0”）；以及對第二元件20的底部金屬層BM施加閥值電壓（即Vin2=“1”），使得第二元件20向第一元件10的場板FP提供源自第二接地電壓GND2的輸出電壓Vout（即Vout=“0”）。如此一來，第一元件10的漂移區101的電子濃度減少，使得漂移區101的電阻增加，故能夠提高切換階段對熱載子注入（HCI）效應之抵抗性並幫助第一元件10能夠更快地達到關閉狀態。在達到關閉狀態後，由於場板FP被提供可作為浮置電位的源自第二接地電壓GND2的輸出電壓Vout（即Vout=“0”），故可提升第一元件10的崩潰電壓（例如BVdss）。

在一些實施例中，第一元件10可例如為橫向擴散金屬氧化物半導體（LDMOS）元件，而第二元件20可例如為反相器（inverter）。

在一些實施例中，半導體裝置可包括在前段製程（FEOL）中形成的FEOL層FEOL以及在後段製程（BEOL）中形成的BEOL層BEOL，第一元件10在FEOL層FEOL中，而第二元件20在BEOL層BEOL中。如此一來，上述半導體裝置在製程上可具有較低的熱預算（thermal budge）以及較低的製程複雜度，並且易於整合至矽基互補金屬氧化物半導體（Si-based CMOS）製程中。

綜上所述，在上述實施例的半導體裝置及其操作方法中，藉由將包含於第一元件之場板連接至包含於第二元件之第一通道圖案及第二通道圖案的設計，使得場板在第一元件的各個狀態/階段（例如開啟狀態/切換階段/關閉狀態）下能夠藉由第二元件而有不同的電位（即施加非固定電壓）。如此一來，半導體裝置能夠具有良好的電性表現和可靠度。

10:第一元件 20:第二元件 100:基底 101:漂移區 102:主體區 103:汲極區 104:第一摻雜區 105:第二摻雜區 110:介電層 BM:底部金屬層 BEOL:BEOL層 CH1:第一通道圖案 CH2:第二通道圖案 FP:場板 FEOL:FEOL層 GS:閘極結構 GE:閘電極 GD:閘極介電層 GND1:第一接地電壓 GND2:第二接地電壓 HVPW:深井區 GD1:第一閘極介電層 GD2:第二閘極介電層 TM1:第一頂部金屬層 TM2:第二頂部金屬層 VD:第一工作電壓 VDD:第二工作電壓 Vin1、Vin2:閥值電壓/第三接地電壓 Vout:輸出電壓

圖1是依照本發明一實施例的半導體裝置的示意圖。 圖2是依照本發明一實施例的使半導體裝置處於開啟狀態的操作方法的示意圖。 圖3是依照本發明一實施例的使半導體裝置處於關閉狀態的操作方法的示意圖。

10:第一元件

20:第二元件

100:基底

101:漂移區

102:主體區

103:汲極區

104:第一摻雜區

105:第二摻雜區

110:介電層

BM:底部金屬層

BEOL:BEOL層

CH1:第一通道圖案

CH2:第二通道圖案

FP:場板

FEOL:FEOL層

GS:閘極結構

GE:閘電極

GD:閘極介電層

GND1:第一接地電壓

GND2:第二接地電壓

HVPW:深井區

GD1:第一閘極介電層

GD2:第二閘極介電層

TM1:第一頂部金屬層

TM2:第二頂部金屬層

VD:第一工作電壓

VDD:第二工作電壓

Vin1、Vin2:閥值電壓/第三接地電壓

Vout:輸出電壓

Claims (10)

1. 一種半導體裝置，包括：第一元件，設置在基底上且包括：深井區，自所述基底的表面延伸至所述基底中；主體區和漂移區，分別在所述深井區中；源極區和汲極區，分別在所述主體區及所述漂移區中；閘極結構，設置在所述基底的所述表面上且位於所述主體區和所述漂移區上；以及場板，設置在所述漂移區上方且自所述閘極結構向所述汲極區延伸；以及第二元件，設置所述基底上方且包括：底部金屬層；第一閘極介電層及第二閘極介電層，分別設置在所述底部金屬層上；第一通道圖案及第二通道圖案，分別設置在所述第一閘極介電層及所述第二閘極介電層；以及第一頂部金屬層及第二頂部金屬層，分別設置在所述第一通道圖案及所述第二通道圖案上，其中所述第二元件的輸出電壓通過所述第一通道圖案或所述第二通道圖案傳輸，且所述第二元件的所述輸出電壓連接至所述第一元件的所述場板。
2. 如請求項1所述的半導體裝置，更包括： 介電層，設置在所述場板與所述漂移區之間以將所述場板與所述漂移區間隔開來。
3. 如請求項2所述的半導體裝置，其中所述介電層覆蓋所述閘極結構的位在所述漂移區上方的側壁並延伸至所述閘極結構的頂表面上。
4. 如請求項1所述的半導體裝置，其中所述第一通道圖案及所述第二通道圖案包括不同導電類型的半導體氧化物。
5. 如請求項1所述的半導體裝置，其中所述第一元件為橫向擴散金屬氧化物半導體(LDMOS)元件，所述第二元件為反相器(inverter)。
6. 如請求項1所述的半導體裝置，其中所述第二元件設置在所述第一元件上方，且在垂直所述基底的所述表面的方向上，所述第二元件包括與所述第一元件重疊的部分。
7. 如請求項1所述的半導體裝置，其中所述半導體裝置包括在前段製程(FEOL)中形成的FEOL層以及在後段製程(BEOL)中形成的BEOL層，所述第一元件在所述FEOL層中，所述第二元件在所述BEOL層中。
8. 一種半導體裝置的操作方法，包括：提供如請求項1所述的半導體裝置；以及使所述第一元件在開啟狀態(on-state)和關閉狀態(off-state)之間進行切換，其中所述第一元件的所述汲極區連接至第一工作電壓，所述 第一元件的所述源極區連接至第一接地電壓，且所述第二元件的所述第一通道圖案連接至第二工作電壓，所述第二元件的所述第二通道圖案連接至第二接地電壓。
9. 如請求項8所述的操作方法，其中使所述第一元件自所述關閉狀態切換置所述開啟狀態包括：對所述第一元件的所述閘極結構施加閥值電壓；以及對所述第二元件的所述底部金屬層施加第三接地電壓，使得所述第二元件向所述第一元件的所述場板提供源自所述第二工作電壓的輸出電壓。
10. 如請求項8所述的操作方法，其中使所述第一元件自所述開啟狀態切換為所述關閉狀態包括：對所述第一元件的所述閘極結構施加第三接地電壓；以及對所述第二元件的所述底部金屬層施加閥值電壓，使得所述第二元件向所述第一元件的所述場板提供源自所述第二接地電壓的輸出電壓。

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