TW202519057A - 半導體裝置及其形成方法 - Google Patents

Abstract

本揭露提供一種半導體裝置及其形成方法。所述半導體裝置包括基底、記憶體元件、邏輯元件、導電通孔以及虛設通孔。基底包括記憶體胞元區、周邊區以及連接區。基底在連接區中包括彼此間隔開來的第一貫穿孔洞和第二貫穿孔洞。第一貫穿孔洞和第二貫穿孔洞貫穿基底的第一表面以及與第一表面相對的第二表面。記憶體元件設置在記憶體胞元區中。邏輯元件設置在周邊區中。導電通孔設置在第一貫穿孔洞中。虛設通孔設置在第二貫穿孔洞中且與導電通孔、邏輯元件及記憶體元件電性絕緣。

Description

半導體裝置及其形成方法

本發明是有關於一種半導體裝置及其形成方法。

隨著電子裝置的尺寸不斷縮小且使用者對於電子裝置的性能的要求不斷提升，如何使電子裝置在維持既有的水平面積的前提下使其包括更多的元件以及更短的互連線長度為本領域技術人員亟欲努力的目標之一。舉例來說，將不同的晶圓垂直堆疊在一起並藉由矽通孔（through silicon via，TSV）來連接兩者的訊號為一種實現上述目標的手段之一。然而，此手段也會伴隨著一些需要被考慮的問題。舉例來說，垂直連通兩個不同晶圓訊號之矽通孔會於晶圓之矽基底中形成封閉的電流迴路，而該封閉的電流迴路會產生渦電流（eddy current）而對品質因子（Q-factor）造成影響。

本發明提供一種半導體裝置及其形成方法，其藉由將虛設通孔設置在基底的第二貫穿孔洞中以阻斷形成於基底中之封閉電流迴路，如此可有效降低渦電流（eddy current）並且提高品質因子（Q-factor）。

本發明一實施例提供一種半導體裝置，其包括基底、記憶體元件、邏輯元件、導電通孔以及虛設通孔。基底包括記憶體胞元區、周邊區以及連接區。周邊區在記憶體胞元區和連接區之間。基底在連接區中包括彼此間隔開來的第一貫穿孔洞和第二貫穿孔洞。第一貫穿孔洞和第二貫穿孔洞貫穿基底的第一表面以及與第一表面相對的第二表面。記憶體元件設置在記憶體胞元區中。邏輯元件設置在周邊區中。導電通孔設置在第一貫穿孔洞中。虛設通孔設置在第二貫穿孔洞中且與導電通孔、邏輯元件及記憶體元件電性絕緣。

在本發明的一實施例中，半導體裝置更包括第一介電層以及第二介電層。第一介電層設置在基底的第一表面上且圍繞記憶體元件和邏輯元件。第二介電層設置在第一介電層上且覆蓋記憶體元件和邏輯元件，其中虛設通孔包括第二介電層的延伸至第二貫穿孔洞的一部分以及被第二介電層的所述部分圍繞的氣隙（air gap）。

在本發明的一實施例中，導電通孔包括貫穿基底和第一介電層的第一部分以及貫穿第二介電層的第二部分，其中在水平於基底的第一表面的方向上，第二部分的尺寸大於第一部分的尺寸。

在本發明的一實施例中，第一部分和第二部分彼此接觸的界面與第一介電層的表面為共平面。

在本發明的一實施例中，半導體裝置更包括內連線層。內連線層設置在第二介電層上且分別與記憶體元件和邏輯元件電性連接，其中：導電通孔貫穿第一介電層和第二介電層以將內連線層電連接至設置在基底的第二表面上的重佈線層；以及虛設通孔貫穿第一介電層且與內連線層電性絕緣。

在本發明的一實施例中，其中導電通孔包括與重佈線層和內連線層接觸的導電柱以及環繞導電柱的側壁的絕緣層。絕緣層與第一介電層彼此接觸的界面包括與第一介電層的表面為共平面的第一界面以及不同於第一界面的第二界面。

本發明一實施例提供一種形成半導體裝置的方法，其包括以下步驟：提供基底，基底包括記憶體胞元區、周邊區以及連接區，周邊區在記憶體胞元區和連接區之間；於基底的第一表面上形成元件層，元件層包括形成於記憶體胞元區中的記憶體元件、形成於周邊區中的邏輯元件以及圍繞記憶體元件和邏輯元件的第一介電層；於基底的連接區中形成彼此間隔開來的第一貫穿孔洞和第二貫穿孔洞，其中第一貫穿孔洞和第二貫穿孔洞貫穿第一介電層並延伸至基底中；於第一介電層上形成第二介電層，其中第二介電層覆蓋記憶體元件和邏輯元件且包括延伸至第一貫穿孔洞中的第一部分以及延伸至第二貫穿孔洞中並形成虛設通孔的第二部分；移除第二介電層的第一部分以暴露出第一貫穿孔洞並於第二介電層中形成與第一貫穿孔洞連通的開孔；以及於第一貫穿孔洞以及開孔中形成導電通孔。

在本發明的一實施例中，形成半導體裝置的方法更包括：對基底的與第一表面相對的第二表面進行減薄製程，以暴露出導電通孔的一端以及虛設通孔的一端。

在本發明的一實施例中，形成半導體裝置的方法更包括：在進行所述減薄製程之前，於第二介電層上形成內連線層，其中內連線層分別與記憶體元件和邏輯元件電性連接；以及在進行減薄製程之後，於暴露出的導電通孔的端上形成重佈線層，導電通孔將內連線層電連接至重佈線層。

在本發明的一實施例中，在水平於基底的第一表面的方向上，開孔的尺寸大於第一貫穿孔洞的尺寸。

在本發明的一實施例中，第二介電層的第一部分未填滿第一貫穿孔洞而於第一貫穿孔洞中形成第一氣隙，且第二介電層的第二部分未填滿第二貫穿孔洞而於第二貫穿孔洞中形成第二氣隙，且其中虛設通孔包括第二介電層的第二部分以及第二氣隙。

基於上述，在上述實施例的半導體裝置及其形成方法中，虛設通孔設置在基底的第二貫穿孔洞中且與導電通孔、邏輯元件及記憶體元件電性絕緣（例如與導電通孔、邏輯元件及記憶體元件電連接之內連線層電性絕緣），使得虛設通孔能夠阻斷形成於基底中之封閉電流迴路，以有效降低渦電流並且提高品質因子。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。

應當理解，當諸如元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者也可存在中間元件。若當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，則不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接，而「電性連接」或「耦合」可為二元件間存在其它元件。本文中所使用的「電性連接」可包括物理連接（例如有線連接）及物理斷接（例如無線連接）。

本文使用的「約」、「近似」或「實質上」包括所提到的值和在所屬技術領域中具有通常知識者能夠確定之特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的「約」、「近似」或「實質上」可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

使用本文中所使用的用語僅為闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括多數形式。

圖1至圖8是依照本發明一實施例的形成半導體裝置的方法的剖面示意圖。

請參照圖1，提供基底100。基底100包括記憶體胞元區R1、周邊區R2以及連接區R3，其中周邊區R2在記憶體胞元區R1和連接區R3之間。基底100可包括半導體基底或半導體上覆絕緣體（semiconductor on insulator，SOI）基底。半導體基底或SOI基底中的半導體材料可包括元素半導體、合金半導體或化合物半導體。舉例而言，元素半導體可包括Si或Ge。合金半導體可包括SiGe、SiGeC等。化合物半導體可包括SiC、III-V族半導體材料或II-VI族半導體材料。III-V族半導體材料可包括GaN、GaP、GaAs、AlN、AlP、AlAs、InN、InP、InAs、GaNP、GaNAs、GaPAs、AlNP、AlNAs、AlPAs、InNP、InNAs、InPAs、GaAlNP、GaAlNAs、GaAlPAs、GaInNP、GaInNAs、GaInPAs、InAlNP、InAlNAs或InAlPAs。II-VI族半導體材料可包括CdS、CdSe、CdTe、ZnS、ZnSe、ZnTe、HgS、HgSe、HgTe、CdSeS、CdSeTe、CdSTe、ZnSeS、ZnSeTe、ZnSTe、HgSeS、HgSeTe、HgSTe、CdZnS、CdZnSe、CdZnTe、CdHgS、CdHgSe、CdHgTe、HgZnS、HgZnSe、HgZnTe、CdZnSeS、CdZnSeTe、CdZnSTe、CdHgSeS、CdHgSeTe、CdHgSTe、HgZnSeS、HgZnSeTe或HgZnSTe。半導體材料可摻雜有第一導電型的摻雜物或與第一導電型互補的第二導電型的摻雜物。舉例而言，第一導電型可為N型，而第二導電型可為P型。

接著，於基底100的第一表面上形成元件層。元件層包括形成於記憶體胞元區R1中的記憶體元件D1、形成於周邊區R2中的邏輯元件D2以及圍繞記憶體元件D1和邏輯元件D2的第一介電層110。

在一些實施例中，記憶體元件D1可為動態隨機存取記憶體（dynamic random-access memory，DRAM）。舉例來說，記憶體元件D1可包括胞元結構（cell structure）102和形成於胞元結構102上並與胞元結構102電性連接之電容器104。胞元結構102可例如包括電晶體（未示出）、與電晶體之源極電連接的位元線（未示出）、與電晶體之閘極電連接的字元線（未示出）、與電晶體之汲極電連接的電容器104以及將電晶體之汲極電連接至電容器104的電容接觸件（未示出）。位元線和/或電容接觸件可例如形成於第一介電層110中；而電晶體和/或字元線可例如形成於基底100中，但不以此為限。在一些實施例中，第一介電層110可環繞胞元結構102的側壁而未環繞電容器104的側壁。

在一些實施例中，邏輯元件D2可包括邏輯電晶體（未示出），邏輯電晶體可包括形成於第一介電層110中的閘極（未示出）以及形成於基底100中的源極和汲極。

在一些實施例中，第一介電層110的材料可包括如氧化物（例如氧化矽）或氮化物（例如氮化矽）等介電材料。

之後，於基底100的周邊區R2上的第一介電層110上形成與邏輯元件D2電性連接之導電層M0。舉例來說，導電層M0可分別與邏輯電晶體的閘極、源極和汲極電性連接。導電層M0可包括如金屬或金屬合金等的導電材料。在一些實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。

然後，請參照圖1和圖2，於基底100的連接區R3中形成彼此間隔開來的第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2，其中第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2貫穿第一介電層110並延伸至基底100中。在一些實施例中，第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2可在形成電容器104的上電極（未示出）之後形成。在一些實施例中，第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2可藉由以下步驟形成。首先，於第一介電層110上形成光阻圖案（未示出），該光阻圖案定義出後續欲形成第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2的位置。之後，可藉由蝕刻的方式移除該光阻圖案所暴露之第一介電層110以及位在其下方的基底100，以形成第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2。在一些實施例中，由於形成第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2的製程是在形成完記憶體元件D1和邏輯元件D2之後進行，屬於中矽通孔中間（TSV-middle）製程。而後，在形成第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2之後，將該光阻圖案移除。

之後，請參照圖2和圖3，於第一介電層110上形成第二介電層120。第二介電層120覆蓋記憶體元件D1和邏輯元件D2且包括延伸至第一貫穿孔洞TSVH1中的第一部分120a以及延伸至第二貫穿孔洞TSVH2中的第二部分120b。第二介電層120可包括如氧化矽等介電材料。在一些實施例中，第二介電層120的第一部分120a未填滿第一貫穿孔洞TSVH1而於第一貫穿孔洞TSVH1中形成第一氣隙AG1，且第二介電層120的第二部分120b未填滿第二貫穿孔洞TSVH2而於第二貫穿孔洞TSVH2中形成第二氣隙AG2。在一些實施例中，為了使第一氣隙AG1和第二氣隙AG2分別形成於第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2中，第二介電層120具有較大的厚度（例如較第一介電層110的厚度大）。舉例來說，在第一貫穿孔洞TSVH1和/或第二貫穿孔洞TSVH2於水平於基底100的第一表面的方向上的尺寸為約3 μm至5 μm的情況下，第二介電層120的厚度可約為2.5μm。

接著，請參照圖2至圖4，對第二介電層120進行平坦化製程（例如化學機械研磨製程）以形成經平坦化的第二介電層122，其中第二介電層122包括延伸至第一貫穿孔洞TSVH1中的第一部分122a以及延伸至第二貫穿孔洞TSVH2中並形成虛設通孔DTSV的一部分的第二部分122b。在本實施例中，由於第二介電層122的第二部分122b未填滿第二貫穿孔洞TSVH2而於第二貫穿孔洞TSVH2中形成第二氣隙AG2，故所形成之虛設通孔DTSV包括第二介電層122的第二部分122b以及第二氣隙AG2，使得虛設通孔DTSV能夠有效降低渦電流（eddy current）並且提高品質因子（Q-factor）。

之後，請參照圖4和圖5，於第二介電層122中形成導電接觸件130，其中導電接觸件130可包括形成於記憶體胞元區R1中並與記憶體元件D1電連接的導電接觸件130a以及形成於周邊區R2中並與邏輯元件D2電連接的導電接觸件130b。導電接觸件130a可電連接至記憶體元件D1的電容器104的上電極。導電接觸件130b可電連接至導電層M0並通過導電層M0電連接至邏輯元件D2。導電接觸件130可包括導電材料，例如金屬、金屬合金、金屬氮化物、金屬矽化物或其組合。在一些實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。金屬氮化物可例如是氮化鈦、氮化鎢、氮化鉭、氮化矽鉭、氮化矽鈦、氮化矽鎢或其組合。金屬矽化物可包括矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳或其組合。

然後，請參照圖5和圖6，移除第二介電層122的第一部分122a以暴露出第一貫穿孔洞TSVH1並於第二介電層122中形成與第一貫穿孔洞TSVH1連通的開孔122h。在一些實施例中，可藉由以下步驟來暴露出第一貫穿孔洞TSVH1並形成開孔122h。首先，於第二介電層122上形成光阻圖案（未示出），該光阻圖案定義出後續欲形成開孔122h的位置。之後，可藉由蝕刻的方式移除該光阻圖案所暴露之第二介電層122以及位於其下方之第二介電層122的第一部分122a，以形成開孔122h並暴露出了第一貫穿孔洞TSVH1。在一些實施例中，在水平於基底100的第一表面的方向上，開孔122h的尺寸可大於或等於第一貫穿孔洞TSVH1的尺寸。而後，在形成開孔122h並暴露出了第一貫穿孔洞TSVH1之後，將該光阻圖案移除。在一些實施例中，形成開孔122h的製程也可整合於前述形成導電接觸件130的製程中。

之後，請參照圖6和圖7，於第一貫穿孔洞TSVH1以及開孔122h中形成導電通孔140。導電通孔140可包括絕緣層142及導電柱144。在一些實施例中，導電通孔140可藉由以下步驟形成。首先，於第一貫穿孔洞TSVH1和開孔122h所界定的表面上形成絕緣層142。接著，於絕緣層142上形成導電柱144。在一些實施例中，如圖7所示，絕緣層142共形地形成於第一貫穿孔洞TSVH1和開孔122h所界定的表面上，而導電柱144形成於絕緣層142上並填滿第一貫穿孔洞TSVH1和開孔122h中的剩餘部分。絕緣層142可例如包括如氧化物或氮化物等介電材料。導電柱144可包括導電材料，例如金屬、金屬合金、金屬氮化物、金屬矽化物或其組合。在一些實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。金屬氮化物可例如是氮化鈦、氮化鎢、氮化鉭、氮化矽鉭、氮化矽鈦、氮化矽鎢或其組合。金屬矽化物可包括矽化鎢、矽化鈦、矽化鈷、矽化鋯、矽化鉑、矽化鉬、矽化銅、矽化鎳或其組合。

然後，於第二介電層122上形成內連線層M1。內連線層M1分別與記憶體元件D1、邏輯元件D2和導電通孔140電性連接。舉例來說，內連線層M1通過導電接觸件130a與記憶體元件D1的電容器104的上電極電性連接。內連線層M1通過導電接觸件130b和導電層M0與邏輯元件D2電性連接。內連線層M1可包括如金屬或金屬合金等的導電材料。在一些實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。

之後，請參照圖7和圖8，對基底100的與第一表面相對的第二表面進行減薄製程（thinning process），以暴露出導電通孔140的一端以及虛設通孔DTSV的一端。在進行所述減薄製程之後，於暴露出的導電通孔140的所述端上形成重佈線層150，其中導電通孔140將內連線層M1電連接至重佈線層150。重佈線層150可包括如金屬或金屬合金等的導電材料。在一些實施例中，金屬與金屬合金可例如是Cu、Al、Ti、Ta、W、Pt、Cr、Mo或其合金。

以下，將藉由圖2和圖8來舉例說明本發明一實施例的半導體裝置。此外，形成本發明一實施例的半導體裝置的方法雖然是以上述方法為例進行說明，但形成本發明的半導體裝置的方法並不以此為限。

請參照圖2和圖8，半導體裝置包括基底100、記憶體元件D1、邏輯元件D2、導電通孔140和虛設通孔DTSV。基底100包括記憶體胞元區R1、周邊區R2以及連接區R3。周邊區R2在記憶體胞元區R1和連接區R3之間。基底100在連接區R3中包括彼此間隔開來的第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2。第一貫穿孔洞TSVH1和第二貫穿孔洞TSVH2貫穿基底100的第一表面以及與第一表面相對的第二表面。記憶體元件D1設置在記憶體胞元區R1中。邏輯元件D2設置在周邊區R2中。導電通孔140設置在第一貫穿孔洞TSVH1中。虛設通孔DTSV設置在第二貫穿孔洞TSVH2中且與導電通孔140、邏輯元件D2及記憶體元件D1電性絕緣。

在一些實施例中，半導體裝置更包括第一介電層110以及第二介電層122。第一介電層110設置在基底100的第一表面上且圍繞記憶體元件D1和邏輯元件D2。第二介電層122設置在第一介電層110上且覆蓋記憶體元件D1和邏輯元件D2，其中虛設通孔DTSV包括第二介電層122的延伸至第二貫穿孔洞TSVH2的一部分（例如第二部分122b）以及被第二介電層122的所述部分圍繞的氣隙（例如第二氣隙AG2）。

在一些實施例中，導電通孔140包括貫穿基底100和第一介電層110的第一部分以及貫穿第二介電層122的第二部分，其中在水平於基底100的第一表面的方向上，所述第二部分的尺寸大於所述第一部分的尺寸。在一些實施例中，所述第一部分和所述第二部分彼此接觸的界面與第一介電層110的表面為共平面。

在一些實施例中，半導體裝置更包括內連線層M1。內連線層M1設置在第二介電層122上且分別與記憶體元件D1和邏輯元件D2電性連接。導電通孔140貫穿第一介電層110和第二介電層122以將內連線層M1電連接至設置在基底100的第二表面上的重佈線層150。虛設通孔DTSV貫穿第一介電層110且與內連線層M1電性絕緣，使得虛設通孔DTSV能夠阻斷形成於基底100中之封閉電流迴路，以有效降低渦電流並且提高品質因子。在一些實施例中，導電通孔140包括與重佈線層150和內連線層M1接觸的導電柱144以及環繞導電柱144的側壁的絕緣層142，其中絕緣層142與第一介電層110彼此接觸的界面包括與第一介電層110的表面為共平面的第一界面以及不同於第一界面的第二界面。

綜上所述，在上述實施例的半導體裝置及其形成方法中，虛設通孔設置在基底的第二貫穿孔洞中且與導電通孔、邏輯元件及記憶體元件電性絕緣（例如與導電通孔、邏輯元件及記憶體元件電連接之內連線層電性絕緣），使得虛設通孔能夠阻斷形成於基底中之封閉電流迴路，以有效降低渦電流並且提高品質因子。

100:基底 102:胞元結構 104:電容器 110:第一介電層 120、122:第二介電層 120a、122a:第一部分 120b、122b:第二部分 122h:開孔 130、130a、130b:導電接觸件 140:導電通孔 142:絕緣層 144:導電柱 150:重佈線層 AG1:第一氣隙 AG2:第二氣隙 D1:記憶體元件 D2:邏輯元件 DTSV:虛設通孔 M0:導電層 M1:內連線層 R1:記憶體胞元區 R2:周邊區 R3:連接區 TSVH1:第一貫穿孔洞 TSVH2:第二貫穿孔洞

圖1至圖8是依照本發明一實施例的形成半導體裝置的方法的剖面示意圖。

100:基底

102:胞元結構

104:電容器

110:第一介電層

122:第二介電層

122b:第二部分

130、130a、130b:導電接觸件

140:導電通孔

142:絕緣層

144:導電柱

150:重佈線層

AG2:第二氣隙

D1:記憶體元件

D2:邏輯元件

DTSV:虛設通孔

M0:導電層

M1:內連線層

R1:記憶體胞元區

R2:周邊區

R3:連接區

Claims (11)

1. 一種半導體裝置，包括： 基底，包括記憶體胞元區、周邊區以及連接區，所述周邊區在所述記憶體胞元區和所述連接區之間，其中所述基底在所述連接區中包括彼此間隔開來的第一貫穿孔洞和第二貫穿孔洞，所述第一貫穿孔洞和所述第二貫穿孔洞貫穿所述基底的第一表面以及與所述第一表面相對的第二表面； 記憶體元件，設置在所述記憶體胞元區中； 邏輯元件，設置在所述周邊區中； 導電通孔，設置在所述第一貫穿孔洞中；以及 虛設通孔，設置在所述第二貫穿孔洞中且與所述導電通孔、所述邏輯元件及所述記憶體元件電性絕緣。
2. 如請求項1所述的半導體裝置，更包括： 第一介電層，設置在所述基底的所述第一表面上且圍繞所述記憶體元件和所述邏輯元件；以及 第二介電層，設置在所述第一介電層上且覆蓋所述記憶體元件和所述邏輯元件，其中所述虛設通孔包括所述第二介電層的延伸至所述第二貫穿孔洞的一部分以及被所述第二介電層的所述部分圍繞的氣隙（air gap）。
3. 如請求項2所述的半導體裝置，其中所述導電通孔包括貫穿所述基底和所述第一介電層的第一部分以及貫穿所述第二介電層的第二部分，其中在水平於所述基底的所述第一表面的方向上，所述第二部分的尺寸大於所述第一部分的尺寸。
4. 如請求項3所述的半導體裝置，其中所述第一部分和所述第二部分彼此接觸的界面與所述第一介電層的表面為共平面。
5. 如請求項2所述的半導體裝置，更包括： 內連線層，設置在所述第二介電層上且分別與所述記憶體元件和所述邏輯元件電性連接，其中： 所述導電通孔貫穿所述第一介電層和所述第二介電層以將所述內連線層電連接至設置在所述基底的所述第二表面上的重佈線層；以及 所述虛設通孔貫穿所述第一介電層且與所述內連線層電性絕緣。
6. 如請求項5所述的半導體裝置，其中所述導電通孔包括與所述重佈線層和所述內連線層接觸的導電柱以及環繞所述導電柱的側壁的絕緣層，其中所述絕緣層與所述第一介電層彼此接觸的界面包括與所述第一介電層的表面為共平面的第一界面以及不同於所述第一界面的第二界面。
7. 一種形成半導體裝置的方法，包括： 提供基底，所述基底包括記憶體胞元區、周邊區以及連接區，所述周邊區在所述記憶體胞元區和所述連接區之間； 於所述基底的第一表面上形成元件層，所述元件層包括形成於所述記憶體胞元區中的記憶體元件、形成於所述周邊區中的邏輯元件以及圍繞所述記憶體元件和所述邏輯元件的第一介電層； 於所述基底的所述連接區中形成彼此間隔開來的第一貫穿孔洞和第二貫穿孔洞，其中所述第一貫穿孔洞和所述第二貫穿孔洞貫穿所述第一介電層並延伸至所述基底中； 於所述第一介電層上形成第二介電層，其中所述第二介電層覆蓋所述記憶體元件和所述邏輯元件且包括延伸至所述第一貫穿孔洞中的第一部分以及延伸至所述第二貫穿孔洞中並形成虛設通孔的第二部分； 移除所述第二介電層的所述第一部分以暴露出所述第一貫穿孔洞並於所述第二介電層中形成與所述第一貫穿孔洞連通的開孔；以及 於所述第一貫穿孔洞以及所述開孔中形成導電通孔。
8. 如請求項7所述的方法，更包括： 對所述基底的與所述第一表面相對的第二表面進行減薄製程，以暴露出所述導電通孔的一端以及所述虛設通孔的一端。
9. 如請求項8所述的方法，更包括： 在進行所述減薄製程之前，於所述第二介電層上形成內連線層，其中所述內連線層分別與所述記憶體元件和所述邏輯元件電性連接；以及 在進行所述減薄製程之後，於暴露出的所述導電通孔的所述端上形成重佈線層，所述導電通孔將所述內連線層電連接至所述重佈線層。
10. 如請求項7所述的方法，其中在水平於所述基底的所述第一表面的方向上，所述開孔的尺寸大於所述第一貫穿孔洞的尺寸。
11. 請求項7所述的方法，其中所述第二介電層的所述第一部分未填滿所述第一貫穿孔洞而於所述第一貫穿孔洞中形成第一氣隙，且所述第二介電層的所述第二部分未填滿所述第二貫穿孔洞而於所述第二貫穿孔洞中形成第二氣隙，且其中所述虛設通孔包括所述第二介電層的所述第二部分以及所述第二氣隙。

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