TWI749425B - 半導體元件的製備方法 - Google Patents

Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件具有一半導體基底、複數個第一組導電部件、複數個隔離區塊、複數個第一組支撐柱體以及複數個空間，該複數個第一組導電部件分開地設置在該半導體基底上方，該複數個隔離區塊分別地對應設置在相鄰對的該複數個第一組導電部件之間，該複數個第一組支撐柱體分別地對應設置在相鄰對的該複數個第一組導電部件之間，且分別地對應設置在該複數個隔離區塊上方，該複數個空間分別地對應設置在鄰近該複數個第一組支撐柱體，且分別地對應設置在該複數個隔離區塊上方。

Description

半導體元件的製備方法

本申請案主張2019/07/22申請之美國正式申請案第16/517,903號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有空間(氣隙)的半導體元件及其製備方法。

半導體元件係使用在不同的電子應用中，例如個人電腦、行動電話、數位相機，以及其他電子設備。半導體元件的尺寸持續地等比例縮小，以符合運算力(computing ability)的需求。然而，許多之問題的變異係出現在在等比例縮小製程期間，並影響其最終墊子特性、品質以及良率。因此，在達到改善品質、良率以及可靠度上仍具有挑戰性。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件。該半導體元件包括一半導體基底；複數個第一組導電部件，分開地設置在該半導體基底上 方；複數個隔離區塊，分別地對應設置在相鄰對的該複數個第一組導電部件之間；複數個第一組支撐柱體，分別地對應設置在相鄰對的該複數個第一組導電部件之間，且分別地對應設置在該複數個隔離區塊上方；以及複數個空間，分別地對應設置在鄰近該複數個第一組支撐柱體處，且分別地對應設置在該複數個隔離區塊上方。

在一些實施例中，該半導體元件還包括一第一密封層，其中該第一密封層設置在該複數個第一組導電部件的上方。

在一些實施例中，該複數個第一組導電部件由金屬、金屬合金、矽酸鹽、矽化物、多晶矽或非晶矽所製。

在一些實施例中，該複數個第一組支撐柱體由一未摻雜氧化物所製。

在一些實施例中，該第一密封層由氧化矽、氮化矽、旋塗式玻璃、氮氧化矽或氧化氮化矽所製。

在一些實施例中，該複數個空間的其中一個的一寬度小於或等於在該複數個第一組導電部件中的一相鄰對之間的一水平距離的四分之一。

在一些實施例中，該複數個第一組支撐柱體與該複數個隔離區塊由未摻雜氧化物所製。

在一些實施例中，該複數個第一組導電部件的其中一個與該複數個空間與其鄰近的一個之間的一水平距離，小於50nm。

在一些實施例中，該第一密封層包括複數個突部，該等突部占用該複數個空間的頂部。

在一些實施例中，該複數個突部的一底端，低於該複數個 第一組導電部件的一頂端。

在本揭露之另一實施例提供一種半導體元件。該半導體元件包括一半導體基底；一第一導電部件，設置在該半導體基底上方；一第二導電部件，設置在該半導體基底上方，並與該第一導電部件分開設置；一隔離區塊，設置在該半導體基底上方，且位在該第一導電部件與該第二導電部件之間；一第三導電部件，設置在該半導體基底上方，並與該第一導電部件相對設置，而該第二導電部件夾置在該第一導電部件與該第三導電部件之間；一第一支撐柱體，設置在該隔離區塊上方，且位在該第一導電部件與該第二導電部件之間；一第一空間，設置在該隔離區塊上方，且位在該第一導電部件與該第一支撐柱體之間；以及一第二空間，設置在該隔離區塊上方，且位在該第二導電部件與該第一支撐柱體之間。

在一些實施例中，該第一導電部件由金屬、金屬合金、矽酸鹽、矽化物、多晶矽或非晶矽所製。

在一些實施例中，該第一支撐柱體與該隔離區塊由一未摻雜氧化物所製。

在一些實施例中，該半導體元件還包括一第一密封層，其中該第一密封層設置在該第一導電部件、該第二導電部件、該第三導電部件以及該第一支撐柱體上方。

在一些實施例中，該第一密封層由氧化矽、氮化矽、旋塗式玻璃、氮氧化矽或氧化氮化矽所製。

在一些實施例中，該第一密封層包括複數個突部，該等突部占用該複數個空間的頂部。

在一些實施例中，該複數個突部的一底端，低於該複數個 第一組導電部件的一頂端。

在一些實施例中，該第一空間的一寬度小於或等於在該第一導電部件與該第二導電部件之間的一水平距離的四分之一。

在本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法的步驟包括提供一基底；在該基底上形成一第一隔離膜；在該第一隔離膜上方形成複數個暫時圖案，且在該複數個暫時圖案的相鄰對之間分別地對應形成複數個隔離區塊；形成複數個犧牲層，該複數個犧牲層沿著該複數個暫時圖案的側壁設置，並分別地對應位在該複數個隔離區塊上方；形成複數個支撐柱體，該複數個支撐柱體分別地對應設置在該複數個犧牲層的相鄰對之間，並分別地對應設置在該複數個隔離區塊上方；移除該複數個暫時圖案，並在先前由該複數個犧牲層所佔用的位置處形成複數個凹處；藉由以一導電材料填滿該複數個凹處，以形成複數個第一導電層；以及移除該複數個犧牲層，並在先前由該複數個犧牲層所佔用的位置處形成複數個空間；其中該複數個犧牲層中的其中一個之一寬度，小於或等於該複數個第一導電層中的一相鄰對之間的一水平距離的四分之一。

在一些實施例中，該半導體元件的製備方法還包括移除該複數個犧牲層，並在先前由該複數個犧牲層所占用的位置處形成複數個空間之後，在該複數個支撐柱體上方形成一第一密封層。

由於本揭露之半導體元件的設計，可減輕來自相鄰導電元件之寄生電容(parasitic capacitance)所產生的阻容遲滯(resistive-capacitive delay)。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的 之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:半導體基底

20-2:頂端

20-1:頂端

20:第一組導電部件

30-2:頂端

30-1:頂端

30:第一組支撐柱體

40:空間

70:第一導電通孔

100:基底

101:隔離結構

102:控制結構

103:底隔離層

104:中間層

105:頂層

106:輕度摻雜區

107:間隙子

108:重度摻雜區

109-1:隔離區塊

109:第一隔離膜

111-2:第一導電層

110:接觸點

111-1:凹處

111:暫時圖案

112:犧牲層

113:支撐柱體

114:第二隔離膜

115:第三隔離膜

116:溝槽開口

117:通孔開口

118:導電部件

119:鈍化層

120:保護層

121:焊料單元

201:第一導電部件

202:第二導電部件

203:第三導電部件

204:第四導電部件

205:第五導電部件

206:第六導電部件

207:第七導電部件

208:第八導電部件

209:第九導電部件

210:第十導電部件

211:第十一導電部件

212:第十二導電部件

301:第一支撐柱體

302:第二支撐柱體

303:第三支撐柱體

304:第四支撐柱體

305:第五支撐柱體

306:第六支撐柱體

307:第七支撐柱體

401:第一空間

402:第二空間

403:第三空間

404:第四空間

405:第五空間

406:第六空間

407:第七空間

408:第八空間

409:第九空間

410:第十空間

411:第十一空間

412:第十二空間

413:第十三空間

414:第十四空間

501-2:底端

501-1:第一突部

502-2:底端

501:第一密封層

502-1:第二突部

502:第二密封層

503:第三密封層

601:第一隔離層

602:第二隔離層

603:第三隔離層

604:第四隔離層

605:第五隔離層

606:第六隔離層

701:第一通孔

702:第二通孔

703:第三通孔

704:第四通孔

901:焊料單元

902:襯墊單元

W1:水平距離

W2:水平距離

W3:寬度

W4:水平距離

W5:水平距離

W6:水平距離

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

S21:步驟

S23:步驟

S25:步驟

S27:步驟

S29:步驟

S31:步驟

S33:步驟

S35:步驟

S37:步驟

S39:步驟

S41:步驟

S43:步驟

S45:步驟

S47:步驟

S49:步驟

S51:步驟

S53:步驟

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1到圖9為依據本揭露一些實施例的一些半導體元件之剖視示意圖。

圖10為依據本揭露一些實施例的一種半導體元件的製備方法之流程圖。

圖11到圖32為依據本揭露一些實施例的一種半導體元件之製備流程的剖視示意圖。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施 例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

此外，在本揭露中形成一個部件在另一個部件之上(on)、與 另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為 製造流程而發生。

在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。

需注意的是，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。

圖1為依據本揭露一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖1，半導體元件具有一半導體基底10、複數個第一組導電部件(first set conductive elements)20、複數個第一組支撐柱體(first set supporting pillars)30、複數個空間40，以及一第一密封層501。

請參考圖1，舉例來說，半導體基底10可包含半導體部件，例如電晶體、二極體或其類似物。半導體基底10亦可包含多個隔離層與多個導電部件，該等導電部件配置在該等隔離層之間並電性連接該等半導體部件。舉例來說，半導體基底10可由矽(Si)、摻雜矽(doped silicon)、矽鍺(silicon germanium)、絕緣體上覆矽(silicon on insulator)、藍寶石上覆矽(silicon on sapphire)、絕緣體上覆矽鍺(silicon germanium on insulator)、碳化矽(silicon carbide)、鍺(germanium)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷砷化鎵(gallium arsenide phosphide)、磷化銦(indium phosphide)、磷化銦鎵(indium gallium phosphide)，或任何其他IV-IV族、III-V族或II-VI族半導體材料所製。

請參考圖1，複數個第一組導電部件20分開地配置在半導體基底10上方，並電性連接包含在半導體基底10中的該等半導體部件或是包含在半導體基底10中的該等導電部件。舉例來說，複數個第一組導電部件20可為半導體元件的線路(line)的前端之多個接觸點(contacts)，或者是半導體元件的線路的後端之多個金屬線(metal lines)。

請參考圖1，在所述的實施例中，複數個第一組導電部件20具有一第一導電部件201、一第二導電部件202、一第三導電部件203，以及一第四導電部件204。第一導電部件201設置在半導體基底10上，並電性連接包含在半導體基底10中的該等半導體部件或是包含在半導體基底10中的該等導電部件。第二導電部件202配置在半導體基底10上，並電性連接包含在半導體基底10中的該等半導體部件或是包含在半導體基底10中的該等導電部件。第二導電部件202與第一導電部件201分開設置。第三導電部件203配置在半導體基底10上，並電性連接包含在半導體基底10中的該等半導體部件或是包含在半導體基底10中的該等導電部件。該第三導電部件203與該第一導電部件201相對設置，且第二導電部件202夾置在第一導電部件201與第三導電部件203之間。第四導電部件204配置在半導體基底10上，並電性連接包含在半導體基底10中的該等半導體部件或是包含在半導體基底10中的該等導電部件。第四導電部件204與第二導電部件202相對設置，且第三導電部件203夾置在第二導電部件202與第四導電部件204之間。第一導電部件201的一右側壁與第二導電部件202的一左側壁之間的一水平距離W2，小於或等於第一導電部件201的一右側壁與第二導電部件202的一右側壁之間的一水平距離W1。

舉例來說，複數個第一組導電部件20可由金屬、金屬合金、矽酸鹽(silicate)、矽化物(silicide)、多晶矽(polysilicon)、非晶矽(amorphous silicon)，或任何其他半導體相容的導電材料所製。特別地是，在所述的實施例中，舉例來說，第一導電部件201、第二導電部件202、第三導電部件203，以及第四導電部件204由金屬、金屬合金、矽酸鹽、矽化物、多晶矽、非晶矽，或任何其他半導體相容的導電材料所製。 舉例來說，所述金屬為鋁、鎢或銅。舉例來說，所述金屬合金為銅合金，而所述銅合金可由銅以及選自以下群組中至少一個元素所形成：碳(carbon)、銀(silver)、鋅(zinc)、鋁、鈦(titanium)、鈷、鉭(tantalum)、銦(indium)、錫(tin)、錳(manganese)、鎂(magnesium)、鉻(chromium)、鍺(germanium)、鍶(strontium)、鉑(platinum)，以及鋯(zirconium)。

請參考圖1，複數個第一組支撐柱體30設置在半導體基底10上方，並分別地對應設置在該複數個第一組導電部件20的該等相鄰對(adjacent pairs)之間。在所述的實施例中，複數個隔離區塊(insulating blocks)109-1設置在複數個第一組支撐柱體30與基底之間。在一些實施例中，複數個隔離區塊109-1由未摻雜氧化物(undoped oxide)所製。在一些實施例中，複數個隔離區塊109-1的高度小於該等第一組導電部件20的高度。在所述的實施例中，複數個第一組支撐柱體30具有一第一支撐柱體301、一第二支撐柱體302，以及一第三支撐柱體303。

請參考圖1，第一支撐柱體301設置在第一導電部件201與第二導電部件202之間。第二支撐柱體302設置在第二導電部件202與第三導電部件203之間。第三支撐柱體303設置在第三導電部件203與第四導電部件204之間。複數個第一組支撐柱體30可由一未摻雜氧化物所製，例如氧 化矽或未摻雜矽玻璃。特別地是，第一支撐柱體301、第二支撐柱體302以及第三支撐柱體303由一未摻雜氧化物所製，例如氧化矽或未摻雜矽玻璃。

請參考圖1，或者是，在所述的其他實施例中，舉例來說，複數個第一組支撐柱體30可由氮化矽、氧化矽、氮氧化矽、流動氧化物(flowable oxide)、矽氮烷(tonen silazen)、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)、電漿輔助四氧乙基矽(plasma-enhanced tetra-ethyl orthoSilicate)、氟矽酸鹽玻璃(fluoride silicate glass)、摻雜有碳的氧化矽(carbon doped silicon oxide)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有機矽酸鹽玻璃(organo silicate glass)、聚對二甲苯(parylene)、雙苯丙環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、孔洞聚合材料(porous polymeric material)或其組合所製，但並不以此為限。特別地是，第一支撐柱體301、第二支撐柱體302以及第三支撐柱體303由氮化矽、氧化矽、氮氧化矽、流動氧化物、矽氮烷、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿輔助四氧乙基矽、氟矽酸鹽玻璃、摻雜有碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯丙環丁烯、聚醯亞胺、孔洞聚合材料或其組合所製，但並不以此為限。

需注意的是，在本揭露中，氮氧化矽代表含有矽、氮以及氧的一摻雜物，其氧的比例大於氮的比例。氧化氮化矽代表含有矽、氧以及氮的一摻雜物，其氮的比例大於氧的比例。

請參考圖1，或者是，在所述的其他實施例中，複數個第一組支撐柱體30可由具有低於3.0的一介電常數的一低介電常數材料所製。 特別地是，第一支撐柱體301、第二支撐柱體302以及第三支撐柱體303由具有低於3.0的一介電常數的一低介電常數材料所製。

請參考圖1，複數個空間40分別地對應設置在鄰近複數個第一組支撐柱體30處。在所述的實施例中，複數個空間40具有一第一空間401、一第二空間402、一第三空間403、一第四空間404、一第五空間405，以及一第六空間406。

請參考圖1，第一空間401配置在第一導電部件201與第一支撐柱體301之間。第一空間401的一寬度W3小於或等於第一導電部件201的右側壁與第二導電部件202的左側壁之間的水平距離W2。第二空間402配置在第一支撐柱體301與第二導電部件202之間。第二空間402的一寬度大致地等於第一空間401的寬度W3。第三空間403設置在第二導電部件202與第二支撐柱體302之間。第三空間403的一寬度大致地等於第一空間401的寬度W3。第四空間404設置在第二支撐柱體302與第三導電部件203之間。第四空間404的一寬度大致地等於第一空間401的寬度W3。第五空間405設置在第三導電部件203與第三支撐柱體303之間。第五空間405的一寬度大致地等於第一空間401的寬度W3。第六空間406設置在第三支撐柱體303與第四導電部件204之間。第六空間406的一寬度大致地等於第一空間401的寬度W3。複數個空間40可以空氣(air)或氮氣(nitrogen)填滿，並具有接近1.0的一介電常數。特別地是，第一空間401、第二空間402、第三空間403、第四空間404、第五空間405以及第六空間406可以空氣(air)或氮氣(nitrogen)填滿，並具有接近1.0的一介電常數。

請參考圖1，第一密封層501設置在複數個第一組導電部件20與複數個第一組支撐柱體30上方。第一密封層501可密封複數個空間40。在所述的實施例中，第一密封層501設置在第一導電部件201、第二導電部件202、第三導電部件203、第四導電部件204、第一支撐柱體301、第二支撐柱體302以及第三支撐柱體303上方。第一密封層501可密封第一空間401、第二空間402、第三空間403、第四空間404、第五空間405以及第六空間406。

舉例來說，第一密封層501可由一隔離材料所製，例如氧化矽、氮化矽、旋塗式玻璃、氮氧化矽、氧化氮化矽或其類似物。需注意的是，術語「密封(seal)」可意指密封複數個空間40而沒有以具有形成第一密封層501之任何材料填滿複數個空間40，或是密封複數個空間40的同時以具有形成第一密封層501的一些材料部分地填滿複數個空間40。第一密封層501的一厚度可約為1000Å(Angstroms)到5000Å。然而，第一密封層501的厚度可依據其環境而設定在一所欲的範圍(arbitrary range)。

由於複數個空間40設置在複數個第一組導電部件20之間的設計，可減輕來自相鄰導電部件之寄生電容所產生的阻容遲滯。此外，複數個第一組支撐柱體30亦確保接下來之半導體製程的半導體元件之機械強度，而所述接下來的半導體製程例如沉積、蝕刻、研磨(polishing)、封裝(packaging)等等。

請參考圖1，在一些實施例中，第一密封層501包括一第一突部(first protruding portion)501-1，其部分地占用空間401、402、403、404、405、406的頂部。在一些實施例中，第一突部501-1的底端501-2低於導電部件201、202、203、204的頂端20-1。在一些實施例中， 第一突部501-1的底端501-2低於支撐柱體301、302、303的頂端30-1。在一些實施例中，第一突部501-1與第一密封層501為一體成型，以避免第一密封層501從支撐柱體301、302、303與導電部件201、202、203、204剝離。

圖2為依據本揭露另一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖2，半導體元件具有一第一隔離層601。第一隔離層601設置在第二導電部件202與第三導電部件203之間。第一隔離層601直接接觸第二導電部件202的一右側壁以及第三導電部件203的一左側壁。特別是，並非複數個第一組導電部件20的每一相鄰對(adjacent pair)均以一空間分開。複數個空間40以及複數個第一組導電部件20與複數個第一組支撐柱體30的總和之一覆蓋率(coverage rate)，大約為42%到53%。

舉例來說，第一隔離層601可由氮化矽、氧化矽、氮氧化矽、流動氧化物(flowable oxide)、矽氮烷(tonen silazen)、未摻雜矽玻璃(undoped silica glass)、硼二氧化矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)、電漿輔助四氧乙基矽(plasma-enhanced tetra-ethyl orthoSilicate)、氟矽酸鹽玻璃(fluoride silicate glass)、摻雜有碳的氧化矽(carbon doped silicon oxide)、乾凝膠(xerogel)、氣凝膠(aerogel)、非晶氟化碳(amorphous fluorinated carbon)、有機矽酸鹽玻璃(organo silicate glass)、聚對二甲苯(parylene)、雙苯丙環丁烯(bis-benzocyclobutenes)、聚醯亞胺(polyimide)、孔洞聚合材料(porous polymeric material)或其組合所製， 但並不以此為限。第一隔離層601的存在可增加半導體元件的機械強度(mechanical strength)。

圖3為依據本揭露另一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖3，半導體元件還具有複數個第二組半導體部件、複數個第二組支撐柱體，以及一第二密封層502。複數個空間40還具有一第七空間407、一第八空間408、一第九空間409、一第十空間410、一第十一空間411，以及一第十二空間412。複數個第二組導電部件可電性連接複數個第一組導電部件20，並具有一第五導電部件205、一第六導電部件206、一第七導電部件207，以及一第八導電部件208。複數個第二組支撐柱體具有一第四支撐柱體304、一第五支撐柱體305，以及一第六支撐柱體306。

請參考圖3，第五導電部件205、第六導電部件206、第七導電部件207，以及第八導電部件208設置在第一密封層501上，並相互分開設置。第四支撐柱體304、第五支撐柱體305，以及第六支撐柱體306設置在第一密封層501上，並相互分開設置。第四支撐柱體304設置在第五導電部件205與第六導電部件206之間。第五支撐柱體305設置在第六導電部件206與第七導電部件207之間。第六支撐柱體306設置在第七導電部件207與第八導電部件208之間。

請參考圖3，第七空間407設置在第五導電部件205與第四支撐柱體304之間。第八空間408設置在第四支撐柱體304與第六導電部件206之間。第九空間409設置在第六導電部件206與第五支撐柱體305之間。第十空間410設置在第五支撐柱體305與第七導電部件207之間。第十 一空間411設置在第七導電部件207與第六支撐柱體306之間。第十二空間412設置在第六支撐柱體306與第八導電部件208之間。第二密封層502設置在第五導電部件205、第六導電部件206、第七導電部件207、第八導電部件208、第四支撐柱體304、第五支撐柱體305，以及第六支撐柱體306上方。第二密封層502可密封第七空間407、第八空間408、第九空間409、第十空間410、第十一空間411，以及第十二空間412。

舉例來說，複數個第二組導電部件可由金屬、金屬合金、矽酸鹽、矽化物、多晶矽、非晶矽，或任何其他半導體相容的導電材料所製。複數個第二組導電部件可以由與複數個第一組導電部件20相同的材料所製，但並不以此為限。複數個第二組支撐柱體可由一未摻雜氧化物所製，例如氧化矽或未摻雜矽玻璃。複數個第二組支撐柱體可由與複數個第一組支撐柱體30相同的材料所製，但並不以此為限。第七空間407、第八空間408、第九空間409、第十空間410、第十一空間411，以及第十二空間412可由空氣或氮氣所填滿，並分別地具有接近1.0的一介電常數。舉例來說，第二密封層502可由一隔離材所製，例如氧化矽、氮化矽、旋塗式玻璃、氮氧化矽、氧化氮化矽，或其類似物。

或者是，在所述的其他實施例中，舉例來說，複數個第二組支撐柱體可由氮化矽、氧化矽、氮氧化矽、流動氧化物、矽氮烷、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿輔助四氧乙基矽、氟矽酸鹽玻璃、摻雜有碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯丙環丁烯、聚醯亞胺、孔洞聚合材料或其組合所製，但並不以此為限。設置在複數個第二組導電部件之間的第七空間407、第八空間408、第九空間409、第十空間410、第十 一空間411，以及第十二空間412的存在，可減輕來自相鄰導電元件之寄生電容所產生的阻容遲滯。

請參考圖3，在一些實施例中，第二密封層502包括一第二突部502-1，其係部份地占用空間407、408、409、410、411、412的頂部。在一些實施例中，第二突部502-1的底端502-2低於導電部件205、206、207、208的頂端20-2。在一些實施例中，第二突部502-1的底端502-2低於支撐柱體304、305、306的頂端30-2。在一些實施例中，第二突部502-1與第二密封層502為一體成型所製，以避免第二密封層502從支撐柱體304、305、306與導電部件205、206、207、208撥離。

圖4為依據本揭露另一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖4，半導體元件具有一第二隔離層602以及一第三隔離層603。第二隔離層602設置在第五導電部件205與第六導電部件206之間。第二隔離層602直接接觸第五導電部件205的一右側壁以及第六導電部件206的一左側壁。第三隔離層603設置在第七導電部件207與第八導電部件208之間。第三隔離層603直接接觸第七導電部件207的一右側壁以及第八導電部件208的一左側壁。

舉例來說，第二隔離層602與第三隔離層603可由氮化矽、氧化矽、氮氧化矽、流動氧化物、矽氮烷、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿輔助四氧乙基矽、氟矽酸鹽玻璃、摻雜有碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯丙環丁烯、聚醯亞胺、孔洞聚合材料或其組合所製，但並不以此為限。第二隔離層602與第三隔離層603可由相同材料所 製，但並不以此為限。第二隔離層602與第三隔離層603的存在可增加半導體元件的機械強度。

圖5為依據本揭露另一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖5，半導體元件具有複數個第三組導電部件、一第四隔離層604、一第五隔離層605、一第六隔離層606，以及第三密封層503。複數個第三組導電部件設置在複數個第一導電部件20與複數個第二組導電部件之間。複數個第三組導電部件具有一第九導電部件209、一第十導電部件210、一第十一導電部件211，以及一第十二導電部件212。

請參考圖5，第九導電部件209設置在第一密封層501上。第十導電部件210設置在第一密封層501上，並與第九導電部件209分開設置。第十一導電部件211與第九導電部件209相對設置，且第十導電部件210夾置在第九導電部件209與第十一導電部件211之間。第十二導電部件212與第十導電部件210相對設置，且第十一導電部件211夾置在第十導電部件210與第十二導電部件212之間。第四隔離層604設置在第九導電部件209與第十導電部件210之間。第四隔離層604直接接觸第九導電部件209的一右側壁以及第十導電部件210的一左側壁。第五隔離層605設置在第十導電部件210與第十一導電部件211之間。第五隔離層605直接接觸第十導電部件210的一右側壁以及第十一導電部件211的一左側壁。第六隔離層606設置在第十一導電部件211與第十二導電部件212之間。第六隔離層606直接接觸第十一導電部件211的一右側壁以及第十二導電部件212的一左側壁。第三密封層503設置在複數個第三組導電部件、第四隔離層604、第五隔離層605以及第六隔離層606上方。第三密封層503設置在第 二阻導電部件、第四支撐柱體304、第五支撐柱體305以及第六支撐柱體606下方。

第四隔離層604、第五隔離層605以及第六隔離層606可與用來形成第一隔離層601之材料的相同材料所製，但並不以此為限。第九導電部件209、第十導電部件210、第十一導電部件211，以及第十二導電部件212可與用來形成第一導電部件201之材料的相同材料所製，但並不以此為限。第三密封層503可與用來形成第一密封層501之材料的相同材料所製，但並不以此為限。

圖6為依據本揭露另一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖6，半導體元件具有一第七支撐柱體307，且複數個空間40還具有一第十三空間413以及一第十四空間414。第七支撐柱體307設置在第十導電部件210與第十一導電部件211之間。第十三空間413設置在第十導電部件210與第七支撐柱體307之間。第十四空間414設置在第七支撐柱體307與第十一導電部件211之間。第七支撐柱體307可與使用來形成第一支撐柱體301之材料的相同材料所製，但並不以此為限。

圖7為依據本揭露另一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖7，半導體元件具有複數個第一導電通孔(first conductive vias)70。複數個第一導電通孔70設置在複數個第一組導電部件20與半導體基底10之間。複數個第一導電通孔70可電性連接複數個第一組導電部件20。在所述的實施例中，複數個第一導電通孔70具有一第一通孔701、一第二通孔702、一第三通孔703，以及一第四通孔704。第 一通孔701電性地且實體地連接第一導電部件201。第二通孔702電性地且實體地連接第二導電部件202。第三通孔703電性地且實體地連接第三導電部件203。第四通孔704電性地且實體地連接第四導電部件204。第一通孔701與第一空間401之間的一水平距離W4小於約50nm。較佳者，第一通孔701與第一空間401之間的水平距離W4在10nm到50nm。舉例來說，複數個第一導電通孔70可由金屬、金屬合金、矽酸鹽、矽化物、多晶矽、非晶矽，或任何其他半導體相容的導電材料所製。為了增加半導體元件的機械強度，複數個第一導電通孔70並未與複數個空間40重疊。

圖8為依據本揭露另一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖8，半導體元件具有複數個焊料單元(solder units)901。(為了簡化，在圖8中僅表示一個焊料單元)複數個焊料單元901設置在複數個第一組導電部件20上方，並電性連接複數個第一組導電部件20。複數個焊料單元901其中一個與相鄰的複數個空間40其中一個之間的一水平距離W5，小於50nm。較佳者，複數個焊料單元901其中一個與相鄰的複數個空間40其中一個之間的水平距離W5，約為25nm到50nm。

圖9為依據本揭露另一些實施例的一種半導體元件的一部份之剖視示意圖。

請參考圖9，半導體元件具有複數個襯墊單元(pad units)902。(為了簡化，在圖9中僅表示一個襯墊單元)複數個襯墊單元902設置在複數個第一組導電部件20上方，並電性連接複數個第一組導電部件20。複數個襯墊單元902其中一個與相鄰的複數個空間40其中一個之間的一水平距離W6，小於50nm。較佳者，複數個襯墊單元902其中一個與相 鄰的複數個空間40其中一個之間的水平距離W6，約為25nm到50nm。

在一封裝製程期間，熱能與應力通常施加在半導體元件。 因為複數個焊料單元901與複數個襯墊單元902並未與複數個空間40的任何一個重疊，因此可改善半導體元件的機械強度，且在封裝製程期間可保護半導體元件避免受應力與熱能影響。

圖10為依據本揭露一些實施例的一種半導體元件的製備方法之流程示意圖。圖11到圖30為依據本揭露一些實施例的製備一種半導體元件之一流程的剖視示意圖。

請參考圖10及圖11，在步驟S11，提供一基底100。舉例來說，基底100可由矽、摻雜矽、絕緣體上覆矽、藍寶石上覆矽、絕緣體上覆矽鍺、碳化矽、鍺、砷化鎵、磷化鎵、磷砷化鎵、磷化銦、磷化銦鎵，或任何其他IV-IV族、III-V族或II-VI族半導體材料所製。

請參考圖10及圖12，在步驟S13，複數個隔離結構101形成在基底100中。複數個隔離結構101相互分開設置。舉例來說，複數個隔離結構101由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽(fluoride-doped silicate)，或其類似物。

請參考圖10及圖13，在步驟S15，複數個控制結構102形成在基底100上。複數個控制結構102形成在基底100上方。在所述的實施例中，複數個控制結構102的每一個具有一底隔離層(bottom insulating layer)103、一中間層(middle layer)104，以及一頂層(top layer)105。底隔離層103設置在基底100上，並具有兩邊緣(edges)。中間層104設置在底隔離層103上。頂層105設置在中間層104上。

舉例來說，底隔離層103由氧化矽、氮氧化矽、氧化氮化 矽、氮化矽，或其類似物所製。舉例來說，中間層104由多晶矽所製。舉例來說，頂層105由金屬矽化物所製，例如矽化鎳(nickel silicide)、矽化鉑(platinum silicide)、矽化鈦(titanium silicide)、矽化鉬(molybdenum silicide)、矽化鈷(cobalt silicide)、矽化鉭(tantalum silicide)、矽化鎢(tungsten silicide)，或其類似物。

請參考圖10及圖14，在步驟S17，複數個輕度摻雜區(lightly doped regions)106形成在基底100中。複數個輕度摻雜區106分別頂抵底隔離層103的兩邊緣。複數個輕度摻雜區106的每一個具有一摻雜物濃度(dopant concentration)，範圍在1E14 atoms/cm³到1E16 atoms/cm³。

請參考圖10及圖15，在步驟S19，複數個間隙子(spacers)107形成在基底100上方。複數個間隙子107分別地對應貼合到複數個控制結構102的二側壁。舉例來說，複數個間隙子107可由氧化矽、氮化矽，或其類似物所製。

請參考圖10及圖16，在步驟S21，複數個重度摻雜區(heavily doped regions)108形成在基底100中。複數個重度摻雜區108分別地對應頂抵複數個間隙子107。複數個重度摻雜區108的每一個具有一摻雜物濃度，範圍在1E17 atoms/cm³到1E19 atoms/cm³。複數個控制結構102、複數個輕度摻雜區106、複數個間隙子107，以及複數個重度摻雜區108一起形成複數個半導體部件(semiconductor elements)。

請參考圖10及圖17，在步驟S23，一第一隔離膜(first insulating film)109形成在基底100上。第一隔離膜109包圍複數個控制結構102以及複數個間隙子107設置。舉例來說，第一隔離膜109可由氮化 矽、氧化矽、氮氧化矽、流動氧化物、矽氮烷、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿輔助四氧乙基矽、氟矽酸鹽玻璃、摻雜有碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯丙環丁烯、聚醯亞胺、孔洞聚合材料或其組合所製，但並不以此為限。

請參考圖10及圖18，在步驟S25，複數個接觸點(contacts)110形成在第一隔離膜109中。一微影製程(photolithography process)可用來圖案化第一隔離膜109，以界定出複數個接觸點110的位置(positions)與尺寸(sizes)。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在第一隔離膜109中形成複數個接觸開口(contact openings)。在蝕刻製程之後，一導電材料以一金屬化製程(metallization process)填充在複數個接觸開口中，以形成複數個接觸點110，舉例來說，所述的導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金，而所述金屬化製程例如化學氣相沉積、物理氣相沉積、噴濺(sputtering)或其類似製程。在金屬化製程之後，可執行一平坦化製程(planarization process)，以移除過量的填充材料並給接下來的製程步驟提供一大致平坦表面，而所述的平坦化製程例如化學機械研磨(chemical mechanical polishing)。

請參考圖10及圖19，在步驟S27，複數個暫時圖案(temporary patterns)111分別地形成在複數個接觸點110上方；此外，複數個隔離區塊109-1形成在該等暫時圖案111之間。在一些實施例中，複數個暫時圖案111由非導電材料所製，例如含碳(carbon-containing)材料。在一些實施例中，複數個隔離區塊109-1由未摻雜氧化物所製。在一些實施 例中，複數個隔離區塊109-1的高度小於該等暫時圖案111的高度。

請參考圖10及圖20，在步驟S29，複數個犧牲層112沿著複數個暫時圖案111的側壁形成，並形成在該等隔離區塊109-1上方。在所述的實施例中，舉例來說，複數個犧牲層112可由一摻雜氧化物所製，例如硼二氧化矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟矽酸鹽玻璃、摻雜有碳的氧化矽，或其類似物。在所述的實施例中，舉例來說，第一隔離膜109可由類似該等隔離區塊109-1的未摻雜氧化物所製。在一些實施例中，相較於由未摻雜氧化物所製的各層，當以氣相氟化氫(vapor hydrogen fluoride)進行蝕刻時，由摻雜氧化物所製的複數個犧牲層112可顯出一較快蝕刻率(faster etching rate)。此可為因為未摻雜氧化物的較低密度特性(lower density characteristic)。或者是，在所述的其他實施例中，舉例來說，複數個犧牲層112可由一熱可分解聚合物(thermal decomposable polymer)或一熱可降解聚合物(thermal degradable polymer)所製。當暴露在超過熱可分解聚合物之分解溫度(decomposition temperature)的一溫度或超過熱可降解聚合物之降解溫度(degradation temperature)的一溫度時，所述熱可分解聚合物或熱可降解聚合物係分解或降解到一氣態(gaseous state)。

請參考圖10及圖20，複數個犧牲層112其中一個的一寬度W3，小於或等於複數個暫時圖案111的該等相鄰對(adjacent pairs)之間的一水平距離W2的四分之一。複數個暫時圖案111的該等相鄰對(adjacent pairs)之間的水平距離W2小於或等於從複數個暫時圖案111其中一個的一右側壁到相鄰的複數個暫時圖案111其中一個的一右側壁之一水平距離W1的一半。

請參考圖10及圖20，在一些實施例中，一沉積製程可用來形成複數個犧牲層112的一前驅物層(precursor layer)。在沉積製程之後，可執行例如一非等向性乾蝕刻製程的一蝕刻製程，以形成複數個犧牲層112。或者是，在所述的其他實施例中，一可選擇的沉積製程可用來沿著複數個暫時圖案111的側壁，可選擇地並直接地形成複數個犧牲層112。

在一些實施例中，可使用許多方法來形成(例如沉積)該等犧牲層112，例如使用O₃與TEOS的氣相沉積以形成氧化矽、使用具有一氧氣(oxygen)或氮氣(nitrogen)前驅物的一矽前驅物(silicon precursor)的原子層沉積以形成氧化矽與氮化矽。可使用例如一反應性離子蝕刻(reactive ion etch)製程並可選擇地終止在一介電抗反射塗步層(dielectric anti-reflective coating，DARC)(圖未示)的一方法形成該等犧牲層112。

在一些實施例中，該等犧牲層112的形成可包括執行一離子植入製程(ion implantation process)，其係使用該等暫時圖案111當作遮罩以可選擇地在該等暫時圖案111之間的該等隔離區塊109-1(第一隔離膜109)中形成多個傷害區(damaged areas)，然後可選擇地在該等暫時圖案111的側表面上形成該等犧牲層112。與傳統用於摻雜的離子植入相比，本揭露中的離子植入製程的目的，在於傷害該等隔離區塊109-1(第一隔離膜109)的暴露水平表面，以形成該等傷害區，以使接下來所形成的犧牲層112可排除在該等傷害區之外。

請參考圖10及圖21，在步驟S31，複數個支撐柱體113形成在該等隔離區塊109-1上方。複數個支撐柱體113分別地設置在複數個犧牲層112之間。舉例來說，複數個支撐柱體113可由一未摻雜氧化物所製，例如氧化矽或是未摻雜矽玻璃。或者是，在所述的其他實施例中，舉例來 說，複數個支撐柱體113可由氮化矽、氧化矽、氮氧化矽、流動氧化物、矽氮烷、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿輔助四氧乙基矽、氟矽酸鹽玻璃、摻雜有碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯丙環丁烯、聚醯亞胺、孔洞聚合材料或其組合所製，但並不以此為限。

請參考圖10及圖22，在步驟S33，移除複數個暫時圖案111，以在該等犧牲層112之間形成複數個凹處(recesses)111-1。在一些實施例中，移除複數個暫時圖案111以暴露複數個接觸點110。

請參考圖10及圖23，在步驟S35，複數個第一導電層111-2形成在複數個犧牲層112之間；例如，填滿複數個凹處111-1。在一些實施例中，複數個第一導電層111-2電性連接複數個接觸點110。在一些實施例中，舉例來說，複數個第一導電層111-2可由鋁、銅、鎢、鈷或其他適合的金屬或金屬合金所製。

請參考圖10及圖24，在步驟S37，移除複數個犧牲層112且並在其原位(in situ)形成複數個空間40；換言之，複數個空間40形成在先前占用複數個犧牲層112的位置。在所述的實施例中，一氣相氟化氫可用來移除複數個犧牲層112，以形成複數個空間40。由於以摻雜氧化物所製的複數個犧牲層112與以未摻雜氧化物所製的複數個支撐柱體113之間的密度差異，因此氣相氟化氫在以摻雜氧化物所製的複數個犧牲層112上具有一較高蝕刻率(higher etching rate)；因此，可藉由氣相氟化氫移除由摻雜氧化物所製的複數個犧牲層112，並可將以未摻雜氧化物所製的複數個支撐柱體113留下。複數個空間40分別地對應設置在鄰近複數個支撐柱體113處。

請參考圖10及圖24，或者是，在所述的其他實施例中，施加一熱處理(thermal process)以移除由熱可分解聚合物或熱可降解聚合物所製的複數個犧牲層112。所述熱處理的一溫度可約為300℃到450℃。在一些實施例中，所述熱處理的溫度可約為350℃到420℃。

請參考圖10及圖25，在步驟S39，一第一密封層501形成在複數個支撐柱體113與複數個第一導電層111-2上。第一密封層501可密封複數個空間40。舉例來說，第一密封層501可由一隔離材料所製，例如氧化矽、氮化矽、旋塗式玻璃、氮氧化矽、氧化氮化矽，或其類似物。在一些實施例中，第一密封層501包括一第一突部501-1，其係部份地占用該等空間401、402、403、404、405、406的頂部。在一些實施例中，第一突部501-1的底端低於該等導電部件201、202、203、204的頂端。在一些實施例中，第一突部501-1的底端低於該等支撐柱體301、302、303的頂端。在一些實施例中，第一突部501-1與第一密封層501為一體成型，以避免第一密封層501從該等支撐柱體301、302、303及該等導電部件201、202、203、204剝離。

請參考圖10及圖26，在步驟S41，一第二隔離膜114形成在第一密封層501上，一第三隔離膜115形成在第二隔離膜114上。舉例來說，第二隔離膜114由氮化矽、氧化矽、氮氧化矽、流動氧化物、矽氮烷、未摻雜矽玻璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿輔助四氧乙基矽、氟矽酸鹽玻璃、摻雜有碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯丙環丁烯、聚醯亞胺、孔洞聚合材料或其組合所製，但並不以此為限。舉例來說，第三隔離膜115由氮化矽、氧化矽、氮氧化矽、流動氧化物、矽氮烷、未摻雜矽玻 璃、硼二氧化矽玻璃、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、電漿輔助四氧乙基矽、氟矽酸鹽玻璃、摻雜有碳的氧化矽、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃、聚對二甲苯、雙苯丙環丁烯、聚醯亞胺、孔洞聚合材料或其組合所製，但並不以此為限。

請參考圖10及圖27，在步驟S43，複數個溝槽開口(trench openings)116形成在第三隔離膜115中。可使用一微影製程來圖案化第三隔離膜115，以界定出複數個溝槽開口116的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在第三隔離膜115中形成複數個溝槽開口116。

請參考圖10及圖28，在步驟S45，複數個通孔開口(via openings)117形成在第二隔離膜114中。可使用一微影製程來圖案化第二隔離膜114，以界定出複數個通孔開口117的位置。在微影製程之後，可執行如一非等向性乾蝕刻製程的一蝕刻製程，以在第二隔離膜114中形成複數個通孔開口117。

請參考圖10及圖29，在步驟S47，複數個導電部件118形成在複數個溝槽開口116以及複數個通孔開口117中。可使用例如化學氣相沉積、物理氣相沉積、噴濺或其類似製程的一金屬化(metallization)製程，以用一導電材料填滿複數個溝槽開口116與複數個通孔開口117來形成複數個導電部件118，舉例來說，所述導電材料例如鋁、銅、鎢、鈷或其他適合的金屬或金屬合金。

請參考圖10及圖30，在步驟S49，一鈍化層(passivation layer)119形成在第三隔離膜115上。鈍化層119可由使用一或多個氧化矽、氮化矽、磷矽酸鹽玻璃或其類似物所製的一堆疊層(stacked layer)或 一單一層(single layer)所形成。為了避免濕氣從其上方進入，鈍化層119可施加一高氣相阻障(high vapor barrier)。

請參考圖10及圖31，在步驟S51，一保護層(protection layer)120形成在鈍化層119上。保護層120可由聚醯亞胺(polyimide)所製。保護層120可保護在保護層120下方的各層，以防止機械刮傷(mechanical scratches)或背景輻射(background radiation)。

請參考圖10及圖32，在步驟S53，形成複數個焊料單元(solder units)121，以穿經保護層120與鈍化層119，並電性連接複數個導電部件118。舉例來說，複數個焊料單元121由錫銀(tin-silver)合金、錫銅(tin-copper)合金或其類似物所製。

由於本揭露之半導體元件的設計，可減輕來自相鄰導電元件之寄生電容(parasitic capacitance)所產生的阻容遲滯(resistive-capacitive delay)。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請 專利範圍內。

10:半導體基底

20-1:頂端

20:第一組導電部件

30-1:頂端

30:第一組支撐柱體

40:空間

109-1:隔離區塊

201:第一導電部件

202:第二導電部件

203:第三導電部件

204:第四導電部件

301:第一支撐柱體

302:第二支撐柱體

303:第三支撐柱體

401:第一空間

402:第二空間

403:第三空間

404:第四空間

405:第五空間

406:第六空間

501-2:底端

501-1:第一突部

501:第一密封層

W1:水平距離

W2:水平距離

W3:寬度

Claims (2)

1. 一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一第一隔離膜；在該第一隔離膜上方形成複數個暫時圖案，且在該複數個暫時圖案的相鄰對之間分別地對應形成複數個隔離區塊；形成複數個犧牲層，該複數個犧牲層沿著該複數個暫時圖案的側壁設置，並分別地對應位在該複數個隔離區塊上方；形成複數個支撐柱體，該複數個支撐柱體分別地對應設置在該複數個犧牲層的相鄰對之間，並分別地對應設置在該複數個隔離區塊上方；移除該複數個暫時圖案，並在先前由該複數個犧牲層所佔用的位置處形成複數個凹處；藉由以一導電材料填滿該複數個凹處，以形成複數個第一導電層；以及移除該複數個犧牲層，並在先前由該複數個犧牲層所佔用的位置處形成複數個空間；其中該複數個犧牲層中的其中一個之一寬度，小於或等於該複數個第一導電層中的一相鄰對之間的一水平距離的四分之一。
2. 如請求項1所述之半導體元件的製備方法，還包括移除該複數個犧牲層，並在先前由該複數個犧牲層所占用的位置處形成複數個空間之後，在 該複數個支撐柱體上方形成一第一密封層。

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