TWI750062B - 具有氣隙的半導體元件 - Google Patents

Abstract

本揭露之一實施例提供一種具有氣隙的半導體元件，用以降低在多個導電特徵之間的電容耦合。該半導體元件包括：一基板；一第一導電線，設置於該基板上且具有二側；一第一突出部，該設置在該第一導電線的其中一側；一第二導電線，鄰近該第一導電線設置且具有二側；一第二突出部，設置在該第二導電線的其中一側，並面對該第一突出部；一氣隙，設置在該第一突出部與該第二突出部之間；其中該第一突出部與該第二突出部之間的一距離，小於該第一導電線與該第二導電線之間的一距離。

Description

具有氣隙的半導體元件

本申請案主張2020年4月24日申請之美國正式申請案第16/857,931號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種半導體元件。特別是有關於一種具有氣隙的半導體元件，用以降低在多個導電特徵之間的電容耦合。

半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題，且如此的問題在數量與複雜度上持續增加。因此，仍然持續著在達到改善品質、良率、效能與可靠度以及降低複雜度方面的挑戰。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體元件，包括：一基板；一第一導電線，設置於該基板上且具有二側；一第一突出部，該設置在該 第一導電線的其中一側；一第二導電線，鄰近該第一導電線設置且具有二側；一第二突出部，設置在該第二導電線的其中一側，並面對該第一突出部；一氣隙，設置在該第一突出部與該第二突出部之間；其中該第一突出部與該第二突出部之間的一距離，小於該第一導電線與該第二導電線之間的一距離。

在本揭露的一些實施例中，該半導體元件還包括：一覆蓋層，設置在該第一突出部與該第二突出部上且密封該氣隙。

在本揭露的一些實施例中，該第一突出部鄰近該第一導電線的一端設置，且該第二突出部鄰近該第二導電線的一端設置。

在本揭露的一些實施例中，該半導體元件還包括：一隔離層以及一第一襯墊層，其中該第一襯墊層設置在該第一突出部的其中一側上、在該第二突出部的其中一側上以及在該隔離層的一上表面上，其中該第一突出部的該側以及該第二突出部的該側相互面對設置。

在本揭露的一些實施例中，該半導體元件還包括：一隔離層以及複數個第二襯墊層，其中該第一導電線與該第二導電線設置在該隔離層上，該複數個第二襯墊層設置在該第一突出部的各側邊上、在該第二突出部的各側邊上以及在該隔離層的一上表面上。

在本揭露的一些實施例中，該半導體元件還包括：複數個第三襯墊層，設置在該第一突出部的各側邊上以及在該第二突出部的各側邊上。

在本揭露的一些實施例中，該半導體元件還包括：一第四襯墊層，設置在該覆蓋層下方及在該第一突出部與該第二突出部之間。

在本揭露的一些實施例中，該半導體元件還包括：一密封 層，設置在該第一導電線的一端上與該第二導電線的一端上，其中該第一導電線、該第二導電線以及該密封層位在相同的一垂直位面。

在本揭露的一些實施例中，該半導體元件還包括：複數個保護層，設置在該第一導電線與該覆蓋層之間，以及在該第二導電線與該覆蓋層之間。

在本揭露的一些實施例中，該複數個保護層由下列材料所製：鉭、氮化鉭、氮碳化鎢、鈷-鎢-磷化物合金、磷化鈷合金、鎳-鎢-磷化物合金、鎳硼合金、鈷-鎢-硼合金、鎳-錸-磷化物合金、鈷-錸-磷化物合金，或鎳。

在本揭露的一些實施例中，該氣隙係以平行於該第一導電線與該第二導電線的主軸而延伸。

在本揭露的一些實施例中，該第一襯墊層為多孔的。

在本揭露的一些實施例中，該第一襯墊層的一孔隙率介於大約45%到大約75%之間。

在本揭露的一些實施例中，該半導體元件還包括：複數個阻障層，設置在該第一突出部的各側邊上以及在該第二突出部的各側邊上，其中該複數個阻障層由下列材料所製：鈦、氮化鈦、氮化鈦矽(titanium silicon nitride)、鉭、氮化鉭，或氮化鉭矽(tantalum silicon nitride)。

在本揭露的一些實施例中，該複數個阻障層的一厚度介於大約11Å到大約13Å之間。

由於本揭露該半導體元件的設計，可藉由複數個第一氣隙而減輕相鄰對導電特徵之間的寄生電容。此外，無須額外的遮罩或圖案化 製程來形成該複數個第一氣隙。因此，可降低半導體元件的製造成本。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:方法

20:陣列區

30:周圍區

101:基底

103:裝置元件

105:第一隔離層

107:第二隔離層

109:第三隔離層

111:覆蓋層

201:第一導電線

201E:端部

201P:第一突出部

201S-1:側邊

201S-3:側邊

203:第二導電線

203E:端部

203P:第二突出部

203S-1:側邊

203S-3:側邊

301:第一氣隙

303:第二氣隙

401:第一襯墊層

403:第二襯墊層

405:第三襯墊層

407:第四襯墊層

501:密封層

601:保護層

701:阻障層

801:孔洞

803:第一襯墊材料

805:第二襯墊材料

807:熱可移除材料

809:第三襯墊材料

811:犧牲層

D1:距離

D2:距離

MA1:主軸

MA3:主軸

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

S21:步驟

X:方向

Y:方向

Z:方向

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1為依據本揭露一實施例中一種半導體元件之製備方法的流程圖。

圖2為依據本揭露一實施例中一中間半導體元件的頂視示意圖。

圖3為沿圖2之線段A-A’的剖視示意圖。

圖4為依據本揭露一實施例中一中間半導體元件的頂視示意圖。

圖5為沿圖4之線段A-A’的剖視示意圖。

圖6為沿圖4之線段B-B’的剖視示意圖。

圖7為依據本揭露一實施例中一中間半導體元件的頂視示意圖。

圖8為沿圖7之線段A-A’的剖視示意圖。

圖9為沿圖7之線段B-B’的剖視示意圖。

圖10為依據本揭露一實施例中一中間半導體元件的頂視示意圖。

圖11為沿圖10之線段A-A’的剖視示意圖。

圖12為沿圖10之線段B-B’的剖視示意圖。

圖13為沿圖10之線段A-A’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

圖14為沿圖10之線段B-B’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

圖15為沿圖10之線段A-A’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

圖16為沿圖10之線段B-B’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

圖17為沿圖10之線段A-A’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

圖18為沿圖10之線段B-B’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

圖19到圖21為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

圖22到圖24為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

圖25為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的頂視示意圖。

圖26為沿圖25之線段A-A’的剖視示意圖。

圖27為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的頂視示意圖。

圖28到圖30為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

圖31到圖36為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

圖37到圖40為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件 介於這些部件之間，使得這些部件不會直接接觸的實施例。

應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。

除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。

應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其係表示可發生 的數值數量上的變異(variation)，舉例來說，其係經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。

在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。

應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。

應當理解，在本揭露的描述中，一元件(或一特徵)沿著方向Z位在最高垂直位面(level)的一表面，係表示成該元件(或該特徵)的一上表面。一元件(或一特徵)沿著方向Z位在最低垂直位面(level)的一表面，係表示成該元件(或該特徵)的一下表面。

應當理解，「正在形成(forming)」、「已經形成(formed)」以及「形成(form)」的術語，可表示並包括任何產生(creating)、構建 (building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一零件(element)、一摻雜物(dopant)或一材料的方法。形成方法的例子可包括原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、噴濺(sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻以及濕蝕刻，但並不以此為限。

應當理解，本文中所指示的功能或步驟的順序可不同於圖式中所指出的順序。例如，取決於所涉及的功能或步驟，實際上，連續顯示出的兩個圖式大致可以同時執行，或者有時可以以相反的順序執行。

圖1為依據本揭露一實施例中一種半導體元件之製備方法10的流程圖。圖2為依據本揭露一實施例中一中間半導體元件的頂視示意圖。圖3為沿圖2之線段A-A’的剖視示意圖。為了清楚，半導體元件的一些零件並未顯示在圖2中。

請參考圖1到圖3，在步驟S11，在所述的實施例中，可提供一基底101，且一裝置元件103、一第一隔離層105以及一第二隔離層107可形成在基底101上。基底101可具有一陣列區20以及一周圍區30。陣列區20可被周圍區30所圍繞。舉例來說，基底101可由下列材料所製：矽、碳化矽、鍺矽鍺(germanium silicon germanium)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、銦(indium)或其他包含III族、IV族及V族元素的半導體。在一些實施例中，基底101包括一絕緣體上覆矽(silicon-on-insulator)結構。舉例來說，基底101可包含一埋入氧化物層(buried oxide layer)，藉由使用例如氧離子佈植分離(separation by implanted oxygen)的一製程所形成。

應當理解，陣列區20可具有基底101的一部份以及在基底101的該部分上的一空間。描述設置在陣列區20上(on)的一元件，係指該元件設置在基底101之該部分的一上表面上。描述設置在陣列區20上方(above)的一元件，係指該元件設置在基底101之該部分的上表面上方。在一些實施例中，描述設置在陣列區20中(in)的一元件，係指該元件設置在基底101之該部分中；然而，該元件的一表面可齊平於基底101之該部分的上表面。在一些實施例中，描述設置在陣列區20內的一元件，係指該元件的一些部分設置在基底101中，且該元件的其他部分設置在基底101上或是上方。

據此，周圍區30可包括基底101的其他部分以及位在基底101之該其他部分上的一空間。

請參考圖2及圖3，裝置元件103可形成在基底101上。舉例來說，裝置元件103可為雙極接面電晶體(bipolar junction transistor)、金屬氧化物半導體場效應電晶體(metal-oxide semiconductor field effect transistor)、二極體、快閃記憶體、動態隨機存取記憶體、靜態隨機存取記憶體、電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory)、影像感測器(image sensor)、微機電系統(micro-electro-mechanical system)、主動元件或被動元件。第一裝置元件可具有複數個摻雜區，形成在基底101中。複數個摻雜區可摻雜有一摻雜物，例如磷、砷、銻或硼。為了便於描述，僅描述一個裝置元件103。應當瞭解，在大部分的情況下，更多的裝置元件103可出現在一半導體元件中。

一絕緣層(在圖3中未顯示)可形成在基底101中，並將複數個裝置元件103與鄰近的多個摻雜區絕緣。舉例來說，絕緣層可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、摻氟矽酸鹽(fluoride-doped silicate)或其類似物。應當理解，在本揭露中，氮氧化矽代表一物質(substance)包含矽、氮(nitrogen)以及氧(oxygen)，其中氧所佔的比例大於氮所佔的比例。氧化氮化矽代表一物質包含矽、氧以及氮，其中氮所佔的比率大於氧所佔的比例。

請參考圖2及圖3，在所述的實施例中，第一隔離層105可形成在基底101上，並覆蓋裝置元件103。舉例來說，第一隔離層105可由下列材料所製：氮化矽、氧化矽、氮氧化矽、未摻雜矽玻璃(undoped silica glass)、硼矽玻璃(borosilica glass)、磷矽酸鹽玻璃(phosphosilica glass)、硼磷矽酸鹽玻璃(borophosphosilica glass)或其組合，但並不以此為限。第一隔離層105可被稱為一層間介電質(interlayer dielectric)。

請參考圖2及圖3，在所述的實施例中，第二隔離層107可具有複數個子層。而複數個子層可形成在第一隔離層105上。每一子層可具有一厚度，介於大約0.5微米(micrometers)到大約3.0微米之間。舉例來說，複數個子層可由下列材料所製：氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未摻雜矽酸鹽玻璃(undoped silicate glass)、氟化矽玻璃(fluorinated silicate glass)、低介電常數的介電材料、類似物或其組合。複數個子層可由不同材料所製，但並不以此為限。低介電常數的介電材料可具有一介電常數，而該介電常數小於3.0，或甚至小於2.5。在一些實施例中，第一介電常數的介電材料具有一介電常數，而該介電常數小於2.0。第二隔離層107可被稱為一內連接層。

圖4為依據本揭露一實施例中一中間半導體元件的頂視示意圖。圖5為沿圖4之線段A-A’的剖視示意圖。圖6為沿圖4之線段B-B’的剖視示意圖。為了清楚，半導體元件的一些零件並未顯示在圖4中。

請參考圖1及圖4到圖6，在步驟S13，在所述的實施例中，複數個導電特徵可形成在基底101上方；尤其是，複數個導電特徵可形成在第一隔離層105與第二隔離層107中或其上。舉例來說，複數個導電特徵可包括多個導電線、多個導電通孔以及多個導電接觸點。導電通孔可沿著方向Z連接鄰近的多個導電線。該等導電通孔可改善在半導體元件中的散熱，並提供在第一隔離層105與第二隔離層107中的結構支撐。裝置元件103可電性耦接到複數個導電特徵。舉例來說，複數個導電特徵可由下列材料所製：銅、鋁、鈦、類似物或其組合。該等導電線、該等導電通孔以及該等導電接觸點可由不同材料所製，但並勿以此為限。

在所述的實施例中，陣列區20可具有一元件密度，大於周圍區30的元件密度。而從頂視圖來看，元件密度可為一數值，係藉由形成在陣列區20或周圍區30中的多個元件(例如多個導電線)除以陣列區20或周圍區30的表面積所界定。從剖視圖來看，一較大的密度可意指在相鄰元件之間的一較小水平距離。換言之，陣列區20可當作是一密集區(dense area)，而周圍區30可當作是一稀疏區(loose area)。更多的導電線係顯示在圖式中，以強調相較於周圍區30而言，陣列區20為一密集區。

為了清楚與便於描述，在圖式中僅標示一個第一導電線201以及一個第二導電線203，並專注於描述。

第一導電線201可形成在第二隔離層107上，並沿一第一方向Y延伸。第一導電線201可具有二側邊201S-1、201S-3以及複數個第一 突出部201P。在一些實施例中，複數個第一突出部201P可在第一導電線201的二側邊201S-1、201S-3處。位在側邊201S-1處的複數個第一突出部201P可相對位在側邊201S-3處的複數個第一突出部201P設置。換言之，從頂視圖來看，位在對應各側邊201S-1、201S-3的第一突出部201P可沿著平行於一第二方向X的一線段設置。從頂視圖來看，一些第一突出部201P可位在第一導電線201的端部201E，一些其他的第一突出部201P則可位在第一導電線201的中間處。在一些實施例中，位在側邊201S-1處的複數個第一突出部201P可相對於位在側邊201S-3處的複數個第一突出部201P偏移。在一些實施例中，複數個第一突出部201P可僅位在側邊201S-3處，而側邊201S-3係面對在第二導電線203上，將於後圖例說明。

在一些實施例中，第二導電線203可形成在第二隔離層107上。第二導電線203可沿著第一方向Y延伸，並鄰近第一導電線201設置。在一些實施例中，僅第二導電線203的一部份可平行於並鄰近第一導電線201設置。在一些實施例中，第二導電線203可僅平行於並鄰近第一導電線201的一部份設置。第二導電線203可具有二側邊203S-1、203S-3以及複數個第二突出部203P。在一些實施例中，複數個第二突出部203P可位在第二導電線203的二側邊203S-1、203S-3處。位在側邊203S-1處的複數個第二突出部203P可分別對應面對在位在側邊201S-3處的複數個第一突出部201P上。位在側邊203S-3處的複數個第二突出部203P可相對或偏移位在側邊203S-1處的該複數個第二突出部203P設置。

位在側邊201S-3處的複數個第一突出部201P與位在側邊203S-1處的複數個第二突出部203P之間的多個空間，可窄於第一導電線201的側邊201S-3與第二導電線203的側邊203S-1之間的多個空間。換言 之，從頂視圖來看，位在側邊201S-3處的複數個第一突出部201P與位在側邊203S-1處的複數個第二突出部203P之間的距離D1，可小於第一導電線201的側邊201S-3與第二導電線203的側邊203S-1之間的距離D2。

在一些實施例中，位在側邊203S-1處的複數個第二突出部203P可相對位在側邊201S-3處的複數個第一突出部201P偏移。位在側邊201S-3處的複數個第一突出部201P與第二導電線203的側邊203S-1之間的多個空間，以及位在側邊203S-1處的複數個第二突出部203P與第一導電線201的側邊201S-3之間的多個空間，可窄於第一導電線201的側邊201S-3與第二導電線203的側邊203S-1之間的多個空間。

應當理解，第一導電線201與第二導電線203的方向僅用於圖例說明。舉例來說，第一導電線201與第二導電線203的方向可沿著方向X延伸。舉另一個例子來說，第一導電線201與第二導電線203的方向可相對於第一方向Y與第二方向X傾斜的一方向延伸。再舉另一個例子來說，從頂視圖來看，第一導電線201與第二導電線203的形狀可呈T形。意即，第一導電線201與第二導電線203可同時沿著二方向延伸，例如第一方向Y與第二方向X。再舉另一個例子來說，從頂視圖來看，第一導電線201與第二導電線203的形狀可為U形、T形、燈形(lighting-shaped)或其他可應用的形狀。

圖7為依據本揭露一實施例中一中間半導體元件的頂視示意圖。圖8為沿圖7之線段A-A’的剖視示意圖。圖9為沿圖7之線段B-B’的剖視示意圖。為了清楚，半導體元件的一些零件並未顯示在圖7中。

請參考圖1及圖7到圖9，在步驟S15，在所述的實施例中，複數個孔洞801可形成在位於側邊201S-3處的複數個第一突出部與位在側 邊203S-1處的複數個第二突出部203P之間。一隔離材料可藉由一沉積製程而沉積在如圖4到圖6所圖例說明的中間半導體元件上，而沉積製程係例如化學氣相沉積。可依序地執行一平坦化製程，例如化學機械研磨，直到第一導電線201與第二導電線203的上表面暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時形成第三隔離層109與複數個孔洞801在第三隔離層109中。隔離材料可由與第二隔離層109相同的一材料所製，但並不以此為限。由於位在側邊201S-3處的複數個第一突出部201P與位在側邊203S-1處的複數個第二突出部203P之間較窄的多個空間(或較小的距離D1)，隔離材料並未完全充填該等空間。因此，在沉積製程與平坦化製程之後，該等空間可維持部分未充填，且該等未充填空間可被稱為複數個孔洞801。換言之，複數個孔洞801可以一自校準方法而形成在接近該等第一突出部201P與該等第二突出部203P處。

圖10為依據本揭露一實施例中一中間半導體元件的頂視示意圖。圖11為沿圖10之線段A-A’的剖視示意圖。圖12為沿圖10之線段B-B’的剖視示意圖。為了清楚，半導體元件的一些零件並未顯示在圖10中。

請參考圖1及圖10到圖12，在步驟S17，在所述的實施例中，可執行一蝕刻製程，以擴展複數個孔洞801成為複數個第一氣隙301。由於複數個孔洞801存在，第三隔離層109鄰近複數個孔洞801之位置處的蝕刻率，可高於第三隔離層109的其他位置處。因此，在蝕刻製程期間，複數個孔洞801可自然地平行於第一導電線201與第二導電線203的主軸MA1、MA3進行擴展。在所述的實施例中，複數個孔洞801可沿著第一方向Y延伸。在擴展之後，複數個孔洞801可轉變成複數個第一氣隙 301。在所述的實施例中，複數個第一氣隙301的位置可由位在側邊201S-3處的複數個第一突出部201P以及位在側邊203S-1處的複數個第二突出部203P所界定。因此，在複數個第一氣隙301形成期間，無須遮罩來界定複數個第一氣隙301的位置。換言之，複數個第一氣隙301以一自校準方式而形成在接近該等第一突出部201P與該等第二突出部203P處。複數個第一氣隙301可減輕第一導電線201與第二導電線203之間的寄生電容。因此，可改善半導體元件的效能。

在一些實施例中，複數個第一氣隙301可連接到一單一氣隙中。在一些實施例中，在蝕刻製程之前，一保護層可形成在中間半導體元件上，以保護第一導電線201與第二導電線203。

圖13為沿圖10之線段A-A’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。圖14為沿圖10之線段B-B’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。圖15為沿圖10之線段A-A’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。圖16為沿圖10之線段B-B’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

請參考圖1及圖13到圖16，在步驟S19，在所述的實施例中，複數個第一襯墊層401可形成在複數個第一氣隙301中。為了便於描述，僅描述一個第一襯墊層401。請參考圖13及圖14，在所述的實施例中，一層第一襯墊材料803可形成在如圖11及圖12所圖例說明的中間半導體元件上。舉例來說，第一襯墊材料803可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽、類似物或其組合。

請參考圖15及圖16，在所述的實施例中，可執行一平坦化製程，例如化學機械研磨，直到第三隔離層109的上表面暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時形成第一襯墊層401。第一襯墊層401可形成在複數個第一氣隙301平行於YZ平面的側邊(例如複數個第一突出部201P與複數個第二突出部203P的側邊)上，以及在複數個第一氣隙301的下表面(例如第二隔離層107的上表面)上。在接下來的半導體製程期間，第一襯墊層401係用來避免第一導電線201與第二導電線203片狀剝落(flaking)或剝蝕(spalling)，並轉移到複數個第一氣隙301。應當理解，第一襯墊層401亦可形成在平行於XZ平面(圖15中未顯示)的各側邊上。

在一些實施例中，舉例來說，第一襯墊材料803可為一能量可移除材料。能量可移除材料可包含一材料，例如一熱可分解材料、一光可分解材料、一電子束可分解材料或其組合。舉例來說，能量可移除材料可包括一基礎材料以及一可分解成孔劑材料(decomposable porogen material)，而該可分解成孔劑材料係在暴露在一能量源時而被犧牲地移除。基礎材料可包含一甲基矽酸鹽基(methylsilsesquioxane based)材料、一低介電常數材料或氧化矽。可分解成孔劑材料則可包含一成孔劑有機化合物，其係提供孔隙率給能量可移除材料的基礎材料。基礎材料與可分解成孔劑材料的成份可介於大約25：75到大約55：45之間。

當第一襯墊材料803為能量可移除材料時，可執行一能量處理以使第一襯墊層401成為多孔的。第一襯墊層401的一孔隙率可介於大約45%到大約75%之間。能量源可包括熱、光或其組合。當熱被用來當作能量源時，能量處理的一溫度可介於大約800℃到大約900℃之間。當 光被用來當作能量源時，可施加一紫外光(ultraviolet light)。多孔的第一襯墊層401可提供給第一導電線201與第二導電線203結構支撐，並持續減輕在第一導電線201與第二導電線203之間的寄生電容。

圖17為沿圖10之線段A-A’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。圖18為沿圖10之線段B-B’，並依據本揭露一實施例中一種半導體元件之製備方法的一流程的剖視示意圖。

請參考圖1、圖17及圖18，在步驟S21，可形成一覆蓋層111以密封複數個第一氣隙301。覆蓋層111可為一無間隙填充材料，例如使用四乙氧基矽烷(tetraethoxysilane，TEOS)所形成的氧化矽、使用摻氟TEOS所形成的摻氟氧化矽、有機旋塗玻璃(organic spin-on glass)或其類似物。覆蓋層111可由化學氣相沉積、高密度電漿、旋轉塗佈或其類似方法所形成。決定一材料是否無間隙填充的多個參數，係取決於用於沉積的材料以及在所形成之該等氣隙中之該等空間的寬度與深度的方法。舉例來說，若是使用化學氣相沉積者，材料的階梯覆蓋係決定該材料是否將形成一氣隙。舉例來說，一更共形的材料係將使氣隙更小，或是傾向於完全不形成氣隙。對於旋轉塗佈材料而言，黏度(viscosity)與表面特性會影響一氣隙的形成。多個材料之間的表面能量交錯亦可影響氣隙的形成，由時是對於旋轉塗佈的材料而言。在一些實施例中，在側邊201S-3處的複數個第一突出部201P與在側邊203S-1處的複數個第二突出部203P之間的距離D1，可等於或小於第一導電線201的一寬度(例如在二側邊201S-1、201S-3之間的一距離)，或是第二導電線203的一寬度(例如在二側邊203S-1、203S-3之間的一距離)。

圖19到圖21為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

請參考圖19，可提供如圖5所圖例說明的一中間半導體元件。一層第二襯墊材料805可形成在中間半導體元件上。第二襯墊材料803可為與第一襯墊材料803相同的一材料，但並不以此為限。請參考圖20，可執行如圖8所圖例說明的一程序，以形成複數個第二襯墊層403、第三隔離層109以及複數個孔洞801。複數個第二襯墊層403可形成在第二隔離層107的上表面上、在複數個第一突出部201P的各側邊上以及複數個第二突出部203P的各側邊上。請參考圖21，可執行類似於如圖10所圖例說明的一程序，以形成複數個第一氣隙301與覆蓋層111。

圖22到圖24為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

請參考圖22，可提供如圖19所圖例說明的一中間半導體元件。可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除該層第二襯墊材料805的一些部分，且同時形成複數個第三襯墊層405。複數個第三襯墊層405可形成在複數個第一突出部201P的各側邊上與複數個第二突出部203P的各側邊上。請參考圖23，可執行類似於如圖8所圖例說明的一程序，以形成第三隔離層109與複數個孔洞801。請參考圖24，可執行類似於如圖10到圖12、圖17、圖18所圖例說明的一程序，以形成複數個第一氣隙301與覆蓋層111。

圖25為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的頂視示意圖。圖26為沿圖25之線段A-A’的剖視示意圖。圖27為依據本揭露一實施例中一種半導體元件之製備方法的一流程之 一部份的頂視示意圖。

請參考圖25及圖26，可提供如圖7及圖8所圖例說明的一中間半導體元件。可執行一微影製程以界定複數個密封層501的位置，其係以一遮罩層所輔助，而遮罩層係形成在第三隔離層109上、在第一導電線201上、在複數個第二突出部203P上，以及在複數個孔洞801上。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以形成複數個開孔在第三隔離層109中。一填充材料可充填進入複數個開孔中。可執行一平坦化製程，例如化學機械研磨，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時形成複數個密封層501在第三隔離層109中。複數個密封層501可分別對應形成在第一導電線201與第二導電線203的端部201E、203E上。從頂視圖來看，複數個密封層501可密封第一導電線201與第二導電線203的端部201E、203E。當如圖10到圖12所圖例說明的蝕刻製程時，填充材料可為一材料，相對於第三隔離層109的蝕刻率，該材料具有較慢的蝕刻率。請參考圖27，可執行類似於如圖10到圖12所圖例說明的一程序，以形成複數個第一氣隙301。由於鄰近複數個密封層501所形成之複數個第一氣隙301的膨脹，可被複數個密封層501所阻擋。因此，鄰近複數個密封層501所形成之複數個第一氣隙301可小於其他的第一氣隙301。

圖28到圖30為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

請參考圖28，可提供如圖7及圖8所圖例說明的一中間半導體元件。複數個保護層601可分別對應形成在第一導電線201與第二導電線203上。在一些實施例中，複數個保護層601可約略地延伸到第三隔離 層109的上表面。複數個保護層601可由一材料所製，該材料包含鈷、鉭、氮、硼、鎳、磷、鎢或錸。舉例來說，該材料可為鉭、氮化鉭、氮碳化鎢、、鈷-鎢-磷化物合金、磷化鈷合金、鎳-鎢-磷化物合金、鎳硼合金、鈷-鎢-硼合金、鎳-錸-磷化物合金、鈷-錸-磷化物合金，或鎳。在一些實施例中，複數個保護層601可由無電沉積(electroless deposition)所形成，而無電沉積係使用帶有還原劑(agents)的溶液來驅動金屬離子的還原(reduction)。複數個保護層601可避免第一導電線201與第二導電線203的該等元件擴散出來。此外，無須遮罩來形成複數個保護層601。請參考圖29，可執行類似於如圖10到圖12所圖例說明的一程序，以形成複數個第一氣隙301。請參考圖30，可執行類似於如圖17及圖18所圖例說明的一程序，以形成覆蓋層111。覆蓋層111可覆蓋複數個保護層601。可選擇地

執行一平坦化製程，例如化學機械研磨，以提供一大致平坦表面給接下來的處理步驟。

圖31到圖36為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

請參考圖31，可提供如圖13所圖例說明的一中間半導體元件。一層熱可移除材料807可形成在該層第一襯墊材料803上。熱可移除材料807可為一熱可分解聚合物(thermal decomposable polymer)或一熱可降解聚合物(thermal degradable polymer)。當暴露在一溫度下，而該溫度超過熱可分解聚合物的分解溫度或熱可降解聚合物的降解溫度時，熱可分解聚合物或熱可降解聚合物係分解或降解成一氣態(gaseous state)。

請參考圖32，可執行一平坦化製程，例如化學機械研磨，直到第三隔離層109的上表面暴露為止，以移除多餘材料，提供一大致平 坦表面給接下來的處理步驟，且同時轉變該層第一襯墊材料803成為第一襯墊層401。

請參考圖33，可執行一回蝕製程，以凹陷該層熱可移除材料807。該層熱可移除材料807的上表面可低於第一導電線201與第二導電線203的上表面。接下來，一層第三襯墊材料809可形成在該層熱可移除材料807上、在第一襯墊層401上、在第一導電線201上、在第二導電線203上以及在第三隔離層109上。第三襯墊材料809可為與第一襯墊材料803相同的一材料，但並不以此為限。

請參考圖34，可執行一平坦化製程，例如化學機械研磨，直到第三隔離層109的上表面暴露為止，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，請同時轉變該層第三襯墊材料809成為一第四襯墊層407。舉例來說，第四襯墊層407可由下列材料所製：氧化矽、氮化矽、氮氧化矽、氧化氮化矽、類似物或其組合。在一些實施例中，第四襯墊層407可為多孔的，並具有一孔隙率，介於大約45%到大約75%之間。

請參考圖35，可執行類似於如圖17及圖18所圖例說明的一程序，以形成覆蓋層111。覆蓋層111可形成在第三隔離層109上、在第一導電線201上、在第二導電線203上、在第一襯墊層401上以及在第四襯墊層407上。請參考圖36，一熱處理可施加到如圖35所圖例說明的一中間半導體元件，以轉變該層熱可移除材料807成為複數個第二氣隙303，而該等第二氣隙303係在先前該層熱可移除材料807所佔用的位置處。

圖37到圖40為依據本揭露一實施例中一種半導體元件之製備方法的一流程之一部份的剖視示意圖。

請參考圖37，可提供如圖3所圖例說明的一中間半導體元件。一犧牲層811可形成在第二隔離層107上。可執行一微影製程，以界定出在犧牲層811中之第一導電線201與第二導電線203的位置。在微影製程之後，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除犧牲層811的一些部分，且同時形成複數個溝槽在犧牲層811中。複數個阻障層701可形成在複數個溝槽中。一導電材料可藉由一沉積製程而沉積進入複數個溝槽中，而導電材料係例如銅、鋁或鈦。在沉積製程之後，可執行一平坦化製程，例如化學機械研磨，以移除多餘材料，提供一大致平坦表面給接下來的處理步驟，且同時形成第一導電線201與第二導電線203。

複數個阻障層701可形成在複數個第一突出部201P的各側邊上、在複數個第二突出部203P的各側邊上、在第一導電線201的各側邊201S-1、201S-3(在圖37中未顯示)上、在第二導電線203的各側邊203S-1、203S-3(在圖37中未顯示)上、在第一導電線201的下表面上以及在第二導電線203的下表面上。第一導電線201的下表面可包括複數個第一突出部201P的下表面。第二導電線203的下表面可包括複數個第二突出部203P的下表面。複數個阻障層701可具有一厚度，介於大約11Å到大約13Å之間。

舉例來說，犧牲層801可由多晶矽或其他適合的材料所製。舉例來說，複數個阻障層701可由下列材料所製：鈦、氮化鈦、氮化鈦矽、鉭、氮化鉭、氮化鉭矽或其組合。

請參考圖38，可以一選擇性蝕刻(selective etch)製程而移除犧牲層811。選擇性蝕刻製程可具有對於犧牲層811的一蝕刻選擇性。一蝕刻製程的選擇性通常可表示成蝕刻率的比率。舉例來說，若是蝕刻一 材料快於其他材料25倍的話，則蝕刻製程可表示成具有25：1的一選擇性或簡單表示成25。在這方面，高比率或數值代表更有選擇性的蝕刻製程。在選擇性蝕刻製程中，針對犧牲層811的一蝕刻率可大於第一導電線201或第二導電線203的一蝕刻率。選擇性蝕刻製程的一選擇性可大於或等於大約10、大於或等於大約12、大於或等於大約15、大於或等於大約20，或者是大於或等於大約25。

請參考圖39，可執行類似於如圖7到圖9所圖例說明的一程序，以形成複數個孔洞801。請參考圖40，可執行類似於如圖10到圖18所圖例說明的一程序，以形成第一襯墊層401、複數個第一氣隙301以及覆蓋層111。

本揭露之半導體元件可藉由複數個第一氣隙301而減輕相鄰對導電特徵(例如第一導電線201與第二導電線203)之間的寄生電容。此外，無須額外的遮罩或圖案化製程來形成該複數個第一氣隙301。因此，本揭露之半導體元件亦可降低半導體元件的製造成本。

本揭露之一實施例提供一種半導體元件，包括：一基板；一第一導電線，設置於該基板上且具有二側；一第一突出部，該設置在該第一導電線的其中一側；一第二導電線，鄰近該第一導電線設置且具有二側；一第二突出部，設置在該第二導電線的其中一側，並面對該第一突出部；一氣隙，設置在該第一突出部與該第二突出部之間；其中該第一突出部與該第二突出部之間的一距離，小於該第一導電線與該第二導電線之間的一距離。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例 如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

20:陣列區 101:基底 103:裝置元件 105:第一隔離層 107:第二隔離層 109:第三隔離層 111:覆蓋層 201:第一導電線 201P:第一突出部 203:第二導電線 203P:第二突出部 301:第一氣隙 401:第一襯墊層 701:阻障層 X:方向 Z:方向

Claims (12)

1. 一種半導體元件，包括：一基板；一第一導電線，設置於該基板上且具有二側；一第一突出部，該設置在該第一導電線的其中一側；一第二導電線，鄰近該第一導電線設置且具有二側；一第二突出部，設置在該第二導電線的其中一側，並面對該第一突出部；一氣隙，設置在該第一突出部與該第二突出部之間；一覆蓋層，設置在該第一突出部與該第二突出部上且密封該氣隙；以及一密封層，設置在該第一導電線的一端上與該第二導電線的一端上，其中該第一導電線、該第二導電線以及該密封層位在相同的一垂直位面；其中該第一突出部與該第二突出部之間的一距離，小於該第一導電線與該第二導電線之間的一距離；其中該第一突出部鄰近該第一導電線的一端設置，且該第二突出部鄰近該第二導電線的一端設置。
2. 如請求項1所述之半導體元件，還包括：一隔離層以及一第一襯墊層，其中該第一襯墊層設置在該第一突出部的其中一側上、在該第二突出部的其中一側上以及在該隔離層的一上表面上，其中該第一突出部的該側 以及該第二突出部的該側相互面對設置。
3. 如請求項1所述之半導體元件，還包括：一隔離層以及複數個第二襯墊層，其中該第一導電線與該第二導電線設置在該隔離層上，該複數個第二襯墊層設置在該第一突出部的各側邊上、在該第二突出部的各側邊上以及在該隔離層的一上表面上。
4. 如請求項1所述之半導體元件，還包括：複數個第三襯墊層，設置在該第一突出部的各側邊上以及在該第二突出部的各側邊上。
5. 如請求項2所述之半導體元件，還包括：一第四襯墊層，設置在該覆蓋層下方及在該第一突出部與該第二突出部之間。
6. 如請求項2所述之半導體元件，還包括：複數個保護層，設置在該第一導電線與該覆蓋層之間，以及在該第二導電線與該覆蓋層之間。
7. 如請求項6所述之半導體元件，其中該複數個保護層由下列材料所製：鉭、氮化鉭、氮碳化鎢、鈷-鎢-磷化物合金、磷化鈷合金、鎳-鎢-磷化物合金、鎳硼合金、鈷-鎢-硼合金、鎳-錸-磷化物合金、鈷-錸-磷化物合金，或鎳。
8. 如請求項5所述之半導體元件，其中該氣隙係以平行於該第一導電線與該第二導電線的主軸而延伸。
9. 如請求項2所述之半導體元件，其中該第一襯墊層為多孔的。
10. 如請求項8所述之半導體元件，其中該第一襯墊層的一孔隙率介於大約45%到大約75%之間。
11. 如請求項1所述之半導體元件，還包括：複數個阻障層，設置在該第一突出部的各側邊上以及在該第二突出部的各側邊上，其中該複數個阻障層由下列材料所製：鈦、氮化鈦、氮化鈦矽(titanium silicon nitride)、鉭、氮化鉭，或氮化鉭矽(tantalum silicon nitride)。
12. 如請求項11所述之半導體元件，其中該複數個阻障層的一厚度介於大約11Å到大約13Å之間。

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