CN101140907A - 具有不同侧壁间隔壁宽度的cmos器件制造方法 - Google Patents

Abstract

本发明公开了一种具有不同侧壁间隔壁宽度的CMOS器件制造方法，包括：提供一半导体衬底；在所述衬底上形成第一栅极结构和第二栅极结构；在具有所述第一栅极结构和第二栅极结构的衬底上淀积侧壁间隔壁材料层；刻蚀覆盖所述第一栅极结构的所述侧壁间隔壁材料层，同时利用掩膜保护覆盖所述第二栅极结构的所述侧壁间隔壁材料层；刻蚀所述侧壁间隔壁材料层以在所述第一栅极结构和第二栅极结构两侧形成侧壁间隔壁；执行杂质离子注入工艺以形成源极区和漏极区。本发明的方法在PMOS晶体管栅极两侧形成的侧壁间隔壁的长度大于在NMOS晶体管栅极两侧形成的侧壁间隔壁的长度，从而使深亚微米CMOS器件的性能得到改善。

Description

具有不同侧壁间隔壁宽度的CMOS器件制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种具有不同侧壁间隔壁(offset spacer)宽度的CMOS(互补金属氧化物半导体)器件的制造方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集成度方向发展，CMOS器件的栅极特征尺寸已经进入深亚微米阶段，栅极长度变得越来越细且长度变得较以往更短。目前采用轻掺杂漏极(LDD)结构(通常称为延伸掺杂)以及使源/漏结区变浅来避免短沟效应。但是，由于轻掺杂区和结区的变浅，源极和漏极延伸部分的电阻急剧增加，导致更低的驱动能力和更差的性能一致性。

目前的工艺在源区和漏区离子注入之前，NMOS晶体管和PMOS晶体管形成相同尺寸的侧壁间隔壁。申请号为200510093507.7的中国专利申请揭示了一种半导体器件及其制造方法，该方法在NMOS和PMOS的栅极两侧形成相同尺寸的侧壁间隔壁。图1至图4为说明现有CMOS器件制造方法的剖面图。如图所示，NMOS晶体管101和PMOS晶体管102由浅沟槽105(STI)隔离，在半导体衬底11上分别刻蚀出栅极130和104后，先形成轻掺杂延伸区域106和107，如图1所示；然后在衬底110上淀积氮化硅层116，如图2所示；刻蚀上述氮化硅层116得到NMOS晶体管101的侧壁间隔壁117和PMOS晶体管102的侧壁间隔壁127，间隔壁117和127具有相同的尺寸，如图3所示；随后进行N型注入19，掺杂NMOS晶体管101以形成NMOS晶体管的源/漏极区118；进行P型注入20，掺杂PMOS晶体管以形成PMOS晶体管的源/漏极区128。由于间隔壁117和127的尺寸相同，延伸部分即轻掺杂区106和107的长度也相同，因此由源/漏区118和延伸部分106决定的NMOS晶体管的沟道长度，与由源/漏区128和延伸部分107决定的PMOS晶体管的沟道长度是相同的。然而，对于深亚微米器件，由于PMOS晶体管的源/漏区和轻掺杂区的掺杂剂(例如硼)比NMOS晶体管的源/漏区和轻掺杂区的掺杂剂(例如磷或砷)具有更快的扩散速率，因此，在同一个衬底110上，实际NMOS晶体管和PMOS晶体管的沟道长度不同，PMOS晶体管的沟道有效长度比NMOS晶体管的沟道有效长度要短。这会导致NMOS和PMOS的阈值电压、驱动电流以及饱和漏电流的差异，使CMOS器件性能例如对称性和一致性下降。

发明内容

因此，本发明的目的在于提供一种具有不同侧壁间隔壁宽度的CMOS器件制造方法，以解决现有技术中存在的问题。

为达到上述目的，本发明提供的一种具有不同侧壁间隔壁宽度的CMOS器件制造方法，包括：提供一半导体衬底；在所述衬底上形成第一栅极结构和第二栅极结构；在具有所述第一栅极结构和第二栅极结构的衬底上淀积侧壁间隔壁材料层；刻蚀覆盖所述第一栅极结构的所述侧壁间隔壁材料层，同时利用掩膜保护覆盖所述第二栅极结构的所述侧壁间隔壁材料层；刻蚀所述侧壁间隔壁材料层以在所述第一栅极结构和第二栅极结构两侧形成侧壁间隔壁；执行杂质离子注入工艺以形成源极区和漏极区。

所述第一栅极结构为NMOS晶体管的栅极结构。所述第二栅极结构为PMOS晶体管的栅极结构。所述栅极结构包括栅电极和衬底表面的栅极介质层。所述侧壁间隔壁材料层的厚度为200～1200。侧壁间隔壁材料层被刻蚀的厚度为30～150。所述第一栅极结构两侧的侧壁间隔壁的宽度小于所述第二栅极结构两侧的侧壁间隔壁的宽度。所述侧壁间隔壁材料层的材质为氮化硅(Si₃N₄)、氮化硅(Si₃N₄)之外的含氮材料(SixNy)、氮氧化硅或其组合。所述栅极介质层为高介电常数材料层。所述方法还包括离子注入形成轻掺杂区的步骤。

本发明具有相同或相应技术特征的另一种具有不同侧壁间隔壁宽度的CMOS器件制造方法，包括：提供一半导体衬底；在所述衬底上形成第一类型晶体管的栅极结构和第二类型晶体管的栅极结构；在具有所述栅极结构的衬底上淀积侧壁间隔壁材料层；刻蚀覆盖所述第一类型晶体管的栅极结构的所述侧壁间隔壁材料层，同时利用掩膜保护覆盖所述第二类型晶体管的栅极结构的所述侧壁间隔壁材料层；刻蚀所述侧壁间隔壁材料层以在所述栅极两侧形成侧壁间隔壁；执行杂质离子注入工艺以形成源极区和漏极区。

所述第一类型晶体管为NMOS晶体管，所述第二类型晶体管为PMOS晶体管。所述栅极结构包括栅电极和衬底表面的栅极介质层。所述侧壁间隔壁材料层的厚度为200～1200。侧壁间隔壁材料层被刻蚀的厚度为30～150。所述第一类型晶体管的栅极结构两侧的侧壁间隔壁的宽度小于所述第二类型晶体管的栅极结构两侧的侧壁间隔壁的宽度。所述侧壁间隔壁材料层的材质为氮化硅(Si₃N₄)、氮化硅(Si₃N₄)之外的含氮材料(SixNy)、氮氧化硅或其组合。所述栅极介质层为高介电常数材料层。所述方法还包括离子注入形成轻掺杂区的步骤。

与现有技术相比，本发明具有以下优点：

本发明的具有不同侧壁间隔壁宽度的CMOS器件制造方法在PMOS晶体管栅极两侧形成的侧壁间隔壁的长度大于在NMOS晶体管栅极两侧形成的侧壁间隔壁的长度，使得在源/漏区掺杂杂质粒子并进行热退火后，NMOS和PMOS晶体管的沟道有效长度趋于一致，克服了由于PMOS晶体管的掺杂剂(硼)比NMOS晶体管的源/漏区的掺杂剂的扩散速率快，使实际PMOS晶体管的沟道有效长度比NMOS晶体管的沟道有效长度短，导致漏电流增大的缺点，使深亚微米CMOS器件的性能，例如阈值电压和饱和漏电流得到改善，而且本发明的方法工艺简单易于实现。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了层和区域的厚度。

图1至图4为说明现有CMOS器件制造方法的剖面图；

图5至图9为根据本发明实施例的CMOS器件制造方法的剖面图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

在CMOS器件中，NMOS的n-沟道和PMOS的P-沟道和在同一个衬底上形成，沟道的长度是由侧壁间隔壁的宽度决定。通过在沟道两侧的源/漏区进行不同的杂质掺杂来获得NMOS和PMOS晶体管各自的传导特性。通常期望CMOS器件的NMOS晶体管和PMOS晶体管在驱动电压和饱和漏电流等电学性能方面表现良好的对称性。常规形成的NMOS和PMOS的侧壁间隔壁的宽度是相同的，但是由于在NMOS和PMOS晶体管中注入的杂质的扩散速率存在差异，导致实际沟道有效长度不同。因此在深亚微米CMOS器件中，一方面期望弥补NMOS晶体管和PMOS晶体管之间的差异，使实际NMOS晶体管和PMOS晶体管的沟道有效长度接近，增加对称性。另一方面，对于深亚微米PMOS晶体管来说，高的硼载流子扩散率导致亚阈值漏电流，因此期望PMOS的源/漏极区具有较长的延伸部分，使沟道加长，从而降低亚阈值漏电流；对于深亚微米NMOS晶体管，驱动电流和饱和漏极电流是很重要的参数，它们受源/漏区及其延伸部分的有效长度(产生寄生电阻)的影响明显，因此期望NMOS的源/漏极区具有较短的延伸部分，使其沟道较PMOS的短，从而增加驱动电流。

本发明的方法在衬底上形成一种CMOS器件结构，CMOS器件包括在同一衬底上形成的NMOS晶体管和PMOS晶体管。利用本发明，在NMOS上形成的侧壁间隔壁的宽度小于在PMOS上形成的侧壁间隔壁的宽度。图5至图9为根据本发明实施例的CMOS器件制造方法的剖面图。所述示意图只是实例，其在此不应过度限制本发明保护的范围。首先，如图5所示，NMOS晶体管101和PMOS晶体管102位于衬底110的有源区，有源区中形成浅沟槽隔离(STI)隔离沟槽105以隔离NMOS晶体管101和PMOS晶体管102。在半导体衬底110上沉积氧化层和多晶硅层，利用掩膜刻蚀上述多晶硅和氧化层形成第一栅极，也就是NMOS晶体管101的栅极103，和第二栅极，也就是PMOS晶体管102的栅极104，以及栅极介质层112。栅极的材料可为结晶的多晶硅、多晶硅锗、金属硅化物(例如钛硅化物、钴硅化物、镍鬼话物、钽硅化物等)、导电金属氧化物、导电金属氮化物(例如钛化氮、钽化氮)、金属(例如钽、钛、钼、钨、铂、铝、铪、钌等)或其组合。当栅极材料为多晶硅时，主要是利用低压化学气相淀积工艺沉积掺杂或未掺杂的多晶硅来形成。上述STI沟槽隔离结构105位于NMOS晶体管101和PMOS晶体管102之间，其材料可为氧化硅，在其它实施例中可使用其它绝缘材料。

衬底110可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体衬底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成衬底110的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。

上述栅极介质层112可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在65nm以下工艺节点，栅极的特征尺寸很小，栅极氧化层112的材料优选为高介电常数(high k)材料。可以作为形成高介电常数栅极电介质层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等。特别优选的是氧化铪、氧化锆和氧化铝。虽然在此描述了可以用来形成栅极氧化层112的材料的少数示例，但是该层可以由减小栅极漏电流的其它材料形成。

然后，执行第一次离子注入工艺以形成一个或多个LDD区域。亦即在NMOS晶体管101栅极103两侧下方衬底中的源极区和漏极区进行n型掺杂，得到LDD区106，在PMOS晶体管102栅极104两侧下方衬底中的源极区和漏极区进行p型掺杂，得到LDD区107。其中n型杂质可为磷、砷或锑，p型杂质可为硼、铝或铟。

在接下来的工艺步骤中，在反应室内利用PECVD工艺在衬底上淀积侧壁间隔壁材料层116，其厚度为200～1200，用于进行后续的第二次离子注入。侧壁间隔壁材料层116的材质可为氮化硅(Si₃N₄)、氮化硅(Si₃N₄)之外的含氮材料(SixNy)、氮氧化硅或其组合。在本实施例中，利用硅烷(silane)以及氨来形成氮化硅组成的侧壁间隔壁材料层116。

接下来如图6所示，利用光刻工艺，在上述侧壁间隔壁材料层116上形成掩膜230。形成掩膜230的步骤包括沉积光刻胶、曝光、显影步骤。在形成掩膜230之后，刻蚀未被掩膜230覆盖的侧壁间隔壁材料层116，如图7所示，也就是刻蚀NMOS晶体管101栅极103表面和侧面覆盖的侧壁间隔壁材料层116。由于PMOS晶体管102上覆盖的侧壁间隔壁材料层116具有掩膜230做保护，所以PMOS晶体管102上覆盖的侧壁间隔壁材料层116没有被刻蚀。NMOS晶体管101上覆盖的侧壁间隔壁材料层116被刻蚀的厚度为30～150。移除上述光刻胶掩膜230，从而形成NMOS晶体管101上覆盖的侧壁间隔壁材料层116和PMOS晶体管102上覆盖的侧壁间隔壁材料层126。

利用刻蚀工艺刻蚀侧壁间隔壁材料层116和126，可采用干法各向异性刻蚀或湿法例如磷酸腐蚀氮化硅，形成侧壁间隔壁117和127。侧壁间隔壁117位于NMOS晶体管101的栅极103两侧，侧壁间隔壁127位于PMOS晶体管102的栅极104两侧，而且具有不同的宽度，如图8所示。由于前述NMOS晶体管101栅极103表面和侧面覆盖的侧壁间隔壁材料层116被减薄，因此，刻蚀后在NMOS晶体管101的侧壁间隔壁117的宽度要小于PMOS晶体管的侧壁间隔壁127的宽度。

接下来，如图9所示，在NMOS晶体管101和PMOS晶体管102已经形成了侧壁间隔壁，即位于NMOS晶体管101的栅极103两侧的侧壁间隔壁117和位于PMOS晶体管102的栅极104两侧的侧壁间隔壁127，且NMOS晶体管101的侧壁间隔壁117的宽度小于PMOS晶体管102的侧壁间隔壁127的宽度。随后，进行n型杂质离子注入19，例如注入磷、砷或锑，掺杂NMOS晶体管101的源极和漏极区域，从而形成NMOS晶体管的源极和漏极区118；并进行p型杂质离子注入20，例如注入硼，掺杂PMOS晶体管的源极和漏极区域，从而形成PMOS晶体管的源/漏极区128。值得注意的是，由于NMOS晶体管101的侧壁间隔壁117的宽度小于PMOS晶体管102的侧壁间隔壁127的宽度，因此，离子注入范围受到侧壁间隔壁的自对准作用的限制，NMOS晶体管101源极和漏极延伸部分106的宽度21小于PMOS晶体管102源极和漏极延伸部分107的宽度22。换句话说，对于NMOS晶体管101而言，杂质离子注入范围的延伸部分106相比PMOS晶体管的延伸部分107短，使得NMOS晶体管101源极区和漏极区118之间的距离小于PMOS晶体管102源极区和漏极区128之间的距离。由侧壁间隔壁的自对准作用限制的PMOS晶体管102源极区和漏极区128之间的沟道长度要大于NMOS晶体管101源极区和漏极区118之间的沟道长度。

由于NMOS晶体管101的源极区和漏极区118之间的距离较近，彼此更加靠近沟道，从而增加驱动电流；对于PMOS晶体管102而言，虽然其杂质的扩散速率较快，但是由于其源极区和漏极区128之间的距离较远，彼此更加远离沟道，即使在注入杂质并退火后也不会出现源极区和漏极区128距离过近导致沟道缩短的现象，因此降低了亚阈值漏电流，弥补了由于PMOS晶体管的掺杂剂(例如硼)比NMOS晶体管的源/漏区的掺杂剂的扩散速率快，使实际NMOS晶体管和PMOS晶体管的沟道长度不同，PMOS晶体管的沟道有效长度比NMOS晶体管的沟道有效长度要短导致的漏电流增大的缺点。

此外，本发明的具有不同侧壁间隔壁宽度的CMOS器件制造方法在杂质离子注入后，由于p型杂质(例如硼)的扩散率要大于n型杂质，NMOS晶体管和PMOS晶体管的实际沟道长度趋于一致，使得CMOS器件的对称性和一致性得到提高。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (19)

1.一种具有不同侧壁间隔壁宽度的CMOS器件制造方法，包括：

提供一半导体衬底；

在所述衬底上形成第一栅极结构和第二栅极结构；

在具有所述第一栅极结构和第二栅极结构的衬底上淀积侧壁间隔壁材料层；

刻蚀覆盖所述第一栅极结构的所述侧壁间隔壁材料层，同时利用掩膜保护覆盖所述第二栅极结构的所述侧壁间隔壁材料层；

刻蚀所述侧壁间隔壁材料层以在所述第一栅极结构和第二栅极结构两侧形成侧壁间隔壁；

执行杂质离子注入工艺以形成源极区和漏极区。

2.如权利要求1所述的方法，其特征在于：所述第一栅极结构为NMOS晶体管的栅极结构。

3.如权利要求1所述的方法，其特征在于：所述第；栅极结构为PMOS晶体管的栅极结构。

4.如权利要求2或3所述的方法，其特征在于：所述栅极结构包括栅电极和衬底表面的栅极介质层。

5.如权利要求1所述的方法，其特征在于：所述侧壁间隔壁材料层的厚度为200～1200。

6.如权利要求1所述的方法，其特征在于：侧壁间隔壁材料层被刻蚀的厚度为30～150。

7.如权利要求1所述的方法，其特征在于：所述第一栅极结构两侧的侧壁间隔壁的宽度小于所述第二栅极结构两侧的侧壁间隔壁的宽度。

8.如权利要求1或5所述的方法，其特征在于：所述侧壁间隔壁材料层的材质为氮化硅(Si₃N₄)、氮化硅(Si₃N₄)之外的含氮材料(SixNy)、氮氧化硅或其组合。

9.如权利要求4所述的方法，其特征在于：所述栅极介质层为高介电常数材料层。

10.如权利要求1所述的方法，其特征在于：所述方法还包括离子注入形成轻掺杂区的步骤。

11.一种具有不同侧壁间隔壁宽度的CMOS器件制造方法，包括：

提供一半导体衬底；

在所述衬底上形成第一类型晶体管的栅极结构和第二类型晶体管的栅极结构；

在具有所述栅极结构的衬底上淀积侧壁间隔壁材料层；

刻蚀覆盖所述第一类型晶体管的栅极结构的所述侧壁间隔壁材料层，同时利用掩膜保护覆盖所述第二类型晶体管的栅极结构的所述侧壁间隔壁材料层；

刻蚀所述侧壁间隔壁材料层以在所述栅极两侧形成侧壁间隔壁；

执行杂质离子注入工艺以形成源极区和漏极区。

12.如权利要求11所述的方法，其特征在于：所述第一类型晶体管为NMOS晶体管，所述第二类型晶体管为PMOS晶体管。

13.如权利要求11所述的方法，其特征在于：所述栅极结构包括栅电极和衬底表面的栅极介质层。

14.如权利要求11所述的方法，其特征在于：所述侧壁间隔壁材料层的厚度为200～1200。

15.如权利要求11所述的方法，其特征在于：侧壁间隔壁材料层被刻蚀的厚度为30～150。

16.如权利要求11所述的方法，其特征在于：所述第一类型晶体管的栅极结构两侧的侧壁间隔壁的宽度小于所述第二类型晶体管的栅极结构两侧的侧壁间隔壁的宽度。

17.如权利要求11或14所述的方法，其特征在于：所述侧壁间隔壁材料层的材质为氮化硅(Si₃N₄)、氮化硅(Si₃N₄)之外的含氮材料(SixNy)、氮氧化硅或其组合。

18.如权利要求13所述的方法，其特征在于：所述栅极介质层为高介电常数材料层。

19.如权利要求11所述的方法，其特征在于：所述方法还包括离子注入形成轻掺杂区的步骤。

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