[go: up one dir, main page]

TW201909390A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201909390A
TW201909390A TW107109822A TW107109822A TW201909390A TW 201909390 A TW201909390 A TW 201909390A TW 107109822 A TW107109822 A TW 107109822A TW 107109822 A TW107109822 A TW 107109822A TW 201909390 A TW201909390 A TW 201909390A
Authority
TW
Taiwan
Prior art keywords
layer
pattern
forming
channel
contact line
Prior art date
Application number
TW107109822A
Other languages
English (en)
Other versions
TWI756392B (zh
Inventor
崔康植
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW201909390A publication Critical patent/TW201909390A/zh
Application granted granted Critical
Publication of TWI756392B publication Critical patent/TWI756392B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H10W20/069—
    • H10W20/43—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

一種半導體裝置包括：堆疊結構，所述堆疊結構包括交替地堆疊的水平導電圖案和層間絕緣層；閘極圖案，所述閘極圖案在所述堆疊結構下方與所述堆疊結構的兩端交疊，所述閘極圖案彼此間隔開；以及通道圖案，所述通道圖案包括穿透所述堆疊結構的垂直部和設置在所述堆疊結構下方的連接部，所述連接部連接所述垂直部。

Description

半導體裝置及其製造方法
本公開的一方面係關於半導體裝置及其製造方法，更具體地，關於一種三維半導體裝置及其製造方法。
半導體裝置包括能夠儲存資料的多個記憶單元電晶體。記憶單元電晶體可串聯連接在選擇電晶體之間以構成記憶串。為了實現高整合度的半導體裝置，已經提出了三維半導體裝置。記憶單元電晶體和選擇電晶體的閘極圖案可彼此堆疊以形成三維半導體裝置。在實現這種三維半導體裝置時，已經發展出用於提高半導體裝置的操作可靠性的各種技術。
本申請要求於2017年7月17日提交的韓國專利申請No. 10-2017-0090337的優先權，該韓國專利申請的全部公開內容透過引用併入本文中。
根據本公開的一方面，提供一種半導體裝置，該半導體裝置包括：堆疊結構，所述堆疊結構包括在第一方向上交替地堆疊的水平導電圖案和層間絕緣層；閘極圖案，所述閘極圖案在所述堆疊結構下方與所述堆疊結構的兩端交疊，所述閘極圖案在與所述第一方向交叉的第二方向上彼此間隔開；以及通道圖案，所述通道圖案包括穿透所述堆疊結構的垂直部和設置在所述堆疊結構下方的連接部，所述連接部連接所述垂直部。
根據本公開的一方面，提供一種半導體裝置，該半導體裝置包括：井結構，所述井結構包含第一導電類型摻雜劑；堆疊結構，所述堆疊結構被設置為在第一方向上與所述井結構間隔開，所述堆疊結構透過狹縫彼此間隔開，所述堆疊結構各自包括與所述狹縫鄰近的端部區域和從所述端部區域延伸的中心區域；閘極圖案，所述閘極圖案在所述堆疊結構中的每一個的所述端部區域下方與所述端部區域交疊，所述閘極圖案不與所述中心區域交疊；源接觸線，所述源接觸線被設置在所述狹縫中，所述源接觸線比所述閘極圖案朝向所述井結構更突出，所述源接觸線包含第二導電類型摻雜劑；井接觸線，所述井接觸線被設置在所述源接觸線下方，所述井接觸線與所述井結構接觸；以及通道層，所述通道層透過穿透所述堆疊結構中的每一個的所述中心區域而延伸到所述井結構與所述堆疊結構之間的空間，所述通道層被所述源接觸線和所述井接觸線穿透。
根據本公開的一方面，提供一種半導體裝置，該半導體裝置包括：堆疊結構，所述堆疊結構包括在第一方向上交替地堆疊的水平導電圖案和層間絕緣層；源接觸線，所述源接觸線將所述堆疊結構劃分成第一堆疊結構和第二堆疊結構；第一閘極圖案，所述第一閘極圖案在所述第一堆疊結構下方形成為在所述第一方向上與所述第一堆疊結構的和所述源接觸線鄰近的端部區域交疊；第二閘極圖案，所述第二閘極圖案在所述第二堆疊結構下方形成為與所述第二堆疊結構的和所述源接觸線鄰近的端部區域交疊；以及通道圖案，所述通道圖案包括穿透所述堆疊結構的垂直部和設置在所述堆疊結構下方的連接部，所述連接部連接所述垂直部。
根據本公開的一方面，提供一種製造半導體裝置的方法，該方法包括以下步驟：形成其中嵌入有第一導電圖案的犧牲組；在所述犧牲組上方形成堆疊結構，其中所述堆疊結構包括交替地堆疊的第一材料層和第二材料層，並且被劃分成與所述第一導電圖案交疊的第一區域和從所述第一區域延伸的第二區域；透過經由蝕刻製程對所述堆疊結構的第一區域進行蝕刻來形成使所述堆疊結構的側壁暴露的狹縫，該蝕刻製程在所述第一導電圖案被暴露時停止；以及透過對所述第一導電圖案的經由所述狹縫暴露的部分進行蝕刻來將所述第一導電圖案分隔成閘極圖案。
根據本公開的一方面，提供一種製造半導體裝置的方法，該方法包括以下步驟：形成包含第一導電類型摻雜劑的井結構；在所述井結構上方形成犧牲組，其中，所述犧牲組具有嵌入在所述犧牲組中的第一導電圖案；在所述犧牲組上方形成堆疊結構，其中，所述堆疊結構包括與所述第一導電圖案交疊的第一區域和從所述第一區域延伸的第二區域；形成穿透所述堆疊結構的所述第二區域的孔；透過經由所述孔去除所述犧牲組來使水平空間敞開；形成沿著所述水平空間的表面和所述孔的表面從所述水平空間的內部延伸到所述孔的內部的多層記憶層；在所述多層記憶層的表面上形成通道層；在所述通道層上形成填充在所述水平空間和所述孔中的間隙填充絕緣層；透過對所述堆疊結構的所述第一區域、所述第一導電圖案、所述多層記憶層、所述間隙填充絕緣層和所述通道層進行蝕刻使所述井結構暴露；形成將所述井結構和所述通道層連接的井接觸線；以及形成源接觸線，所述源接觸線在所述井接觸線的頂部上連接到所述通道層並且包含第二導電類型摻雜劑。
將參照所附圖式描述本公開的示例實施方式。然而，本公開的示例實施方式可按照許多不同的形式來實施，並且不應該被解釋為限於在此闡述的示例實施方式。相反，提供示例實施方式以使得本公開的公開內容將是徹底的和完整的，並且將向本領域技術人員充分地傳達本公開的範圍。在不脫離本公開的範圍的情況下，本公開的示例實施方式的特徵可用於多種多樣的實施方式中。本發明的各個實施方式提供了展現出改進的操作可靠性的三維半導體裝置及其製造方法。
圖1是例示根據本公開的實施方式的半導體裝置的立體圖。
參照圖1，根據本公開的實施方式的半導體裝置可包括：通道圖案CH；堆疊結構GST1和GST2，其包圍相應的通道圖案CH；井結構WE，其設置在堆疊結構GST1和GST2下方並且包含第一導電類型摻雜劑；閘極圖案GP，其在相應的堆疊結構GST1和GST2下方被設置為彼此間隔開；井接觸線WCL，其連接到井結構WE；狹縫SI，其將堆疊結構GST1和GST2彼此分隔開；以及源接觸線SCL，其在狹縫SI中設置成與通道圖案CH連接。雖然圖1例示了第一堆疊結構GST1和第二堆疊結構GST2，但是由狹縫SI分隔開的堆疊結構的數目可以是兩個或更多個。
堆疊結構GST1和GST2中的每一個可包括在第一方向I上一個接一個交替堆疊的水平導電圖案CP1至CPk和層間絕緣層ILD。堆疊結構GST1和GST2中的每一個可劃分成兩個端部或側部區域P1和中心區域P2。端部區域P1是與堆疊結構GST1和GST2中的每一個的與狹縫SI相鄰的兩個端部或側部區域對應的區域。每個堆疊結構GST1和GST2的中心區域P2是每個堆疊結構的在每個堆疊結構的端部區域P1之間延伸的剩餘區域。
層間絕緣層ILD可由諸如氧化物層這樣的絕緣材料形成。水平導電圖案CP1至CPk和閘極圖案GP與用作電晶體的閘極的閘極線SSL、WL1至WLn和DSL對應。層間絕緣層ILD可以分別設置在沿著第一方向I相鄰的水平導電圖案CP1至CPk之間。水平導電圖案CP1至CPk和閘極圖案GP可由導電材料形成。此外，水平導電圖案CP1至CPk可由與閘極圖案GP的導電材料不同的導電材料形成。
閘極圖案GP可由第一導電層形成。透過考量第一導電層的蝕刻選擇比來選擇第一導電層，以在正在執行半導體裝置的製造處理的同時用作蝕刻停止層。例如，第一導電層可由摻雜矽層形成。第一導電層可包含n型摻雜劑。第一導電層可在製造處理中形成厚度，以用作蝕刻停止層。結果，閘極圖案GP中的每一個可被形成得在第一方向I上比水平導電圖案CP1至CPk中的每一個厚。
水平導電圖案CP1至CPk可由與閘極圖案GP的第一導電層不同的第二導電層形成。水平導電圖案CP1至CPk可由相同的導電材料形成。水平導電圖案CP1至CPk可由電阻比閘極圖案GP的電阻低的導電材料形成。例如，水平導電圖案CP1至CPk中的每一個可包括金屬層和金屬矽化物層中的至少一個。水平導電圖案CP1至CPk可由低電阻率鎢形成。
設置在相應的堆疊結構GST1和GST2下方的閘極圖案GP在與第一方向I交叉的第二方向II上彼此間隔開。閘極圖案GP被用作源極選擇線SSL。
水平導電圖案CP1至CPk當中，最靠近閘極圖案GP設置的第一水平導電圖案CP1可被用作連接至源極選擇電晶體的閘極的源極選擇線SSL。
更具體地，第一水平導電圖案CP1和與第一水平導電圖案CP1的下部交疊的一對閘極圖案GP可電連接以構成一條源極選擇線SSL。第一水平導電圖案CP1和閘極圖案GP可透過接觸插塞（未示出）電連接。
另選地，第一水平導電圖案CP1和閘極圖案GP可以彼此不直接接觸，並且也不透過接觸插塞彼此連接。在這種情況下，雖然電壓被施加到第一水平導電圖案CP1和閘極圖案GP中的任何一個，但是電壓可經由電容耦合現象被施加到第一水平導電圖案CP1和對應的閘極圖案GP的全部。也就是說，閘極圖案GP可透過與和閘極圖案GP相鄰的第一水平導電圖案CP1的電容耦合來操作。
水平導電圖案CP1至CPk當中，設置得離閘極圖案GP最遠的最上面的水平導電圖案CPk可被用作連接至汲極選擇電晶體的閘極的汲極選擇線DSL。汲極選擇線DSL與源極選擇線SSL之間的水平導電圖案CP2至CPk-1可被用作連接至記憶單元電晶體的閘極的字元線WL1至WLn。
圖1例示了第一水平導電圖案CP1被用作源極選擇線SSL並且最上面的水平導電圖案CPk被用作汲極選擇線DSL的情況，但是本公開不限於此。例如，水平導電圖案CP1至CPk當中，從第一水平導電圖案CP1起沿著向上方向依次設置的一個或更多個水平導電圖案可被用作源極選擇線SSL，並且水平導電圖案CP1至CPk當中，從最上面的水平導電圖案CPk起沿著向下方向依次設置的一個或更多個水平導電圖案可被用作汲極選擇線DSL。字元線WL1至WLn被堆疊為在源極選擇線SSL與汲極選擇線DSL之間彼此間隔開。
源極選擇線SSL和字元線WL1至WLn可設置在相鄰的狹縫SI之間。還可在相鄰的狹縫SI之間設置汲極隔離狹縫SID。汲極隔離狹縫SID沿著第一方向I和第三方向III延伸至穿透用作汲極選擇線DSL的水平導電圖案（例如，CPk）。第一方向I和第三方向III彼此交叉。汲極隔離狹縫SID填充有汲極隔離絕緣層DS。設置在相鄰的狹縫SI之間，同一層中的汲極選擇線DSL透過汲極隔離絕緣層DS彼此隔離。汲極隔離狹縫SID和汲極隔離絕緣層DS的深度被控制為使得汲極隔離狹縫SID和汲極隔離絕緣層DS不穿透源極選擇線SSL和字元線WL1至WLn。
通道圖案CH中的每一個可包括如圖1和圖2A所示的間隔開的多個垂直部PP以及連接部LP。垂直部PP穿透堆疊結構GST1或GST2的中心區域P2，並且連接部LP在堆疊結構GST1或GST2下方設置成連接垂直部PP。垂直部PP被水平導電圖案CP1至CPk和層間絕緣層ILD包圍。連接部LP延伸到井結構WE與堆疊結構GST1或GST2之間的空間。連接部LP從垂直部PP起沿著堆疊結構GST1或GST2的底表面延伸，沿著閘極圖案GP的側壁延伸，沿著閘極圖案GP的底表面延伸，並且沿著井結構WE的頂表面延伸。垂直部PP和連接部LP可被形成為一體結構，或者換句話說，被形成為單個整合結構。將參照圖2A更詳細地描述包括垂直部PP和連接部LP的一體通道圖案CH。
通道圖案CH中的每一個可被多層記憶圖案ML包圍。多層記憶圖案ML沿著通道圖案CH中的每一個的外表面延伸。通道圖案CH中的每一個的垂直部PP可包括包圍覆蓋圖案CAP的頂端。通道圖案CH可被形成為分別包圍間隙填充絕緣圖案FI。將參照圖2A和圖2B更詳細地描述間隙填充絕緣圖案FI和通道圖案CH的結構。
通道圖案CH中的每一個可包括與源接觸線SCL接觸的第一端部EG1和與井接觸線WCL接觸的第二端部EG2。第一端部EG1是連接部LP沿著閘極圖案GP中的每一個的底表面延伸的部分，並且第二端部EG2是連接部LP沿著井結構WE的頂表面延伸的部分。第一端部EG1和第二端部EG2可以沿著第一方向I彼此間隔開地設置，並且按照在它們之間插置間隙填充絕緣圖案FI的方式彼此間隔開。通道圖案CH中的每一個的連接部LP朝向狹縫SI或源接觸線SCL開口。第一端部EG1和第二端部EG2由連接部LP在狹縫處的開口來定義。因此，連接部不覆蓋狹縫的側表面和源接觸線SCL的側表面。
狹縫SL、源接觸線SCL和井接觸線WCL沿著與第一方向I和第二方向II交叉的第三方向III延伸。
源接觸線SCL可透過形成在堆疊結構GST1和GST2的側壁上的間隔物絕緣層IS而與堆疊結構GST1和GST2絕緣。間隔物絕緣層IS可分別設置在源接觸線SCL與堆疊結構GST1和GST2之間，並且延伸至覆蓋閘極圖案GP的側壁。
通道圖案CH中的每一個的連接部LP可以在間隔物絕緣層IS下方延伸至與間隔物絕緣層IS交疊。連接部LP的第一端部EG1可以比堆疊結構GST1或GST2的側壁和閘極圖案GP的側壁在橫向上更突出。間隔物絕緣層IS可形成在連接部LP的突出部分上。
源接觸線SCL可以在第一方向I上延伸至在與第一端部EG1接觸的同時面對堆疊結構GST1和GST2的側壁。源接觸線SCL可以比閘極圖案GP朝向井結構WE更突出。
源接觸線SCL還可以包括摻雜矽層SS、金屬矽化物層SC和金屬層MS。摻雜矽層SS可包括與第一導電類型摻雜劑不同的第二導電類型摻雜劑。摻雜矽層SS的第二導電類型摻雜劑可被提供到通道圖案CH中。第二導電類型摻雜劑可以是n型摻雜劑。金屬矽化物層SC設置在摻雜矽層SS上，並且金屬層MS設置在金屬矽化物層SC上。金屬矽化物層SC和金屬層MS具有比摻雜矽層SS的電阻低的電阻，並且減小源接觸線SCL的電阻。金屬矽化物層SC可包含鎢矽化物、鎳矽化物等。金屬層MS可包含鎢等。源接觸線SCL還可包括沿著金屬層MS與間隔物絕緣層IS之間的介面以及金屬矽化物層SC與金屬層MS之間的介面延伸的阻擋金屬層BM。阻擋金屬層BM防止金屬擴散，並且可包括鈦氮化物層、鎢氮化物層、鉭氮化物層等。
通道圖案CH中的每一個的連接部LP可包括源極接合JN。像摻雜矽層SS一樣，源極接合JN可包含第二導電類型摻雜劑。源極接合JN是其中第二導電類型摻雜劑散佈在通道圖案CH的沿著閘極圖案GP中的每一個的底表面延伸的部分內的區域。第二導電類型摻雜劑可以是n型摻雜劑。從源極接合JN到源極選擇線SSL的距離可透過閘極圖案GP減小，因此，與源極選擇線SSL連接的源極選擇電晶體的導通電流可以增加。
井結構WE可設置在閘極圖案GP下方並且延伸至與堆疊結構GST1和GST2交疊。井結構WE沿著第一方向I設置成與閘極圖案GP以及堆疊結構GST1和GST2間隔開。井結構WE可包括包含第一導電類型摻雜劑的至少一個摻雜矽層。例如，井結構WE可被形成為包含第一濃度的第一導電類型摻雜劑的第一摻雜矽層D1A和包含第二濃度的第一導電類型摻雜劑的第二摻雜矽層D1B的堆疊結構。第一摻雜矽層D1A可包含比第二濃度高的第一濃度的第一導電類型摻雜劑。第一導電類型摻雜劑可以是p型摻雜劑。雖然在圖中未示出，但是驅動電路可以在基板上形成為在井結構WE下方與井結構WE交疊。
井接觸線WCL設置在通道圖案CH之間的源接觸線SCL下方。井接觸線WCL中的每一個透過穿透連接部LP的沿著井結構WE的頂表面延伸的部分，與井結構WE和連接部LP直接接觸。井結構WE和通道圖案CH可透過井接觸線WCL電連接。井接觸線WCL可由導電材料（例如，矽層）形成。
還可在井接觸線WCL與源接觸線SCL之間設置井源間絕緣層SWI。井源間絕緣層SWI中的每一個沿著第三方向III延伸。
可分別在層間絕緣層ILD與水平導電圖案CP1至CPk之間的介面處以及多層記憶圖案ML與水平導電圖案CP1至CPk之間的介面處進一步形成第二阻擋絕緣層BI2。第二阻擋絕緣層BI2可在間隔物絕緣層IS與閘極圖案GP之間以及層間絕緣層ILD與間隔物絕緣層IS之間延伸。間隔物絕緣層IS可以比第二阻擋絕緣層BI2延伸得更靠近井結構WE。第二阻擋絕緣層BI2可由介電係數比構成多層記憶圖案ML的第一阻擋絕緣層的介電係數高的絕緣材料形成。稍後將參照圖2B描述多層記憶圖案ML的結構。第二阻擋絕緣層BI2可由鋁氧化物形成。雖然在圖中未示出，但是可在水平導電圖案CP1至CPk中的每一個與第二阻擋絕緣層BI2之間的介面處，進一步形成防止水平導電圖案CP1至CPk中的每一個與第二阻擋絕緣層BI2之間直接接觸的阻擋層。阻擋層可包括鈦氮化物層、鎢氮化物層、鉭氮化物層等。
在製造半導體裝置的處理中，可形成用於保護井結構WE和閘極圖案GP的保護層PA1至PA4，並且可保留保護層PA1至PA4中的至少一個。例如，第一保護層PA1可保留在井結構WE上。第二保護層PA2可保留在閘極圖案GP中的每一個的底表面上。第三保護層PA3可保留在每個閘極圖案GP的面對多層記憶圖案ML的側壁上。第四保護層PA4可保留在每個閘極圖案GP的面對狹縫SI的側壁上。
如上所述，由可用作蝕刻停止層但增加源極選擇線SSL的電阻的第一導電層形成的閘極圖案GP不與堆疊結構GST1或GST2的整個表面交疊。具體地，閘極圖案GP在堆疊結構GST1或GST2的端部區域下方與堆疊結構GST1或GST2交疊，並且不與堆疊結構GST1或GST2的中心區域交疊。因此，在本公開的實施方式中，能夠防止源極選擇線SSL的電阻由於閘極圖案GP而增加。同時，在本公開的實施方式中，保留被設置成比源極選擇線SSL的第一水平導電圖案CP1更靠近源極接合JN的閘極圖案GP。閘極圖案GP可被用作源極選擇電晶體的閘極。由於閘極圖案GP靠近源極接合JN設置，因此能夠增加源極選擇電晶體的導通電流。
根據上述結構，源極選擇電晶體可被定義在垂直部PP和源極選擇線SSL的交叉處，記憶單元電晶體可被定義在垂直部PP和字元線WL1至WLn的交叉處，並且汲極選擇電晶體可被定義在垂直部PP和汲極選擇線DSL的交叉處。記憶單元電晶體可沿著第一方向I至第三方向III以三維方式佈置，以構成三維半導體裝置。源極選擇電晶體可包括環繞式閘極（gate all around, GAA）結構和平面結構。源極選擇電晶體的GAA結構由垂直部PP中的每一個和用作源極選擇線SSL的水平導電圖案（例如，CP1）來定義。源極選擇電晶體的平面結構由閘極圖案GP和連接部LP定義。汲極選擇電晶體和記憶單元電晶體可透過包圍垂直部PP的水平導電圖案CP2至CPk形成為GAA結構。
通道圖案CH的第一端部EG1電連接到包含第二導電類型摻雜劑的源接觸線SCL，並且通道圖案CH的第二端部EG2透過井接觸線WCL電連接到包含第一導電類型摻雜劑的井結構WE。此外，源接觸線SCL和井接觸線WCL在結構上透過井源間絕緣層SWI彼此區分開。因此，能夠在程式設計操作和讀取操作中將電流的流動控制成面對源接觸線SCL，並且能夠在抹除操作中透過井結構WE提供空穴。因此，在本公開的實施方式中，能夠提高半導體裝置的操作特性。
圖2A和圖2B是例示根據本公開的實施方式的通道圖案的結構的圖。具體地，圖2A是例示根據本公開的實施方式的使用通道圖案的電流的流動和通道圖案的結構的立體圖，圖2B是圖2A中所示的區域A的放大剖面圖。在圖2A中，為了便於說明，省略了一些元件。
參照圖2A，半導體裝置還可包括設置在圖1所示的堆疊結構GST1或GST2下方的支撐柱IP。雖然在圖2A中示出了一個支撐柱IP，但是多個支撐柱可以支撐堆疊結構。將參照圖5更詳細地描述支撐柱的佈置。支撐柱IP支撐堆疊結構與井結構WE之間的空間，並且比閘極圖案GP朝向井結構WE延伸得更長。例如，支撐柱IP可按照支撐柱IP穿透井結構WE的深度來形成。
如圖1中所述，通道圖案CH包括垂直部PP和連接部LP。垂直部PP是沿著第一方向I延伸並且被堆疊結構GST1或GST2包圍的部分。連接部LP是連接垂直部PP的部分。如圖2A所示，連接部LP可包括第一部分LP1至第五部分LP5。
連接部LP的第一部分LP1是沿著圖1所示的堆疊結構GST1或GST2的底表面在堆疊結構的底表面上延伸的部分。連接部LP的第二部分LP2是從第一部分LP1起沿著支撐柱IP的側壁在支撐柱IP的側壁上延伸的部分。連接部LP的第三部分LP3是從第一部分LP1起沿著閘極圖案GP的側壁在閘極圖案GP的側壁上延伸的部分。連接部LP的第四部分LP4是從第三部分LP3起沿著閘極圖案GP的底表面在閘極圖案GP的底表面上延伸的部分。圖1所示的源極接合JN被定義在第四部分LP4內部。連接部LP的第四部分LP4的與源接觸線SCL接觸的端部被定義為圖1所示的第一端部EG1。連接部LP的第五部分LP5是從第二部分LP2起沿著井結構WE的上表面在井結構WE上延伸的部分。連接部LP的第五部分LP5的與井接觸線WCL接觸的端部被定義為圖1所示的第二端部EG2。垂直部PP與連接部LP的第一部分LP1至第五部分LP5可在其間沒有任何介面的情況下被製造為單個整體元件，因此形成通道圖案CH。
通道圖案CH的外壁可被多層記憶圖案ML包圍。多層記憶圖案ML沿著垂直部PP的外表面和連接部LP的第一部分LP1至第五部分LP5的外表面延伸。通道圖案CH可被形成為包圍間隙填充絕緣圖案FI。間隙填充絕緣圖案FI可以延伸至填充連接部LP的第一部分LP1與第五部分LP5之間的空間、連接部LP的第四部分LP4與第五部分LP5之間的空間以及垂直部PP的垂直壁內部的空間。
連接部LP的第四部分LP4和第五部分LP5按照在它們之間插置間隙填充絕緣圖案FI的方式彼此隔離。根據連接部LP的結構，連接部LP具有朝向源接觸線SCL開口的形狀。
間隙填充絕緣圖案FI可被形成為具有比垂直部PP的高度低的高度。在這種情況下，被垂直部PP包圍的覆蓋圖案CAP可設置在間隙填充絕緣圖案FI的頂部上。覆蓋圖案CAP中的每一個可由包括第二導電類型摻雜劑的半導體層形成。例如，覆蓋圖案CAP中的每一個可由摻雜有n型摻雜劑的摻雜矽層形成。覆蓋圖案CAP中的每一個可用作汲極結。
支撐柱IP具有被連接部LP的第二部分LP2包圍的側壁。多層記憶圖案ML在連接部LP與支撐柱IP之間延伸。
通道圖案CH的垂直部PP中的每一個可連接到與其對應的位元線BL。為了便於描述，圖2A中示出了一條位元線BL。然而，半導體裝置可包括多條位元線，並且可不同地設計位元線的佈局。
根據上述結構，可在半導體裝置的讀取操作期間形成第一電流流動路徑Path1。第一電流流動路徑Path1形成在連接在位元線BL與源接觸線SCL之間的通道圖案CH的內部。在讀取操作中，位元線BL可被預充電至預定電平。另外，在讀取操作中，可將開啟電壓施加到圖1中所示的汲極選擇線DSL和源極選擇線SSL。如果施加到圖1中所示的字元線WL的電壓電平比與字元線WL連接的記憶單元電晶體的閾值電壓高，則可在位元線BL與源接觸線SCL之間的通道圖案CH中形成通道，並且位元線BL的預充電電平可透過與源接觸線SCL電連接的地（未示出）來放電。
可在半導體裝置的抹除操作期間形成第二電流流動路徑Path2。第二電流流動路徑Path2形成在連接在位元線BL與井結構WE之間的通道圖案CH的內部。在抹除操作中，抹除電壓可被施加到井結構WE。可透過施加到井結構WE的抹除電壓將空穴注入到通道圖案CH中。
設置在源接觸線SCL與井接觸線WCL之間的井源間絕緣層SWI能夠減小源極接合JN與井結構WE之間的洩漏電流。
參照圖2B，通道圖案CH可包括面對彼此相反方向的內壁和外壁。通道圖案CH的內壁被定義為面對覆蓋圖案CAP和間隙填充絕緣圖案FI的表面。多層記憶圖案ML可包圍通道圖案CH的外壁。
多層記憶圖案ML可包括：隧道絕緣層TI，其包圍通道圖案CH；資料儲存層DL，其包圍隧道絕緣層TI；以及第一阻擋絕緣層BI1，其包圍資料儲存層DL。資料儲存層DL可記憶使用由圖1所示的通道圖案CH與字元線WL1至WLn之間的電壓差導致的福勒-諾德海姆穿隧（Fowler-Nordheim tunneling）改變的資料。為此，資料儲存層DL可由各種材料形成。例如，資料儲存層DL可由能夠捕獲電荷的氮化物層形成。此外，資料儲存層DL可包含矽、相變材料、納米點等。第一阻擋絕緣層BI1可包括能夠阻擋電荷的氧化物層。
多層記憶圖案ML的設置在圖1所示的通道圖案CH與汲極選擇線DSL之間的部分和多層記憶圖案ML的設置在圖1所示的通道圖案CH與源極選擇線SSL之間的部分可用作閘極絕緣層。
圖3是例示根據本公開的實施方式的半導體裝置的製造方法的流程圖。雖然在圖中未示出，但是可在形成井結構的步驟ST1之前在基板上形成構成用於驅動半導體裝置的驅動電路的驅動電晶體。在這種情況下，可在包括驅動電晶體的基板上執行步驟ST1。雖然在圖中未示出，但是可在形成源接觸線的步驟ST19之後形成位元線等。
圖4是例示圖3所示的步驟ST1的剖面圖。
參照圖3和圖4，形成井結構WE的步驟ST1可包括形成包含第一濃度的第一導電類型摻雜劑的第一摻雜矽層101的步驟和在第一摻雜矽層101上形成包含第二濃度的第一導電類型摻雜劑的第二摻雜矽層103的步驟。形成第二摻雜矽層103的步驟可包括在第一摻雜矽層101上形成未摻雜矽層的步驟和使第一摻雜矽層101內部的第一導電類型摻雜劑能夠透過熱處理工序擴散到未摻雜矽層中的步驟。
隨後，可在井結構WE上進一步形成第一保護層105。第一保護層105可由與在後續工序中形成的第一犧牲層的材料不同的材料形成。例如，第一保護層105可由氧化物層形成。
參照圖3，在步驟ST1之後，可依次執行形成其中嵌入有第一導電圖案的犧牲組的步驟ST3、形成初步堆疊結構的步驟ST5以及形成被多層記憶層包圍的通道層的步驟ST7。
圖5是透過步驟ST3至ST7形成的產品的平面圖。在圖5中，用虛線表示設置在初步堆疊結構PST下方的支撐柱121的佈局。
參照圖5，初步堆疊結構PST被由多層記憶層141包圍的通道層143穿透。圖5例示了通道層143的多個垂直部PP。垂直部PP是通道層143的穿透初步堆疊結構PST的部分。垂直部PP中的每一個可被形成為包圍覆蓋圖案147。
初步堆疊結構PST可劃分成第一區域P11和第二區域P21。第一區域P11是在後續工序中由狹縫穿透的區域，並且第二區域P21中的每一個是設置在兩個相鄰的第一區域P11之間的區域。第二區域P21中的每一個可從第一區域P11中的任何一個延伸。在以下所附圖式中，為了便於描述，示出了兩個第二區域P21。然而，第二區域P21可與第一區域P11交替地設置，並且可形成兩個或更多個第二區域P21。
垂直部PP可穿透初步堆疊結構PST的第二區域P21。垂直部PP可被設置為穿透相應第二區域P21的組GR1和GR2。例如，穿透左第二區域P21的垂直部PP可被定義為第一組GR1，穿透右第二區域P21的垂直部PP可被定義為第二組GR2。構成第一組GR1和第二組GR2中的每一個的垂直部PP可被形成為多個列。垂直部PP可按照之字形佈置，以便提高半導體層的整合度。汲極隔離絕緣層DS可設置在構成第一組GR1和第二組GR2中的每一個的垂直部PP的多個列當中的設置在中心處的一對列之間。從頂視圖看，汲極隔離絕緣層DS具有沿著作為列方向的第三方向III延伸的線性形狀。
支撐柱121可與相鄰的垂直部PP之間的區域交疊。支撐柱121彼此不連接，並且可被設置為彼此間隔開。例如，如圖5所示，支撐柱121以Z字形佈置在組GR1和GR2中的每一個的兩個中心列中。每個支撐柱的形狀可以是如圖5中的橢圓形，然而，本發明不限於這種方式並且可採用其它任何合適的形狀。
圖6A至圖6J是詳細地例示圖3所示的步驟ST3至ST7的剖面圖。圖6A至圖6J是沿著圖5所示的線X-X'和線Y-Y'截取的剖面圖。
參照圖6A，步驟ST3可包括在井結構WE上形成第一犧牲層111的步驟和在第一犧牲層111上形成第一導電層115的步驟。第一犧牲層111可形成在第一保護層105上。在形成第一導電層115之前，還可在第一犧牲層111上形成第二保護層113。在這種情況下，第一導電層115形成在第二保護層113上。
第一犧牲層111和第一導電層115可由具有不同的蝕刻選擇比的材料形成。第一導電層115可用作閘極，並且由在隨後的狹縫形成工序期間能夠用作蝕刻停止層的材料形成。例如，第一犧牲層111可被形成為未摻雜矽層。第一導電層115可被形成為摻雜矽層。更具體地，第一導電層115可被形成為包含n型摻雜劑的摻雜矽層。
第二保護層113可由與第一犧牲層111和第一導電層115的材料不同的材料形成。例如，第二保護層113可由氧化物層形成，並且第一犧牲層111可被形成為未摻雜矽層。
參照圖6B，可形成從第一導電層115穿透井結構WE的支撐柱121。支撐柱121被設置為彼此間隔開。形成支撐柱121的步驟可包括：透過使用光刻製程形成掩模圖案的步驟；透過借助將掩模圖案用作蝕刻阻擋件的蝕刻製程對第一導電層115、第二保護層113、第一犧牲層111、第一保護層105和井結構WE進行蝕刻來形成通孔的步驟；在通孔中填充絕緣材料的步驟；使絕緣材料的表面平坦化的步驟；以及去除剩餘的掩模圖案的步驟。氧化物層可被用作用於形成支撐柱121的絕緣材料。
參照圖6C，步驟ST3可包括透過對由支撐柱121穿透的第一導電層115進行蝕刻來形成第一導電圖案115P的步驟。形成第一導電圖案115P的步驟可包括：透過使用光刻製程來形成掩模圖案的步驟；透過將掩模圖案用作蝕刻阻擋件的蝕刻製程對第一導電層115進行蝕刻的步驟；以及去除剩餘的掩模圖案的步驟。在形成第一導電圖案115P的過程中第一導電層115被去除的區域被定義為第一開口OP1。第一開口OP1可使第二保護層113以及每個支撐柱121的在第二保護層113上方突出的部分暴露。
參照圖6D，步驟ST3可包括在第一導電圖案115P的表面上形成第三保護層123的步驟。第三保護層123可透過使第一導電圖案115P的表面氧化來形成。
參照圖6E，步驟ST3還可以包括執行回蝕製程以使得第三保護層的一部分和第二保護層的一部分可被去除的步驟。透過回蝕製程，第三保護層可作為第三保護圖案123P保留在第一導電圖案115P的側壁上，並且第二保護層可作為第二保護圖案113P保留在第一導電圖案115P下面。隨著第二保護層的未被第一導電圖案115P保護的部分被去除，可使第一犧牲層111暴露。
參照圖6F，在步驟ST3中，第二犧牲層125形成在第一犧牲層111上並且填充第一開口OP1。第二犧牲層125可由與第一犧牲層111的材料不同的材料形成。第二犧牲層125可由蝕刻選擇比與後續工序中形成的初步堆疊結構的第一材料層和第二材料層的蝕刻選擇比不同的材料形成。例如，第二犧牲層125可由鈦氮化物層（TiN）形成。第二犧牲層125的表面可被平坦化，直到第一導電圖案115P被暴露為止。
第一犧牲層和第二犧牲層在下文中被稱為犧牲組SA。因此，形成嵌入在犧牲組SA中的第一導電圖案115P的步驟ST3包括依次執行圖6A至圖6F中描述的處理。
參照圖6G，步驟ST5在完成步驟ST3之後執行，並且可包括沿著第一方向I在犧牲組SA上交替地堆疊第一材料層131和第二材料層133的步驟。包括第一材料層131和第二材料層133的初步堆疊結構PST可包括與第一導電圖案115P交疊的第一區域P11和從第一區域P11延伸並且不與第一導電圖案115P交疊的第二區域P21。
第二材料層133由與第一材料層131的材料不同的材料形成。第一材料層131可由用於犧牲層的絕緣材料形成，並且第二材料層133可由用於層間絕緣層的絕緣材料形成。更具體地，第一材料層131可由矽氮化物層形成，並且第二材料層133可由矽氧化物層形成。
雖然在圖中未示出，但是第一材料層131可由用於水平導電圖案CP1至CPk的第二導電層形成，並且第二材料層133可由用於層間絕緣層的絕緣材料形成。在這種情況下，第一材料層131可由與第一導電圖案115P的材料不同的材料形成。例如，第一材料層131可包括金屬矽化物層和金屬層中的至少一個。第一材料層131可由電阻比第一導電圖案115P的電阻低的導電材料形成。例如，第一材料層131可包含鎢。
第一材料層131和第二材料層133中的一些可被汲極隔離狹縫SID穿透。汲極隔離狹縫SID可填充有汲極隔離絕緣層DS。汲極隔離絕緣層DS被形成為將汲極選擇線彼此隔離，並且汲極隔離絕緣層DS被形成的深度可根據設計而不同地改變。在一些情況下，可省略汲極隔離狹縫SID和汲極隔離絕緣層DS。
在步驟ST5之後執行步驟ST7，並且步驟ST7包括透過穿透初步堆疊結構PST的第二區域P21來形成使第二犧牲層125暴露的孔H。第一材料層131和第二材料層133可被蝕刻以形成孔H。當第二犧牲層125由包含諸如TiN這樣的金屬的材料形成時，每個孔H的底表面的寬度可使用初步堆疊結構PST的蝕刻速率與基於金屬的第二犧牲層125的蝕刻速率之間的差來廣泛地保證。
參照圖6H，步驟ST7可包括經由孔H選擇性地去除第二犧牲層的步驟。因此，第一犧牲層111和第三保護圖案123P被暴露，並且連接到孔H的第二開口OP2被定義在初步堆疊結構PST與第一犧牲層111之間。
參照圖6I，步驟ST7可包括經由孔H和第二開口OP2選擇性地去除第一犧牲層的步驟。因此，水平空間HSP敞開，該水平空間HSP按照在初步堆疊結構PST與井結構WE之間以及第一導電圖案115P與井結構WE之間延伸的方式連接到孔H。水平空間HSP可包括定義在去除了第二犧牲層的區域中的第二開口OP2和定義在去除了第一犧牲層的區域中的第三開口OP3。
在水平空間HSP被敞開的同時，第一導電圖案115P可被第二保護圖案113P和第三保護圖案123P保護而沒有損耗。在水平空間HSP被敞開的同時，井結構WE可被第一保護層105保護而沒有損耗。由於水平空間HSP被支撐柱121支撐，因此可保持水平空間HSP的間隙。透過第一導電圖案115P粘附到初步堆疊結構PST的粘附力，可使第一導電圖案115P保持不毀壞。
參照圖6J，步驟ST7可包括形成沿著每個孔H的內表面、水平空間HSP的內表面、第一導電圖案115P的側壁、第一導電圖案115P的底表面以及支撐柱121的側壁延伸的多層記憶層141的步驟。形成多層記憶層141的步驟可包括：形成第一阻擋絕緣層的步驟；在第一阻擋絕緣層上形成資料儲存層的步驟；以及在資料儲存層上形成隧道絕緣層的步驟。第一阻擋絕緣層、資料儲存層和隧道絕緣層中的每一個的結構和材料與圖2B中描述的相同。
步驟ST7可包括在多層記憶層141的表面上形成通道層143的步驟。通道層143可沿著每個孔H的內表面、水平空間HSP的內表面、第一導電圖案115P的側壁、第一導電圖案115P的底表面以及支撐柱121的側壁延伸，並且可被多層記憶層141包圍。
通道層143可被形成為半導體層。例如，通道層143可透過沉積矽層來形成。通道層143可被形成為沒有任何介面的整合層。
步驟ST7還可包括形成從孔H的內部延伸到水平空間HSP的內部的間隙填充絕緣層145的步驟。間隙填充絕緣層145被通道層143包圍。形成間隙填充絕緣層145的步驟可包括在孔H和水平空間HSP內部填充具有足夠流動性的材料層的步驟以及使具有流動性的材料層固化的步驟。聚矽氮烷（PSZ）是具有足夠流動性的材料的一個示例並且可用於形成間隙填充絕緣層145。
還可以執行使間隙填充絕緣層145的一部分凹進以使得間隙填充絕緣層145的高度比通道層143的高度低的步驟。因此，形成被通道層143包圍並且具有比通道層143的高度低的高度的間隙填充絕緣層145。通道層143的暴露在間隙填充絕緣層145上的中心區域可填充有覆蓋圖案147。覆蓋圖案147可由包含第二導電類型摻雜劑的摻雜矽層形成。
參照圖3，在步驟ST7之後，可依次執行形成狹縫的步驟ST9和將閘極圖案彼此分隔開的步驟ST11。
圖7是例示經由透過步驟ST9形成的狹縫SI彼此隔離的堆疊結構GST1和GST2的平面圖。
參照圖7，狹縫SI可設置在由通道層143的垂直部PP的一些構造的第一組GR1與由通道層143的垂直部PP的另一些構造的第二組GR2之間。堆疊結構GST1和GST2可透過狹縫SI彼此隔離。堆疊結構GST1和GST2可以保持它們包圍垂直部PP的形式。當從頂部觀看時，狹縫SI可具有沿著第三方向III延伸的線性形狀。
圖8A至圖8D是詳細地例示圖3所示的步驟ST9和ST11的剖面圖。圖8A至圖8D是沿著圖7所示的線X-X'和線Y-Y'截取的剖面圖。
參照圖8A，步驟ST9可包括透過經由第一蝕刻製程對與初步堆疊結構的第一區域P11對應的第一材料層131和第二材料層133進行蝕刻來形成使第一材料層131和第二材料層133的側壁暴露的狹縫SI的步驟。第一導電圖案115P可在第一蝕刻製程期間難以被蝕刻。結果，第一導電圖案115P可保留在狹縫SI下面。當第一材料層131由用於導電圖案的導電材料形成時，初步堆疊結構可透過穿透第一材料層131和第二材料層133的狹縫SI被分成圖7中描述的堆疊結構GST1和GST2。
透過考量第一材料層131的蝕刻速率與第二材料層133的蝕刻速率之差，第一導電圖案115P由與第一材料層131和第二材料層133的材料不同的材料形成。因此，能夠容易地控制透過第一蝕刻製程形成的狹縫SI的深度，以使得狹縫SI穿透第一材料層131和第二材料層133，但是不穿透第一導電圖案115P。此外，能夠均勻地控制狹縫SI的深度。
狹縫SI的寬度被形成為比第一導電圖案115P的寬度窄並且可進入第一導電圖案115P的上部。因此，第一導電圖案115P保留在狹縫SI的兩側。
參照圖8B，步驟ST9還可包括透過經由狹縫SI使第一導電圖案115P的表面氧化來形成第四保護層151的步驟。
當第一材料層由用於犧牲層的絕緣材料形成時，步驟ST9可包括經由狹縫SI選擇性地去除第一材料層的步驟。相應地，可使閘極區域153敞開。
參照圖8C，步驟ST9還可以包括在敞開的閘極區域153中形成水平導電圖案157的步驟。形成水平導電圖案157的步驟可包括：沿著閘極區域153和狹縫SI的表面形成第二阻擋絕緣層155的步驟；在第二阻擋絕緣層155上填充具有導電性的第三材料層的步驟；以及透過去除狹縫SI中的第三材料層而將第三材料層分隔成水平導電圖案157的步驟。第三材料層可以是具有比第一導電圖案115P的電阻低的電阻的金屬層。第四保護層151可以在正在執行透過去除第一材料層使閘極區域153敞開的處理以及去除第三材料層的處理的同時保護第一導電圖案115P。
根據圖8B和圖8C中所述的處理，可經由狹縫SI使用作為水平導電圖案157的第三材料層替換第一材料層。因此，其中作為層間絕緣層的水平導電圖案157和第二材料層133交替地堆疊的堆疊結構GST1和GST2保留在堆疊結構GST1和GST2透過狹縫SI彼此隔離的狀態。
參照圖8D，將閘極圖案GP分隔開的步驟ST11可包括透過對第二阻擋絕緣層155、第四保護層151和第一導電圖案115P中的每一個的經由狹縫SI暴露的部分進行蝕刻來形成完全穿透第四保護層151和第一導電圖案115P的第一穿通部TH1的步驟。當從頂部觀看時，第一穿通部TH1還具有沿著也作為狹縫SI的延伸方向的第三方向III延伸的線性形狀。
第一導電圖案可透過第一穿通部TH1被分隔成閘極圖案GP。第四保護層151可以作為第四保護圖案151P保留在每個閘極圖案GP的與狹縫SI相鄰的側壁上。第二保護圖案113P可以透過第一穿通部TH1暴露。
參照圖3，在步驟ST11之後，可依次執行形成從多層記憶層穿透間隙填充絕緣層的溝槽的步驟ST13、形成井接觸線的步驟ST15、形成井源間絕緣層的步驟ST17以及形成源接觸線的步驟ST19。
圖9是透過步驟ST13至ST19形成的產品的平面圖。
參照圖9，源接觸線SCL可形成在狹縫SI內部。源接觸線SCL可透過形成在狹縫SI的側壁上的間隔物絕緣層161而與堆疊結構GST1和GST2絕緣。從頂視圖看，間隔物絕緣層161和源接觸線SCL可沿著作為狹縫SI的延伸方向的第三方向III延伸。
如圖10H所示，源接觸線SCL可包括多個導電層。源接觸線SCL可包括具有低電阻的金屬層177。例如，金屬層177可包含鎢。為了防止金屬從金屬層177擴散，源接觸線SCL還可以包括沿著金屬層177與間隔物絕緣層161之間的介面延伸的阻擋金屬層175。如稍後將參照圖10H所描述的，阻擋金屬層175可沿著金屬層177的底表面延伸。
圖10A至圖10H是詳細地例示圖3中所示的步驟ST13至ST19的剖面圖。圖10A至圖10H是沿著圖9所示的線X-X'和線Y-Y'截取的剖面圖。
參照圖10A，在執行步驟ST13之前，可形成在第一穿通部TH1的側壁上和狹縫SI的側壁上延伸的間隔物絕緣層161。形成間隔物絕緣層161的步驟可包括沿著狹縫SI的表面和第一穿通部TH1的表面沉積絕緣層的步驟以及透過回蝕製程對絕緣層進行蝕刻的步驟。在正在對絕緣層進行蝕刻的同時，可對透過第一穿通部TH1的底表面暴露的第二保護層和多層記憶層ML進行蝕刻，並且可使通道層143暴露。因此，形成將第二保護層分隔成第二保護圖案113P並且使通道層143暴露的第二穿通部TH2。像第一穿通部TH1和狹縫SI一樣，第二穿通部TH2沿著第三方向III延伸。
參照圖10B，步驟ST13可包括透過對通道層143的經由第二穿通部TH2暴露的一部分進行蝕刻來形成使間隙填充絕緣層145暴露的第三穿通部TH3的步驟。第三穿通部TH3可延伸到間隙填充絕緣層145的內部。像第二穿通部TH2、第一穿通部TH1和狹縫SI一樣，第三穿通部TH3沿著第三方向III延伸。
第二穿通部TH2和第三穿通部TH3可構成溝槽的上穿通部。隨著透過包括第二穿通部TH2和第三穿通部TH3的上穿通部將通道層143的與閘極圖案GP鄰近的部分切斷，可以定義第一端部EG1。
參照圖10C，步驟ST13還可以包括形成在包括第二穿通部TH2和第三穿通部TH3的上穿通部的側壁上以及在間隔物絕緣層161的側壁上延伸的通道保護層163的步驟。形成通道保護層163的步驟可包括沉積氮化物層的步驟和透過回蝕製程對氮化物層進行蝕刻以使得間隙填充絕緣層145經由第三穿通部TH3暴露的步驟。除了氮化物層之外，通道保護層163還可以由蝕刻速率與氧化物層的蝕刻速率不同的另一材料層形成。
步驟ST13可包括透過對在第三穿通部TH3下面暴露的間隙填充絕緣層145、通道層143、多層記憶層141和第一保護層105進行蝕刻來形成使井結構WE暴露的第四穿通部TH4的步驟。第四穿通部TH4可構成溝槽的下穿通部。像第三穿通部TH3、第二穿通部TH2、第一穿通部TH1和狹縫SI一樣，第四穿通部TH4沿著第三方向III延伸。
隨著透過第四穿通部TH4將通道層143的與井結構WE鄰近的一部分切斷，可以定義第二端部EG2。第四穿通部TH4可延伸到井結構WE中。
包括第二穿通部TH2至第四穿通部TH4的溝槽可透過穿透在閘極圖案GP之間暴露的多層記憶層141、通道層143和間隙填充絕緣層145來使井結構WE暴露。透過溝槽，多層記憶層141可被分隔成多層記憶圖案ML，通道層143可被分隔成通道圖案CH，並且間隙填充絕緣層145可被分隔成間隙填充絕緣圖案FI。多層記憶圖案ML保持在它們分別與被狹縫SI分隔開的堆疊結構GST1和GST2聯接的狀態。通道圖案CH也保持在它們分別與堆疊結構GST1和GST2聯接的狀態。間隙填充絕緣圖案FI也保持在它們分別與堆疊結構GST1和GST2聯接的狀態。
在步驟ST13之後，可執行形成井接觸線的步驟ST15。
參照圖10D，步驟ST15可包括形成與井結構WE和通道圖案CH中的每一個的第二端部EG2直接接觸的半導體層的步驟。形成半導體層的步驟可包括從井結構WE和通道圖案CH中的每一個的第二端部EG2生長矽層的步驟。因此，形成將井結構WE和通道圖案CH連接的井接觸線167。
井接觸線167可沿著作為狹縫SI的延伸方向的第三方向III延伸。井接觸線167可被形成為完全填充與溝槽的下穿通部對應的第四穿通部TH4。
由於在井接觸線167正在生長同時每個通道圖案CH的第一端部EG1被通道保護層163阻擋，因此井接觸線167不從每個通道圖案CH的第一端部EG1生長。井結構WE中的第一導電類型摻雜劑可擴散到井接觸線167中。
參照圖10E，形成井源間絕緣層的步驟ST17可包括透過經由狹縫SI使井接觸線167的上部氧化而形成井源間絕緣層169。井源間絕緣層169沿著第三方向III延伸為阻擋井接觸線167，並且形成在井接觸線167上。
參照圖10F，形成源接觸線的步驟ST19可包括去除通道保護層163。由於井源間絕緣層169具有與通道保護層163的蝕刻選擇比不同的蝕刻選擇比，因此能夠在正在去除通道保護層163的同時使井源間絕緣層169的損失最小化。由於通道保護層163被去除，因此間隔物絕緣層161可被暴露。此外，隨著通道保護層163被去除，通道圖案CH的每一個的第一端部EG1被暴露。
參照圖10G，步驟ST19可包括在井源間絕緣層169上形成包含第二導電類型摻雜劑的摻雜矽層171。摻雜矽層171與通道圖案CH中的每一個的第一端部EG1直接接觸，並且在狹縫SI中的間隔物絕緣層161的側壁上延伸。摻雜矽層171可被形成有比狹縫SI的高度低的高度。
第二導電類型摻雜劑可具有與第一導電類型摻雜劑的導電類型相反的導電類型。例如，第二導電類型摻雜劑可以是n型摻雜劑，而第一導電類型摻雜劑可以是p型摻雜劑。
摻雜矽層171可用作源接觸線。摻雜矽層171可在結構上透過井源間絕緣層169與井接觸線167隔離。
參照圖10H，在步驟ST19中，摻雜矽層171的部分上部可透過矽化製程矽化，以變成金屬矽化物層173。由於金屬矽化物層173具有比摻雜矽層171的電阻低的電阻，因此能夠降低源接觸線SCL的電阻。
矽化製程可包括沉積金屬層的製程和誘導金屬層與摻雜矽層171之間的反應的退火製程。摻雜矽層171中的第二導電類型摻雜劑可透過在正在執行矽化製程的同時執行的退火製程而擴散到每個通道圖案CH中。因此，在每個通道圖案CH中形成源極接合JN。源極接合JN可沿著閘極圖案GP的底表面形成在每個通道圖案CH內部。
閘極圖案GP保留以可用於源極選擇線。儘管難以均勻地控制第二導電類型摻雜劑的擴散範圍，但是剩餘的閘極圖案GP與源極接合JN之間的距離短，因此能夠增加源極選擇電晶體的導通電流。也就是說，能夠透過剩餘的閘極圖案GP穩定地確保源極選擇電晶體的導通電流。
包含鎳、鎢等的各種金屬層可用作用於矽化製程的金屬層。透過矽化製程形成的金屬矽化物層173可以是鎳矽化物、鎢矽化物等。
步驟ST19還可以包括在金屬矽化物層173上形成金屬層177的步驟。在形成金屬層177之前，可沿著間隔物絕緣層161和金屬矽化物層173的表面進一步形成阻擋金屬層175。
金屬層177可包含鎢等，阻擋金屬層175可包括鈦氮化物層、鎢氮化物層、鉭氮化物層等。
透過上述處理，可形成包括摻雜矽層171、金屬矽化物層173、阻擋金屬層175和金屬層177的源接觸線SCL。源接觸線SCL包含第二導電類型摻雜劑，並且與通道圖案CH1中的每一個的在井接觸線167上方的第一端部EG1接觸。源接觸線SCL和井接觸線167透過井源間絕緣層169彼此間隔開。因此，能夠減小源極接合JN與井結構WE之間的洩漏電流。
根據上述處理，多層記憶層141和通道層143從穿透堆疊結構GST1和GST2的部分延伸到井結構WE與堆疊結構GST1和GST2之間的空間，並且被源接觸線SCL和井接觸線167穿透。
圖11是例示根據本公開的實施方式的源極選擇電晶體的結構的剖面圖。更具體地，圖11是例示圖10H所示的區域B的另一實施方式的剖面圖。
與圖1或圖10H所示的源極選擇電晶體相比，圖11中所示的源極選擇電晶體還可包括氧化物層201。氧化物層201設置在用作源極選擇線SSL的閘極圖案GP與用作源極選擇線SSL的第一水平導電圖案CP1之間。第一水平導電圖案CP1可形成在第二阻擋絕緣層BI2上。氧化物層201沿著第二阻擋絕緣層BI2與閘極圖案GP之間的介面延伸。
在本公開的實施方式中，設置在堆疊結構下方並且在狹縫形成處理期間用作蝕刻停止層的第一導電層與堆疊結構的一部分而不是整個堆疊結構交疊。因此，在本公開的實施方式中，能夠防止設置為堆疊結構的最下層的源極選擇線的電阻由於第一導電層而增加的現象。
在本公開的實施方式中，用作蝕刻停止層的第一導電層保留作為閘極圖案以與堆疊結構的一側交疊，使得定義在堆疊結構的最下層中的源極選擇電晶體的導通電流能夠增加。
在本公開的實施方式中，降低了源極選擇線的電阻，並且增加了源極選擇電晶體的導通電流，因此提高了半導體裝置的操作可靠性。
圖12是例示根據本公開的實施方式的記憶系統的配置的方塊圖。
參照圖12，根據本公開的實施方式的記憶系統1100包括記憶裝置1120和記憶控制器1110。
記憶裝置1120可包括在圖1、圖2A、圖2B、圖10H和圖11中描述的結構。記憶裝置1120可以是由多個快閃記憶體晶片形成的多晶片封裝件。
記憶控制器1110被配置為控制記憶裝置1120，並且可包括靜態隨機存取記憶體（SRAM）1111、CPU 1112、主機介面1113、錯誤校正碼（ECC）1114和記憶介面1115。SRAM 1111用作CPU 1112的操作記憶體，CPU 1112執行用於記憶控制器1110的資料交換的一般控制操作，並且主機介面1113包括用於與記憶系統1100連接的主機的資料交換協定。ECC 1114檢測並校正從記憶裝置1120讀取的資料中包含的錯誤，並且記憶介面1115與記憶裝置1120介面連接。此外，記憶控制器1110還可包括用於記憶用於與主機介面連接的代碼資料的ROM等。
如上所述而配置的記憶系統1100可以是其中記憶裝置1120與記憶控制器1110組合的記憶卡或固態硬碟（SSD）。例如，當記憶系統1100是SSD時，記憶控制器1110可透過諸如以下各種介面協定中的至少一種與外部（例如，主機）通信：通用序列匯流排（USB）協定、多媒體卡（MMC）協定、周邊元件連接（PCI）協議、快速PCI（PCI-E）協定、高級技術附件（ATA）協定、串列ATA協定、並行ATA協定、小型電腦小介面（SCSI）協定、增強型小磁片介面（ESDI）協定以及整合式驅動電子（IDE）協定。
圖13是例示根據本公開的實施方式的計算系統的方塊圖。
參照圖13，根據本公開的實施方式的計算系統1200可包括與系統匯流排1260電連接的CPU 1220、隨機存取記憶體（RAM）1230、使用者介面1240、數據機1250和記憶系統1210。當計算系統1200是移動裝置時，還可以包括用於向計算系統1200提供操作電壓的電池，並且還可包括應用晶片組、相機影像處理器（CIS）、移動D-RAM等。
記憶系統1210可以被配置有記憶裝置1212和記憶控制器1211。
在本文中已經公開了示例實施方式，並且雖然採用了特定術語，但是這些特定術語僅以一般性和描述性的意義來使用和解釋，而不是出於限制的目的。在一些情況下，如自提交本申請之日起對本領域普通技術人員中的一個來說將明顯的是，除非另外明確指出，否則結合特定實施方式描述的特徵、特性和/或元件可單獨使用，或者與結合其它實施方式描述的特徵、特性和/或元件組合使用。因此，本領域技術人員將理解的是，可在不脫離如在所附的申請專利範圍中闡述的本公開的精神和範圍的情況下進行形式和細節方面的各種改變。
101‧‧‧第一摻雜矽層
103‧‧‧第二摻雜矽層
105‧‧‧第一保護層
111‧‧‧第一犧牲層
113‧‧‧第二保護層
113P‧‧‧第二保護圖案
115‧‧‧第一導電層
115P‧‧‧第一導電圖案
121‧‧‧支撐柱
123‧‧‧第三保護層
123P‧‧‧第三保護圖案
125‧‧‧第二犧牲層
131‧‧‧第一材料層
133‧‧‧第二材料層
141‧‧‧多層記憶層
143‧‧‧通道層
145‧‧‧間隙填充絕緣層
147‧‧‧覆蓋圖案
151‧‧‧第四保護層
153‧‧‧閘極區域
155‧‧‧第二阻擋絕緣層
157‧‧‧水平導電圖案
161‧‧‧間隔物絕緣層
163‧‧‧通道保護層
167‧‧‧井接觸線
169‧‧‧井源間絕緣層
171‧‧‧摻雜矽層
173‧‧‧金屬矽化物層
175‧‧‧阻擋金屬層
177‧‧‧金屬層
201‧‧‧氧化物層
1100‧‧‧記憶系統
1110‧‧‧記憶控制器
1111‧‧‧靜態隨機存取記憶體
1112‧‧‧CPU
1113‧‧‧主機介面
1114‧‧‧錯誤校正碼
1115‧‧‧記憶介面
1120‧‧‧記憶裝置
1200‧‧‧計算系統
1210‧‧‧記憶系統
1211‧‧‧記憶控制器
1212‧‧‧記憶裝置
1220‧‧‧CPU
1230‧‧‧隨機存取記憶體
1240‧‧‧使用者介面
1250‧‧‧數據機
1260‧‧‧系統匯流排
A、B‧‧‧區域
BI1‧‧‧第一阻擋絕緣層
BI2‧‧‧第二阻擋絕緣層
BL‧‧‧位元線
BM‧‧‧阻擋金屬層
CAP‧‧‧覆蓋圖案
CH‧‧‧通道圖案
CP1~CPk‧‧‧水平導電圖案
D1A‧‧‧第一摻雜矽層
D1B‧‧‧第二摻雜矽層
DL‧‧‧資料儲存層
DS‧‧‧汲極隔離絕緣層
DSL‧‧‧汲極選擇線
EG1‧‧‧第一端部
EG2‧‧‧第二端部
FI‧‧‧間隙填充絕緣圖案
GP‧‧‧閘極圖案
GR1‧‧‧第一組
GR2‧‧‧第二組
GST1、GST2‧‧‧堆疊結構
H‧‧‧孔
HSP‧‧‧水平空間
ILD‧‧‧層間絕緣層
IP‧‧‧支撐柱
IS‧‧‧間隔物絕緣層
JN‧‧‧源極接合
LP‧‧‧連接部
LP1‧‧‧第一部分
LP2‧‧‧第二部分
LP3‧‧‧第三部分
LP4‧‧‧第四部分
LP5‧‧‧第五部分
ML‧‧‧多層記憶圖案
MS‧‧‧金屬層
OP1‧‧‧第一開口
OP2‧‧‧第二開口
OP3‧‧‧第三開口
P1‧‧‧側部區域
P2‧‧‧中心區域
P11‧‧‧第一區域
P21‧‧‧第二區域
PA1~PA4‧‧‧保護層
Path1‧‧‧第一電流流動路徑
Path2‧‧‧第二電流流動路徑
PP‧‧‧垂直部
PST‧‧‧初步堆疊結構
SA‧‧‧犧牲組
SC‧‧‧金屬矽化物層
SCL‧‧‧源接觸線
SI‧‧‧狹縫
SID‧‧‧汲極隔離狹縫
SS‧‧‧摻雜矽層
SSL‧‧‧源極選擇線
ST1~ST19‧‧‧步驟
SWI‧‧‧井源間絕緣層
TH1‧‧‧第一穿通部
TH2‧‧‧第二穿通部
TH3‧‧‧第三穿通部
TH4‧‧‧第四穿通部
TI‧‧‧隧道絕緣層
WCL‧‧‧井接觸線
WE‧‧‧井結構
WL1~WLn‧‧‧字元線
I‧‧‧第一方向
II‧‧‧第二方向
III‧‧‧第三方向
X-X'、Y-Y'‧‧‧剖面線
以下將參照所附圖式更充分地描述示例實施方式；然而，所述示例實施方式可按照不同的形式來實現，並且不應該被解釋為受本文所闡述的實施方式限制。相反，提供這些實施方式以使得本公開將是徹底和完整的，並且將向本領域技術人員充分地傳達所述示例實施方式的範圍。
在所附圖式中，為了說明清楚起見，可能誇大了尺寸。將理解的是，當一個元件被稱為在兩個元件「之間」時，該元件可以是這兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。相同的元件符號在全文中代表相同的元件。 ［圖1］是例示根據本公開的實施方式的半導體裝置的立體圖。 ［圖2A］和［圖2B］是例示根據本公開的實施方式的通道圖案的結構的圖。 ［圖3］是例示根據本公開的實施方式的半導體裝置的製造方法的流程圖。 ［圖4］、［圖5］、［圖6A］至［圖6J］、［圖7］、［圖8A］至［圖8D］、［圖9］、［圖10A］至［圖10H］是例示根據本公開的實施方式的半導體裝置的製造方法的圖。 ［圖11］是例示根據本公開的實施方式的源極選擇電晶體的結構的剖面圖。 ［圖12］是例示根據本公開的實施方式的記憶系統的配置的方塊圖。 ［圖13］是例示根據本公開的實施方式的計算系統的方塊圖。

Claims (40)

  1. 一種半導體裝置，該半導體裝置包括： 堆疊結構，所述堆疊結構包括在第一方向上交替地堆疊的水平導電圖案和層間絕緣層； 閘極圖案，所述閘極圖案在所述堆疊結構下方與所述堆疊結構的兩端交疊，所述閘極圖案在與所述第一方向交叉的第二方向上彼此間隔開；以及 通道圖案，所述通道圖案包括穿透所述堆疊結構的垂直部和設置在所述堆疊結構下方的連接部，所述連接部連接所述垂直部。
  2. 如請求項1所述的半導體裝置，其中，所述閘極圖案由與所述水平導電圖案的導電材料不同的導電材料形成。
  3. 如請求項1所述的半導體裝置，其中，所述閘極圖案中的每一個被形成為在所述第一方向上比所述水平導電圖案中的每一個厚。
  4. 如請求項1所述的半導體裝置，該半導體裝置還包括： 井結構，所述井結構被設置在所述閘極圖案下方，所述井結構延伸至在所述堆疊結構下方與所述堆疊結構交疊，所述井結構被設置為在所述第一方向上與所述閘極圖案和所述堆疊結構間隔開，所述井結構包含第一導電類型摻雜劑；以及 支撐柱，所述支撐柱支撐所述堆疊結構與在所述堆疊結構下方的所述井結構之間的空間，所述支撐柱比所述閘極圖案朝向所述井結構延伸得更長。
  5. 如請求項4所述的半導體裝置，其中，所述通道圖案的所述連接部具有一體結構，該一體結構： 從所述通道圖案的所述垂直部起沿著所述堆疊結構的底表面延伸； 從沿著所述堆疊結構的底表面的部分起沿著所述支撐柱的側壁和所述閘極圖案的側壁延伸； 從沿著所述閘極圖案的側壁的部分起沿著所述閘極圖案的底表面延伸；並且 從沿著所述支撐柱的側壁的部分起沿著所述井結構的頂表面延伸。
  6. 如請求項5所述的半導體裝置，其中，與所述第一導電類型摻雜劑不同的第二導電類型摻雜劑散佈在所述通道圖案的沿著所述閘極圖案的底表面延伸的所述連接部的內部。
  7. 如請求項6所述的半導體裝置，其中，所述第一導電類型摻雜劑是p型摻雜劑，並且 所述第二導電類型摻雜劑是n型摻雜劑。
  8. 如請求項5所述的半導體裝置，其中，所述通道圖案的所述連接部的沿著所述閘極圖案的底表面延伸的部分被定義為第一端部， 其中，所述第一端部比所述堆疊結構的側壁和所述閘極圖案的側壁在橫向上更突出。
  9. 如請求項5所述的半導體裝置，其中，所述通道圖案的所述連接部的沿著所述閘極圖案的底表面延伸的部分被定義為第一端部， 其中，所述半導體裝置還包括源接觸線，所述源接觸線在所述第一方向上延伸至在與所述第一端部中的每一個直接接觸的同時面對所述堆疊結構的側壁。
  10. 如請求項9所述的半導體裝置，其中，所述源接觸線包括： 摻雜矽層，所述摻雜矽層與所述第一端部中的每一個直接接觸，所述摻雜矽層包含與所述第一導電類型摻雜劑不同的第二導電類型摻雜劑； 金屬矽化物層，所述金屬矽化物層被設置在所述摻雜矽層上；以及 金屬層，所述金屬層被設置在所述金屬矽化物層上。
  11. 如請求項9所述的半導體裝置，該半導體裝置還包括間隔物絕緣層，所述間隔物絕緣層被設置在所述源接觸線與所述堆疊結構之間，所述間隔物絕緣層延伸至覆蓋所述閘極圖案中的每一個的側壁。
  12. 如請求項11所述的半導體裝置，其中，所述連接部延伸至在所述間隔物絕緣層下方與所述間隔物絕緣層交疊，並且朝向所述源接觸線敞開。
  13. 如請求項9所述的半導體裝置，該半導體裝置還包括井接觸線，所述井接觸線被設置在所述源接觸線下方，所述井接觸線透過穿透所述連接部的沿著所述井結構的頂表面延伸的部分，將所述連接部和所述井結構電連接。
  14. 如請求項13所述的半導體裝置，該半導體裝置還包括井源間絕緣層，所述井源間絕緣層被設置在所述源接觸線與所述井接觸線之間。
  15. 如請求項1所述的半導體裝置，該半導體裝置還包括多層記憶圖案，所述多層記憶圖案沿著所述通道圖案的外表面延伸。
  16. 如請求項1所述的半導體裝置，該半導體裝置還包括保護層，所述保護層沿著所述閘極圖案中的每一個的側表面和底表面中的至少一個形成。
  17. 如請求項1所述的半導體裝置，其中，所述閘極圖案透過與所述水平導電圖案當中的與所述閘極圖案鄰近的第一水平導電圖案電容耦合來操作。
  18. 一種半導體裝置，該半導體裝置包括： 井結構，所述井結構包含第一導電類型摻雜劑； 堆疊結構，所述堆疊結構被設置為在第一方向上與所述井結構間隔開，所述堆疊結構在第二方向上透過狹縫彼此間隔開，每個堆疊結構包括與所述狹縫鄰近的端部區域和從所述端部區域延伸的中心區域； 閘極圖案，所述閘極圖案在所述堆疊結構中的每一個的所述端部區域下方與所述端部區域交疊，所述閘極圖案不與所述中心區域交疊； 源接觸線，所述源接觸線被設置在所述狹縫中，所述源接觸線比所述閘極圖案朝向所述井結構更突出，所述源接觸線包含第二導電類型摻雜劑； 井接觸線，所述井接觸線被設置在所述源接觸線下方，所述井接觸線與所述井結構接觸；以及 通道層，所述通道層透過穿透所述堆疊結構中的每一個的所述中心區域而延伸到所述井結構與所述堆疊結構之間的空間，所述通道層被所述源接觸線和所述井接觸線穿透。
  19. 如請求項18所述的半導體裝置，該半導體裝置還包括源極接合，所述源極接合被定義在與所述源接觸線鄰近的所述通道層的內部，所述源極接合包含所述第二導電類型摻雜劑。
  20. 一種半導體裝置，該半導體裝置包括： 堆疊結構，所述堆疊結構包括在第一方向上交替地堆疊的水平導電圖案和層間絕緣層； 源接觸線，所述源接觸線將所述堆疊結構劃分成第一堆疊結構和第二堆疊結構； 第一閘極圖案，所述第一閘極圖案在所述第一堆疊結構下方形成為在所述第一方向上與所述第一堆疊結構的和所述源接觸線鄰近的端部區域交疊； 第二閘極圖案，所述第二閘極圖案在所述第二堆疊結構下方形成為與所述第二堆疊結構的和所述源接觸線鄰近的端部區域交疊；以及 通道圖案，所述通道圖案包括穿透所述堆疊結構的垂直部和設置在所述堆疊結構下方的連接部，所述連接部連接所述垂直部。
  21. 一種製造半導體裝置的方法，該方法包括以下步驟： 形成其中嵌入有第一導電圖案的犧牲組； 在所述犧牲組上方形成堆疊結構，其中，所述堆疊結構包括交替地堆疊的第一材料層和第二材料層，並且被劃分成與所述第一導電圖案交疊的第一區域和從所述第一區域延伸的第二區域； 透過經由蝕刻製程對所述堆疊結構的第一區域進行蝕刻，形成使所述堆疊結構的側壁暴露的狹縫，該蝕刻製程在所述第一導電圖案被暴露時停止；以及 透過對所述第一導電圖案經由所述狹縫暴露的部分進行蝕刻，將所述第一導電圖案分隔成閘極圖案。
  22. 如請求項21所述的方法，其中，所述狹縫的寬度比所述第一導電圖案的寬度窄。
  23. 如請求項21所述的方法，其中，所述第一導電圖案由與所述第一材料層和所述第二材料層的材料不同的材料形成。
  24. 如請求項21所述的方法，其中，將所述第一導電圖案分隔成所述閘極圖案的步驟包括以下步驟：形成完全穿透經由所述狹縫暴露的所述第一導電圖案的第一穿通部。
  25. 如請求項24所述的方法，該方法還包括以下步驟： 透過使所述第一導電圖案經由所述狹縫暴露的表面氧化來形成保護層； 經由所述狹縫用第三材料層代替所述第一材料層；以及 形成從所述狹縫的側壁沿著所述第一穿通部的側壁延伸的間隔物絕緣層。
  26. 如請求項21所述的方法，其中，形成其中嵌入有所述第一導電圖案的所述犧牲組的步驟包括以下步驟： 在井結構上形成第一保護層； 在所述第一保護層上形成第一犧牲層； 在所述第一犧牲層上形成第二保護層； 在所述第二保護層上形成第一導電層； 形成從所述第一導電層穿透所述井結構的支撐柱； 透過對所述第一導電層進行蝕刻來形成第一開口和所述第一導電圖案，所述第一開口使所述支撐柱暴露； 透過使所述第一導電圖案的表面氧化來形成第三保護層； 透過回蝕製程對所述第三保護層和所述第二保護層進行蝕刻，以使得所述第三保護層保留在所述第一導電圖案的側壁上，所述第二保護層保留在所述第一導電圖案之下，且所述第一犧牲層被暴露；以及 在所述第一開口中填充第二犧牲層。
  27. 如請求項26所述的方法，該方法還包括以下步驟： 透過穿透所述堆疊結構的所述第二區域來形成使所述第二犧牲層暴露的孔； 透過經由所述孔去除所述第二犧牲層來形成使所述第一犧牲層和所述第三保護層暴露並且與所述孔連通的第二開口； 透過去除所述第一犧牲層來形成使所述第一導電圖案與所述井結構之間的空間敞開的第三開口； 形成多層記憶層，所述多層記憶層沿著包括所述第二開口和所述第三開口的水平空間的表面以及所述孔的表面從所述水平空間的內部延伸到所述孔的內部； 在所述多層記憶層的表面上形成通道層；以及 在所述通道層上形成填充在所述水平空間和所述孔中的間隙填充絕緣層。
  28. 如請求項27所述的方法，該方法還包括以下步驟：形成穿透在所述閘極圖案之間暴露的所述多層記憶層、所述通道層和所述間隙填充絕緣層的溝槽， 其中，所述多層記憶層透過所述溝槽被分隔成多層記憶圖案，所述通道層透過所述溝槽被分隔成通道圖案，並且所述間隙填充絕緣層透過所述溝槽被分隔成間隙填充絕緣圖案。
  29. 如請求項28所述的方法，其中，形成所述溝槽的步驟包括以下步驟： 透過穿透在所述閘極圖案之間暴露的所述多層記憶層和所述通道層，形成延伸到所述間隙填充絕緣層的內部並定義所述通道圖案的第一端部的上穿通部；以及 透過經由所述上穿通部去除所述間隙填充絕緣層和所述間隙填充絕緣層下方的所述通道層的部分，形成使所述井結構暴露並定義所述通道圖案的第二端部的下穿通部。
  30. 如請求項29所述的方法，該方法還包括以下步驟： 在所述下穿通部的內部形成井接觸線，以與所述通道圖案的所述第二端部和所述井結構接觸； 在所述井接觸線上形成井源間絕緣層；以及 在所述井源間絕緣層上形成與所述通道圖案的所述第一端部接觸的源接觸線。
  31. 如請求項30所述的方法，該方法還包括以下步驟： 在形成所述下穿通部之前，在所述上穿通部的側壁上形成保護所述通道圖案的所述第一端部的通道保護層；以及 在形成所述井源間絕緣層之後，去除所述通道保護層。
  32. 如請求項30所述的方法，其中，所述井結構包含第一導電類型摻雜劑，並且 所述源接觸線包含與所述第一導電類型摻雜劑不同的第二導電類型摻雜劑。
  33. 如請求項32所述的方法，該方法還包括以下步驟：透過使所述源接觸線中的所述第二導電類型摻雜劑擴散到與所述源接觸線鄰近的所述通道圖案中，在所述通道圖案內部形成源極接合。
  34. 一種製造半導體裝置的方法，該方法包括以下步驟： 形成包含第一導電類型摻雜劑的井結構； 在所述井結構上方形成犧牲組，其中，所述犧牲組具有嵌入在所述犧牲組中的第一導電圖案； 在所述犧牲組上方形成堆疊結構，其中，所述堆疊結構包括與所述第一導電圖案交疊的第一區域和從所述第一區域延伸的第二區域； 形成穿透所述堆疊結構的所述第二區域的孔； 透過經由所述孔去除所述犧牲組使水平空間敞開； 形成沿著所述水平空間的表面和所述孔的表面從所述水平空間的內部延伸到所述孔的內部的多層記憶層； 在所述多層記憶層的表面上形成通道層； 在所述通道層上形成填充在所述水平空間和所述孔中的間隙填充絕緣層； 透過對所述堆疊結構的所述第一區域、所述第一導電圖案、所述多層記憶層、所述間隙填充絕緣層和所述通道層進行蝕刻來使所述井結構暴露； 形成將所述井結構和所述通道層連接的井接觸線；以及 形成源接觸線，所述源接觸線在所述井接觸線的頂部上連接到所述通道層並且包含第二導電類型摻雜劑。
  35. 如請求項34所述的方法，其中，使所述井結構暴露的步驟包括以下步驟： 透過對所述堆疊結構的所述第一區域進行蝕刻，形成使所述堆疊結構的側壁和所述第一導電圖案暴露的狹縫； 透過對經由所述狹縫暴露的所述第一導電圖案進行蝕刻，形成將所述第一導電圖案分隔成閘極圖案的第一穿通部； 透過對經由所述第一穿通部暴露的所述多層記憶層進行蝕刻，形成使所述通道層暴露的第二穿通部； 透過對經由所述第二穿通部暴露的所述通道層進行蝕刻，形成使所述間隙填充絕緣層暴露的第三穿通部；以及 形成從所述第三穿通部起朝向所述井結構延伸的第四穿通部，以穿透所述第三穿通部下面的所述間隙填充絕緣層、所述通道層和所述多層記憶層並且使所述井結構暴露。
  36. 如請求項34所述的方法，其中，所述通道層在使所述井結構暴露時被分隔成通道圖案，並且 所述通道圖案中的每一個包括與所述第一導電圖案鄰近的第一端部和與所述井結構鄰近的第二端部。
  37. 如請求項36所述的方法，其中，所述井接觸線將所述通道圖案的所述第二端部和所述井結構連接，並且 所述源接觸線連接到所述通道圖案的所述第一端部。
  38. 如請求項34所述的方法，該方法還包括以下步驟：在形成所述源接觸線之前，透過使所述井接觸線的上部氧化來形成井源間絕緣層。
  39. 如請求項34所述的方法，其中，形成所述源接觸線的步驟包括以下步驟： 形成包含所述第二導電類型摻雜劑的矽層； 透過使用矽化製程將所述矽層的頂端改變成金屬矽化物層；以及 在所述金屬矽化物層上形成金屬層。
  40. 如請求項39所述的方法，其中，隨著所述矽層中的所述第二導電類型摻雜劑在所述矽化製程期間被擴散到所述通道層中，在所述通道層內部形成源極接合。
TW107109822A 2017-07-17 2018-03-22 半導體裝置及其製造方法 TWI756392B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020170090337A KR20190008676A (ko) 2017-07-17 2017-07-17 반도체 장치 및 그 제조방법
??10-2017-0090337 2017-07-17
KR10-2017-0090337 2017-07-17

Publications (2)

Publication Number Publication Date
TW201909390A true TW201909390A (zh) 2019-03-01
TWI756392B TWI756392B (zh) 2022-03-01

Family

ID=64999544

Family Applications (2)

Application Number Title Priority Date Filing Date
TW107109822A TWI756392B (zh) 2017-07-17 2018-03-22 半導體裝置及其製造方法
TW110141159A TWI837540B (zh) 2017-07-17 2018-03-22 半導體裝置及其製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW110141159A TWI837540B (zh) 2017-07-17 2018-03-22 半導體裝置及其製造方法

Country Status (4)

Country Link
US (2) US10381375B2 (zh)
KR (1) KR20190008676A (zh)
CN (1) CN109273447B (zh)
TW (2) TWI756392B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI731777B (zh) * 2019-09-09 2021-06-21 旺宏電子股份有限公司 三維快閃記憶體、控制電路、形成閘極堆疊之方法
TWI749425B (zh) * 2019-07-22 2021-12-11 南亞科技股份有限公司 半導體元件的製備方法
US11678486B2 (en) 2019-06-03 2023-06-13 Macronix Iniernational Co., Ltd. 3D flash memory with annular channel structure and array layout thereof
TWI841249B (zh) * 2022-05-25 2024-05-01 南亞科技股份有限公司 具有突出的字元線的半導體元件的製備方法
US12178035B2 (en) 2022-05-25 2024-12-24 Nanya Technology Corporation Semiconductor device having protrusion of word line
US12245415B2 (en) 2022-05-25 2025-03-04 Nanya Technology Corporation Method of manufacturing semiconductor device having protrusion of word line

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102592882B1 (ko) 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102588311B1 (ko) 2018-04-03 2023-10-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN112703592B (zh) * 2019-02-15 2024-03-12 铠侠股份有限公司 非易失性半导体存储装置及其制造方法
KR102707986B1 (ko) * 2019-06-11 2024-09-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102685508B1 (ko) * 2019-07-23 2024-07-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102696816B1 (ko) 2019-07-26 2024-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR102704112B1 (ko) 2019-07-30 2024-09-06 삼성전자주식회사 반도체 소자
KR102832612B1 (ko) * 2019-07-31 2025-07-10 삼성전자주식회사 수직형 메모리 장치
CN111052381B (zh) 2019-11-28 2021-02-26 长江存储科技有限责任公司 三维存储器件及其制作方法
KR102744273B1 (ko) * 2020-01-03 2024-12-19 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102789591B1 (ko) * 2020-01-15 2025-04-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220002575A (ko) * 2020-01-28 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 형성 방법
CN111341785B (zh) * 2020-03-03 2021-03-23 长江存储科技有限责任公司 一种nand存储器及其制作方法
US11374099B2 (en) * 2020-07-16 2022-06-28 Macronix International Co., Ltd. 3D memory device including source line structure comprising composite material
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device
KR20230016411A (ko) * 2021-07-26 2023-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN116097919A (zh) * 2021-08-31 2023-05-09 长江存储科技有限责任公司 三维存储器的制备方法
KR102891366B1 (ko) 2021-11-26 2025-11-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20240000740A (ko) * 2022-06-24 2024-01-03 삼성전자주식회사 반도체 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2988331B1 (en) * 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP2007250854A (ja) * 2006-03-16 2007-09-27 Nec Electronics Corp 半導体記憶装置およびその製造方法
KR101660488B1 (ko) * 2010-01-22 2016-09-28 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101784695B1 (ko) 2010-10-21 2017-10-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR20140130918A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 계단 구조를 형성하는 패터닝 방법 및 이를 이용한 반도체 소자의 제조방법
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160001408A (ko) 2014-06-27 2016-01-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102270099B1 (ko) * 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
US9355727B1 (en) 2014-12-09 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory structure having a back gate electrode
KR20160094186A (ko) 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조방법
US9754820B2 (en) 2016-02-01 2017-09-05 Sandisk Technologies Llc Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof
KR102634947B1 (ko) * 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102607595B1 (ko) * 2016-10-13 2023-11-30 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
KR102682440B1 (ko) 2018-11-30 2024-07-05 삼성전자주식회사 수직형 메모리 장치

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11678486B2 (en) 2019-06-03 2023-06-13 Macronix Iniernational Co., Ltd. 3D flash memory with annular channel structure and array layout thereof
TWI749425B (zh) * 2019-07-22 2021-12-11 南亞科技股份有限公司 半導體元件的製備方法
TWI731777B (zh) * 2019-09-09 2021-06-21 旺宏電子股份有限公司 三維快閃記憶體、控制電路、形成閘極堆疊之方法
US11133329B2 (en) 2019-09-09 2021-09-28 Macronix International Co., Ltd. 3D and flash memory architecture with FeFET
TWI841249B (zh) * 2022-05-25 2024-05-01 南亞科技股份有限公司 具有突出的字元線的半導體元件的製備方法
US12178035B2 (en) 2022-05-25 2024-12-24 Nanya Technology Corporation Semiconductor device having protrusion of word line
US12245415B2 (en) 2022-05-25 2025-03-04 Nanya Technology Corporation Method of manufacturing semiconductor device having protrusion of word line

Also Published As

Publication number Publication date
TWI756392B (zh) 2022-03-01
US20190326320A1 (en) 2019-10-24
CN109273447A (zh) 2019-01-25
KR20190008676A (ko) 2019-01-25
TW202207432A (zh) 2022-02-16
US20190019808A1 (en) 2019-01-17
US10381375B2 (en) 2019-08-13
TWI837540B (zh) 2024-04-01
US11133328B2 (en) 2021-09-28
CN109273447B (zh) 2023-07-25

Similar Documents

Publication Publication Date Title
TWI837540B (zh) 半導體裝置及其製造方法
KR102592882B1 (ko) 반도체 장치 및 그 제조방법
CN110277402B (zh) 半导体装置及半导体装置的制造方法
KR102592894B1 (ko) 반도체 장치 및 그 제조방법
US11557600B2 (en) Semiconductor device and manufacturing method thereof
KR102588311B1 (ko) 반도체 장치 및 그 제조방법
KR102442214B1 (ko) 반도체 장치 및 그 제조방법
TWI761417B (zh) 半導體裝置及其製造方法
KR102424990B1 (ko) 반도체 장치 및 그 제조방법
KR20170067506A (ko) 반도체 장치 및 그 제조 방법
KR20170112292A (ko) 반도체 장치 및 그 제조 방법
KR20200050577A (ko) 반도체 장치 및 반도체 장치의 제조방법