TWI698864B - 半導體記憶裝置 - Google Patents

Abstract

本發明之實施形態提供一種高品質之半導體記憶裝置。 實施形態之半導體記憶裝置具備：電源墊；第1存儲體，其具備複數個記憶胞；第2存儲體，其被夾於電源墊與第1存儲體之間，且具備複數個記憶胞；第1配線，其連接於電源墊，對第2存儲體供給電源；及第2配線，其連接於電源墊，通過第2存儲體上，不對第2存儲體供給電源，而對第1存儲體供給電源。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)係記憶資訊之記憶胞使用了具有磁阻效應(magnetoresistive effect)之磁性元件之記憶設備，作為以高速動作、大容量、非揮發性為特徵之下一代記憶設備備受關注。又，正在研究及開發將MRAM作為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等揮發性記憶體之替代品。於該情形時，要控制開發成本且順利地進行替換，理想的是使MRAM以與DRAM及SRAM相同之規格動作。

本發明之實施形態提供一種高品質之半導體記憶裝置。

實施形態之半導體記憶裝置具備：電源墊；第1存儲體(bank)，其具備複數個記憶胞；第2存儲體，其被夾於電源墊與第1存儲體之間，且具備複數個記憶胞；第1配線，其連接於電源墊，對第2存儲體供給電源；及第2配線，其連接於電源墊，通過第2存儲體上，不對第2存儲體供給電源，而對第1存儲體供給電源。

1:記憶設備

2:記憶體控制器

10a:核心電路

10b:周邊電路

11:記憶體區域

12:行解碼器

13:字元線驅動器

14:列解碼器

15:指令位址輸入電路

16:控制器

17:IO電路

20a:記憶體陣列

20b:讀出放大器/寫入驅動器

20c:頁面緩衝器

20d:記憶胞陣列

20e:第1行選擇電路

20f:第2行選擇電路

20g:讀出電流吸收器

23a:NAND運算電路

23b:NAND運算電路

23c:NAND運算電路

23d:NOR運算電路

23e:反相器

23f:NAND運算電路

23g:NAND運算電路

23h:NAND運算電路

23i:NMOS電晶體

23j:PMOS電晶體

23k:PMOS電晶體

23l:NMOS電晶體

23m:PMOS電晶體

23n:PMOS電晶體

23o:NMOS電晶體

23p:NMOS電晶體

24a:NAND運算電路

24b:PMOS電晶體

24c:反相器

24d:NOR運算電路

24e:反相器

24f:NAND運算電路

24g:PMOS電晶體

24h:反相器

24i:NMOS電晶體

24j:NMOS電晶體

24k:NMOS電晶體

24l:NMOS電晶體

25a:NAND運算電路

25b:PMOS電晶體

25c:反相器

25d:NOR運算電路

25e:反相器

25f:NAND運算電路

25g:PMOS電晶體

25h:反相器

25i:NMOS電晶體

25j:NMOS電晶體

25k:NMOS電晶體

25l:NMOS電晶體

25m:PMOS電晶體

25n:PMOS電晶體

30:MTJ元件

31:擇電晶體

40:電位下降檢測器

41:電位產生電路

42:指令系統電路

43:穩定化電容

100a:半導體基板

100b:半導體基板

101a:雜質區域

101b:雜質區域

101c:雜質區域

101d:雜質區域

102:絕緣膜

103:閘極電極

104:接觸插塞

105:接觸插塞

106:配線層

107:接觸插塞

108:配線層

109:絕緣膜

110:閘極電極

111:接觸插塞

112:配線層

113:接觸插塞

114:配線層

115:接觸插塞

116:配線層

200:讀出電路

210:前置放大器

220:讀出放大器

221:電晶體

223:電晶體

222:第1取樣保持電路

224:第2取樣保持電路

225:第2讀出放大器

230:寫入驅動器

300a:電源供給電路

300b:電源供給電路

1st ML:第1配線層

2nd ML:第2配線層

3rd ML:第3配線層

4th ML:第4配線層

B:隧道勢壘層

BK0:存儲體

BK1:存儲體

BL0~BLj-1:位元線

BWDATA:信號

C0:接點

C0_0:接點

C1_0~C1_x:接點

C2_0~C2_x:接點

C3_0~C3_x:接點

C4_0~C4_x:接點

C5_0~C5_x:接點

C6_0~C6_x:接點

C7_0~C7_x:接點

C10_0~C10_x:接點

C11_0~C11_x:接點

C20:接點

C20_0:接點

C20_1:接點

C21_0~C21_y:接點

C22_0~C22_y:接點

C23_0-0~C23_0-z:接點

C23_y-0~C23_y-z:接點

C24_0~C24_y:接點

C25_0~C25_0:接點

C26_0-0~C26_0-z:接點

C26_y-0~C26_y-z:接點

C27_0-0~C27_0-z:接點

C28_0~C28_z:接點

C29_0~C29_z:接點

CA:指令位址信號

CK:時鐘信號

CKE:時鐘賦能信號

CS:晶片選擇信號

CSL1:第1行選擇信號

CSL1_0~CSL1_j-1:第1行選擇信號

CSL2:第2行選擇信號

CSL2_0~CSL2_j-1:第2行選擇信號

D1:方向

D2:方向

D3:方向

DO:資料

DOB:資料

DQ:資料線

EN_1:信號

EN_2:信號

F:記錄層(自由層)

GBL:全局位元線

GSL:全局源極線

MC:記憶胞

N1:節點

N2:節點

N11:節點

N12:節點

N13:節點

N14:節點

N15:節點

N16:節點

N17:節點

N18:節點

N19:節點

N20:節點

N21:節點

N22:節點

N32:節點

N33:節點

N34:節點

N35:節點

N36:節點

N42:節點

N43:節點

N44:節點

N45:節點

N46:節點

N47:節點

P:固定層(釘紮層)

PCHGOFF:預充電斷開信號

PDV:電源墊

PDV1:第1電源墊

PDV2:第2電源墊

R1:電阻元件

SA:讀出放大器

SL:源極線

SL0~SLj-1:源極線

SL_0~SL_j-1:源極線

T0:時刻

T1:時刻

T2:時刻

T3:時刻

T4:時刻

T10:時刻

T11:時刻

T12:時刻

T13:時刻

T14:時刻

T15:時刻

T16:時刻

T20:時刻

T21:時刻

T22:時刻

T23:時刻

T24:時刻

T25:時刻

T30:時刻

T31:時刻

T32:時刻

T33:時刻

T34:時刻

T40:時刻

T41:時刻

T42:時刻

T43:時刻

T44:時刻

T45:時刻

T50:時刻

T51:時刻

T52:時刻

T53:時刻

T54:時刻

T55:時刻

T60:時刻

T61:時刻

T62:時刻

T63:時刻

T64:時刻

T65:時刻

VDD:電壓

VDD* ext:外部電壓

VDD* int:內部電壓

VDL0:電源配線

VDL0_0:電源配線

VDL1_0~VDL1_x:電源配線

VDL2_0~VDL2_x:電源配線

VDL3:電源配線

VDL4_0~VDL4_x:電源配線

VDL5_0~VDL5_x:電源配線

VDL6:電源配線

VDL7_0~VDL7_x:電源配線

VDL20:電源配線

VDL20_0:電源配線

VDL20_1:電源配線

VDL21_0~VDL21_y:電源配線

VDL22_0~VDL22_y:電源配線

VDL23_0~VDL23_y:電源配線

VDL24_0~VDL24_y:電源配線

VDL25_0~VDL25_z:電源配線

VDL26:電源配線

VDL27_0~VDL27_z:電源配線

VDL28:電源配線

VSS:電壓

Vwrt1:電壓

Vwrt2:電壓

WD:寫入驅動器

WDATA:信號

WEN:信號

WEN1:信號

WEN2:信號

WL:選擇字元線

WL0~WLi-1:字元線

圖1係表示第1實施形態之半導體記憶裝置之方塊圖。

圖2係表示第1實施形態之半導體記憶裝置之存儲體之方塊圖。

圖3係表示第1實施形態之半導體記憶裝置之記憶胞MC之方塊圖。

圖4係表示第1實施形態之半導體記憶裝置之讀出電路之方塊圖。

圖5係表示第1實施形態之半導體記憶裝置之讀出電路之方塊圖。

圖6係表示第1實施形態之半導體記憶裝置之電源線之配線之佈局圖。

圖7係沿著圖6之A-A線之剖視圖。

圖8係沿著圖6之B-B線之剖視圖。

圖9係表示第1實施形態之半導體記憶裝置之讀出動作之流程圖。

圖10係表示第1實施形態之半導體記憶裝置之讀出動作時之電壓波形之波形圖。

圖11係表示第1實施形態之比較例之半導體記憶裝置的電源線配線之佈局圖。

圖12係表示第1實施形態之半導體記憶裝置之讀出動作之圖。

圖13係表示第1實施形態之比較例之半導體記憶裝置的讀出動作時之電壓波形之波形圖。

圖14係表示第1實施形態之比較例之半導體記憶裝置的讀出動作時之電壓波形之波形圖。

圖15係表示第1實施形態之變化例1之半導體記憶裝置的電源線之配線之佈局圖。

圖16係表示第1實施形態之變化例2之半導體記憶裝置的電源線之配線之佈局圖。

圖17係表示第1實施形態之變化例3之半導體記憶裝置的電源線之配 線之佈局圖。

圖18係表示第1實施形態之變化例4之半導體記憶裝置的電源線之配線之佈局圖。

圖19係表示第1實施形態之變化例5之半導體記憶裝置的電源線之配線之佈局圖。

圖20係表示第2實施形態之半導體記憶裝置之電源線的配線之佈局圖。

圖21係沿著圖20之C-C線之剖視圖。

圖22係沿著圖20之D-D線之剖視圖。

圖23係表示第2實施形態之變化例1之半導體記憶裝置的電源線之配線之佈局圖。

圖24係表示第2實施形態之變化例2之半導體記憶裝置的電源線之配線之佈局圖。

圖25係表示第2實施形態之變化例3之半導體記憶裝置的電源線之配線之佈局圖。

圖26係表示第2實施形態之變化例4之半導體記憶裝置的電源線之配線之佈局圖。

圖27係表示第2實施形態之變化例5之半導體記憶裝置的電源線之配線之佈局圖。

圖28係表示第3實施形態之半導體記憶裝置之控制器之方塊圖。

圖29係表示第3實施形態之半導體記憶裝置之讀出動作(正常時)之波形的波形圖。

圖30係表示第3實施形態之半導體記憶裝置之讀出動作(瞬間停止時) 之波形的波形圖。

圖31係表示第4實施形態之半導體記憶裝置之讀出放大器/寫入驅動器之方塊圖。

圖32係表示第4實施形態之半導體記憶裝置之記憶體陣列與寫入驅動器之關係之電路圖。

圖33係表示第4實施形態之半導體記憶裝置之寫入驅動器之電路圖。

圖34係表示第4實施形態之半導體記憶裝置之寫入動作中之波形之波形圖。

圖35係表示第4實施形態之比較例之半導體記憶裝置之寫入驅動器之電路圖。

圖36係表示第4實施形態之比較例之半導體記憶裝置之寫入動作中之波形之波形圖。

圖37係表示第4實施形態之變化例之半導體記憶裝置之寫入驅動器之電路圖。

圖38係表示第4實施形態之變化例之半導體記憶裝置之寫入動作中之波形之波形圖。

圖39係表示使與第4實施形態相關之位元線BL及源極線SL之電壓於未進行寫入動作及讀出動作之期間內浮動之情形時之波形的波形圖。

圖40係表示使與第4實施形態相關之位元線BL及源極線SL之電壓於未進行寫入動作及讀出動作之期間內浮動之情形時之波形的波形圖。

圖41係表示使與第4實施形態相關之位元線BL及源極線SL之電壓於未進行寫入動作及讀出動作之期間內浮動之情形時之波形的波形圖。

以下，參照圖式對所構成之實施形態進行說明。再者，於以下之說明中，對於具有大致相同功能及構成之構成要素標註相同之符號。構成參照符號之數字後面之「_數字」係用於將利用包含相同數字之參照符號進行參照且具有相同構成之要素彼此加以區別。於無須將包含相同數字之參照符號所表示之要素相互加以區別之情形時，該等要素利用僅包含數字之參照符號進行參照。例如，於無須將標註了參照符號10_1、10_2之要素相互加以區別之情形時，概括性地將上述要素作為參照符號10而進行參照。

圖式係模式圖，應注意厚度與平面尺寸之關係、各層之厚度之比率等與實物不同。因此，具體之厚度或尺寸應該參酌以下之說明而進行判斷。又，當然附圖相互之間亦包含彼此之尺寸關係或比率不同之部分。

又，於本說明書中，為了便於說明，導入XYZ正交座標系統。於該座標系統中，將與半導體基板之上表面平行且相互正交之2個方向設為X方向(D1)及Y方向(D2)，將與X方向及Y方向之雙方正交之方向、即各層之積層方向設為Z方向(D3)。

<1>第1實施形態

<1-1>構成

<1-1-1>半導體記憶裝置

首先，使用圖1對第1實施形態之半導體記憶裝置之基本構成概略性地進行說明。

第1實施形態之半導體記憶裝置1具備核心電路10a及周邊電路10b。

核心電路10a具備記憶體區域11、行解碼器12、字元線驅動器13、及列解碼器14。記憶體區域11具備複數個存儲體BK(於圖1之例中為2個存儲體BK0、Bk1)。例如，該等存儲體BK0、BK1可獨立地啟動。再者，於無 須將存儲體BK0、BK1分別加以區別之情形時，僅稱為存儲體BK。存儲體BK之詳細內容將於下文敍述。

行解碼器12基於外部控制信號識別基於指令位址信號CA之指令或位址，控制位元線BL及源極線SL之選擇。

字元線驅動器13至少沿著存儲體BK之一邊配置。又，字元線驅動器13構成為於資料讀出或資料寫入時，經由主字元線MWL對選擇字元線WL施加電壓。

列解碼器14對自指令位址輸入電路15供給之指令位址信號CA之位址進行解碼。更具體而言，列解碼器14將已解碼之列位址供給至字元線驅動器13。藉此，字元線驅動器13可對選擇字元線WL施加電壓。

周邊電路10b具備指令位址輸入電路15、控制器16、及IO電路17。

自記憶體控制器(亦記載為主機設備)2將各種外部控制信號、例如晶片選擇信號CS、時鐘信號CK、時鐘賦能信號CKE及指令位址信號CA等輸入至指令位址輸入電路15。指令位址輸入電路15將指令位址信號CA傳輸至控制器16。

控制器16對指令與位址進行識別。控制器16控制半導體記憶裝置1。

IO電路17臨時儲存經由資料線DQ自記憶體控制器2輸入之輸入資料或自所選擇之存儲體讀出之輸出資料。輸入資料被寫入至所選擇之存儲體之記憶胞內。

<1-1-2>存儲體BK

使用圖2對第1實施形態之半導體記憶裝置之存儲體BK之基本構成概略性地進行說明。

存儲體BK具備記憶體陣列20a、讀出放大器/寫入驅動器 (SA/WD)20b、及頁面緩衝器20c。

記憶體陣列20a由複數個記憶胞MC呈矩陣狀排列而構成。於記憶體陣列20a配設有複數條字元線WL0~WLi-1(i為2以上之整數)、複數條位元線BL0~BLj-1(j為2以上之整數)、及複數條源極線SL0~SLj-1。於1條字元線WL連接有記憶體陣列20a之一列，於包含1條位元線BL及1條源極線SL之1對連接有記憶體陣列20a之一行。

記憶胞MC由磁阻效應元件(MTJ(Magnetic Tunnel Junction)元件)30及選擇電晶體31構成。選擇電晶體31例如由N通道MOSFET(METAL OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR，金屬氧化物半導體場效應電晶體)構成。

MTJ元件30之一端連接於位元線BL，另一端連接於選擇電晶體31之汲極(源極)。選擇電晶體31之閘極連接於字元線WL，源極(汲極)連接於源極線SL。

讀出放大器/寫入驅動器20b配置於記憶體陣列20a之位元線方向。讀出放大器/寫入驅動器20b具備讀出放大器及寫入驅動器。藉由檢測流經經由全局位元線GBL連接於位元線BL並經由主字元線MWL連接於選擇字元線WL之記憶胞MC之電流，而讀出儲存於記憶胞中之資料。寫入驅動器藉由使電流流通經由全局位元線GBL連接於位元線BL或經由全局源極線GSL連接於源極線SL並經由主字元線MWL連接於選擇字元線WL之記憶胞MC而寫入資料。接下來，讀出放大器/寫入驅動器20b基於來自控制器16之控制信號控制位元線BL及源極線SL。讀出放大器/寫入驅動器20b與資料線DQ之間之資料之授受係經由IO電路17進行。

頁面緩衝器20c臨時儲存自記憶體陣列20a讀取之資料或自記憶體控 制器2接收之寫入資料。向記憶體陣列20a寫入資料時，以複數個記憶胞單位(頁面單位)進行。將如上述般一次性寫入至記憶體陣列20a中之單位稱為「頁面」。又，本實施形態之頁面緩衝器20c設置於每個存儲體BK，並具有可臨時儲存存儲體BK之所有頁面之資料之程度之記憶容量。

再者，上述存儲體BK之構成為一例，存儲體BK亦可為除此以外之構成。

<1-1-3>記憶胞MC

接下來，使用圖3對第1實施形態之半導體記憶裝置之記憶胞MC之構成概略性地進行說明。如圖3所示，第1實施形態之記憶胞MC之MTJ元件30之一端連接於位元線BL，另一端連接於選擇電晶體31之一端。並且，選擇電晶體31之另一端連接於源極線SL。利用了TMR(tunneling magnetoresistive，隧道磁阻)效應之MTJ元件30具有包含2層強磁性層F、P及夾於該等之間之非磁性層(穿遂絕緣膜)B之積層構造，並利用基於自旋偏極隧道效應之磁阻之變化記憶數位資料。MTJ元件30可藉由2層強磁性層F、P之磁化排列獲取低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為資料“0”，將高電阻狀態定義為資料“1”，則可於MTJ元件30記錄1比特資料。當然，亦可將低電阻狀態定義為資料“1”，將高電阻狀態定義為資料“0”。

例如，MTJ元件30將固定層(釘紮層)P、隧道勢壘層B、記錄層(自由層)F依次積層而構成。釘紮層P及自由層F由強磁性體構成，隧道勢壘層B包含絕緣膜(例如Al₂O₃、MgO)。釘紮層P係磁化排列之方向經固定之層，自由層F之磁化排列之方向可變，並根據其磁化之方向記憶資料。

若寫入時沿箭頭A1之方向流通電流，則相對於釘紮層P之磁化之方向 而言，自由層F之磁化之方向成為反平行狀態(AP狀態)，變成高電阻狀態(資料“1”)。若於寫入時沿箭頭A2之方向流通電流，則釘紮層P與自由層F各自之磁化之方向成為平行狀態(P狀態)，變成低電阻狀態(資料“0”)。如此一來，TMJ元件可根據流通電流之方向寫入不同之資料。

<1-1-4>讀出放大器/寫入驅動器

使用圖4對第1實施形態之半導體記憶裝置之讀出放大器/寫入驅動器20b進行說明。

如圖4所示，讀出放大器/寫入驅動器20b具備複數個讀出電路200。複數個讀出電路200設置於每條全局位元線。並且，複數個讀出電路200各自具備前置放大器210及讀出放大器(SA)220。

前置放大器210經由全局位元線及位元線向記憶胞MC供給電流(單元電流)，產生基於電源電流之電壓V1st及V2nd。

讀出放大器220基於由前置放大器210產生之電壓V1st及V2nd判定資料(DO、DOB)。

再者，前置放大器210及讀出放大器220基於經由未圖示之墊施加之電壓VDD及VSS而動作。

使用圖5對第1實施形態之半導體記憶裝置之讀出放大器/寫入驅動器20b之更具體之一例進行說明。再者，讀出放大器/寫入驅動器20b之構成並不限定於此。

如圖5所示，讀出放大器/寫入驅動器20b之寫入驅動器(WD)230連接於位元線及源極線(將BL及SL一併記為Cell path)。

讀出電路200例如具備電晶體221及223、第1取樣保持電路222及第2取樣保持電路224。又，圖4之讀出放大器220與第2讀出放大器225對應。

第1取樣保持電路222保持於第1讀出動作(詳細內容將於下文敍述)時前置放大器210所取得之電壓。

第2取樣保持電路224保持於第2讀出動作(詳細內容將於下文敍述)時前置放大器210所取得之電壓。

第2讀出放大器225基於來自第1取樣保持電路222之輸出電壓V1st及來自第1取樣保持電路224之輸出電壓V2nd，輸出資料DO。第2讀出放大器225如下所述般，基於第1讀出動作與第2讀出動作判定資料。第2讀出放大器225於第1讀出動作時讀出“0”資料且於第2讀出動作中讀出“0”資料之情形時，為了可正確地判定“0”資料，於資料判定時設置補償(offset)來進行判定。

<1-1-5>佈局

<1-1-5-1>配線佈局

使用圖6對第1實施形態之半導體記憶裝置之電源配線佈局進行說明。此處，為了簡單說明，示出供給電壓VDD之墊、供給電壓VDD之配線、記憶體陣列20a及讀出放大器/寫入驅動器20b。

如圖6所示，以於D2方向上與供給電壓VDD之電源墊PDV相鄰之方式設置有存儲體BK0。存儲體BK0於D2方向上夾於電源墊PDV與存儲體BK1之間。即，存儲體BK0靠近電源墊PDV設置，存儲體BK1遠離電源墊PDV設置。

電源墊PDV經由電源配線VDL向讀出放大器/寫入驅動器20b供給電壓VDD。

對連接於存儲體BK0之讀出放大器/寫入驅動器20b之電源配線VDL進行說明。

電源墊PDV經由接點C0連接於電源配線VDL0。

電源配線VDL0沿D1方向延伸。電源配線VDL0經由接點C1_0~C1_x(x為整數)分別連接於電源配線VDL1_0~VDL1_x。

電源配線VDL1_0~VDL1_x沿D2方向延伸。電源配線VDL1_0~VDL1_x經由接點C3_0~C3_x連接於電源配線VDL3。

電源配線VDL3沿D1方向延伸。電源配線VDL3經由未圖示之接點連接於存儲體BK0之讀出放大器/寫入驅動器20b。

對連接於存儲體BK1之讀出放大器/寫入驅動器20b之電源配線VDL進行說明。

電源配線VDL0經由接點C2_0~C2_x分別連接於電源配線VDL2_0~VDL2_x。

電源配線VDL2_0~VDL2_x並未連接於存儲體BK0，而是以連接於存儲體BK1之讀出放大器/寫入驅動器20b之方式沿D2方向延伸。電源配線VDL2_0~VDL2_x經由接點C7_0~C7_x連接於電源配線VDL6。

電源配線VDL6沿D1方向延伸。電源配線VDL6經由未圖示之接點連接於存儲體BK1之讀出放大器/寫入驅動器20b。

電源配線VDL2_0~VDL2_x經由接點C4_0~C4_x分別連接於電源配線VDL4_0~VDL4_x。

電源配線VDL4_0~VDL4_x沿D1方向延伸。電源配線VDL4_0~VDL4_x經由接點C5_0~C5_x分別連接於電源配線VDL5_0~VDL5_x。

電源配線VDL5_0~VDL5_x沿D2方向延伸。電源配線VDL5_0~VDL5_x經由接點C6_0~C6_x連接於電源配線VDL6。

<1-1-5-2>A-A剖面

使用圖7對圖6之A-A剖面進行說明。此處，為了簡單說明，未圖示出覆蓋各配線之絕緣層。又，以虛線表示A-A剖面中原本未圖示之構成。

首先，對區塊BK0之記憶體陣列20a進行說明。如上所述，區塊BK0之記憶體陣列20a具備複數個記憶胞。此處，為了簡單說明，僅示出設置於區塊BK0之記憶體陣列20a之一個記憶胞。

具體而言，於半導體基板100a之正面區域設置雜質區域101a及101b。接下來，於半導體基板100a之正面區域且夾於雜質區域101a及101b之間之區域設置通道區域(未圖示)。接下來，於通道區域之上方設置絕緣膜102，於絕緣膜102上設置控制閘極電極103(字元線WL)。如此一來，選擇電晶體31由雜質區域101a及101b、通道區域、絕緣膜102及控制閘極電極103構成。

再者，設置於字元線WL之層記載為第1配線層(1st ML)。

於雜質區域101a上設置包含導電體之接點104，於接點104上設置MTJ元件30。於MTJ元件30上設置包含導電體之接點105，於接點105上設置沿D2方向延伸之包含導電體之配線層106(位元線BL)。又，於雜質區域101b上設置包含導電體之接點107，於接點107上設置沿D2方向延伸之包含導電體之配線層(源極線SL)。如此一來，記憶胞MC由選擇電晶體31、接點104、MTJ元件30、接點105及接點107構成。

再者，設置有位元線BL及源極線SL之層記載為第2配線層(2nd ML)。第2配線層位於於D3方向上高於第1配線層之位置。

於配線層106之上方設置有沿D1方向延伸之配線層108(主字元線MWL)。

再者，設置有主字元線MWL之層記載為第3配線層(3rd ML)。第3配 線層位於在D3方向上高於第2配線層之位置。

此處，為了簡單說明，對一個記憶胞MC進行了說明。然而，於區塊BK0之記憶體陣列20a設置有以上般之複數個記憶胞MC。

接下來，對區塊BK0之讀出放大器/寫入驅動器20b進行說明。此處，為了簡單說明，僅示出設置於區塊BK0之讀出放大器/寫入驅動器20b之一個電晶體。

具體而言，於半導體基板100a之正面區域設置雜質區域101c及101d。接下來，於半導體基板100a之正面區域且夾於雜質區域101c及101d之間之區域設置通道區域(未圖示)。接下來，於通道區域之上方設置絕緣膜109，於絕緣膜109上設置控制閘極電極110。如此一來，電晶體由雜質區域101c及101d、通道區域、絕緣膜109及控制閘極電極110構成。

於雜質區域101c上設置包含導電體之接點111，於接點111上設置包含導電體之配線層112。配線層112位於第2配線層。於配線層112上設置包含導電體之接點113，於接點113上設置包含導電體之配線層114。配線層114位於第3配線層。於配線層114上設置包含導電體之接點115，於接點115上設置沿D2方向延伸之包含導電體之配線層116(電源配線VDL1)。

再者，設置有電源配線VDL1之層記載為第4配線層(4th ML)。第4配線層位於在D3方向上高於第3配線層之位置。

於上文中對區塊BK0之記憶體陣列20a及讀出放大器/寫入驅動器20b進行了說明。

區塊BK1之記憶體陣列20a及讀出放大器/寫入驅動器20b亦為相同之構成。

若將上述說明中之半導體基板100a替換為半導體基板100b，將配線 層116(電源配線VDL1)替換成配線層116(電源配線VDL5)，則成為區塊BK1之記憶體陣列20a及讀出放大器/寫入驅動器20b之說明。

如圖6及圖7所示，電源配線VDL1及電源配線VDL5雖然於電源配線VDL0中電性連接，但並未直接連接。

<1-1-5-3>B-B剖面

使用圖8對圖6之B-B剖面進行說明。此處，為了簡單說明，未圖示出覆蓋各配線之絕緣層。又，於B-B剖面中以虛線表示原本未圖示之構成。

區塊BK0及區塊BK1之基本說明與圖7中所說明之大致相同。圖7與圖8中不同之處在於，配線層116(電源配線VDL2)雖通過區塊BK0之上方，但並未直接連接於區塊BK0。

如圖6~圖8所示，連接於存儲體BK0之電源配線及連接於存儲體BK1之電源配線於電源墊PDV之附近連接。因此，由存儲體BK0之讀出放大器/寫入驅動器20b產生之雜訊被電源墊PDV吸收，不會對存儲體BK1之讀出放大器/寫入驅動器20b造成影響。同樣地，由存儲體BK1之讀出放大器/寫入驅動器20b產生之雜訊被電源墊PDV吸收，不會對存儲體BK0之讀出放大器/寫入驅動器20b造成影響。

又，存儲體BK1與存儲體BK0相比，距電源墊PDV之距離遠。因此，為了使供給至存儲體BK1之電壓不會低於供給至存儲體BK0之電壓，使連接於存儲體BK1之電源配線之條數為連接於存儲體BK0之電源配線之條數之2倍。於第1實施形態中，為了簡單說明，將連接於存儲體BK1之電源配線之條數設為連接於存儲體BK0之電源配線之條數之2倍。然而，只要連接於存儲體BK1之電源配線之條數多於連接於存儲體BK0之電源配線之條數即可。

<1-2>動作

如上所述，第1實施形態之半導體記憶裝置之MTJ元件使用電阻值之變化而記憶資料。半導體記憶裝置於讀出此種MTJ元件所記憶之資訊之情形時，使MTJ元件流通讀出電流(亦記載為單元電流)。接下來，半導體記憶裝置將MTJ元件之電阻值轉換為電流值或者電壓值，並與參照值進行比較，藉此可判斷電阻狀態。

然而，若MTJ元件之電阻差異增加，則“0”狀態及“1”狀態之電阻值分佈之間隔可能會變窄。因此，於在電阻值分佈之範圍內設定參照值，並基於相對於參照值之大小來判別MTJ元件之狀態之讀出方式中，讀出裕度顯著減少。

因此，針對此種現象，作為1種讀出方式，有覆寫本身之資料產生參照信號，並基於產生之信號進行資料讀出之自我參照讀出方式。

於以下之實施形態中，對使用自我參照讀出方式作為讀出方式之情形時之半導體記憶裝置之讀出動作進行說明。

<1-2-1>讀出動作之概要

使用圖9對第1實施形態之記憶體系統之讀出動作之概要進行說明。再者，於本說明中，參照圖4及圖5。

[步驟S1001]

記憶體控制器2對半導體記憶裝置1發佈激活指令及讀出指令。

半導體記憶裝置1自記憶體控制器2接收到激活指令及讀出指令時，對讀出對象之記憶胞進行第1讀出動作(1st READ)。讀出電路200通過該第1讀出動作，將讀出對象之記憶胞之電阻狀態記憶為電壓資訊(信號電壓)V1st。

[步驟S1002]

半導體記憶裝置1對成為第1讀出動作之對象之記憶胞進行“0”寫入動作(WRITE“0”)。藉此，成為第1讀出動作之對象之記憶胞被覆寫為“0”資料。為了產生下述V2nd，該動作將記憶胞設為基準狀態(此處設為“0”)。即，該寫入動作亦可記載為基準化動作。

[步驟S1003]

半導體記憶裝置1對成為第1讀出動作之對象之記憶胞進行第2讀出動作(2nd READ)。讀出電路200藉由該第2讀出動作產生電壓資訊(信號電壓)V2nd。

[步驟S1004]

讀出電路200基於藉由步驟S1003產生之V2nd判定藉由步驟S1001產生之V1st之結果。具體而言，讀出電路200藉由比較V1st與V2nd而判定記憶於記憶胞中之資料。

再者，控制器16於判定出記憶於記憶胞中之資料之後將資料寫回至記憶胞中。藉此，可將一開始便記憶於記憶胞中之資料返回至記憶胞中。

<1-2-2>電壓之波形

使用圖10對讀出動作時之電壓之波形進行說明。

如圖10所示，當半導體記憶裝置1進行第1讀出動作時，第1讀出結果被記憶至第1取樣保持電路222中，V1st之電壓上升(時刻T0~時刻T1)。

半導體記憶裝置1於第1讀出動作後進行“0”寫入動作(時刻T1~時刻T2)。

半導體記憶裝置1將第2讀出結果記憶至第2取樣保持電路224中，V2nd之電壓上升(時刻T2~時刻T3)。

第2讀出放大器225基於電壓V1st及V2nd進行資料之判定(時刻T4)。

如上所述，於第1實施形態之記憶體系統之讀出動作中，藉由進行2次讀出動作而進行資料之判定。

<1-3>效果

根據上述實施形態，連接於存儲體BK0之電源配線及連接於存儲體BK1之電源配線於電源墊PDV之附近連接。因此，由存儲體BK0或存儲體BK1之讀出放大器/寫入驅動器20b產生之雜訊被電源墊PDV吸收，不會對另一存儲體BK之讀出放大器/寫入驅動器20b造成影響。

此處，為了使第1實施形態之效果容易理解，對比較例進行說明。

使用圖11對比較例之半導體記憶裝置之電源配線佈局進行說明。此處，為了簡單說明，示出供給電壓VDD之墊、供給電壓VDD之配線、記憶體陣列及讀出放大器/寫入驅動器20b。

如圖11所示，電源配線VDL7_0~VDL7_x沿D2方向延伸。電源配線VDL7_0~VDL7_x經由接點C3_0~C3_x連接於電源配線VDL3。又，電源配線VDL7_0~VDL7_x經由接點C6_0~C6_x連接於電源配線VDL6。

如此一來，於比較例之半導體記憶裝置中，連接於存儲體BK0之電源配線及連接於存儲體BK1之電源配線共用。

然而，會有於半導體記憶裝置中使不同之存儲體BK同時動作之情形。

例如，如圖12所示，存在對存儲體BK0之第2讀出動作與對存儲體BK1之第1讀出動作之時序重疊之情形。

於此情形時，於存儲體BK0之動作中，存儲體BK1可能會產生雜訊。同樣地，於存儲體BK1之動作中，存儲體BK0可能會產生雜訊。

此處，於讀出動作中，對收到來自相鄰存儲體之雜訊之情形時之波形進行說明。

於圖13中，表示於第1讀出動作中使相鄰存儲體啟動之情形時之波形。

如圖13所示，於在第1讀出動作中使相鄰存儲體啟動之情形時，如圖中之虛線所包圍般，會有在V1st仍低的情況下便將電壓值記憶於取樣保持電路222之情形。於此情形時，第2讀出放大器225可能無法恰當地對資料進行判定。

於圖14中，表示於第2讀出動作中使相鄰存儲體啟動之情形時之波形。

如圖14所示，於在第2讀出動作中使相鄰存儲體啟動之情形時，如圖中之虛線所包圍般，會有在V2nd仍低的情況下便將電壓值記憶於取樣保持電路224之情形。於此情形時，第2讀出放大器225可能無法恰當地對資料進行判定。

如上所述，於比較例之半導體記憶裝置中，可能會因相鄰的存儲體之影響導致無法正確地對資料進行判定。

如上所述，於半導體記憶裝置中，為了自記憶胞讀出資料，進行2次讀出動作。因此，較理想為第1讀出動作與第2讀出動作於相同之動作環境下動作。

然而，一旦第1讀出動作或第2讀出動作之任一動作受到相鄰之另一存儲體所產生之雜訊之影響，則有可能無法恰當地讀出資料。

因此，於上述實施形態之半導體記憶裝置中，連接於存儲體BK0之電源配線及連接於存儲體BK1之電源配線於電源墊PDV之附近連接。電源 墊PDV可吸收雜訊，因此由存儲體BK產生之電源雜訊不會對相鄰之另一存儲體BK造成影響。因此，即便進行如圖12所示般之動作，亦可良好地進行讀出動作。

<1-4>變化例

<1-4-1>變化例1

使用圖15對第1實施形態之變化例1之半導體記憶裝置之電源配線佈局進行說明。

第1實施形態之變化例1之半導體記憶裝置之電源配線佈局與第1實施形態之半導體記憶裝置之電源配線佈局之差異在於進而追加了電源供給電路300。

具體而言，如圖15所示，於電源配線VDL0與電源配線VDL1之間設置有電源供給電路300a。又，於電源配線VDL0與電源配線VDL2之間設置有電源供給電路300b。

電源供給電路300a只要為可將電源電壓自電源配線VDL0傳輸至電源配線VDL1般之構成，則可為任何構成。電源供給電路300b亦同樣，只要為可將電源電壓自電源配線VDL0傳輸至電源配線VDL2般之構成，則可為任何構成。

<1-4-2>變化例2

使用圖16對第1實施形態之變化例2之半導體記憶裝置之電源配線佈局進行說明。

亦可為圖16所示般之佈局。於圖15中，一條電源配線VDL1連接於一個電源供給電路300a。然而，亦可如圖16所示般，複數條電源配線VDL1連接於一個電源供給電路300a。同樣地，亦可如圖16所示般，複數條電 源配線VDL2連接於一個電源供給電路300b。

<1-4-3>變化例3

使用圖17對第1實施形態之變化例3之半導體記憶裝置之電源配線佈局進行說明。

第1實施形態之變化例3之半導體記憶裝置之電源配線佈局與第1實施形態之半導體記憶裝置之電源配線佈局之差異在於將存儲體BK0用之電源墊與存儲體BK1用之電源墊進行了電分離。

如圖17所示，第1電源墊PDV1經由電源配線VDL向存儲體BK0之讀出放大器/寫入驅動器20b供給電壓VDD。

第1電源墊PDV1經由接點C0_0連接於電源配線VDL0_0。

電源配線VDL0_0沿D1方向延伸。電源配線VDL0_0經由接點C10_0~C10_x分別連接於電源配線VDL1_0~VDL1_x。

又，如圖17所示，第2電源墊PDV2經由電源配線VDL向存儲體BK1之讀出放大器/寫入驅動器20b供給電壓VDD。

第2電源墊PDV2經由接點C0_1連接於電源配線VDL0_1。

電源配線VDL0_1沿D1方向延伸。電源配線VDL0_1經由接點C11_0~C11_x分別連接於電源配線VDL2_0~VDL2_x。

<1-4-4>變化例4

使用圖18對第1實施形態之變化例4之半導體記憶裝置之電源配線佈局進行說明。

第1實施形態之變化例4之半導體記憶裝置之電源配線佈局與第1實施形態之變化例3之半導體記憶裝置之電源配線佈局之差異在於進而追加了電源供給電路300。

具體而言，如圖18所示，於電源配線VDL0_0與電源配線VDL1之間設置有電源供給電路300a。又，於電源配線VDL0_1與電源配線VDL2之間設置有電源供給電路300b。

電源供給電路300a只要為可將電源電壓自電源配線VDL0_0傳輸至電源配線VDL1般之構成，則可以為任何構成。電源供給電路300b亦同樣，只要為可將電源電壓自電源配線VDL0_1傳輸至電源配線VDL2般之構成，則可以為任何構成。

<1-4-5>變化例5

使用圖19對第1實施形態之變化例5之半導體記憶裝置之電源配線佈局進行說明。

亦可為如圖19所示般之佈局。於圖18中，一條電源配線VDL1連接於一個電源供給電路300a。然而，亦可如圖19所示般，複數條電源配線VDL1連接於一個電源供給電路300a。同樣地，亦可如圖19所示般，複數條電源配線VDL2連接於一個電源供給電路300b。

<2>第2實施形態

對第2實施形態進行說明。於第2實施形態中，對半導體記憶裝置之電源配線佈局之另一例進行說明。再者，第2實施形態之半導體記憶裝置之基本構成及基本動作與上述第1實施形態之半導體記憶裝置相同。因此，省略與上述第1實施形態中已說明之事項及可根據上述第1實施形態容易地類推之事項相關之說明。

<2-1>佈局

<2-1-1>配線佈局

使用圖20對第2實施形態之半導體記憶裝置之電源配線佈局進行說 明。此處，為了簡單說明，表示供給電壓VDD之墊、供給電壓VDD之配線、記憶體陣列20a及讀出放大器/寫入驅動器20b。

如圖20所示，以於D2方向上與供給電壓VDD之電源墊PDV相鄰之方式設置有存儲體BK0。存儲體BK0於D1方向上夾於電源墊PDV與存儲體BK1之間。即，存儲體BK0靠近電源墊PDV設置，存儲體BK1遠離電源墊PDV設置。

電源墊PDV經由電源配線VDL向讀出放大器/寫入驅動器20b供給電壓VDD。

對連接於存儲體BK0之讀出放大器/寫入驅動器20b之電源配線VDL進行說明。

電源墊PDV經由接點C20連接於電源配線VDL20。

電源配線VDL20沿D2方向延伸。電源配線VDL20經由接點C21_0~C21_y(y為整數)分別連接於電源配線VDL21_0~VDL21_y。

電源配線VDL21_0~VDL21_y沿D1方向延伸。電源配線VDL21_0經由接點C23_0-0~C23_0-z(z為整數)連接於電源配線VDL25_0~VDL25_z。同樣地，電源配線VDL21_y經由接點C23_y-0~C23_y-z連接於電源配線VDL25_0~VDL25_z。又，較佳為電源配線VDL21_0~VDL21_y中之至少一條設置於讀出放大器/寫入驅動器20b上。於本例中，電源配線VDL21_y設置於讀出放大器/寫入驅動器20b上。

電源配線VDL25_0~VDL25_z沿D2方向延伸。電源配線VDL25_0~VDL25_z經由接點C28_0~C28_z連接於電源配線VDL26。

電源配線VDL26沿D1方向延伸。電源配線VDL26經由未圖示之接點連接於存儲體BK0之讀出放大器/寫入驅動器20b。

對連接於存儲體BK1之讀出放大器/寫入驅動器20b之電源配線VDL進行說明。

電源配線VDL20經由接點C22_0~C22_y分別連接於電源配線VDL22_0~VDL22_y。

電源配線VDL22_0~VDL22_y以未連接於存儲體BK0而是連接於存儲體BK1之方式沿D1方向延伸。電源配線VDL22_0經由接點C27_0-0~C27_0-z連接於電源配線VDL27_0~VDL27_z。同樣地，電源配線VDL22_y經由接點C27_y-0~C27_y-z連接於電源配線VDL27_0~VDL27_z。又，較佳為電源配線VDL22_0~VDL22_y中之至少一條設置於讀出放大器/寫入驅動器20b上。於本例中，電源配線VDL22_y設置於讀出放大器/寫入驅動器20b上。

電源配線VDL27_0~VDL27_z沿D2方向延伸。電源配線VDL27_0~VDL27_z經由接點C29_0~C29_z連接於電源配線VDL28。

電源配線VDL28沿D1方向延伸。電源配線VDL28經由未圖示之接點連接於存儲體BK1之讀出放大器/寫入驅動器20b。

又，電源配線VDL22_0~VDL22_y經由接點C24_0~C24_y連接於電源配線VDL23_0~VDL23_y。

電源配線VDL23_0~VDL23_y沿D2方向延伸。電源配線VDL23_0經由接點C25_0~C25_y連接於電源配線VDL24_0~VDL24_y。

電源配線VDL24_0~VDL24_y沿D1方向延伸。電源配線VDL24_0經由接點C26_0-0~C26_0-z連接於電源配線VDL27_0~VDL27_z。同樣地，電源配線VDL24_y經由接點C26_y-0~C26_y-z連接於電源配線VDL27_0~VDL27_z。又，較佳為電源配線VDL24_0~VDL24_y中之至 少一條設置於讀出放大器/寫入驅動器20b上。於本例中，電源配線VDL24_y設置於讀出放大器/寫入驅動器20b上。

<2-1-2>C-C剖面

使用圖21對圖20之C-C剖面進行說明。此處，為了簡單說明，未圖示出覆蓋各配線之絕緣層。又，以虛線表示C-C剖面中原本未圖示之構成。

區塊BK0之基本說明與圖6中所說明之大致相同。圖7與圖21中不同之點在於在第3配線層中交替地設置有電源配線與主字元線MWL。

<2-1-3>D-D剖面

使用圖22對圖20之D-D剖面進行說明。此處，為了簡單說明，未圖示出覆蓋各配線之絕緣層。又，以虛線表示D-D剖面中原本未圖示之構成。

於圖21中，僅電源配線VDL21連接於電源配線VDL25。然而，於圖22中，電源配線VDL22及VDL24之2個系統之配線連接於電源配線VDL27。

<2-2>效果

如圖20~圖22所示，連接於存儲體BK0之電源配線及連接於存儲體BK1之電源配線於電源墊PDV之附近連接。又，為了使供給至存儲體BK1之電壓不會低於供給至存儲體BK0之電壓，使連接於存儲體BK1之電源配線之條數為連接於存儲體BK0之電源配線之條數之2倍。於第1實施形態中，為了簡單說明，將連接於存儲體BK1之電源配線之條數設為連接於存儲體BK0之電源配線之條數之2倍。然而，連接於存儲體BK1之電源配線之條數只要多於連接於存儲體BK0之電源配線之條數即可。

因此，可獲得與上述第1實施形態相同之效果。

<2-3>變化例

<2-3-1>變化例1

使用圖23對第2實施形態之變化例1之半導體記憶裝置之電源配線佈局進行說明。

第2實施形態之變化例1之半導體記憶裝置之電源配線佈局與第2實施形態之半導體記憶裝置之電源配線佈局之差異在於進而追加了電源供給電路300。

具體而言，如圖23所示，於電源配線VDL20與電源配線VDL21之間設置有電源供給電路300a。又，於電源配線VDL20與電源配線VDL22之間設置有電源供給電路300b。

電源供給電路300a只要為可將電源電壓自電源配線VDL20傳輸至電源配線VDL21之構成，則可以為任何構成。電源供給電路300b亦同樣，只要為可將電源電壓自電源配線VDL20傳輸至電源配線VDL22之構成，則可以為任何構成。

<2-3-2>變化例2

使用圖24對第2實施形態之變化例2之半導體記憶裝置之電源配線佈局進行說明。

亦可為如圖24所示般之佈局。於圖23中，一條電源配線VDL21連接於一個電源供給電路300a。然而，亦可如圖24所示般，複數條電源配線VDL21連接於一個電源供給電路300a。同樣地，亦可如圖24所示般，複數條電源配線VDL22連接於一個電源供給電路300b。

<2-3-3>變化例3

使用圖25對第2實施形態之變化例3之半導體記憶裝置之電源配線佈局進行說明。

第2實施形態之變化例3之半導體記憶裝置之電源配線佈局與第2實施形態之半導體記憶裝置之電源配線佈局之差異在於將存儲體BK0用之電源墊與存儲體BK1用之電源墊進行了電分離。

如圖25所示，第1電源墊PDV1經由電源配線VDL向存儲體BK0之讀出放大器/寫入驅動器20b供給電壓VDD。

第1電源墊PDV1經由接點C20_0連接於電源配線VDL20_0。

電源配線VDL20_0沿D2方向延伸。電源配線VDL20_0經由接點C21_0~C21_y分別連接於電源配線VDL21_0~VDL21_y。

第2電源墊PDV2經由接點C20_1連接於電源配線VDL20_1。

電源配線VDL20_1沿D2方向延伸。電源配線VDL20_1經由接點C22_0~C22_y分別連接於電源配線VDL22_0~VDL22_y。

<2-3-4>變化例4

使用圖26對第2實施形態之變化例4之半導體記憶裝置之電源配線佈局進行說明。

第2實施形態之變化例4之半導體記憶裝置之電源配線佈局與第2實施形態之變化例3之半導體記憶裝置之電源配線佈局之差異在於進而追加了電源供給電路300。

具體而言，如圖26所示，於電源配線VDL20_0與電源配線VDL21之間設置有電源供給電路300a。又，於電源配線VDL20_1與電源配線VDL22之間設置有電源供給電路300b。

電源供給電路300a只要為可將電源電壓自電源配線VDL20_0傳輸至 電源配線VDL21之構成，則可以為任何構成。電源供給電路300b亦同樣，只要為可將電源電壓自電源配線VDL20_1傳輸至電源配線VDL22之構成，則可以為任何構成。

<2-3-5>變化例5

使用圖27對第2實施形態之變化例5之半導體記憶裝置之電源配線佈局進行說明。

亦可為如圖27所示般之佈局。於圖26中，一條電源配線VDL21連接於一個電源供給電路300a。然而，亦可如圖27所示般，複數條電源配線VDL21連接於一個電源供給電路300a。同樣地，亦可以如圖27所示般，複數條電源配線VDL22連接於一個電源供給電路300b。

<3>第3實施形態

對第3實施形態進行說明。於第3實施形態中，對控制器進行說明。再者，第3實施形態之半導體記憶裝置之基本構成及基本動作與上述第1實施形態之半導體記憶裝置相同。因此，省略與上述第1實施形態中所說明之事項及可根據上述第1實施形態容易地類推之事項相關之說明。

<3-1>控制器

使用圖28對第3實施形態之半導體記憶裝置之控制器進行說明。

此處，對在記憶體控制器之瞬間停止時，將內部(半導體記憶裝置)與外部(記憶體控制器)之電源之電流路徑切斷，不依據來自外部之電源電壓而於恰當之時點之前進行動作，並恰當地結束動作之控制器16進行說明。

於圖28中示出控制器16之一部分。如圖28所示，控制器16具備電位下降檢測器40、電位產生電路41、指令系統電路42及穩定化電容43。

電位下降檢測器40於判定「內部電壓VDD* int<外部電壓VDD* ext」之情形時，判斷外部電壓並未下降。相對於此，電位下降檢測器40於判定「外部電壓VDD* ext<內部電壓VDD* int」之情形時，判斷外部電壓下降。電位下降檢測器40於判斷外部電壓下降之情形時，對電位產生電路41及指令系統電路42供給“H”位準之電位下降檢測信號。再者，所謂內部電壓VDD* int，係指由穩定化電容43所產生之電壓。所謂外部電壓VDD* ext，係指自記憶體控制器2供給之電壓。外部電壓VDD* ext經由電阻元件R1及節點N1被輸入至電位下降檢測器40之非反轉輸入端子。內部電壓VDD* int經由電阻元件R3及節點N2被輸入至電位下降檢測器40之反轉輸入端子。

電位產生電路41基於外部電壓VDD* ext產生各種電壓(內部電壓VDD* int)。電位產生電路41當自電位下降檢測器40接收到“H”位準之電位下降檢測信號時，將接收外部電壓VDD* ext之電流路徑阻斷。藉此，電位產生電路41可抑制內部電壓VDD* int向供給外部電壓VDD* ext之電源墊逆流之情形。

穩定化電容43係即便未供給外部電壓VDD* ext，亦可儲存可進行例如1次讀出動作(第1讀出動作、寫入動作、第2讀出動作、判定動作)之程度之電荷之大小之電容。

指令系統電路42產生使讀出電路200或寫入驅動器動作之信號。指令系統電路42當自電位下降檢測器40接收到“H”位準之電位下降檢測信號時，使半導體記憶裝置1動作至適合斷開之時刻為止。並且，指令系統電路42以於使半導體記憶裝置1動作至適合斷開之時刻為止後不受理指令之方式動作。

<3-2>動作

<3-2-1>正常動作

使用圖29對第3實施形態之半導體記憶裝置之控制器之正常時之動作進行說明。於圖29中，示出外部電壓VDD* ext、內部電壓VDD* int、自記憶體控制器2供給之激活(ACT)指令及寫入(Write)指令、電位下降檢測信號、使讀出電路200動作之信號SA Act及使寫入驅動器動作之信號WD Act。再者，對外部電壓VDD* ext不會下降之情形進行說明。

控制器16當自記憶體控制器2接收到激活指令時，將信號SA Act設為“H”位準而使讀出電路200動作(時刻T20~時刻T21)。雖未圖示，但控制器16藉由自記憶體控制器2接收讀取指令來進行第1讀出動作。

接下來，控制器16當自記憶體控制器2接收到激活指令時，將信號SA Act設為“H”位準而使讀出電路200動作(時刻T22~時刻T23)。接下來，控制器16當自記憶體控制器2接收到寫入指令時，將信號WD Act設為“H”位準而使寫入驅動器動作(時刻T23~T25)。藉此，控制器16進行“0”寫入動作。

雖未圖示，但控制器16係藉由之後進行第2讀出動作而完成讀出動作。

<3-2-2>瞬間停止時之動作

接下來，使用圖30對第3實施形態之半導體記憶裝置之控制器之瞬間停止時之動作進行說明。

控制器16當自記憶體控制器2接收到激活指令時，將信號SA Act設為“H”位準而使讀出電路200動作(時刻T30~時刻T31)。雖未圖示，但控制器16係藉由自記憶體控制器2接收讀取指令而進行第1讀出動作。

接下來，於時刻T31產生瞬間停止，外部電壓VDD* ext下降。藉 此，於時刻T32，電位下降檢測器40檢測出外部電壓VDD* ext之下降，並將電位下降檢測信號設為“H”位準。指令系統電路42當自電位下降檢測器40接收到“H”位準之電位下降檢測信號時，使半導體記憶裝置1動作至適合斷開之時刻為止。於時刻T32之時點緊接著進行之動作為“0”寫入動作。所謂“0”寫入動作，係指覆寫記憶胞MC之資料並將記憶於記憶胞中之資料破壞之動作。因此，若於未將外部電壓VDD* ext供給至半導體記憶裝置1而無法產生內部電壓VDD* int之狀況下進行“0”寫入動作，則存於會丟失原本記憶於記憶胞中之資料之顧慮。因此，指令系統電路42不受理來自記憶體控制器2之指令。藉此，控制器16可防止記憶於記憶胞中之資料之破損。此處，雖未圖示，但例如係以若於“0”寫入動作後外部電壓VDD* ext下降，則指令系統電路42進展至資料之寫回動作為止之方式進行控制。藉此，控制器16可防止記憶於記憶胞中之資料之破損。

<3-3>效果

根據上述實施形態，控制器以如下方式構成：判斷記憶體控制器之瞬間停止，切斷半導體記憶裝置與記憶體控制器之電流路徑，且不依據來自記憶體控制器之電源電壓而恰當地結束動作。

因此，即便於進行自我參照方式之讀出動作之半導體記憶裝置中，亦可抑制資料之破損。

<4>第4實施形態

對第4實施形態進行說明。於第4實施形態中，對寫入驅動器進行說明。再者，第4實施形態之半導體記憶裝置之基本構成及基本動作與上述第1~第3實施形態之半導體記憶裝置相同。因此，省略與上述第1~第3 實施形態中所說明之事項及可根據上述第1~第3實施形態容易地類推之事項相關之說明。

<4-1>構成

<4-1-1>讀出放大器/寫入驅動器

使用圖31對第4實施形態之半導體記憶裝置之讀出放大器/寫入驅動器20b進行說明。

如圖31所示，讀出放大器/寫入驅動器20b於每一組全局位元線及全局源極線具備讀出電路200及寫入驅動器230。寫入驅動器230連接於全局位元線及全局源極線，並供給與供給至前置放大器210及讀出放大器220之電源電壓VDD相同之電壓。

<4-1-2>記憶體陣列及寫入驅動器

對於第1實施形態中說明之記憶體陣列20a更詳細地進行說明。

如圖32所示，記憶體陣列20a具備複數個副記憶區域(未圖示)。副記憶區域具備記憶胞陣列20d、第1行選擇電路20e、第2行選擇電路20f及讀出電流吸收器20g。此處，為了簡單說明，對1組記憶胞陣列20d、第1行選擇電路20e、第2行選擇電路20f及讀出電流吸收器20g進行說明。

記憶胞陣列20d之構成與使用圖2所說明之記憶體陣列20a相同，因此省去說明。

第1行選擇電路20e經由複數條位元線BL_0~BL_j-1連接於記憶胞陣列20d。並且，基於自行解碼器12接收之第1行選擇信號CSL1_0~CSL1_j-1選擇位元線BL。再者，於不將第1行選擇信號CSL1_0~CSL1_j-1加以區別之情形時，簡稱為第1行選擇信號CSL1。

又，第1行選擇電路20e具備一端連接於每一條位元線BL之電晶體 21。並且，於電晶體21之另一端連接有全局位元線GBL，於閘極電極分別連接有行選擇信號CSL1_0~CSL1_j-1。

第2行選擇電路20f經由複數條源極線SL_0~SL_j-1連接於記憶胞陣列20d。並且，基於自行解碼器12接收之第2行選擇信號CSL2_0~CSL2_j-1選擇源極線SL。再者，於不將第2行選擇信號CSL2_0~CSL2_j-1加以區別之情形時，簡稱為第2行選擇信號CSL2。

又，第2行選擇電路20f具備一端連接於每條源極線SL之電晶體22。並且，電晶體22之另一端連接有全局源極線GSL，於閘極電極分別連接有行選擇信號CSL2_0~CSL2_j-1。

讀出電流吸收器20g經由全局源極線GSL連接於第2行選擇電路20f。並且，讀出電流吸收器20g基於自控制器16及行解碼器12接收之控制信號RDS將任意源極線SL之電壓設為VSS。

寫入驅動器230經由全局位元線GBL連接於第1行選擇電路20e。又，寫入驅動器230經由全局源極線GSL連接於第2行選擇電路20f。並且，寫入驅動器230基於自控制器16接收之控制信號與經由IO電路17接收之寫入資料，使電流流經連接於選擇字元線WL之記憶胞MC，藉此寫入資料。

<4-1-3>寫入驅動器

使用圖33對第4實施形態之半導體記憶裝置之寫入驅動器230進行說明。

如圖33所示，寫入驅動器230具備NAND(NOT AND，反及)運算電路23a、23b、23c、23f、23g及23h、NOR(NOT OR，反或)運算電路23d、反相器23e、PMOS(P-channel metal oxide semiconductor，P通道 金屬氧化物半導體)電晶體23j、23k、23m及23n、及NMOS(N-channel metal oxide semiconductor，N通道金屬氧化物半導體)電晶體23i、23l、23o及23p。

NAND運算電路23a於第1輸入端接收信號WEN_1(第1寫入賦能信號)，於第2輸入端接收信號WDATA(寫入資料)，並將信號WEN_1及信號WDATA之NAND運算結果輸出至節點N11。信號WEN_1由控制器16供給。信號WDATA由IO電路17供給。

NAND運算電路23b於第1輸入端接收信號WEN_2(第2寫入賦能信號)，於第2輸入端接收信號WDATA，並將信號WEN_2及信號WDATA之NAND運算結果輸出至節點N12。信號WEN_2由控制器16供給。

NAND運算電路23c於第1輸入端接收NAND運算電路23a之輸出信號，於第2輸入端接收NAND運算電路23b之輸出信號，並將接收信號之NAND運算結果輸出至節點N13。

NOR運算電路23d於第1輸入端接收信號WEN_1，於第2輸入端接收信號WEN_2，於第3輸入端接收信號PCHGOFF(預充電斷開信號)，並將信號WEN_1、信號WEN_2及信號PCHGOFF之NOR運算結果輸出至節點N16。

反相器23e將使信號WDATA反相後之信號BWDATA輸出至節點N17。

NAND運算電路23f於第1輸入端接收信號WEN_1，於第2輸入端接收信號BWDATA，並將信號WEN_1及信號BWDATA之NAND運算結果輸出至節點N18。

NAND運算電路23g於第1輸入端接收信號WEN_2，於第2輸入端接 收信號BWDATA，並將信號WEN_2及信號BWDATA之NAND運算結果輸出至節點N19。

NAND運算電路23h於第1輸入端接收NAND運算電路23f之輸出信號，於第2輸入端接收NAND運算電路23g之輸出信號，並將接收信號之NAND運算結果輸出至節點N20。

PMOS電晶體23j基於NAND運算電路23a之輸出信號向節點N21(全局位元線GBL)供給電壓Vwrt1。電壓Vwrt1係指亦使用於讀出電路200之電壓VDD，亦可應用於第1實施形態或第2實施形態中所說明之電源配線佈局中。該PMOS電晶體23j被用作全局位元線GBL之充電用之電晶體。

PMOS電晶體23k基於NAND運算電路23b之輸出信號向節點N21供給電壓Vwrt2。電壓Vwrt2例如係寫入驅動器230專用之電壓。電壓Vwrt2係來自電源墊之阻抗高於電壓Vwrt1之電壓。再者，此處並未定義電壓Vwrt1與電壓Vwrt2之電壓值之高低。然而，無論電壓Vwrt1與電壓Vwrt2之電壓值之大小關係如何，均能實現下述效果。

NMOS電晶體23l基於NAND運算電路23h之輸出信號對節點N21進行放電。

NMOS電晶體23o基於NOR運算電路23d之輸出信號對節點N21進行放電。

PMOS電晶體23m基於NAND運算電路23f之輸出信號向節點N22(全局源極線GSL)供給電壓Vwrt1。該PMOS電晶體23m被用作全局源極線GSL之充電用之電晶體。

PMOS電晶體23n基於NAND運算電路23g之輸出信號向節點N22供給電壓Vwrt2。

NMOS電晶體23i基於NAND運算電路23c之輸出信號對節點N22進行放電。

NMOS電晶體23p基於NOR運算電路23d之輸出信號對節點N22進行放電。

<4-2>動作

繼而，使用圖34對第4實施形態之半導體記憶裝置之寫入動作時之波形進行說明。此處說明之寫入動作並非上述讀出動作時所進行之寫入動作，而是一般之寫入動作。當然，亦可應用於上述讀出動作時所進行之寫入動作。又，作為於未進行對單元之寫入動作及讀出動作之期間內將位元線BL及源極線SL之電壓設為VSS之情形進行說明。

[時刻T40]~[時刻T41]

列解碼器14將字元線WL之電壓設為“L”位準。又，行解碼器13將信號CSL1及CSL2之電壓設為“L”位準。又，控制器16將信號WEN1及WEN2之電壓設為“L”位準，將信號PCHGOFF(未圖示)設為“L”位準。

此處，使用圖33對寫入驅動器230之動作進行說明。

NAND運算電路23a基於接收信號，供給“H”位準之信號。同樣地，NAND運算電路23b基於接收信號，供給“H”位準之信號。NAND運算電路23c基於接收信號，供給“H”位準之信號。NOR運算電路23d基於接收信號，供給“H”位準之信號。NAND運算電路23f基於接收信號，供給“H”位準之信號。同樣地，NAND運算電路23g基於接收信號，供給“H”位準之信號。NAND運算電路23h基於接收信號，供給“L”位準之信號。

藉此，PMOS電晶體23j、23k、23m及23n與NMOS電晶體23i、23l成為斷開狀態，NMOS電晶體23o、23p成為接通狀態。其結果，全局位元線GBL及全局源極線GSL放電。

[時刻T41]~[時刻T42]

列解碼器14依據列位址將選擇字元線WL之電壓設為“H”位準。又，行解碼器13依據行位址將選擇信號CSL1、選擇信號CSL2之電壓設為“H”位準。

[時刻T42]~[時刻T43]

控制器16將信號WEN1之電壓設為“H”位準。又，於該時點亦輸入信號WDATA。再者，於將“1”資料寫入至記憶胞MC之情形時，信號WDATA成為“H”位準。又，於將“0”資料寫入至記憶胞MC之情形時，信號WDATA成為“L”位準。

此處，對信號WDATA為“H”位準之情形(WDATA=1之情形)時之寫入驅動器230之動作進行說明。

如圖33所示，NAND運算電路23a基於接收信號，供給“L”位準之信號。NAND運算電路23b基於接收信號，供給“H”位準之信號。NAND運算電路23c基於接收信號，供給“H”位準之信號。NOR運算電路23d基於接收信號，供給“L”位準之信號。NAND運算電路23f基於接收信號，供給“H”位準之信號。同樣地，NAND運算電路23g基於接收信號，供給“H”位準之信號。NAND運算電路23h基於接收信號，供給“L”位準之信號。

藉此，PMOS電晶體23j與NMOS電晶體23i成為接通狀態。結果為，全局位元線GBL被施加電壓Vwrt1，全局源極線GSL被放電。

藉此，如圖34所示，選擇位元線BL被充電至“H”位準，源極線SL成為“L”位準。

再者，由於電壓Vwrt1係與電壓Vwrt2相比來自電源墊之阻抗較低之電壓，故而選擇位元線BL被高速充電。

又，對信號WDATA為“L”位準之情形(WDATA=0之情形)時之寫入驅動器230之動作進行說明。

如圖33所示，NAND運算電路23a基於接收信號供給“H”位準之信號。NAND運算電路23b基於接收信號供給“H”位準之信號。NAND運算電路23c基於接收信號供給“L”位準之信號。NOR運算電路23d基於接收信號供給“L”位準之信號。NAND運算電路23f基於接收信號供給“L”位準之信號。NAND運算電路23g基於接收信號供給“H”位準之信號。NAND運算電路23h基於接收信號供給“H”位準之信號。

藉此，PMOS電晶體23m與NMOS電晶體23l成為接通狀態。結果為，全局源極線GSL被施加電壓Vwrt1，全局位元線GBL被放電。

藉此，如圖34所示，選擇源極線SL被充電至“H”位準，位元線BL成為“L”位準。

再者，由於電壓Vwrt1係與電壓Vwrt2相比來自電源墊之阻抗較低之電壓，故而選擇源極線SL被高速充電。

[時刻T43]~[時刻T44]

控制器16將信號WEN1之電壓設為“L”位準，將信號WEN2之電壓設為“H”位準。

此處，對信號WDATA為“H”位準之情形(WDATA=1之情形)時之寫入驅動器230之動作進行說明。

如圖33所示，NAND運算電路23a基於接收信號供給“H”位準之信號。NAND運算電路23b基於接收信號供給“L”位準之信號。NAND運算電路23c基於接收信號供給“H”位準之信號。NOR運算電路23d基於接收信號供給“L”位準之信號。NAND運算電路23f基於接收信號供給“H”位準之信號。同樣地，NAND運算電路23g基於接收信號供給“H”位準之信號。NAND運算電路23h基於接收信號供給“L”位準之信號。

藉此，PMOS電晶體23k與NMOS電晶體23i成為接通狀態。結果為，全局位元線GBL被施加電壓Vwrt2，全局源極線GSL被放電。

藉此，如圖34所示，選擇位元線BL維持“H”位準，源極線SL成為“L”位準。

再者，雖然電壓Vwrt2係與電壓Vwrt1相比來自電源墊之阻抗較高之電壓，但於時刻T42~時刻T43，選擇位元線BL已經被充電。因此，即便於時刻T43~時刻T44被切換成來自電源墊之阻抗高之電壓，亦不會產生全局源極線GSL及源極線SL之充電所伴有之電壓下降。

又，對信號WDATA為“L”位準之情形(WDATA=0之情形)時之寫入驅動器230之動作進行說明。

如圖33所示，NAND運算電路23a基於接收信號供給“H”位準之信號。NAND運算電路23b基於接收信號供給“H”位準之信號。NAND運算電路23c基於接收信號供給“L”位準之信號。NOR運算電路23d基於接收信號供給“L”位準之信號。NAND運算電路23f基於接收信號供給“H”位準之信號。NAND運算電路23g基於接收信號供給“L”位準之信號。NAND運算電路23h基於接收信號供給“H”位準之信號。

藉此，PMOS電晶體23n與NMOS電晶體23l成為接通狀態。結果為， 全局源極線GSL被施加電壓Vwrt2，全局位元線GBL被放電。

藉此，如圖34所示，選擇源極線SL維持“H”位準，位元線BL成為“L”位準。

再者，雖然電壓Vwrt2係與電壓Vwrt1相比來自電源墊之之阻抗較高之電壓，但於時刻T42~時刻T43，選擇源極線SL已經被充電。因此，即便於時刻T43~時刻T44切換成來自電源墊之阻抗高之電壓，亦不會產生全局源極線GSL及源極線SL之充電所伴有之電壓下降。

[時刻T44]~[時刻T45]

控制器16通過將信號WEN2之電壓設為“L”位準而結束寫入動作。NOR運算電路23d基於接收信號供給“L”位準之信號。藉此，NMOS電晶體23o、23p成為接通狀態。結果為，全局位元線GBL及全局源極線GSL被放電。

<4-3>效果

<4-3-1>概要

根據上述實施形態，於對全局位元線GBL或全局源極線GSL進行充電之第1期間內，利用來自電源墊之阻抗相對較低之第1電源進行充電。並且，於全局位元線GBL或全局源極線GSL之充電後且寫入動作期間內，利用來自電源墊之阻抗高於第1電源之第2電源維持全局位元線GBL或全局源極線GSL之電位。藉此，可恰當地進行寫入動作。

<4-3-2>比較例

此處，為了使上述實施形態之效果容易理解，對比較例進行說明。

<4-3-2-1>寫入驅動器

使用圖35對第4實施形態之比較例之半導體記憶裝置之寫入驅動器 230進行說明。

如圖35所示，寫入驅動器230具備NAND運算電路24a及24f、NOR運算電路24d、反相器24c、24e及24h、PMOS電晶體24b及24g、及NMOS電晶體24i、24j、24k及24l。

NAND運算電路24a於第1輸入端接收信號WEN(寫入賦能信號)，於第2輸入端接收信號WDATA，並將信號WEN及信號WDATA之NAND運算結果輸出至節點N32。

反相器24c輸出使NAND運算電路24a之輸出信號反相後之信號。

NOR運算電路24d於第1輸入端接收信號WEN，於第2輸入端接收信號PCHGOFF，並將信號WEN及信號PCHGOFF之NOR運算結果輸出至節點N33。

反相器24e輸出使信號WDATA反相後之信號BWDATA。

NAND運算電路24f於第1輸入端接收信號WEN，於第2輸入端接收信號BWDATA，並將信號WEN及信號BWDATA之NAND運算結果輸出至節點N34。

反相器24h輸出使NAND運算電路24f之輸出信號反相後之信號。

PMOS電晶體24b基於NAND運算電路24a之輸出信號向節點N35(全局位元線GBL)供給電壓Vwrt。電壓Vwrt相當於上述實施形態之電壓Vwrt2。

NMOS電晶體24i基於反相器24h之輸出信號對節點N35進行放電。

NMOS電晶體24k基於NOR運算電路24d之輸出信號對節點N35進行放電。

PMOS電晶體24g基於NAND運算電路24f之輸出信號向節點N36(全 局源極線GSL)供給電壓Vwrt。

NMOS電晶體24j基於反相器24c之輸出信號對節點N36進行放電。

NMOS電晶體24l基於NOR運算電路24d之輸出信號對節點N36進行放電。

<4-3-2-2>動作

此處，使用圖36對第4實施形態之比較例之半導體記憶裝置之寫入動作時之波形進行說明。作為於未進行向單元之寫入動作及讀出動作之期間內將位元線BL及源極線SL之電壓設為VSS之情形進行說明。

[時刻T50]~[時刻T51]

列解碼器14將字元線WL之電壓設為“L”位準。又，行解碼器13將信號CSL1及CSL2之電壓設為“L”位準。又，控制器16將信號WEN之電壓設為“L”位準，將信號PCHGOFF(未圖示)設為“L”位準。

此處，使用圖35對寫入驅動器230之動作進行說明。

NAND運算電路24a基於接收信號供給“H”位準之信號。NOR運算電路24d基於接收信號供給“H”位準之信號。NAND運算電路24f基於接收信號供給“H”位準之信號。

藉此，NMOS電晶體24i、24j成為斷開狀態，NMOS電晶體24k、24l成為接通狀態。

結果為，全局位元線GBL及全局源極線GSL被放電。

[時刻T51]~[時刻T52]

列解碼器14依據列位址將選擇字元線WL之電壓設為“H”位準。又，行解碼器13依據行位址將選擇信號CSL1、選擇信號CSL2之電壓設為“H”位準。

[時刻T52]~[時刻T53]

控制器16將信號WEN之電壓設為“H”位準。又，於該時點亦輸入信號WDATA。

此處，對信號WDATA為“H”位準之情形(WDATA=1之情形)時之寫入驅動器230之動作進行說明。

如圖35所示，NAND運算電路24a基於接收信號供給“L”位準之信號。NOR運算電路24d基於接收信號供給“L”位準之信號。NAND運算電路24f基於接收信號供給“H”位準之信號。

藉此，PMOS電晶體24b與NMOS電晶體24j成為接通狀態。結果為，全局位元線GBL被施加電壓Vwrt，全局源極線GSL被放電。

可是，全局位元線GBL之配線長度較長，電容較大。因此，於利用來自電源墊之阻抗與上述電壓Vwrt2相同之電壓Vwrt對全局位元線GBL進行充電之情形時，可能會因電流峰值而導致電壓Vwrt產生電壓下降。結果為，如圖36所示，全局位元線GBL之充電時間可能會變長。於此情形時，對記憶胞MC之有效性之寫入時間可能會減少而產生寫入不良。

又，對信號WDATA為“L”位準之情形(WDATA=0之情形)時之寫入驅動器230之動作進行說明。

如圖35所示，NAND運算電路24a基於接收信號供給“H”位準之信號。NOR運算電路24d基於接收信號供給“L”位準之信號。NAND運算電路24f基於接收信號供給“L”位準之信號。

藉此，PMOS電晶體24g與NMOS電晶體24i成為接通狀態。結果為，全局源極線GSL被施加電壓Vwrt，全局位元線GBL被放電。

即便於信號WDATA為“L”位準之情形時，亦可能會產生與上述問 題相同之問題。

<4-3-3>總結

然而，根據上述實施形態，於對全局位元線GBL或全局源極線GSL進行充電之第1期間內，使用來自電源墊之阻抗低之電壓進行充電。來自電源墊之阻抗低之電源不受第1期間內之如上述般之充電電流峰值所導致之電壓下降之影響。因此，可高速地對全局位元線GBL或全局源極線GSL進行充電。藉此，可抑制起因於電壓下降之寫入不良率之增加。進而，亦如第1~第3實施形態中所說明般，互不相同之存儲體不易傳遞電源雜訊。因此，可抑制其他存儲體之電源雜訊所導致之動作故障情況。

<4-4>變化例

<4-4-1>寫入驅動器

使用圖37對第4實施形態之變化例之半導體記憶裝置之寫入驅動器230進行說明。

如圖37所示，寫入驅動器230具備NAND運算電路25a及25f、NOR運算電路25d、反相器25c、25e及25h、PMOS電晶體25b、25g、25m及25n、及NMOS電晶體25i、25j、25k及25l。

NAND運算電路25a於第1輸入端接收信號WEN，於第2輸入端接收信號WDATA，並將信號WEN及信號WDATA之NAND運算結果輸出至節點N42。信號WEN係由控制器16供給。

反相器25c輸出使NAND運算電路25a之輸出信號反相後之信號。

NOR運算電路25d於第1輸入端接收信號WEN，於第2輸入端接收信號PCHGOFF，並將信號WEN及信號PCHGOFF之NOR運算結果輸出至節點N43。

反相器25e輸出使信號WDATA反轉後之信號BWDATA。

NAND運算電路25f於第1輸入端接收信號WEN，於第2輸入端接收信號BWDATA，並將信號WEN及信號BWDATA之NAND運算結果輸出至節點N44。

反相器25h輸出使NAND運算電路25f之輸出信號反相後之信號。

PMOS電晶體25m基於信號EN_1向節點N47供給電壓Vwrt1。

PMOS電晶體25n基於信號EN_2向節點N47供給電壓Vwrt2。

PMOS電晶體25b基於NAND運算電路25a之輸出信號向節點N45(全局位元線GBL)供給電壓Vwrt1或Vwrt2。

NMOS電晶體25i基於反相器25h之輸出信號對節點N45進行放電。

NMOS電晶體25k基於NOR運算電路25d之輸出信號對節點N45進行放電。

PMOS電晶體25g基於NAND運算電路25f之輸出信號向節點N46(全局源極線GSL)供給電壓Vwrt1或Vwrt2。

NMOS電晶體25j基於反相器25c之輸出信號對節點N46進行放電。

NMOS電晶體25l基於NOR運算電路25d之輸出信號對節點N46進行放電。

<4-4-2>動作

此處，使用圖38對第4實施形態之變化例之半導體記憶裝置之寫入動作時之波形進行說明。

[時刻T60]~[時刻T61]

列解碼器14將字元線WL之電壓設為“L”位準。又，行解碼器13將信號CSL1及CSL2之電壓設為“L”位準。又，控制器16將信號WEN之電 壓及PCHGOFF(未圖示)設為“L”位準，將信號EN_1及EN_2設為“H”位準。

此處，使用圖37對寫入驅動器230之動作進行說明。作為於未進行向單元之寫入動作及讀出動作之期間內將位元線BL及源極線SL之電壓設為VSS之情形進行說明。

NAND運算電路25a基於接收信號供給“H”位準之信號。NOR運算電路25d基於接收信號供給“H”位準之信號。NAND運算電路25f基於接收信號供給“H”位準之信號。

藉此，PMOS電晶體25b、25g、25m及25n與NMOS電晶體25i、25j成為斷開狀態，NMOS電晶體25k、25l成為接通狀態。結果為，全局位元線GBL及全局源極線GSL被放電。

[時刻T61]~[時刻T62]

列解碼器14依據列位址將選擇字元線WL之電壓設為“H”位準。又，行解碼器13依據行位址將選擇信號CSL1、選擇信號CSL2之電壓設為“H”位準。

[時刻T62]~[時刻T63]

控制器16將信號WEN之電壓設為“H”位準，將信號EN_1設為“L”位準。又，於該時點亦輸入信號WDATA。

此處，對信號WDATA為“H”位準之情形(WDATA=1之情形)時之寫入驅動器230之動作進行說明。

如圖37所示，NAND運算電路25a基於接收信號供給“L”位準之信號。NOR運算電路25d基於接收信號供給“L”位準之信號。NAND運算電路25f基於接收信號供給“H”位準之信號。

藉此，PMOS電晶體25b、25m與NMOS電晶體25j成為接通狀態。結果為，全局位元線GBL被施加電壓Vwrt1，全局源極線GSL被放電。

藉此，與第1實施形態同樣地，全局位元線GBL被高速充電。

進而，對信號WDATA為“L”位準之情形(WDATA=0之情形)時之寫入驅動器230之動作進行說明。

如圖37所示，NAND運算電路25a基於接收信號供給“H”位準之信號。NOR運算電路25d基於接收信號供給“L”位準之信號。NAND運算電路25f基於接收信號供給“L”位準之信號。

藉此，PMOS電晶體25g、25m與NMOS電晶體25i成為接通狀態。結果為，全局源極線GSL被施加電壓Vwrt1，全局位元線GBL被放電。

藉此，與第1實施形態同樣地，全局源極線GSL被高速充電。

[時刻T62]~[時刻T63]

控制器16將信號EN_1設為“H”位準，將信號EN_2設為“L”位準。

此處，對信號WDATA為“H”位準之情形(WDATA=1之情形)時之寫入驅動器230之動作進行說明。

如圖37所示，NAND運算電路25a基於接收信號供給“L”位準之信號。NOR運算電路25d基於接收信號供給“L”位準之信號。NAND運算電路25f基於接收信號供給“H”位準之信號。

藉此，PMOS電晶體25b、25n與NMOS電晶體25j成為接通狀態。結果為，全局位元線GBL被施加電壓Vwrt2，全局源極線GSL被放電。

藉此，與第1實施形態同樣地，全局位元線GBL之電位被維持。

進而，對信號WDATA為“L”位準之情形(WDATA=0之情形)時之 寫入驅動器230之動作進行說明。

如圖37所示，NAND運算電路25a基於接收信號供給“H”位準之信號。NOR運算電路25d基於接收信號供給“L”位準之信號。NAND運算電路25f基於接收信號供給“L”位準之信號。

藉此，PMOS電晶體25g、25n與NMOS電晶體25i成為接通狀態。結果為，全局源極線GSL被施加電壓Vwrt2，全局位元線GBL被放電。

藉此，與第1實施形態同樣地，全局源極線GSL之電位被維持。

<4-4-3>效果

如上所述，即便於圖37所示之寫入驅動器中，亦可獲得與第4實施形態相同之效果。

再者，於上述實施例中，作為於未進行向單元之寫入動作及讀出動作之期間內將位元線BL及源極線SL之電壓設為VSS之情形進行了說明，但於使位元線BL及源極線SL之電壓浮動之情形時亦可獲得相同之效果。

於使位元線BL及源極線SL之電壓浮動之情形時，例如與第4實施形態之圖34對應之波形圖如圖39所表示。

即，如圖39所示，於時刻T44之後，WDATA=“1”之位元線BL與源極線SL之電壓逐漸接近，並維持時刻T43至時刻T44之間之各電壓位準間之值。又，於時刻T44之後，WDATA=“0”之位元線BL與源極線SL之電壓逐漸接近，並維持時刻T43至時刻T44之間之各電壓位準間之值。

同樣地，於第4實施形態之比較例之圖36中，於使位元線BL及源極線SL之電壓浮動之情形時，如圖40所示，於時刻T54之後，WDATA=“1”之位元線BL與源極線SL之電壓亦逐漸接近並維持時刻T53至時刻T54之間之各電壓位準間之值。又，於時刻T54之後，WDATA=“0”之 位元線BL與源極線SL之電壓亦逐漸接近並維持各電壓位準間之值。

同樣地，於第4實施形態之比較例之圖38中，於使位元線BL及源極線SL之電壓浮動之情形時，如圖41所示，於時刻T64之後，WDATA=“1”之位元線BL與源極線SL之電壓亦逐漸接近並維持時刻T63至時刻T64之間之各電壓位準間之值。又，於時刻T64之後，WDATA=“0”之位元線BL與源極線SL之電壓亦逐漸接近並維持時刻T63至時刻T64之間之各電壓位準間之值。

<5>其它

再者，上述各實施形態中之連接這一術語亦包含使例如電晶體或者電阻等其它物體介置於中間而間接地連接之狀態。

此處，以使用磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)作為電阻變化元件而記憶資料之MRAM為例進行了說明，但並不限定於此。

例如，亦可應用於如與MRAM相同之電阻變化型記憶體、例如如ReRAM(Resistive random-access memory，可變電阻式隨機存取記憶體)、PCRAM(Phase change Random Access Memory，相變隨機存取記憶體)等般具有利用電阻變化而記憶資料之元件之半導體記憶裝置。

又，無論揮發性記憶體抑或是非揮發性記憶體，只要半導體記憶裝置具有可藉由施加電流或電壓所伴隨之電阻變化而記憶資料、或者藉由將電阻變化所伴隨之電阻差轉換成電流差或電壓差而讀出所記憶之資料之元件就能應用。

又，於上述各實施形態中，為便於說明，將位元線對稱為位元線BL及源極線SL，但並不限定於此，例如亦可稱為第1位元線及第2位元線 等。

以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變化而實施。進而，上述實施形態中包含各個階段之發明，藉由將已揭示之構成要件適當組合而提出各種發明。例如，即使自已公開之構成要件中刪除若干構成要件，只要可獲得指定效果，則亦可作為發明而提出。

[相關申請案]

本申請案享有以日本專利申請案2017-60041號(申請日：2017年3月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

20a‧‧‧記憶體陣列

20b‧‧‧讀出放大器/寫入驅動器

BK0‧‧‧存儲體

BK1‧‧‧存儲體

C0‧‧‧接點

C1_0~C1_x‧‧‧接點

C2_0~C2_x‧‧‧接點

C3_0~C3_x‧‧‧接點

C4_0~C4_x‧‧‧接點

C5_0~C5_x‧‧‧接點

C6_0~C6_x‧‧‧接點

C7_0~C7_x‧‧‧接點

D1‧‧‧方向

D2‧‧‧方向

D3‧‧‧方向

PDV‧‧‧電源墊

SA‧‧‧讀出放大器

VDL0‧‧‧電源配線

VDL1_0~VDL1_x‧‧‧電源配線

VDL2_0~VDL2_x‧‧‧電源配線

VDL3‧‧‧電源配線

VDL4_0~VDL4_x‧‧‧電源配線

VDL5_0~VDL5_x‧‧‧電源配線

VDL6‧‧‧電源配線

WD‧‧‧寫入驅動器

Claims (17)

1. 一種半導體記憶裝置，其具備：電源墊；金屬層；第1存儲體，其具備第1記憶體陣列及位於上述第1記憶體陣列之第1側的第1周邊電路；第2存儲體，其具備第2記憶體陣列及位於上述第2記憶體陣列之第1側的第2周邊電路，其中上述第1存儲體係：於第1方向上位於上述電源墊與上述第2存儲體之間；複數之第1電源配線，其等係於上述金屬層中，且於與上述第1方向交叉之第2方向上彼此分離(spaced)，上述複數之第1電源配線各者延伸於上述第1方向上而越過(across)上述第1記憶體陣列以到達上述第1周邊電路且連接上述電源墊至上述第1周邊電路，上述複數之第1電源配線不到達上述第2周邊電路；複數之第2電源配線，其等係於上述金屬層中，且於上述第2方向上彼此分離，上述複數之第2電源配線各者延伸於上述第1方向上而越過上述第1記憶體陣列、上述第1周邊電路及上述第2記憶體陣列以到達上述第2周邊電路且連接上述電源墊至上述第2周邊電路，上述複數之第2電源配線係於上述金屬層中位於自上述複數之第1電源配線的位置而於上述第2方向上偏移(offset)之位置；及複數之第3電源配線，其等係於上述金屬層中，且於上述第2方向上彼此分離，上述複數之第3電源配線各者延伸於上述第1方向上而越過上述 第2記憶體陣列以到達上述第2周邊電路，上述複數之第3電源配線係電性連接至上述複數之第2電源配線及上述第2周邊電路，上述複數之第3電源配線之位置係自上述第2電源配線之上述位置而於上述第2方向上偏移，上述複數之第3電源配線係於上述第2方向上與上述複數之第1電源配線之上述位置分別對齊(aligned)。
2. 如請求項1之半導體記憶裝置，其中上述金屬層中之上述複數之第1電源配線之數量少於上述金屬層中之上述複數之第2電源配線之數量與上述金屬層中之上述複數之第3電源配線之數量的加總。
3. 如請求項1之半導體記憶裝置，其中上述複數之第1電源配線係：於與上述金屬層之平面(plane)正交之第3方向上位於上述第1存儲體之上；且上述複數之第2電源配線係：於上述第3方向上位於上述第1存儲體及上述第2存儲體之上；且上述複數之第3電源配線係：於上述第3方向上位於上述第2存儲體之上，但不位於上述第1存儲體之上。
4. 如請求項1至3之任一半導體記憶裝置，其進而具備：第1電源供給電路，其位於上述電源墊與上述複數之第1電源配線之間；及第2電源供給電路，其位於上述電源墊與上述複數之第2電源配線之間。
5. 如請求項1至3之任一半導體記憶裝置，其進而具備：複數之第1電源供給電路，其等之各者位於上述電源墊與上述複數之第1電源配線之各者之間；及複數之第2電源供給電路，其等之各者位於上述電源墊與上述複數之第2電源配線之各者之間。
6. 一種半導體記憶裝置，其具備：第1電源墊；第2電源墊；金屬層，其包含複數之第1電源配線、複數之第2電源配線及複數之第3電源配線；第1存儲體，其具備複數個記憶胞及第1周邊電路；及第2存儲體，其具備複數個記憶胞及第2周邊電路，其中上述第1存儲體係於與上述金屬層平行之第1方向上位於上述第1及第2電源墊與上述第2存儲體之間；其中上述金屬層係於與上述金屬層之平面正交之第2方向上位於上述第1及第2存儲體之上；上述複數之第1電源配線係連接於上述第1電源墊，對上述第1周邊電路供給電源，但不對上述第2周邊電路供給電源；上述複數之第2電源配線係連接於上述第2電源墊，通過上述第1存儲體及上述第2存儲體之上，對上述第2周邊電路供給電源，但不對上述第1周邊電路供給電源；且上述複數之第3電源配線係位於上述第2存儲體之上但不位於上述第1 存儲體之上，且藉由上述複數之第2電源配線而電性連接至上述第2電源墊，並對上述第2周邊電路供給電源，但不對上述第1周邊電路供給電源。
7. 如請求項6之半導體記憶裝置，其中上述金屬層中之上述複數之第1電源配線之數量少於上述金屬層中之上述複數之第2電源配線之數量與上述金屬層中之上述複數之第3電源配線之數量的加總。
8. 如請求項6之半導體記憶裝置，其中上述複數之第1電源配線係於上述第2方向上位於上述第1存儲體之上，但不位於上述第2存儲體之上；且上述複數之第2電源配線係於上述第2方向上位於上述第1及第2存儲體兩者之上。
9. 如請求項6之半導體記憶裝置，其中上述第1周邊電路係沿上述第1方向地位於上述第1電源墊與上述第2存儲體之間；且上述第1、第2及第3電源配線延伸於上述第1方向。
10. 如請求項6至9之任一半導體記憶裝置，其進而具備：第1電源供給電路，其位於上述第1電源墊與上述複數之第1電源配線之間；及第2電源供給電路，其位於上述第2電源墊與上述複數之第2電源配線之間。
11. 如請求項6至9之任一半導體記憶裝置，其進而具備： 複數之第1電源供給電路，其等之各者位於上述第1電源墊與上述複數之第1電源配線之各者之間；及複數之第2電源供給電路，其等之各者位於上述第2電源墊與上述複數之第2電源配線之各者之間。
12. 一種半導體記憶裝置，其具備：電源墊；第1存儲體，其具備：於第1方向上彼此相鄰之第1記憶體陣列及第1周邊電路；第2存儲體，其具備：於上述第1方向上彼此相鄰之第2記憶體陣列及第2周邊電路；第1金屬層，其位於上述第1及第2存儲體之上；第1電源配線，其係於上述第1金屬層中且位於上述第1存儲體之上，並電性連接上述電源墊與上述第1周邊電路；第2電源配線，其係於上述第1金屬層中且位於上述第1及第2存儲體之上，上述第2電源配線之位於上述第1存儲體之上的第1部分係平行於上述第1電源配線，上述第2電源配線電性連接上述電源墊與上述第2周邊電路；及第3電源配線，其係於上述第1金屬層中且位於上述第2存儲體之上，上述第2電源配線之位於上述第2存儲體之上的第2部分平行於上述第3電源配線，上述第3電源配線經由上述第2電源配線電性連接上述電源墊與上述第2周邊電路。
13. 如請求項12之半導體記憶裝置，其中上述第1金屬層中之上述第1電源配線之數量少於上述第1金屬層中之上述第2電源配線之數量與上述第1金屬層中之上述第3電源配線之數量的加總。
14. 如請求項12之半導體記憶裝置，其中上述第1存儲體係於上述第1方向上位於上述電源墊與上述第2存儲體之間。
15. 如請求項12至14之任一半導體記憶裝置，其進而具備：第1電源供給電路，其位於上述電源墊與上述第1電源配線之間；及第2電源供給電路，其位於上述電源墊與上述第2電源配線之間。
16. 如請求項12之半導體記憶裝置，其中上述第1電源配線延伸於與上述第1方向垂直之第2方向，且經由複數之第4電源配線連接至上述第1周邊電路，上述複數之第4電源配線係於第2金屬層中而延伸於上述第1方向；上述第2電源配線延伸於上述第2方向，且藉由複數之第5電源配線連接至上述第2周邊電路，上述複數之第5電源配線係於上述第2金屬層中延伸於上述第1方向；且上述第3電源配線係經由上述複數之第5電源配線而連接至上述第2周邊電路。
17. 如請求項16之半導體記憶裝置，其中上述第2金屬層位於上述第1金屬層之上。

Images