JP2018163729A

JP2018163729A - 半導体記憶装置

Info

Publication number: JP2018163729A
Application number: JP2017161382A
Authority: JP
Inventors: 史宜松岡; Fumiyoshi Matsuoka; 藤田　勝之; Katsuyuki Fujita; 勝之藤田
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-03-24
Filing date: 2017-08-24
Publication date: 2018-10-18
Also published as: TW201835913A; TWI698864B

Abstract

【課題】隣り合う他のバンクからの電源ノイズを低減した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、所定の電圧を供給する電源パッドＰＤＶにＤ２方向で隣り合うようにバンクＢＫ０が設けられる。バンクＢＫ０は、Ｄ２方向で、電源パッドＰＤＶと、バンクＢＫ１に挟まれる。つまり、バンクＢＫ０は、電源パッドＰＤＶの近くに設けられ、バンクＢＫ１は、電源パッドＰＤＶの遠くに設けられる。電源パッドＰＤＶは、電源配線ＶＤＬ０を介してセンスアンプ／ライトドライバ２０ｂに前記所定の電圧を供給する。【選択図】図６

Description

実施形態は、半導体記憶装置に関する。

ＭＲＡＭ（Magnetic Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果（magnetoresistive effect）を持つ磁気素子を用いたメモリデバイスであり、高速動作、大容量、不揮発性を特徴とする次世代メモリデバイスとして注目されている。また、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリの置き換えとして研究及び開発が進められている。この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様によりＭＲＡＭを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。

特開2010-33631号公報

高品質な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、電源パッドと、複数のメモリセルを備える第１バンクと、電源パッドと、第１バンクとに挟まれ、複数のメモリセルを備える第２バンクと、電源パッドに接続され、第２バンクに電源を供給する第１配線と、電源パッドに接続され、第２バンク上を通過し、第２バンクに電源を供給せず、第１バンクに電源を供給する第２配線と、を備える。

図１は、第１実施形態に係る半導体記憶装置を示すブロック図である。図２は、第１実施形態に係る半導体記憶装置のバンクを示すブロック図である。図３は、第１実施形態に係る半導体記憶装置のメモリセルＭＣを示すブロック図である。図４は、第１実施形態に係る半導体記憶装置のセンス回路を示すブロック図である。図５は、第１実施形態に係る半導体記憶装置のセンス回路を示すブロック図である。図６は、第１実施形態に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図７は、図６のＡ−Ａ線に沿った断面図である。図８は、図６のＢ−Ｂ線に沿った断面図である。図９は、第１実施形態に係る半導体記憶装置の読み出し動作を示すフロー図である。図１０は、第１実施形態に係る半導体記憶装置の読み出し動作時の電圧波形を示す波形図である。図１１は、第１実施形態の比較例に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図１２は、第１実施形態に係る半導体記憶装置の読み出し動作を示す図である。図１３は、第１実施形態の比較例に係る半導体記憶装置の読み出し動作時の電圧波形を示す波形図である。図１４は、第１実施形態の比較例に係る半導体記憶装置の読み出し動作時の電圧波形を示す波形図である。図１５は、第１実施形態の変形例１に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図１６は、第１実施形態の変形例２に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図１７は、第１実施形態の変形例３に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図１８は、第１実施形態の変形例４に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図１９は、第１実施形態の変形例５に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図２０は、第２実施形態に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図２１は、図２０のＣ−Ｃ線に沿った断面図である。図２２は、図２０のＤ−Ｄ線に沿った断面図である。図２３は、第２実施形態の変形例１に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図２４は、第２実施形態の変形例２に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図２５は、第２実施形態の変形例３に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図２６は、第２実施形態の変形例４に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図２７は、第２実施形態の変形例５に係る半導体記憶装置の電源線の配線を示すレイアウト図である。図２８は、第３実施形態に係る半導体記憶装置のコントローラを示すブロック図である。図２９は、第３実施形態に係る半導体記憶装置の読み出し動作（通常時）の波形を示す波形図である。図３０は、第３実施形態に係る半導体記憶装置の読み出し動作（瞬停時）の波形を示す波形図である。図３１は、第４実施形態に係る半導体記憶装置のセンスアンプ／ライトドライバを示すブロック図である。図３２は、第４実施形態に係る半導体記憶装置のメモリアレイと、ライトドライバの関係を示す回路図である。図３３は、第４実施形態に係る半導体記憶装置のライトドライバを示す回路図である。図３４は、第４実施形態に係る半導体記憶装置の書込み動作における波形を示す波形図である。図３５は、第４実施形態の比較例に係る半導体記憶装置のライトドライバを示す回路図である。図３６は、第４実施形態の比較例に係る半導体記憶装置の書込み動作における波形を示す波形図である。図３７は、第４実施形態の変形例に係る半導体記憶装置のライトドライバを示す回路図である。図３８は、第４実施形態の変形例に係る半導体記憶装置の書込み動作における波形を示す波形図である。図３９は、第４実施形態に関連するビット線ＢＬおよびソース線ＳＬの電圧を書込み動作および読出し動作を行わない間にフローティングングにする場合における波形を示す波形図である。図４０は、第４実施形態に関連するビット線ＢＬおよびソース線ＳＬの電圧を書込み動作および読出し動作を行わない間にフローティングにする場合における波形を示す波形図である。図４１は、第４実施形態に関連するビット線ＢＬおよびソース線ＳＬの電圧を書込み動作および読出し動作を行わない間にフローティングにする場合における波形を示す波形図である。

以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する数字の後ろの「＿数字」は、同じ数字を含んだ参照符号によって参照され且つ同様の構成を有する要素同士を区別するために用いられている。同じ数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、数字のみを含んだ参照符号により参照される。例えば、参照符号１０＿１、１０＿２を付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号１０として参照する。

図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板の上面に平行な方向であって相互に直交する２方向をＸ方向（Ｄ１）及びＹ方向（Ｄ２）とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向（Ｄ３）とする。

＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞半導体記憶装置
まず、図１を用いて、第１実施形態に係る半導体記憶装置の基本的な構成を概略的に説明する。

第１実施形態に係る半導体記憶装置１は、コア回路１０ａ、及び周辺回路１０ｂを備えている。

コア回路１０ａは、メモリ領域１１、カラムデコーダ１２、ワード線ドライバ１３、及びロウデコーダ１４を備える。メモリ領域１１は、複数のバンクＢＫ（図１の例では２個のバンクＢＫ０、Ｂｋ１）を備える。例えば、これらバンクＢＫ０、ＢＫ１は、独立に活性化することが可能である。尚、バンクＢＫ０、ＢＫ１をそれぞれ区別しない場合には、単にバンクＢＫと呼ぶ。バンクＢＫの詳細については後述する。

カラムデコーダ１２は、外部制御信号に基づいて、コマンドアドレス信号ＣＡによるコマンドまたはアドレスを認識して、ビット線ＢＬ及びソース線ＳＬの選択を制御する。

ワード線ドライバ１３は、少なくともバンクＢＫの一辺に沿って配置される。また、ワード線ドライバ１３は、データ読出しまたはデータ書込みの際に、メインワード線ＭＷＬを介して選択ワード線ＷＬに電圧を印加するように構成されている。

ロウデコーダ１４は、コマンドアドレス入力回路１５から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１４はデコードしたロウアドレスを、ワード線ドライバ１３に供給する。それにより、ワード線ドライバ１３は、選択ワード線ＷＬに電圧を印加することができる。

周辺回路１０ｂは、コマンドアドレス入力回路１５と、コントローラ１６と、ＩＯ回路１７と、を備えている。

コマンドアドレス入力回路１５には、メモリコントローラ（ホストデバイスとも記載する）２から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１５は、コマンドアドレス信号ＣＡをコントローラ１６に転送する。

コントローラ１６は、コマンドとアドレスとを識別する。コントローラ１６は、半導体記憶装置１を制御する。

ＩＯ回路１７は、データ線ＤＱを介してメモリコントローラ２から入力された入力データ、又は選択されたバンクから読み出された出力データを一時的に格納する。入力データは、選択されたバンクのメモリセル内に書き込まれる。

＜１−１−２＞バンクＢＫ
図２を用いて、第１実施形態に係る半導体記憶装置のバンクＢＫの基本的な構成を概略的に説明する。

バンクＢＫは、メモリアレイ２０ａと、センスアンプ／ライトドライバ（ＳＡ／ＷＤ）２０ｂと、ページバッファ２０ｃと、を備えている。

メモリアレイ２０ａは、複数のメモリセルＭＣがマトリクス状に配列されて構成される。メモリアレイ２０ａには、複数のワード線ＷＬ０〜ＷＬｉ−１（ｉは２以上の整数）、複数のビット線ＢＬ０〜ＢＬｊ−１（ｊは２以上の整数）、及び複数のソース線ＳＬ０〜ＳＬｊ−１が配設される。１本のワード線ＷＬには、メモリアレイ２０ａの一行が接続され、１本のビット線ＢＬ及び１本のソース線ＳＬからなる１対には、メモリアレイ２０ａの一列が接続される。

メモリセルＭＣは、磁気抵抗効果素子（ＭＴＪ（Magnetic Tunnel Junction）素子）３０、及び選択トランジスタ３１から構成される。選択トランジスタ３１は、例えばＮチャネルＭＯＳＦＥＴから構成される。

ＭＴＪ素子３０の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ３１のドレイン（ソース）に接続される。選択トランジスタ３１のゲートは、ワード線ＷＬに接続され、ソース（ドレイン）はソース線ＳＬに接続される。

センスアンプ／ライトドライバ２０ｂは、メモリアレイ２０ａのビット線方向に配置されている。センスアンプ／ライトドライバ２０ｂは、センスアンプと、ライトドライバとを備えている。グローバルビット線ＧＢＬを介してビット線ＢＬに接続され、メインワード線ＭＷＬを介して選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバは、グローバルビット線ＧＢＬを介してビット線ＢＬに、またはグローバルソース線ＧＳＬを介してソース線ＳＬに接続され、メインワード線ＭＷＬを介して選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。そして、センスアンプ／ライトドライバ２０ｂは、コントローラ１６からの制御信号に基づいて、ビット線ＢＬ及びソース線ＳＬを制御する。センスアンプ／ライトドライバ２０ｂとデータ線ＤＱとの間のデータの授受は、ＩＯ回路１７を介して行われる。

ページバッファ２０ｃは、メモリアレイ２０ａからリードしたデータまたはメモリコントローラ２から受信した書込みデータを一時的に保持する。メモリアレイ２０ａへのデータの書込みは、複数のメモリセル単位（ページ単位）で行われる。このように、一括してメモリアレイ２０ａに書込まれる単位を「ページ」と呼ぶ。また、本実施形態に係るページバッファ２０ｃは、バンクＢＫ毎に設けられ、バンクＢＫの全ページのデータを一時的に格納することができる程度の記憶容量を有している。

尚、上述したバンクＢＫの構成は一例であり、バンクＢＫはこれ以外の構成であっても良い。

＜１−１−３＞メモリセルＭＣ
続いて、図３を用いて、第１実施形態に係る半導体記憶装置のメモリセルＭＣの構成について概略的に説明する。図３に示すように、第１実施形態に係るメモリセルＭＣのＭＴＪ素子３０の一端はビット線ＢＬに接続されており、他端は選択トランジスタ３１の一端に接続されている。そして選択トランジスタ３１の他端はソース線ＳＬに接続されている。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子３０に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。

例えば、ＭＴＪ素子３０は、固定層（ピン層）Ｐ、トンネルバリア層Ｂ、記録層（フリー層）Ｆを順次積層して構成される。ピン層Ｐおよびフリー層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ_２Ｏ_３，ＭｇＯ）からなる。ピン層Ｐは、磁化配列の向きが固定されている層であり、フリー層Ｆは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。

＜１−１−４＞センスアンプ／ライトドライバ
図４を用いて、第１実施形態に係る半導体記憶装置のセンスアンプ／ライトドライバ２０ｂについて説明する。

図４に示すように、センスアンプ／ライトドライバ２０ｂは、複数のセンス回路２００を備えている。複数のセンス回路２００は、グローバルビット線毎に設けられている。そして、複数のセンス回路２００は、それぞれ、プリアンプ２１０及びセンスアンプ（ＳＡ）２２０を備えている。

プリアンプ２１０は、グローバルビット線及びビット線を介してメモリセルＭＣに電流（セル電流）を供給し、セル電流に基づく電圧Ｖ１ｓｔ及びＶ２ｎｄを生成する。

センスアンプ２２０は、プリアンプ２１０によって生成された電圧Ｖ１ｓｔ及びＶ２ｎｄに基づいて、データ（ＤＯ、ＤＯＢ）を判定する。

なお、プリアンプ２１０及びセンスアンプ２２０は、図示しないパッドを介して印加される電圧ＶＤＤ及びＶＳＳに基づいて動作する。

図５を用いて、第１実施形態に係る半導体記憶装置のセンスアンプ／ライトドライバ２０ｂの更に具体的な一例について説明する。なお、センスアンプ／ライトドライバ２０ｂの構成はこれに限定されるものではない。

図５に示すように、センスアンプ／ライトドライバ２０ｂは、ライトドライバ（ＷＤ）２３０が、ビット線、及びソース線（ＢＬ及びＳＬを合せてＣｅｌｌｐａｔｈと表記）に接続されている。

センス回路２００は、例えば、トランジスタ２２１、及び２２３と、第１サンプルホールド回路２２２と、第２サンプルホールド回路２２４と、を備えている。また、図４のセンスアンプ２２０は、第２センスアンプ２２５に対応する。

第１サンプルホールド回路２２２は、第１読み出し動作（詳細は後述する）時にプリアンプ２１０が取得した電圧を保持する。

第２サンプルホールド回路２２４は、第２読み出し動作（詳細は後述する）時にプリアンプ２１０が取得した電圧を保持する。

第２センスアンプ２２５は、第１サンプルホールド回路２２２からの出力電圧Ｖ１ｓｔ、及び第１サンプルホールド回路２２４からの出力電圧Ｖ２ｎｄに基づいて、データＤＯを出力する。第２センスアンプ２２５は、後述するように、第１読み出し動作と、第２読み出し動作に基づいて、データを判定する。第２センスアンプ２２５は、第１読み出し動作時に“０”データを読み出す場合、且つ第２読み出し動作で“０”データを読み出す場合でも、正しく“０”データを判定出来るように、データの判定時にオフセットを設けて判定する。

＜１−１−５＞レイアウト
＜１−１−５−１＞配線レイアウト
図６を用いて、第１実施形態に係る半導体記憶装置の電源配線レイアウトについて説明する。ここでは、簡単のため、電圧ＶＤＤを供給するパッドと、電圧ＶＤＤを供給する配線と、メモリアレイ２０ａと、センスアンプ／ライトドライバ２０ｂと、を示している。

図６に示すように、電圧ＶＤＤを供給する電源パッドＰＤＶにＤ２方向で隣り合うようにバンクＢＫ０が設けられる。バンクＢＫ０は、Ｄ２方向で、電源パッドＰＤＶと、バンクＢＫ１に挟まれる。つまり、バンクＢＫ０は、電源パッドＰＤＶの近くに設けられ、バンクＢＫ１は、電源パッドＰＤＶの遠くに設けられる。

電源パッドＰＤＶは、電源配線ＶＤＬを介してセンスアンプ／ライトドライバ２０ｂに電圧ＶＤＤを供給する。

バンクＢＫ０のセンスアンプ／ライトドライバ２０ｂに接続される電源配線ＶＤＬについて説明する。

電源パッドＰＤＶは、コンタクトＣ０を介して電源配線ＶＤＬ０に接続される。

電源配線ＶＤＬ０は、Ｄ１方向に延伸している。電源配線ＶＤＬ０は、コンタクトＣ１＿０〜Ｃ１＿ｘ（ｘは整数）を介して電源配線ＶＤＬ１＿０〜ＶＤＬ１＿ｘにそれぞれ接続される。

電源配線ＶＤＬ１＿０〜ＶＤＬ１＿ｘは、Ｄ２方向に延伸している。電源配線ＶＤＬ１＿０〜ＶＤＬ１＿ｘは、コンタクトＣ３＿０〜Ｃ３＿ｘを介して電源配線ＶＤＬ３に接続される。

電源配線ＶＤＬ３はＤ１方向に延伸している。電源配線ＶＤＬ３は、図示しないコンタクトを介してバンクＢＫ０のセンスアンプ／ライトドライバ２０ｂに接続される。

バンクＢＫ１のセンスアンプ／ライトドライバ２０ｂに接続される電源配線ＶＤＬについて説明する。

電源配線ＶＤＬ０は、コンタクトＣ２＿０〜Ｃ２＿ｘを介して電源配線ＶＤＬ２＿０〜ＶＤＬ２＿ｘにそれぞれ接続される。

電源配線ＶＤＬ２＿０〜ＶＤＬ２＿ｘは、バンクＢＫ０には接続されず、バンクＢＫ１のセンスアンプ／ライトドライバ２０ｂに接続されるようにＤ２方向に延伸している。電源配線ＶＤＬ２＿０〜ＶＤＬ２＿ｘは、コンタクトＣ７＿０〜Ｃ７＿ｘを介して電源配線ＶＤＬ６に接続される。

電源配線ＶＤＬ６はＤ１方向に延伸している。電源配線ＶＤＬ６は、図示しないコンタクトを介してバンクＢＫ１のセンスアンプ／ライトドライバ２０ｂに接続される。

電源配線ＶＤＬ２＿０〜ＶＤＬ２＿ｘは、コンタクトＣ４＿０〜Ｃ４＿ｘを介して電源配線ＶＤＬ４＿０〜ＶＤＬ４＿ｘにそれぞれ接続される。

電源配線ＶＤＬ４＿０〜ＶＤＬ４＿ｘはＤ１方向に延伸している。電源配線ＶＤＬ４＿０〜ＶＤＬ４＿ｘは、コンタクトＣ５＿０〜Ｃ５＿ｘを介して電源配線ＶＤＬ５＿０〜ＶＤＬ５＿ｘにそれぞれ接続される。

電源配線ＶＤＬ５＿０〜ＶＤＬ５＿ｘはＤ２方向に延伸している。電源配線ＶＤＬ５＿０〜ＶＤＬ５＿ｘは、コンタクトＣ６＿０〜Ｃ６＿ｘを介して電源配線ＶＤＬ６に接続される。

＜１−１−５−２＞Ａ−Ａ断面
図７を用いて、図６のＡ−Ａ断面について説明する。ここでは簡単のため、各配線を覆う絶縁層は図示していない。また、Ａ−Ａ断面では本来図示されない構成を破線で示している。

まずバンクＢＫ０のメモリアレイ２０ａについて説明する。上述したように、バンクＢＫ０のメモリアレイ２０ａは、複数のメモリセルを備えている。ここでは簡単の為、バンクＢＫ０のメモリアレイ２０ａに設けられる一つのメモリセルのみ示している。

具体的には、半導体基板１００ａの表面領域に不純物領域１０１ａ及び１０１ｂが設けられている。そして、半導体基板１００ａの表面領域、且つ不純物領域１０１ａ及び１０１ｂに挟まれる領域にチャネル領域（不図示）が設けられる。そして、チャネル領域の上方に絶縁膜１０２が設けられ、絶縁膜１０２上には制御ゲート電極１０３（ワード線ＷＬ）が設けられる。このように、選択トランジスタ３１は、不純物領域１０１ａ及び１０１ｂと、チャネル領域と、絶縁膜１０２と、制御ゲート電極１０３と、から構成される。

なお、ワード線ＷＬが設けられる層は第１配線層（１ｓｔＭＬ）と記載する。

不純物領域１０１ａ上には、導電体からなるコンタクト１０４が設けられ、コンタクト１０４上にはＭＴＪ素子３０が設けられる。ＭＴＪ素子３０上には、導電体からなるコンタクト１０５が設けられ、コンタクト１０５上には、Ｄ２方向に延伸する導電体からなる配線層１０６（ビット線ＢＬ）が設けられる。また、不純物領域１０１ｂ上には、導電体からなるコンタクト１０７が設けられ、コンタクト１０７上には、Ｄ２方向に延伸する導電体からなる配線層（ソース線ＳＬ）が設けられる。このように、メモリセルＭＣは、選択トランジスタ３１と、コンタクト１０４と、ＭＴＪ素子３０と、コンタクト１０５と、コンタクト１０７と、から構成される。

なお、ビット線ＢＬ、及びソース線ＢＬが設けられる層は第２配線層（２ｎｄＭＬ）と記載する。第２配線層は、第１配線層よりもＤ３方向において高い位置に位置する。

配線層１０６の上方には、Ｄ１方向に延伸する配線層１０８（メインワード線ＭＷＬ）が設けられる。

なお、メインワード線ＭＷＬが設けられる層は第３配線層（３ｒｄＭＬ）と記載する。第３配線層は、第２配線層よりもＤ３方向において高い位置に位置する。

ここでは簡単のため、一つのメモリセルＭＣについて説明した。しかし、バンクＢＫ０のメモリアレイ２０ａには、以上の様なメモリセルＭＣが複数設けられている。

続いて、バンクＢＫ０のセンスアンプ／ライトドライバ２０ｂについて説明する。ここでは簡単の為、バンクＢＫ０のセンスアンプ／ライトドライバ２０ｂに設けられる一つのトランジスタのみ示している。

具体的には、半導体基板１００ａの表面領域に不純物領域１０１ｃ及び１０１ｄが設けられている。そして、半導体基板１００ａの表面領域、且つ不純物領域１０１ｃ及び１０１ｄに挟まれる領域にチャネル領域（不図示）が設けられる。そして、チャネル領域の上方に絶縁膜１０９が設けられ、絶縁膜１０９上には制御ゲート電極１１０が設けられる。このように、トランジスタは、不純物領域１０１ｃ及び１０１ｄと、チャネル領域と、絶縁膜１０９と、制御ゲート電極１１０と、から構成される。

不純物領域１０１ｃ上には、導電体からなるコンタクト１１１が設けられ、コンタクト１１１上には、導電体からなる配線層１１２が設けられる。配線層１１２は第２配線層に位置する。配線層１１２上には、導電体からなるコンタクト１１３が設けられ、コンタクト１１３上には、導電体からなる配線層１１４が設けられる。配線層１１４は第３配線層に位置する。配線層１１４上には、導電体からなるコンタクト１１５が設けられ、コンタクト１１５上には、Ｄ２方向に延伸する導電体からなる配線層１１６（電源配線ＶＤＬ１）が設けられる。

なお、電源配線ＶＤＬ１が設けられる層は第４配線層（４ｔｈＭＬ）と記載する。第４配線層は、第３配線層よりもＤ３方向において高い位置に位置する。

上記では、バンクＢＫ０のメモリアレイ２０ａ及びセンスアンプ／ライトドライバ２０ｂについて説明した。

バンクＢＫ１のメモリアレイ２０ａ及びセンスアンプ／ライトドライバ２０ｂについても同様の構成である。

上記説明における半導体基板１００ａを半導体基板１００ｂに置き換え、配線層１１６（電源配線ＶＤＬ１）を配線層１１６（電源配線ＶＤＬ５）に置き換えれば、バンクＢＫ１のメモリアレイ２０ａ及びセンスアンプ／ライトドライバ２０ｂの説明となる。

図６及び図７に示すように、電源配線ＶＤＬ１及び電源配線ＶＤＬ５は、電源配線ＶＤＬ０において電気的に接続されているものの、直接は接続されていない。

＜１−１−５−３＞Ｂ−Ｂ断面
図８を用いて、図６のＢ−Ｂ断面について説明する。ここでは簡単のため、各配線を覆う絶縁層は図示していない。また、Ｂ−Ｂ断面では本来図示されない構成を破線で示している。

バンクＢＫ０及びバンクＢＫ１の基本的な説明は、図７で説明したものとほぼ同様である。図７と図８とで異なる点としては、配線層１１６（電源配線ＶＤＬ２）が、バンクＢＫ０の上方を通過するものの、バンクＢＫ０に直接接続されない点である。

図６〜図８に示すように、バンクＢＫ０に接続される電源配線、及びバンクＢＫ１に接続される電源配線は、電源パッドＰＤＶの近傍で接続される。そのため、バンクＢＫ０のセンスアンプ／ライトドライバ２０ｂで発生したノイズは、電源パッドＰＤＶで吸収され、バンクＢＫ１のセンスアンプ／ライトドライバ２０ｂに影響を及ぼさない。同様に、バンクＢＫ１のセンスアンプ／ライトドライバ２０ｂで発生したノイズは、電源パッドＰＤＶで吸収され、バンクＢＫ０のセンスアンプ／ライトドライバ２０ｂに影響を及ぼさない。

また、バンクＢＫ１は、バンクＢＫ０と比べて、電源パッドＰＤＶまでの距離が遠い。そのため、バンクＢＫ１に供給される電圧が、バンクＢＫ０に供給される電圧よりも低くならないように、バンクＢＫ１に接続される電源配線の本数は、バンクＢＫ０に接続される電源配線の本数の２倍である。第１実施形態では、簡単のため、バンクＢＫ１に接続される電源配線の本数は、バンクＢＫ０に接続される電源配線の本数の２倍としている。しかし、バンクＢＫ１に接続される電源配線の本数が、バンクＢＫ０に接続される電源配線の本数よりも多ければ良い。

＜１−２＞動作
上述したように、第１実施形態に係る半導体記憶装置のＭＴＪ素子は、抵抗値の変化を用いて、データを記憶する。半導体記憶装置は、このようなＭＴＪ素子が記憶している情報を読み出す場合、ＭＴＪ素子に読み出し電流（セル電流とも記載する）を流す。そして、半導体記憶装置は、ＭＴＪ素子の抵抗値を、電流値あるいは電圧値に変換し、参照値と比較することによって、抵抗状態を判断することができる。

しかしながら、ＭＴＪ素子の抵抗バラつきが増加していくと、“０”状態、及び“１”状態の抵抗値分布の間隔が狭くなる可能性がある。そのため、抵抗値分布の間に参照値を設定し、参照値に対する大小に基づいてＭＴＪ素子の状態を判別する読み出し方式では、読み出しマージンが著しく減少することになる。

そこで、このような事象に対して、１つの読み出し方式として、自分自身のデータを書き換えて参照信号を生成し、生成した信号に基づきデータの読み出しを行う自己参照読み出し方式がある。

以下の実施形態においては、読み出し方式として自己参照読み出し方式を用いた場合の半導体記憶装置の読み出し動作について説明する。

＜１−２−１＞読み出し動作の概要
図９を用いて、第１実施形態に係るメモリシステムの読み出し動作の概要を説明する。なお、本説明において、図４及び図５を参照する。

［ステップＳ１００１］
メモリコントローラ２は、半導体記憶装置１に対してアクティヴコマンド及び読み出しコマンドを発行する。

半導体記憶装置１は、メモリコントローラ２からアクティヴコマンド及び読み出しコマンドを受信すると、読み出し対象のメモリセルに対して第１読み出し動作（1st READ）を行なう。センス回路２００は、この第１読み出し動作により、読み出し対象のメモリセルの抵抗状態を、電圧情報（信号電圧）Ｖ１ｓｔとして記憶する。

[ステップＳ１００２]
半導体記憶装置１は、第１読み出し動作の対象となったメモリセルに対して“０”書込み動作（WRITE “0”）を行なう。これにより、第１読み出し動作の対象となったメモリセルは“０”データに上書きされる。この動作は、後述するＶ２ｎｄを生成するために、メモリセルを基準状態（ここでは“０”）にする。つまり、この書込み動作は基準化動作とも記載しても良い。

[ステップＳ１００３]
半導体記憶装置１は、第１読み出し動作の対象となったメモリセルに対して第２読み出し動作（2nd READ）を行なう。センス回路２００は、この第２読み出し動作により、電圧情報（信号電圧）Ｖ２ｎｄを生成する。

[ステップＳ１００４]
センス回路２００は、ステップＳ１００３によって生成されたＶ２ｎｄに基づいて、ステップＳ１００１によって生成されたＶ１ｓｔの結果を判定する。具体的には、センス回路２００は、Ｖ１ｓｔと、Ｖ２ｎｄと、を比較することで、メモリセルに記憶されているデータを判定する。

なお、コントローラ１６は、メモリセルに記憶されているデータを判定したあと、メモリセルへ、データを書き戻す。これにより、元からメモリセルに記憶されていたデータを、メモリセルに戻す事ができる。

＜１−２−２＞電圧の波形
図１０を用いて、読み出し動作時における電圧の波形について説明する。

図１０に示すように、半導体記憶装置１は、第１読み出し動作を行うと、第１読み出し結果が、第１サンプルホールド回路２２２に記憶され、Ｖ１ｓｔの電圧が上昇される（時刻Ｔ０〜時刻Ｔ１）。

半導体記憶装置１は、第１読み出し動作後に“０”書込み動作を行う（時刻Ｔ１〜時刻Ｔ２）。

半導体記憶装置１は、第２読み出し結果が、第２サンプルホールド回路２２４に記憶され、Ｖ２ｎｄの電圧が上昇される（時刻Ｔ２〜時刻Ｔ３）。

第２センスアンプ２２５は、電圧Ｖ１ｓｔ及びＶ２ｎｄに基づいて、データの判定を行う（時刻Ｔ４）。

以上のように、第１実施形態に係るメモリシステムの読み出し動作では、２回の読み出し動作を行うことで、データの判定を行っている。

＜１−３＞効果
上述した実施形態によれば、バンクＢＫ０に接続される電源配線、及びバンクＢＫ１に接続される電源配線は、電源パッドＰＤＶの近傍で接続される。そのため、バンクＢＫ０またはバンクＢＫ１のセンスアンプ／ライトドライバ２０ｂで発生したノイズは、電源パッドＰＤＶで吸収され、他のバンクＢＫのセンスアンプ／ライトドライバ２０ｂに影響を及ぼさない。

ここで、第１実施形態の効果の理解を容易にするために、比較例について説明する。

図１１を用いて、比較例に係る半導体記憶装置の電源配線レイアウトについて説明する。ここでは、簡単のため、電圧ＶＤＤを供給するパッドと、電圧ＶＤＤを供給する配線と、メモリアレイと、センスアンプ／ライトドライバ２０ｂと、を示している。

図１１に示すように、電源配線ＶＤＬ７＿０〜ＶＤＬ７＿ｘは、Ｄ２方向に延伸している。電源配線ＶＤＬ７＿０〜ＶＤＬ７＿ｘは、コンタクトＣ３＿０〜Ｃ３＿ｘを介して電源配線ＶＤＬ３に接続される。また、電源配線ＶＤＬ７＿０〜ＶＤＬ７＿ｘは、コンタクトＣ６＿０〜Ｃ６＿ｘを介して電源配線ＶＤＬ６に接続される。

このように、比較例に係る半導体記憶装置では、バンクＢＫ０に接続される電源配線、及びバンクＢＫ１に接続される電源配線は共通である。

ところで、半導体記憶装置では、異なるバンクＢＫを同時に動作させることがある。

例えば、図１２に示すように、バンクＢＫ０に対する第２読み出し動作と、バンクＢＫ１に対する第１読み出し動作と、のタイミングが重なることがある。

この場合、バンクＢＫ０の動作中に、バンクＢＫ１でノイズが発生する可能性がある。同様に、バンクＢＫ１の動作中に、バンクＢＫ０でノイズが発生する可能性がある。

ここで、読み出し動作中に、隣り合うバンクからのノイズを受けた場合の波形について説明する。

図１３では、第１読み出し動作中に、隣り合うバンクを活性化した場合の波形を示す。

図１３に示すように、第１読み出し動作中に、隣り合うバンクを活性化した場合、図中の破線で囲うように、Ｖ１ｓｔが低下したままサンプルホールド回路２２２に、電圧値が記憶されてしまうことがある。この場合、第２センスアンプ２２５が適切にデータを判定できない可能性がある。

図１４では、第２読み出し動作中に、隣り合うバンクを活性化した場合の波形を示す。

図１４に示すように、第２読み出し動作中に、隣り合うバンクを活性化した場合、図中の破線で囲うように、Ｖ２ｎｄが低下したままサンプルホールド回路２２４に、電圧値が記憶されてしまうことがある。この場合、第２センスアンプ２２５が適切にデータを判定できない可能性がある。

以上のように、比較例に係る半導体記憶装置では、隣り合うバンクの影響により、正しくデータを判定できない可能性がある。

上述したように、半導体記憶装置では、メモリセルからデータを読み出す為に、２回の読み出し動作を行っている。そのため、第１読み出し動作と、第２読み出し動作は、同様の動作環境で動作することが望ましい。

しかし、第１読み出し動作、または第２読み出し動作のいずれか片方の動作のみ、隣接する他のバンクで発生したノイズの影響を受けてしまうと、適切にデータを読み出せない可能性がある。

そこで、上述した実施形態に係る半導体記憶装置では、バンクＢＫ０に接続される電源配線、及びバンクＢＫ１に接続される電源配線は、電源パッドＰＤＶの近傍で接続されている。電源パッドＰＤＶは、ノイズを吸収できるので、バンクＢＫで発生した電源ノイズは、隣り合う他のバンクＢＫに影響を及ぼさない。そのため、図１２に示すような動作を行っても、良好に読み出し動作を行うことができる。

＜１−４＞変形例
＜１−４−１＞変形例１
図１５を用いて、第１実施形態の変形例１に係る半導体記憶装置の電源配線レイアウトについて説明する。

第１実施形態の変形例１に係る半導体記憶装置の電源配線レイアウトと、第１実施形態に係る半導体記憶装置の電源配線レイアウトとの違いとしては、電源供給回路３００を更に追加した点である。

具体的には、図１５に示すように、電源配線ＶＤＬ０と、電源配線ＶＤＬ１との間に、電源供給回路３００ａが設けられている。また、電源配線ＶＤＬ０と、電源配線ＶＤＬ２との間に、電源供給回路３００ｂが設けられている。

電源供給回路３００ａは、電源配線ＶＤＬ０から電源配線ＶＤＬ１に電源電圧を転送できるような構成であれば、どのような構成でも良い。電源供給回路３００ｂも同様に、電源配線ＶＤＬ０から電源配線ＶＤＬ２に電源電圧を転送できるような構成であれば、どのような構成でも良い。

＜１−４−２＞変形例２
図１６を用いて、第１実施形態の変形例２に係る半導体記憶装置の電源配線レイアウトについて説明する。

図１６に示すようなレイアウトでも良い。図１５では、一つの電源供給回路３００ａに対して一本の電源配線ＶＤＬ１が接続されていた。しかし、図１６に示すように、一つの電源供給回路３００ａに対して、複数本の電源配線ＶＤＬ１が接続されても良い。同様に、図１６に示すように、一つの電源供給回路３００ｂに対して、複数本の電源配線ＶＤＬ２が接続されても良い。

＜１−４−３＞変形例３
図１７を用いて、第１実施形態の変形例３に係る半導体記憶装置の電源配線レイアウトについて説明する。

第１実施形態の変形例３に係る半導体記憶装置の電源配線レイアウトと、第１実施形態に係る半導体記憶装置の電源配線レイアウトとの違いとしては、バンクＢＫ０用の電源パッドと、バンクＢＫ１用の電源パッドと、を電気的に分離した点である。

図１７に示すように、第１電源パッドＰＤＶ１は、電源配線ＶＤＬを介してバンクＢＫ０のセンスアンプ／ライトドライバ２０ｂに電圧ＶＤＤを供給する。

第１電源パッドＰＤＶ１は、コンタクトＣ０＿０を介して電源配線ＶＤＬ０＿０に接続される。

電源配線ＶＤＬ０＿０は、Ｄ１方向に延伸している。電源配線ＶＤＬ０＿０は、コンタクトＣ１０＿０〜Ｃ１０＿ｘを介して電源配線ＶＤＬ１＿０〜ＶＤＬ１＿ｘにそれぞれ接続される。

また、図１７に示すように、第２電源パッドＰＤＶ２は、電源配線ＶＤＬを介してバンクＢＫ１のセンスアンプ／ライトドライバ２０ｂに電圧ＶＤＤを供給する。

第２電源パッドＰＤＶ２は、コンタクトＣ０＿１を介して電源配線ＶＤＬ０＿１に接続される。

電源配線ＶＤＬ０＿１は、Ｄ１方向に延伸している。電源配線ＶＤＬ０＿１は、コンタクトＣ１１＿０〜Ｃ１１＿ｘを介して電源配線ＶＤＬ２＿０〜ＶＤＬ２＿ｘにそれぞれ接続される。

＜１−４−４＞変形例４
図１８を用いて、第１実施形態の変形例４に係る半導体記憶装置の電源配線レイアウトについて説明する。

第１実施形態の変形例４に係る半導体記憶装置の電源配線レイアウトと、第１実施形態の変形例３に係る半導体記憶装置の電源配線レイアウトとの違いとしては、電源供給回路３００を更に追加した点である。

具体的には、図１８に示すように、電源配線ＶＤＬ０＿０と、電源配線ＶＤＬ１との間に、電源供給回路３００ａが設けられている。また、電源配線ＶＤＬ０＿１と、電源配線ＶＤＬ２との間に、電源供給回路３００ｂが設けられている。

電源供給回路３００ａは、電源配線ＶＤＬ０＿０から電源配線ＶＤＬ１に電源電圧を転送できるような構成であれば、どのような構成でも良い。電源供給回路３００ｂも同様に、電源配線ＶＤＬ０＿１から電源配線ＶＤＬ２に電源電圧を転送できるような構成であれば、どのような構成でも良い。

＜１−４−５＞変形例５
図１９を用いて、第１実施形態の変形例５に係る半導体記憶装置の電源配線レイアウトについて説明する。

図１９に示すようなレイアウトでも良い。図１８では、一つの電源供給回路３００ａに対して一本の電源配線ＶＤＬ１が接続されていた。しかし、図１９に示すように、一つの電源供給回路３００ａに対して、複数本の電源配線ＶＤＬ１が接続されても良い。同様に、図１９に示すように、一つの電源供給回路３００ｂに対して、複数本の電源配線ＶＤＬ２が接続されても良い。

＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、半導体記憶装置の電源配線レイアウトの別の例について説明する。尚、第２実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る半導体記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜２−１＞レイアウト
＜２−１−１＞配線レイアウト
図２０を用いて、第２実施形態に係る半導体記憶装置の電源配線レイアウトについて説明する。ここでは、簡単のため、電圧ＶＤＤを供給するパッドと、電圧ＶＤＤを供給する配線と、メモリアレイ２０ａと、センスアンプ／ライトドライバ２０ｂと、を示している。

図２０に示すように、電圧ＶＤＤを供給する電源パッドＰＤＶにＤ２方向で隣り合うようにバンクＢＫ０が設けられる。バンクＢＫ０は、Ｄ１方向で、電源パッドＰＤＶと、バンクＢＫ１に挟まれる。つまり、バンクＢＫ０は、電源パッドＰＤＶの近くに設けられ、バンクＢＫ１は、電源パッドＰＤＶの遠くに設けられる。

電源パッドＰＤＶは、コンタクトＣ２０を介して電源配線ＶＤＬ２０に接続される。

電源配線ＶＤＬ２０は、Ｄ２方向に延伸している。電源配線ＶＤＬ２０は、コンタクトＣ２１＿０〜Ｃ２１＿ｙ（ｙは整数）を介して電源配線ＶＤＬ２１＿０〜ＶＤＬ２１＿ｙにそれぞれ接続される。

電源配線ＶＤＬ２１＿０〜ＶＤＬ２１＿ｙは、Ｄ１方向に延伸している。電源配線ＶＤＬ２１＿０は、コンタクトＣ２３＿０−０〜Ｃ２３＿０−ｚ（ｚは整数）を介して電源配線ＶＤＬ２５＿０〜ＶＤＬ２５＿ｚに接続される。同様にして、電源配線ＶＤＬ２１＿ｙは、コンタクトＣ２３＿ｙ−０〜Ｃ２３＿ｙ−ｚを介して電源配線ＶＤＬ２５＿０〜ＶＤＬ２５＿ｚに接続される。また、電源配線ＶＤＬ２１＿０〜ＶＤＬ２１＿ｙのうち、少なくとも一本は、センスアンプ／ライトドライバ２０ｂ上に設けられることが好ましい。本例では、電源配線ＶＤＬ２１＿ｙがセンスアンプ／ライトドライバ２０ｂ上に設けられる。

電源配線ＶＤＬ２５＿０〜ＶＤＬ２５＿ｚは、Ｄ２方向に延伸している。電源配線ＶＤＬ２５＿０〜ＶＤＬ２５＿ｚは、コンタクトＣ２８＿０〜Ｃ２８＿ｚを介して電源配線ＶＤＬ２６に接続される。

電源配線ＶＤＬ２６はＤ１方向に延伸している。電源配線ＶＤＬ２６は、図示しないコンタクトを介してバンクＢＫ０のセンスアンプ／ライトドライバ２０ｂに接続される。

電源配線ＶＤＬ２０は、コンタクトＣ２２＿０〜Ｃ２２＿ｙを介して電源配線ＶＤＬ２２＿０〜ＶＤＬ２２＿ｙにそれぞれ接続される。

電源配線ＶＤＬ２２＿０〜ＶＤＬ２２＿ｙは、バンクＢＫ０には接続されず、バンクＢＫ１に接続されるようにＤ１方向に延伸している。電源配線ＶＤＬ２２＿０は、コンタクトＣ２７＿０−０〜Ｃ２７＿０−ｚを介して電源配線ＶＤＬ２７＿０〜ＶＤＬ２７＿ｚに接続される。同様にして、電源配線ＶＤＬ２２＿ｙは、コンタクトＣ２７＿ｙ−０〜Ｃ２７＿ｙ−ｚを介して電源配線ＶＤＬ２７＿０〜ＶＤＬ２７＿ｚに接続される。また、電源配線ＶＤＬ２２＿０〜ＶＤＬ２２＿ｙのうち、少なくとも一本は、センスアンプ／ライトドライバ２０ｂ上に設けられることが好ましい。本例では、電源配線ＶＤＬ２２＿ｙがセンスアンプ／ライトドライバ２０ｂ上に設けられる。

電源配線ＶＤＬ２７＿０〜ＶＤＬ２７＿ｚは、Ｄ２方向に延伸している。電源配線ＶＤＬ２７＿０〜ＶＤＬ２７＿ｚは、コンタクトＣ２９＿０〜Ｃ２９＿ｚを介して電源配線ＶＤＬ２８に接続される。

電源配線ＶＤＬ２８はＤ１方向に延伸している。電源配線ＶＤＬ２８は、図示しないコンタクトを介してバンクＢＫ１のセンスアンプ／ライトドライバ２０ｂに接続される。

また、電源配線ＶＤＬ２２＿０〜ＶＤＬ２２＿ｙは、コンタクトＣ２４＿０〜Ｃ２４＿ｙを介して電源配線ＶＤＬ２３＿０〜ＶＤＬ２３＿ｙに接続される。

電源配線ＶＤＬ２３＿０〜ＶＤＬ２３＿ｙは、Ｄ２方向に延伸している。電源配線ＶＤＬ２３＿０は、コンタクトＣ２５＿０〜Ｃ２５＿０を介して電源配線ＶＤＬ２４＿０〜ＶＤＬ２４＿ｙに接続される。

電源配線ＶＤＬ２４＿０〜ＶＤＬ２４＿ｙは、Ｄ１方向に延伸している。電源配線ＶＤＬ２４＿０は、コンタクトＣ２６＿０−０〜Ｃ２６＿０−ｚを介して電源配線ＶＤＬ２７＿０〜ＶＤＬ２７＿ｚに接続される。同様にして、電源配線ＶＤＬ２４＿ｙは、コンタクトＣ２６＿ｙ−０〜Ｃ２６＿ｙ−ｚを介して電源配線ＶＤＬ２７＿０〜ＶＤＬ２７＿ｚに接続される。また、電源配線ＶＤＬ２４＿０〜ＶＤＬ２４＿ｙのうち、少なくとも一本は、センスアンプ／ライトドライバ２０ｂ上に設けられることが好ましい。本例では、電源配線ＶＤＬ２４＿ｙがセンスアンプ／ライトドライバ２０ｂ上に設けられる。

＜２−１−２＞Ｃ−Ｃ断面
図２１を用いて、図２０のＣ−Ｃ断面について説明する。ここでは簡単のため、各配線を覆う絶縁層は図示していない。また、Ｃ−Ｃ断面では本来図示されない構成を破線で示している。

バンクＢＫ０の基本的な説明は、図６で説明したものとほぼ同様である。図７と図２１とで異なる点としては、第３配線層において、電源配線と、メインワード線ＭＷＬとが交互に設けられている点である。

＜２−１−３＞Ｄ−Ｄ断面
図２２を用いて、図２０のＤ−Ｄ断面について説明する。ここでは簡単のため、各配線を覆う絶縁層は図示していない。また、Ｄ−Ｄ断面では本来図示されない構成を破線で示している。

図２１では、電源配線ＶＤＬ２１のみが、電源配線ＶＤＬ２５に接続されていた。しかし、図２２では、電源配線ＶＤＬ２２及びＶＤＬ２４の２系統の配線が、電源配線ＶＤＬ２７に接続されている。

＜２−２＞効果
図２０〜図２２に示すように、バンクＢＫ０に接続される電源配線、及びバンクＢＫ１に接続される電源配線は、電源パッドＰＤＶの近傍で接続される。また、バンクＢＫ１に供給される電圧が、バンクＢＫ０に供給される電圧よりも低くならないように、バンクＢＫ１に接続される電源配線の本数は、バンクＢＫ０に接続される電源配線の本数の２倍である。第１実施形態では、簡単のため、バンクＢＫ１に接続される電源配線の本数は、バンクＢＫ０に接続される電源配線の本数の２倍としている。しかし、バンクＢＫ１に接続される電源配線の本数が、バンクＢＫ０に接続される電源配線の本数よりも多ければ良い。

そのため、上述した第１実施形態と同様の効果を得ることができる。

＜２−３＞変形例
＜２−３−１＞変形例１
図２３を用いて、第２実施形態の変形例１に係る半導体記憶装置の電源配線レイアウトについて説明する。

第２実施形態の変形例１に係る半導体記憶装置の電源配線レイアウトと、第２実施形態に係る半導体記憶装置の電源配線レイアウトとの違いとしては、電源供給回路３００を更に追加した点である。

具体的には、図２３に示すように、電源配線ＶＤＬ２０と、電源配線ＶＤＬ２１との間に、電源供給回路３００ａが設けられている。また、電源配線ＶＤＬ２０と、電源配線ＶＤＬ２２との間に、電源供給回路３００ｂが設けられている。

電源供給回路３００ａは、電源配線ＶＤＬ２０から電源配線ＶＤＬ２１に電源電圧を転送できるような構成であれば、どのような構成でも良い。電源供給回路３００ｂも同様に、電源配線ＶＤＬ２０から電源配線ＶＤＬ２２に電源電圧を転送できるような構成であれば、どのような構成でも良い。

＜２−３−２＞変形例２
図２４を用いて、第２実施形態の変形例２に係る半導体記憶装置の電源配線レイアウトについて説明する。

図２４に示すようなレイアウトでも良い。図２３では、一つの電源供給回路３００ａに対して一本の電源配線ＶＤＬ２１が接続されていた。しかし、図２４に示すように、一つの電源供給回路３００ａに対して、複数本の電源配線ＶＤＬ２１が接続されても良い。同様に、図２４に示すように、一つの電源供給回路３００ｂに対して、複数本の電源配線ＶＤＬ２２が接続されても良い。

＜２−３−３＞変形例３
図２５を用いて、第２実施形態の変形例３に係る半導体記憶装置の電源配線レイアウトについて説明する。

第２実施形態の変形例３に係る半導体記憶装置の電源配線レイアウトと、第２実施形態に係る半導体記憶装置の電源配線レイアウトとの違いとしては、バンクＢＫ０用の電源パッドと、バンクＢＫ１用の電源パッドと、を電気的に分離した点である。

図２５に示すように、第１電源パッドＰＤＶ１は、電源配線ＶＤＬを介してバンクＢＫ０のセンスアンプ／ライトドライバ２０ｂに電圧ＶＤＤを供給する。

第１電源パッドＰＤＶ１は、コンタクトＣ２０＿０を介して電源配線ＶＤＬ２０＿０に接続される。

電源配線ＶＤＬ２０＿０は、Ｄ２方向に延伸している。電源配線ＶＤＬ２０＿０は、コンタクトＣ２１＿０〜Ｃ２１＿ｙを介して電源配線ＶＤＬ２１＿０〜ＶＤＬ２１＿ｙにそれぞれ接続される。

第２電源パッドＰＤＶ２は、コンタクトＣ２０＿１を介して電源配線ＶＤＬ２０＿１に接続される。

電源配線ＶＤＬ２０＿１は、Ｄ２方向に延伸している。電源配線ＶＤＬ２０＿１は、コンタクトＣ２２＿０〜Ｃ２２＿ｙを介して電源配線ＶＤＬ２２＿０〜ＶＤＬ２２＿ｙにそれぞれ接続される。

＜２−３−４＞変形例４
図２６を用いて、第２実施形態の変形例４に係る半導体記憶装置の電源配線レイアウトについて説明する。

第２実施形態の変形例４に係る半導体記憶装置の電源配線レイアウトと、第２実施形態の変形例３に係る半導体記憶装置の電源配線レイアウトとの違いとしては、電源供給回路３００を更に追加した点である。

具体的には、図２６に示すように、電源配線ＶＤＬ２０＿０と、電源配線ＶＤＬ２１との間に、電源供給回路３００ａが設けられている。また、電源配線ＶＤＬ２０＿１と、電源配線ＶＤＬ２２との間に、電源供給回路３００ｂが設けられている。

電源供給回路３００ａは、電源配線ＶＤＬ２０＿０から電源配線ＶＤＬ２１に電源電圧を転送できるような構成であれば、どのような構成でも良い。電源供給回路３００ｂも同様に、電源配線ＶＤＬ２０＿１から電源配線ＶＤＬ２２に電源電圧を転送できるような構成であれば、どのような構成でも良い。

＜２−３−５＞変形例５
図２７を用いて、第２実施形態の変形例５に係る半導体記憶装置の電源配線レイアウトについて説明する。

図２７に示すようなレイアウトでも良い。図２６では、一つの電源供給回路３００ａに対して一本の電源配線ＶＤＬ２１が接続されていた。しかし、図２７に示すように、一つの電源供給回路３００ａに対して、複数本の電源配線ＶＤＬ２１が接続されても良い。同様に、図２７に示すように、一つの電源供給回路３００ｂに対して、複数本の電源配線ＶＤＬ２２が接続されても良い。

＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、コントローラについて説明する。尚、第３実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る半導体記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜３−１＞コントローラ
図２８を用いて、第３実施形態に係る半導体記憶装置のコントローラについて説明する。

ここでは、メモリコントローラの瞬停時において、内部（半導体記憶装置）と外部（メモリコントローラ）の電源の電流経路をカットし、外部からの電源電圧によらずに、適切な時点まで動作を行い、適切に動作を終了するコントローラ１６について説明する。

図２８には、コントローラ１６の一部を示している。図２８に示すように、コントローラ１６は、電位降下検知器４０と、電位生成回路４１と、コマンド系回路４２と、安定化容量４３と、を備えている。

電位降下検知器４０は、「内部電圧ＶＤＤ＊ｉｎｔ＜外部電圧ＶＤＤ＊ｅｘｔ」であると判定する場合、外部電圧が降下していないと判断する。これに対し、電位降下検知器４０は、「外部電圧ＶＤＤ＊ｅｘｔ＜内部電圧ＶＤＤ＊ｉｎｔ」であると判定する場合、外部電圧が降下していると判断する。電位降下検知器４０は、外部電圧が降下していると判断する場合、電位生成回路４１及びコマンド系回路４２に対して、“Ｈ”レベルの電位降下検知信号を供給する。なお、内部電圧ＶＤＤ＊ｉｎｔとは、安定化容量４３で生成される電圧である。外部電圧ＶＤＤ＊ｅｘｔとは、メモリコントローラ２から供給される電圧である。外部電圧ＶＤＤ＊ｅｘｔは、抵抗素子Ｒ１及びノードＮ１を介して電位降下検知器４０の非反転入力端子に入力される。内部電圧ＶＤＤ＊ｉｎｔは、抵抗素子Ｒ３及びノードＮ２を介して電位降下検知器４０の反転入力端子に入力される。

電位生成回路４１は、外部電圧ＶＤＤ＊ｅｘｔに基づいて、各種電圧（内部電圧ＶＤＤ＊ｉｎｔ）を生成する。電位生成回路４１は、電位降下検知器４０からＨ”レベルの電位降下検知信号を受信すると、外部電圧ＶＤＤ＊ｅｘｔを受信する電流経路を遮断する。これにより、電位生成回路４１は、内部電圧ＶＤＤ＊ｉｎｔが外部電圧ＶＤＤ＊ｅｘｔを供給する電源パッドに逆流することを抑制することができる。

安定化容量４３は、外部電圧ＶＤＤ＊ｅｘｔが供給されなくても、例えば１回の読み出し動作（第１読み出し動作、書込み動作、第２読み出し動作、判定動作）を行える程度の電荷を蓄えることができる大きさの容量である。

コマンド系回路４２は、センス回路２００またはライトドライバを動作させる信号を生成する。コマンド系回路４２は、電位降下検知器４０からＨ”レベルの電位降下検知信号を受信すると、キリの良いところまで半導体記憶装置１を動作させる。そして、コマンド系回路４２は、キリの良いところまで半導体記憶装置１を動作させた後、コマンドを受け付けないように動作する。

＜３−２＞動作
＜３−２−１＞通常動作
図２９を用いて、第３実施形態に係る半導体記憶装置のコントローラの通常時の動作について説明する。図２９では、外部電圧ＶＤＤ＊ｅｘｔと、内部電圧ＶＤＤ＊ｉｎｔと、メモリコントローラ２から供給されるアクティヴ（ＡＣＴ）コマンド及び書込み（Ｗｒｉｔｅ）コマンドと、電位降下検知信号と、センス回路２００を動作させる信号ＳＡＡｃｔと、ライトドライバを動作させる信号ＷＤＡｃｔと、を示している。尚、外部電圧ＶＤＤ＊ｅｘｔが降下しない場合について説明する。

コントローラ１６は、メモリコントローラ２からアクティヴコマンドを受信すると、信号ＳＡＡｃｔを“Ｈ”レベルにし、センス回路２００を動作させる（時刻Ｔ２０〜時刻Ｔ２１）。図示していないが、コントローラ１６は、メモリコントローラ２からリードコマンドを受信することで、第１読み出し動作を行う。

続いて、コントローラ１６は、メモリコントローラ２からアクティヴコマンドを受信すると、信号ＳＡＡｃｔを“Ｈ”レベルにし、センス回路２００を動作させる（時刻Ｔ２２〜時刻Ｔ２３）。そして、コントローラ１６は、メモリコントローラ２から書込みコマンドを受信すると、信号ＷＤＡｃｔを“Ｈ”レベルにし、ライトドライバを動作させる（時刻Ｔ２３〜Ｔ２５）。これにより、コントローラ１６は“０”書込み動作を行う。

図示しないが、コントローラ１６は、その後第２読み出し動作を行うことで、読み出し動作を完了する。

＜３−２−２＞瞬停時の動作
続いて、図３０を用いて、第３実施形態に係る半導体記憶装置のコントローラの瞬停時の動作について説明する。

コントローラ１６は、メモリコントローラ２からアクティヴコマンドを受信すると、信号ＳＡＡｃｔを“Ｈ”レベルにし、センス回路２００を動作させる（時刻Ｔ３０〜時刻Ｔ３１）。図示していないが、コントローラ１６は、メモリコントローラ２からリードコマンドを受信することで、第１読み出し動作を行う。

そして、時刻Ｔ３１において、瞬停が発生し、外部電圧ＶＤＤ＊ｅｘｔが降下する。これにより、時刻Ｔ３２において、電位降下検知器４０は、外部電圧ＶＤＤ＊ｅｘｔの降下を検知し、電位降下検知信号を“Ｈ”レベルにする。コマンド系回路４２は、電位降下検知器４０からＨ”レベルの電位降下検知信号を受信すると、キリの良いところまで半導体記憶装置１を動作させる。時刻Ｔ３２の時点で、次に行われる動作は“０”書込み動作である。“０”書込み動作とは、メモリセルＭＣのデータを上書きし、メモリセルに記憶されていたデータを破壊する動作である。そのため、外部電圧ＶＤＤ＊ｅｘｔが半導体記憶装置１に供給されず、内部電圧ＶＤＤ＊ｉｎｔを生成できない状況下で、“０”書込み動作を行う事と、元々メモリセルに記憶されていたデータを失う恐れがある。そのため、コマンド系回路４２は、メモリコントローラ２からのコマンドを受け付けない。これにより、コントローラ１６は、メモリセルに記憶されているデータの破損を防ぐことができる。ここでは、図示していないが、例えば、“０”書込み動作後に、外部電圧ＶＤＤ＊ｅｘｔが降下すると、コマンド系回路４２は、データの書き戻し動作まで行うように制御する。これにより、コントローラ１６は、メモリセルに記憶されているデータの破損を防ぐことができる。

＜３−３＞効果
上述した実施形態によれば、コントローラは、メモリコントローラの瞬停を判断し、半導体記憶装置とメモリコントローラの電流経路をカットし、メモリコントローラからの電源電圧によらずに、適切に動作を終了するように構成されている。

そのため、自己参照方式の読み出し動作を行う半導体記憶装置においても、データの破損を抑制することができる。

＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、ライトドライバについて説明する。尚、第４実施形態に係る半導体記憶装置の基本的な構成及び基本的な動作は、上述した第１〜第３実施形態に係る半導体記憶装置と同様である。従って、上述した第１〜第３実施形態で説明した事項及び上述した第１〜第３実施形態から容易に類推可能な事項についての説明は省略する。

＜４−１＞構成
＜４−１−１＞センスアンプ／ライトドライバ
図３１を用いて、第４実施形態に係る半導体記憶装置のセンスアンプ／ライトドライバ２０ｂについて説明する。

図３１に示すように、センスアンプ／ライトドライバ２０ｂは、グローバルビット線及びグローバルソース線の組毎にセンス回路２００と、ライトドライバ２３０と、を備えている。ライトドライバ２３０は、グローバルビット線及びグローバルソース線に接続され、プリアンプ２１０及びセンスアンプ２２０に供給される電源電圧ＶＤＤと同じ電圧が供給される。

＜４−１−２＞メモリアレイ及びライトドライバ
第１実施形態で説明したメモリアレイ２０ａについて、より詳細に説明する。

図３２に示すように、メモリアレイ２０ａは、複数のサブメモリ領域（不図示）を備えている。サブメモリ領域は、メモリセルアレイ２０ｄ、第１のカラム選択回路２０ｅ、第２のカラム選択回路２０ｆ、及び読み出し電流シンク２０ｇを備えている。ここでは簡単のため、１組のメモリセルアレイ２０ｄ、第１のカラム選択回路２０ｅ、第２のカラム選択回路２０ｆ、及び読み出し電流シンク２０ｇについて説明する。

メモリセルアレイ２０ｄの構成については、図２を用いて説明したメモリアレイ２０ａと同様であるので説明を割愛する。

第１のカラム選択回路２０ｅは、複数のビット線ＢＬ＿０〜ＢＬ＿ｊ−１を介して、メモリセルアレイ２０ｄに接続される。そして、カラムデコーダ１２から受信した第１のカラム選択信号ＣＳＬ１＿０〜ＣＳＬ１＿ｊ−１に基づいて、ビット線ＢＬを選択する。尚、第１のカラム選択信号ＣＳＬ１＿０〜ＣＳＬ１＿ｊ−１を区別しない場合には、単に第１のカラム選択信号ＣＳＬ１と称す。

また、第１のカラム選択回路２０ｅは、ビット線ＢＬ毎に一端が接続されるトランジスタ２１を備えている。そして、トランジスタ２１の他端には、グローバルビット線ＧＢＬが接続され、ゲート電極には、それぞれカラム選択信号ＣＳＬ１＿０〜ＣＳＬ１＿ｊ−１が接続されている。

第２のカラム選択回路２０ｆは、複数のソース線ＳＬ＿０〜ＳＬ＿ｊ−１を介して、メモリセルアレイ２０ｄに接続される。そして、カラムデコーダ１２から受信した第２のカラム選択信号ＣＳＬ２＿０〜ＣＳＬ２＿ｊ−１に基づいて、ソース線ＳＬを選択する。尚、第２のカラム選択信号ＣＳＬ２＿０〜ＣＳＬ２＿ｊ−１を区別しない場合には、単に第２のカラム選択信号ＣＳＬ２と称す。

また、第２のカラム選択回路２０ｆは、ソース線ＳＬ毎に一端が接続されるトランジスタ２２を備えている。そして、トランジスタ２２の他端には、グローバルソース線ＧＳＬが接続され、ゲート電極には、それぞれカラム選択信号ＣＳＬ２＿０〜ＣＳＬ２＿ｊ−１が接続されている。

読み出し電流シンク２０ｇは、グローバルソース線ＧＳＬを介して、第２のカラム選択回路２０ｆに接続される。そして、読み出し電流シンク２０ｇは、コントローラ１６及びカラムデコーダ１２から受信した制御信号ＲＤＳに基づいて、任意のソース線ＳＬの電圧をＶＳＳにする。

ライトドライバ２３０は、グローバルビット線ＧＢＬを介して、第１のカラム選択回路２０ｅに接続される。また、ライトドライバ２３０は、グローバルソース線ＧＳＬを介して、第２のカラム選択回路２０ｆに接続される。そして、ライトドライバ２３０は、コントローラ１６から受信した制御信号と、ＩＯ回路１７を介して受信した書き込みデータに基づいて、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。

＜４−１−３＞ライトドライバ
図３３を用いて、第４実施形態に係る半導体記憶装置のライトドライバ２３０について説明する。

図３３に示すように、ライトドライバ２３０は、ＮＡＮＤ演算回路２３ａ、２３ｂ、２３ｃ、２３ｆ、２３ｇ、及び２３ｈと、ＮＯＲ演算回路２３ｄと、インバータ２３ｅと、ＰＭＯＳトランジスタ２３ｊ、２３ｋ、２３ｍ、及び２３ｎと、ＮＭＯＳトランジスタ２３ｉ、２３ｌ、２３ｏ、及び２３ｐと、を備えている。

ＮＡＮＤ演算回路２３ａは、信号ＷＥＮ＿１（第１ライトイネーブル信号）を第１入力端で受信し、信号ＷＤＡＴＡ（ライトデータ）を第２入力端で受信し、信号ＷＥＮ＿１及び信号ＷＤＡＴＡのＮＡＮＤ演算結果をノードＮ１１に出力する。信号ＷＥＮ＿１はコントローラ１６から供給される。信号ＷＤＡＴＡはＩＯ回路１７から供給される。

ＮＡＮＤ演算回路２３ｂは、信号ＷＥＮ＿２（第２ライトイネーブル信号）を第１入力端で受信し、信号ＷＤＡＴＡを第２入力端で受信し、信号ＷＥＮ＿２及び信号ＷＤＡＴＡのＮＡＮＤ演算結果をノードＮ１２に出力する。信号ＷＥＮ＿２はコントローラ１６から供給される。

ＮＡＮＤ演算回路２３ｃは、ＮＡＮＤ演算回路２３ａの出力信号を第１入力端で受信し、ＮＡＮＤ演算回路２３ｂの出力信号を第２入力端で受信し、受信信号のＮＡＮＤ演算結果をノードＮ１３に出力する。

ＮＯＲ演算回路２３ｄは、信号ＷＥＮ＿１を第１入力端で受信し、信号ＷＥＮ＿２を第２入力端で受信し、信号ＰＣＨＧＯＦＦ（プリチャージオフ信号）を第３入力端で受信し、信号ＷＥＮ＿１、信号ＷＥＮ＿２、及び信号ＰＣＨＧＯＦＦのＮＯＲ演算結果をノードＮ１６に出力する。

インバータ２３ｅは、信号ＷＤＡＴＡを反転させた信号ＢＷＤＡＴＡをノードＮ１７に出力する。

ＮＡＮＤ演算回路２３ｆは、信号ＷＥＮ＿１を第１入力端で受信し、信号ＢＷＤＡＴＡを第２入力端で受信し、信号ＷＥＮ＿１及び信号ＢＷＤＡＴＡのＮＡＮＤ演算結果をノードＮ１８に出力する。

ＮＡＮＤ演算回路２３ｇは、信号ＷＥＮ＿２を第１入力端で受信し、信号ＢＷＤＡＴＡを第２入力端で受信し、信号ＷＥＮ＿２及び信号ＢＷＤＡＴＡのＮＡＮＤ演算結果をノードＮ１９に出力する。

ＮＡＮＤ演算回路２３ｈは、ＮＡＮＤ演算回路２３ｆの出力信号を第１入力端で受信し、ＮＡＮＤ演算回路２３ｇの出力信号を第２入力端で受信し、受信信号のＮＡＮＤ演算結果をノードＮ２０に出力する。

ＰＭＯＳトランジスタ２３ｊは、ＮＡＮＤ演算回路２３ａの出力信号に基づいて、ノードＮ２１（グローバルビット線ＧＢＬ）に電圧Ｖｗｒｔ１を供給する。電圧Ｖｗｒｔ１は、センス回路２００にも使用される電圧ＶＤＤの事であり、第１実施形態または第２実施形態で説明した電源配線レイアウトにおいても適用は可能である。このＰＭＯＳトランジスタ２３ｊは、グローバルビット線ＧＢＬの充電用のトランジスタとして用いられる。

ＰＭＯＳトランジスタ２３ｋは、ＮＡＮＤ演算回路２３ｂの出力信号に基づいて、ノードＮ２１に電圧Ｖｗｒｔ２を供給する。電圧Ｖｗｒｔ２は、例えばライトドライバ２３０専用の電圧である。電圧Ｖｗｒｔ２は、電圧Ｖｗｒｔ１よりも電源パッドからのインピーダンスが高い電圧である。なお、ここでは電圧Ｖｗｒｔ１と電圧Ｖｗｒｔ２との電圧値の高低は定義していない。しかし、電圧Ｖｗｒｔ１と電圧Ｖｗｒｔ２との電圧値の大小関係によらず、後述する効果を奏する事が可能である。

ＮＭＯＳトランジスタ２３ｌは、ＮＡＮＤ演算回路２３ｈの出力信号に基づいてノードＮ２１を放電する。

ＮＭＯＳトランジスタ２３ｏは、ＮＯＲ演算回路２３ｄの出力信号に基づいてノードＮ２１を放電する。

ＰＭＯＳトランジスタ２３ｍは、ＮＡＮＤ演算回路２３ｆの出力信号に基づいて、ノードＮ２２（グローバルソース線ＧＳＬ）に電圧Ｖｗｒｔ１を供給する。このＰＭＯＳトランジスタ２３ｍは、グローバルソース線ＧＳＬの充電用のトランジスタとして用いられる。

ＰＭＯＳトランジスタ２３ｎは、ＮＡＮＤ演算回路２３ｇの出力信号に基づいて、ノードＮ２２に電圧Ｖｗｒｔ２を供給する。

ＮＭＯＳトランジスタ２３ｉは、ＮＡＮＤ演算回路２３ｃの出力信号に基づいてノードＮ２２を放電する。

ＮＭＯＳトランジスタ２３ｐは、ＮＯＲ演算回路２３ｄの出力信号に基づいてノードＮ２２を放電する。

＜４−２＞動作
次に、図３４を用いて、第４実施形態に係る半導体記憶装置の書込み動作時の波形について説明する。ここでは説明する書込み動作は、上述した読み出し動作時に行われる書込み動作ではなく、一般的な書込み動作の事である。勿論、上述した読み出し動作時に行われる書込み動作にも適用可能である。また、セルへの書き込み動作および読み出し動作が行われない間にビット線ＢＬおよびソース線ＳＬの電圧をＶＳＳとする場合として説明する。

［時刻Ｔ４０］〜［時刻Ｔ４１］
ロウデコーダ１４は、ワード線ＷＬの電圧を“Ｌ”レベルにする。また、カラムデコーダ１２は、信号ＣＳＬ１、及びＣＳＬ２の電圧を“Ｌ”レベルにする。また、コントローラ１６は、信号ＷＥＮ１、及びＷＥＮ２の電圧を“Ｌ”レベルにし、信号ＰＣＨＧＯＦＦ（不図示）を“Ｌ”レベルにする。

ここで、図３３を用いて、ライトドライバ２３０の動作について説明する。

ＮＡＮＤ演算回路２３ａは、受信信号に基づき、“Ｈ”レベルの信号を供給する。同様に、ＮＡＮＤ演算回路２３ｂは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｃは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＯＲ演算回路２３ｄは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｆは、受信信号に基づき、“Ｈ”レベルの信号を供給する。同様に、ＮＡＮＤ演算回路２３ｇは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｈは、受信信号に基づき、“Ｌ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２３ｊ、２３ｋ、２３ｍ、及び２３ｎと、ＮＭＯＳトランジスタ２３ｉ、２３ｌはオフ状態となり、ＮＭＯＳトランジスタ２３ｏ、２３ｐはオン状態となる。その結果、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは放電されている。

［時刻Ｔ４１］〜［時刻Ｔ４２］
ロウデコーダ１４は、ロウアドレスに従って、選択ワード線ＷＬの電圧を“Ｈ”レベルにする。また、カラムデコーダ１２は、カラムアドレスに従って、選択信号ＣＳＬ１、選択信号ＣＳＬ２の電圧を“Ｈ”レベルにする。

［時刻Ｔ４２］〜［時刻Ｔ４３］
コントローラ１６は、信号ＷＥＮ１の電圧を“Ｈ”レベルにする。また、この時点で信号ＷＤＡＴＡも入力される。なお、メモリセルＭＣに“１”データを書込む場合は、信号ＷＤＡＴＡは“Ｈ”レベルとなる。また、メモリセルＭＣに“０”データを書込む場合は、信号ＷＤＡＴＡは“Ｌ”レベルとなる。

ここで、信号ＷＤＡＴＡが“Ｈ”レベルの場合（ＷＤＡＴＡ＝１の場合）におけるライトドライバ２３０の動作について説明する。

図３３に示すように、ＮＡＮＤ演算回路２３ａは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｂは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｃは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＯＲ演算回路２３ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｆは、受信信号に基づき、“Ｈ”レベルの信号を供給する。同様に、ＮＡＮＤ演算回路２３ｇは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｈは、受信信号に基づき、“Ｌ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２３ｊと、ＮＭＯＳトランジスタ２３ｉはオン状態となる。その結果、グローバルビット線ＧＢＬは電圧Ｖｗｒｔ１が印加され、グローバルソース線ＧＳＬは放電される。

これにより、図３４に示すように選択ビット線ＢＬは“Ｈ”レベルに充電され、ソース線ＳＬは“Ｌ”レベルとなる。

なお、電圧Ｖｗｒｔ１は、電圧Ｖｗｒｔ２と比較して電源パッドからのインピーダンスが低い電圧なため、選択ビット線ＢＬは高速に充電される。

また、信号ＷＤＡＴＡが“Ｌ”レベルの場合（ＷＤＡＴＡ＝０の場合）におけるライトドライバ２３０の動作について説明する。

図３３に示すように、ＮＡＮＤ演算回路２３ａは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｂは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｃは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＯＲ演算回路２３ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｆは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｇは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｈは、受信信号に基づき、“Ｈ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２３ｍと、ＮＭＯＳトランジスタ２３ｌはオン状態となる。その結果、グローバルソース線ＧＳＬは電圧Ｖｗｒｔ１が印加され、グローバルビット線ＧＢＬは放電される。

これにより、図３４に示すように選択ソース線ＳＬは“Ｈ”レベルに充電され、ビット線ＢＬは“Ｌ”レベルとなる。

なお、電圧Ｖｗｒｔ１は、電圧Ｖｗｒｔ２と比較して電源パッドからのインピーダンスが低い電圧なため、選択ソース線ＳＬは高速に充電される。

［時刻Ｔ４３］〜［時刻Ｔ４４］
コントローラ１６は、信号ＷＥＮ１の電圧を“Ｌ”レベルにし、信号ＷＥＮ２の電圧を“Ｈ”レベルにする。

図３３に示すように、ＮＡＮＤ演算回路２３ａは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｂは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｃは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＯＲ演算回路２３ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｆは、受信信号に基づき、“Ｈ”レベルの信号を供給する。同様に、ＮＡＮＤ演算回路２３ｇは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｈは、受信信号に基づき、“Ｌ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２３ｋと、ＮＭＯＳトランジスタ２３ｉはオン状態となる。その結果、グローバルビット線ＧＢＬは電圧Ｖｗｒｔ２が印加され、グローバルソース線ＧＳＬは放電される。

これにより、図３４に示すように選択ビット線ＢＬは“Ｈ”レベルを維持、ソース線ＳＬは“Ｌ”レベルとなる。

なお、電圧Ｖｗｒｔ２は、電圧Ｖｗｒｔ１と比較して電源パッドからのインピーダンスが高い電圧だが、時刻Ｔ４２〜時刻Ｔ４３において既に選択ビット線ＢＬが充電されている。そのため、時刻Ｔ４３〜時刻Ｔ４４において、電源パッドからのインピーダンスが高い電圧に切り替えられたとしても、グローバルソース線ＧＳＬおよびソース線ＳＬの充電に伴う電圧ドロップは生じない。

図３３に示すように、ＮＡＮＤ演算回路２３ａは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｂは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｃは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＯＲ演算回路２３ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｆは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｇは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２３ｈは、受信信号に基づき、“Ｈ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２３ｎと、ＮＭＯＳトランジスタ２３ｌはオン状態となる。その結果、グローバルソース線ＧＳＬは電圧Ｖｗｒｔ２が印加され、グローバルビット線ＧＢＬは放電される。

これにより、図３４に示すように選択ソース線ＳＬは“Ｈ”レベルを維持され、ビット線ＢＬは“Ｌ”レベルとなる。

なお、電圧Ｖｗｒｔ２は、電圧Ｖｗｒｔ１と比較して電源パッドからのインピーダンスが高い電圧だが、時刻Ｔ４２〜時刻Ｔ４３において既に選択ソース線ＳＬが充電されている。そのため、時刻Ｔ４３〜時刻Ｔ４４において、電源パッドからのインピーダンスが高い電圧に切り替えられたとしても、グローバルソース線ＧＳＬおよびソース線ＳＬの充電に伴う電圧ドロップは生じない。

［時刻Ｔ４４］〜［時刻Ｔ４５］
コントローラ１６は、信号ＷＥＮ２の電圧を“Ｌ”レベルにすることで書込み動作を終了する。ＮＯＲ演算回路２３ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。これにより、ＮＭＯＳトランジスタ２３ｏ、２３ｐはオン状態となる。その結果、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは放電される。

＜４−３＞効果
＜４−３−１＞概要
上述した実施形態によれば、グローバルビット線ＧＢＬまたはグローバルソース線ＧＳＬを充電する第１期間に、電源パッドからのインピーダンスが比較的低い第１電源で充電している。そして、グローバルビット線ＧＢＬまたはグローバルソース線ＧＳＬの充電後、且つ書込み動作期間において、第１電源よりも電源パッドからのインピーダンスが高い第２電源でグローバルビット線ＧＢＬまたはグローバルソース線ＧＳＬの電位を維持する。これにより、適切に書込み動作を行うことができる。

＜４−３−２＞比較例
ここで、上述した実施形態の効果の理解を容易にする為、比較例について説明する。

＜４−３−２−１＞ライトドライバ
図３５を用いて、第４実施形態の比較例に係る半導体記憶装置のライトドライバ２３０について説明する。

図３５に示すように、ライトドライバ２３０は、ＮＡＮＤ演算回路２４ａ、及び２４ｆと、ＮＯＲ演算回路２４ｄと、インバータ２４ｃ、２４ｅ、及び２４ｈと、ＰＭＯＳトランジスタ２４ｂ、及び２４ｇと、ＮＭＯＳトランジスタ２４ｉ、２４ｊ、２４ｋ、及び２４ｌと、を備えている。

ＮＡＮＤ演算回路２４ａは、信号ＷＥＮ（ライトイネーブル信号）を第１入力端で受信し、信号ＷＤＡＴＡを第２入力端で受信し、信号ＷＥＮ及び信号ＷＤＡＴＡのＮＡＮＤ演算結果をノードＮ３２に出力する。

インバータ２４ｃは、ＮＡＮＤ演算回路２４ａの出力信号を反転させた信号を出力する。

ＮＯＲ演算回路２４ｄは、信号ＷＥＮを第１入力端で受信し、信号ＰＣＨＧＯＦＦを第２入力端で受信し、信号ＷＥＮ、及び信号ＰＣＨＧＯＦＦのＮＯＲ演算結果をノードＮ３３に出力する。

インバータ２４ｅは、信号ＷＤＡＴＡを反転させた信号ＢＷＤＡＴＡを出力する。

ＮＡＮＤ演算回路２４ｆは、信号ＷＥＮを第１入力端で受信し、信号ＢＷＤＡＴＡを第２入力端で受信し、信号ＷＥＮ及び信号ＢＷＤＡＴＡのＮＡＮＤ演算結果をノードＮ３４に出力する。

インバータ２４ｈは、ＮＡＮＤ演算回路２４ｆの出力信号を反転させた信号を出力する。

ＰＭＯＳトランジスタ２４ｂは、ＮＡＮＤ演算回路２４ａの出力信号に基づいて、ノードＮ３５（グローバルビット線ＧＢＬ）に電圧Ｖｗｒｔを供給する。電圧Ｖｗｒｔは、上述実施形態の電圧Ｖｗｒｔ２に相当する。

ＮＭＯＳトランジスタ２４ｉは、インバータ２４ｈの出力信号に基づいてノードＮ３５を放電する。

ＮＭＯＳトランジスタ２４ｋは、ＮＯＲ演算回路２４ｄの出力信号に基づいてノードＮ３５を放電する。

ＰＭＯＳトランジスタ２４ｇは、ＮＡＮＤ演算回路２４ｆの出力信号に基づいて、ノードＮ３６（グローバルソース線ＧＳＬ）に電圧Ｖｗｒｔを供給する。

ＮＭＯＳトランジスタ２４ｊは、インバータ２４ｃの出力信号に基づいてノードＮ３６を放電する。

ＮＭＯＳトランジスタ２４ｌは、ＮＯＲ演算回路２４ｄの出力信号に基づいてノードＮ３６を放電する。

＜４−３−２−２＞動作
ここで、図３６を用いて、第４実施形態の比較例に係る半導体記憶装置の書込み動作時の波形について説明する。セルへの書き込み動作および読み出し動作が行われない間にビット線ＢＬおよびソース線ＳＬの電圧をＶＳＳとする場合として説明する。

［時刻Ｔ５０］〜［時刻Ｔ５１］
ロウデコーダ１４は、ワード線ＷＬの電圧を“Ｌ”レベルにする。また、カラムデコーダ１２は、信号ＣＳＬ１、及びＣＳＬ２の電圧を“Ｌ”レベルにする。また、コントローラ１６は、信号ＷＥＮの電圧を“Ｌ”レベルにし、信号ＰＣＨＧＯＦＦ（不図示）を“Ｌ”レベルにする。

ここで、図３５を用いて、ライトドライバ２３０の動作について説明する。

ＮＡＮＤ演算回路２４ａは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＯＲ演算回路２４ｄは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２４ｆは、受信信号に基づき、“Ｈ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２４ｂ、及び２４ｇと、ＮＭＯＳトランジスタ２４ｉ、２４ｊはオフ状態となり、ＮＭＯＳトランジスタ２４ｋ、２４ｌはオン状態となる。

その結果、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは放電されている。

［時刻Ｔ５１］〜［時刻Ｔ５２］
ロウデコーダ１４は、ロウアドレスに従って、選択ワード線ＷＬの電圧を“Ｈ”レベルにする。また、カラムデコーダ１２は、カラムアドレスに従って、選択信号ＣＳＬ１、選択信号ＣＳＬ２の電圧を“Ｈ”レベルにする。

［時刻Ｔ５２］〜［時刻Ｔ５３］
コントローラ１６は、信号ＷＥＮの電圧を“Ｈ”レベルにする。また、この時点で信号ＷＤＡＴＡも入力される。

図３５に示すように、ＮＡＮＤ演算回路２４ａは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＯＲ演算回路２４ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２４ｆは、受信信号に基づき、“Ｈ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２４ｂと、ＮＭＯＳトランジスタ２４ｊはオン状態となる。その結果、グローバルビット線ＧＢＬは電圧Ｖｗｒｔが印加され、グローバルソース線ＧＳＬは放電される。

ところで、グローバルビット線ＧＢＬは配線長が長く、容量が大きい。そのため、上述した電圧Ｖｗｒｔ２と電源パッドからのインピーダンスが同じ電圧Ｖｗｒｔにてグローバルビット線ＧＢＬを充電する場合、電流ピークにより電圧Ｖｗｒｔの電圧ドロップが発生する可能性がある。その結果、図３６に示すように、グローバルビット線ＧＢＬの充電時間が長くなってしまう可能性がある。その場合、メモリセルＭＣへの実効的な書込み時間が減少し、書込み不良が発生する可能性がある。

図３５に示すように、ＮＡＮＤ演算回路２４ａは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＯＲ演算回路２４ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２４ｆは、受信信号に基づき、“Ｌ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２４ｇと、ＮＭＯＳトランジスタ２４ｉはオン状態となる。その結果、グローバルソース線ＧＳＬは電圧Ｖｗｒｔが印加され、グローバルビット線ＧＢＬは放電される。

信号ＷＤＡＴＡが“Ｌ”レベルの場合においても、上述した問題と同様の問題が発生する可能性がある。

＜４−３−３＞まとめ
しかしながら、上述した実施形態によれば、グローバルビット線ＧＢＬまたはグローバルソース線ＧＳＬを充電する第１期間に、電源パッドからのインピーダンスが低い電圧を用いて充電する。電源パッドからのインピーダンスが低い電源は、第１期間における、上述したような充電電流ピークによる電圧ドロップの影響を受けない。そのため、高速にグローバルビット線ＧＢＬまたはグローバルソース線ＧＳＬを充電することができる。これにより、電圧ドロップ起因の書き込み不良率の増加を抑制することができる。さらに、第１〜第３実施形態でも説明したように、互いに異なるバンクは、電源ノイズが伝播されにくい。そのため、他のバンクの電源ノイズによる動作不具合を抑制することができる。

＜４−４＞変形例
＜４−４−１＞ライトドライバ
図３７を用いて、第４実施形態の変形例に係る半導体記憶装置のライトドライバ２３０について説明する。

図３７に示すように、ライトドライバ２３０は、ＮＡＮＤ演算回路２５ａ、及び２５ｆと、ＮＯＲ演算回路２５ｄと、インバータ２５ｃ、２５ｅ、及び２５ｈと、ＰＭＯＳトランジスタ２５ｂ、２５ｇ、２５ｍ、及び２５ｎと、ＮＭＯＳトランジスタ２５ｉ、２５ｊ、２５ｋ、及び２５ｌと、を備えている。

ＮＡＮＤ演算回路２５ａは、信号ＷＥＮを第１入力端で受信し、信号ＷＤＡＴＡを第２入力端で受信し、信号ＷＥＮ及び信号ＷＤＡＴＡのＮＡＮＤ演算結果をノードＮ４２に出力する。信号ＷＥＮは、コントローラ１６から供給される。

インバータ２５ｃは、ＮＡＮＤ演算回路２５ａの出力信号を反転させた信号を出力する。

ＮＯＲ演算回路２５ｄは、信号ＷＥＮを第１入力端で受信し、信号ＰＣＨＧＯＦＦを第２入力端で受信し、信号ＷＥＮ、及び信号ＰＣＨＧＯＦＦのＮＯＲ演算結果をノードＮ４３に出力する。

インバータ２５ｅは、信号ＷＤＡＴＡを反転させた信号ＢＷＤＡＴＡを出力する。

ＮＡＮＤ演算回路２５ｆは、信号ＷＥＮを第１入力端で受信し、信号ＢＷＤＡＴＡを第２入力端で受信し、信号ＷＥＮ及び信号ＢＷＤＡＴＡのＮＡＮＤ演算結果をノードＮ４４に出力する。

インバータ２５ｈは、ＮＡＮＤ演算回路２５ｆの出力信号を反転させた信号を出力する。

ＰＭＯＳトランジスタ２５ｍは、信号ＥＮ＿１に基づいて、ノードＮ４７に電圧Ｖｗｒｔ１を供給する。

ＰＭＯＳトランジスタ２５ｎは、信号ＥＮ＿２に基づいて、ノードＮ４７に電圧Ｖｗｒｔ２を供給する。

ＰＭＯＳトランジスタ２５ｂは、ＮＡＮＤ演算回路２５ａの出力信号に基づいて、ノードＮ４５（グローバルビット線ＧＢＬ）に電圧Ｖｗｒｔ１またはＶｗｒｔ２を供給する。

ＮＭＯＳトランジスタ２５ｉは、インバータ２５ｈの出力信号に基づいてノードＮ４５を放電する。

ＮＭＯＳトランジスタ２５ｋは、ＮＯＲ演算回路２５ｄの出力信号に基づいてノードＮ４５を放電する。

ＰＭＯＳトランジスタ２５ｇは、ＮＡＮＤ演算回路２５ｆの出力信号に基づいて、ノードＮ４６（グローバルソース線ＧＳＬ）に電圧Ｖｗｒｔ１またはＶｗｒｔ２を供給する。

ＮＭＯＳトランジスタ２５ｊは、インバータ２５ｃの出力信号に基づいてノードＮ４６を放電する。

ＮＭＯＳトランジスタ２５ｌは、ＮＯＲ演算回路２５ｄの出力信号に基づいてノードＮ４６を放電する。

＜４−４−２＞動作
ここで、図３８を用いて、第４実施形態の変形例に係る半導体記憶装置の書込み動作時の波形について説明する。

［時刻Ｔ６０］〜［時刻Ｔ６１］
ロウデコーダ１４は、ワード線ＷＬの電圧を“Ｌ”レベルにする。また、カラムデコーダ１２は、信号ＣＳＬ１、及びＣＳＬ２の電圧を“Ｌ”レベルにする。また、コントローラ１６は、信号ＷＥＮの電圧、及びＰＣＨＧＯＦＦ（不図示）を“Ｌ”レベルにし、信号ＥＮ＿１、及びＥＮ＿２を“Ｈ”レベルにする。

ここで、図３７を用いて、ライトドライバ２３０の動作について説明する。セルへの書き込み動作および読み出し動作が行わない間にビット線ＢＬおよびソース線ＳＬの電圧をＶＳＳとした場合として説明する。

ＮＡＮＤ演算回路２５ａは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＯＲ演算回路２５ｄは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＡＮＤ演算回路２５ｆは、受信信号に基づき、“Ｈ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２５ｂ、２５ｇ、２５ｍ、及び２５ｎと、ＮＭＯＳトランジスタ２５ｉ、２５ｊはオフ状態となり、ＮＭＯＳトランジスタ２５ｋ、２５ｌはオン状態となる。その結果、グローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬは放電されている。

［時刻Ｔ６１］〜［時刻Ｔ６２］
ロウデコーダ１４は、ロウアドレスに従って、選択ワード線ＷＬの電圧を“Ｈ”レベルにする。また、カラムデコーダ１２は、カラムアドレスに従って、選択信号ＣＳＬ１、選択信号ＣＳＬ２の電圧を“Ｈ”レベルにする。

［時刻Ｔ６２］〜［時刻Ｔ６３］
コントローラ１６は、信号ＷＥＮの電圧を“Ｈ”レベルにし、信号ＥＮ＿１を“Ｌ”レベルにする。また、この時点で信号ＷＤＡＴＡも入力される。

図３７に示すように、ＮＡＮＤ演算回路２５ａは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＯＲ演算回路２５ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２５ｆは、受信信号に基づき、“Ｈ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２５ｂ、２５ｍと、ＮＭＯＳトランジスタ２５ｊはオン状態となる。その結果、グローバルビット線ＧＢＬは電圧Ｖｗｒｔ１が印加され、グローバルソース線ＧＳＬは放電される。

これにより、グローバルビット線ＧＢＬは、第１実施形態と同様に、高速に充電される。

更に、信号ＷＤＡＴＡが“Ｌ”レベルの場合（ＷＤＡＴＡ＝０の場合）におけるライトドライバ２３０の動作について説明する。

図３７に示すように、ＮＡＮＤ演算回路２５ａは、受信信号に基づき、“Ｈ”レベルの信号を供給する。ＮＯＲ演算回路２５ｄは、受信信号に基づき、“Ｌ”レベルの信号を供給する。ＮＡＮＤ演算回路２５ｆは、受信信号に基づき、“Ｌ”レベルの信号を供給する。

これにより、ＰＭＯＳトランジスタ２５ｇ、２５ｍと、ＮＭＯＳトランジスタ２５ｉはオン状態となる。その結果、グローバルソース線ＧＳＬは電圧Ｖｗｒｔ１が印加され、グローバルビット線ＧＢＬは放電される。

これにより、グローバルソース線ＧＳＬは、第１実施形態と同様に、高速に充電される。

［時刻Ｔ６２］〜［時刻Ｔ６３］
コントローラ１６は、信号ＥＮ＿１を“Ｈ”レベルにし、信号ＥＮ＿２を“Ｌ”レベルにする。

これにより、ＰＭＯＳトランジスタ２５ｂ、２５ｎと、ＮＭＯＳトランジスタ２５ｊはオン状態となる。その結果、グローバルビット線ＧＢＬは電圧Ｖｗｒｔ２が印加され、グローバルソース線ＧＳＬは放電される。

これにより、グローバルビット線ＧＢＬは、第１実施形態と同様に、電位が維持される。

これにより、ＰＭＯＳトランジスタ２５ｇ、２５ｎと、ＮＭＯＳトランジスタ２５ｉはオン状態となる。その結果、グローバルソース線ＧＳＬは電圧Ｖｗｒｔ２が印加され、グローバルビット線ＧＢＬは放電される。

これにより、グローバルソース線ＧＳＬは、第１実施形態と同様に、電位が維持される。

＜４−４−３＞効果
以上のように、図３７に示したライトドライバにおいても、第４実施形態と同様の効果を得ることができる。

なお、上述の実施例においては、セルへの書き込み動作および読み出し動作が行われない間にビット線ＢＬおよびソース線ＳＬの電圧をＶＳＳとした場合として説明しているが、ビット線ＢＬおよびソース線ＳＬの電圧をフローティングした場合でも同様な効果を得ることができる。

ビット線ＢＬおよびソース線ＳＬの電圧をフローティングした場合、例えば、第４実施形態の図３４に対応する波形図は、図３９のように表される。

すなわち、図３９のように時刻Ｔ４４以降、ＷＤＡＴＡ＝“１”のビット線ＢＬとソース線ＳＬの電圧は近づいていき、時刻Ｔ４３から時刻Ｔ４４間での夫々の電圧レベル間の値を維持する。また、時刻Ｔ４４以降、ＷＤＡＴＡ＝“０”のビット線ＢＬとソース線ＳＬの電圧は近づいていき、時刻Ｔ４３から時刻Ｔ４４間での夫々の電圧レベル間の値を維持する。

同様に、第４実施形態の比較例の図３６においても、ビット線ＢＬおよびソース線ＳＬの電圧をフローティングした場合、図４０のように時刻Ｔ５４以降、ＷＤＡＴＡ＝”１”のビット線ＢＬとソース線ＳＬの電圧は近づいていき時刻Ｔ５３から時刻Ｔ５４間での夫々の電圧レベル間の値を維持する。また、時刻Ｔ５４以降、ＷＤＡＴＡ＝“０”のビット線ＢＬとソース線ＳＬの電圧は近づいていき夫々の電圧レベル間の値を維持する。

同様に、第４実施形態の比較例の図３８においても、ビット線ＢＬおよびソース線ＳＬの電圧をフローティングした場合、図４１のように時刻Ｔ６４以降、ＷＤＡＴＡ＝”１”のビット線ＢＬとソース線ＳＬの電圧は近づいていき時刻Ｔ６３から時刻Ｔ６４間での夫々の電圧レベル間の値を維持する。また、時刻Ｔ６４以降、ＷＤＡＴＡ＝“０”のビット線ＢＬとソース線ＳＬの電圧は近づいていき時刻Ｔ６３から時刻Ｔ６４間での夫々の電圧レベル間の値を維持する。

＜５＞その他
なお、上記各実施形態における接続なるタームは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

ここでは、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。

例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。

また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。

また、上述した各実施形態において、ビット線対を、便宜上ビット線ＢＬ、及びソース線ＳＬと称したが、これに限らず、例えば、第１のビット線、及び第２のビット線等と称してもよい。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリデバイス
２…メモリコントローラ
１０ａ…コア回路
１０ｂ…周辺回路
１１…メモリ領域
１２…カラムデコーダ
１３…ワード線ドライバ
１４…ロウデコーダ
１５…コマンドアドレス入力回路
１６…コントローラ
１７…ＩＯ回路
２０ａ…メモリアレイ
２０ｂ…センスアンプ／ライトドライバ
２０ｃ…ページバッファ
２０ｄ…メモリセルアレイ
２０ｅ…第１のカラム選択回路
２０ｆ…第２のカラム選択回路
２０ｇ…読み出し電流シンク
３０…ＭＴＪ素子
３１…選択トランジスタ
１００ａ…半導体基板
１００ｂ…半導体基板
１０１ａ…不純物領域
１０１ｂ…不純物領域
１０１ｃ…不純物領域
１０１ｄ…不純物領域
１０２…絶縁膜
１０３…ゲート電極
１０４…コンタクトプラグ
１０５…コンタクトプラグ
１０６…配線層
１０７…コンタクトプラグ
１０８…配線層
１０９…絶縁膜
１１０…ゲート電極
１１１…コンタクトプラグ
１１２…配線層
１１３…コンタクトプラグ
１１４…配線層
１１５…コンタクトプラグ
１１６…配線層
２００…センス回路
２１０…プリアンプ
２２０…センスアンプ
２３０…ライトドライバ
３００ａ…電源供給回路
３００ｂ…電源供給回路

Claims

電源パッドと、
複数のメモリセルを備える第１バンクと、
前記電源パッドと、前記第１バンクとに挟まれ、複数のメモリセルを備える第２バンクと、
前記電源パッドに接続され、前記第２バンクに電源を供給する第１配線と、
前記電源パッドに接続され、前記第２バンク上を通過し、前記第２バンクに電源を供給せず、前記第１バンクに電源を供給する第２配線と、
を備える半導体記憶装置。
前記第２配線の本数は、前記第１配線の本数よりも多い
請求項１に記載の半導体記憶装置。
前記電源パッドと、前記第１配線との間に設けられた第１電源供給回路と、
前記電源パッドと、前記第２配線との間に設けられた第２電源供給回路と、
を更に備える請求項１または２に記載の半導体記憶装置。
第１電源パッドと、
第２電源パッドと、
複数のメモリセルを備える第１バンクと、
前記第１及び第２電源パッドと、前記第１バンクとに挟まれ、複数のメモリセルを備える第２バンクと、
前記第１電源パッドに接続され、前記第２バンクに電源を供給する第１配線と、
前記第２電源パッドに接続され、前記第２バンク上を通過し、前記第２バンクに電源を供給せず、前記第１バンクに電源を供給する第２配線と、
を備える半導体記憶装置。
前記第２配線の本数は、前記第１配線の本数よりも多い
請求項４に記載の半導体記憶装置。