JP2018163728A

JP2018163728A - メモリデバイス及びメモリデバイスの制御方法

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Publication number: JP2018163728A
Application number: JP2017153565A
Authority: JP
Inventors: 頼信藤野; Yorinobu FUJINO; 幸輔初田; Kosuke Hatsuda; 佳晃長田; Yoshiaki Osada
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-03-24
Filing date: 2017-08-08
Publication date: 2018-10-18
Also published as: TWI645399B; TW201835912A

Abstract

【課題】高品質なメモリデバイスを提供する。【解決手段】メモリデバイスは、メモリセルと、メモリセルに対して第１読み出しを行い、第１電圧を生成し、第１読み出しを行ったメモリセルに、第１データを書込み、第１データが書き込まれたメモリセルに対して第２読み出しを行い、第２電圧を生成し、第１電圧に基づく第１電流を生成し、第２電圧に基づく第２電流を生成し、第１電流または第２電流に、第３電流を加えることで、第１読み出し時にメモリセルに記憶されていたデータを判定する第１回路と、を備える。【選択図】図６

Description

本実施形態は、メモリデバイス及びメモリデバイスの制御方法に関する。

ＭＲＡＭ（Magnetoresistive Random Access Memory）は、情報を記憶するメモリセルに磁気抵抗効果（Magnetoresistive effect）を持つ磁気素子を用いたメモリデバイスである。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリデバイスとして注目されている。また、ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性メモリの置き換えとして研究及び開発が進められている。この場合、ＤＲＡＭ及びＳＲＡＭと同じ仕様によりＭＲＡＭを動作させることが、開発コストを抑え、かつ、置き換えをスムーズに行うに当たって望ましい。

特開２００６−１２７６７２号公報

高品質なメモリデバイスを提供する。

実施形態のメモリデバイスは、メモリセルと、メモリセルに対して第１読み出しを行い、第１電圧を生成し、第１読み出しを行ったメモリセルに、第１データを書込み、第１データが書き込まれたメモリセルに対して第２読み出しを行い、第２電圧を生成し、第１電圧に基づく第１電流を生成し、第２電圧に基づく第２電流を生成し、第１電流または第２電流に、第３電流を加えることで、第１読み出し時にメモリセルに記憶されていたデータを判定する第１回路と、を備える。

図１は、第１実施形態に係るメモリデバイスを含むメモリシステムを示すブロック図である。図２は、第１実施形態に係るメモリデバイスのメモリアレイを示す回路図である。図３は、第１実施形態に係るメモリデバイスのメモリセルの基本的な構成を示す図である。図４は、第１実施形態に係るメモリデバイスのセンスアンプ／ライトドライバを示すブロック図である。図５は、第１実施形態に係るメモリデバイスのプリアンプを示す回路図である。図６は、第１実施形態に係るメモリデバイスのセンスアンプを示す回路図である。図７は、第１実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作を示すフロー図である。図８は、第１実施形態に係るメモリシステムの読み出し動作時における、波形図である。図９は、第１読み出し動作における第１実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図１０は、第２読み出し動作における第１実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図１１は、判定動作における第１実施形態に係るメモリデバイスのセンスアンプの動作を示す回路図である。図１２は、第１読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示し、且つ第２読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示す図である。図１３は、第２読み出し動作後の各電圧の関係を示すグラフである。図１４は、第１読み出し動作時にメモリセルが“１”データを記憶している場合における、センスアンプ内で生成される各電流及び電圧を示す図である。図１５は、第１読み出し動作時にメモリセルが“０”データを記憶している場合における、センスアンプ内で生成される各電流及び電圧を示す図である。図１６は、第１実施形態に係るメモリシステムの読み出し動作時における、波形図である。図１７は、判定動作における第１実施形態に係るメモリデバイスのセンスアンプの動作を示す回路図である。図１８は、第１読み出し動作における第１実施形態の比較例に係るメモリデバイスのプリアンプの動作を示す回路図である。図１９は、第２読み出し動作における第１実施形態の比較例に係るメモリデバイスのプリアンプの動作を示す回路図である。図２０は、第１読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示し、且つ第２読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示す図である。図２１は、第２読み出し動作後の各電圧の関係を示すグラフである。図２２は、第２実施形態に係るメモリデバイスのプリアンプを示す回路図である。図２３は、第１読み出し動作における第２実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図２４は、第２読み出し動作における第２実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図２５は、第１読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示し、且つ第２読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示す図である。図２６は、第２読み出し動作後の各電圧の関係を示すグラフである。図２７は、第１読み出し動作時にメモリセルが“１”データを記憶している場合における、センスアンプ内で生成される各電流及び電圧を示す図である。図２８は、第１読み出し動作時にメモリセルが“０”データを記憶している場合における、センスアンプ内で生成される各電流及び電圧を示す図である。図２９は、第１読み出し動作における第２実施形態の比較例に係るメモリデバイスのプリアンプの動作を示す回路図である。図３０は、第２読み出し動作における第２実施形態の比較例に係るメモリデバイスのプリアンプの動作を示す回路図である。図３１は、第３実施形態に係るメモリデバイスのセンスアンプを示す回路図である。図３２は、第３実施形態に係るメモリシステムの読み出し動作時における、波形図である。図３３は、判定動作における第３実施形態に係るメモリデバイスのセンスアンプの動作を示す回路図である。図３４は、第３実施形態に係るメモリシステムの読み出し動作時における、波形図である。図３５は、判定動作における第３実施形態に係るメモリデバイスのセンスアンプの動作を示す回路図である。図３６は、第４実施形態に係るメモリデバイスのプリアンプを示す回路図である。図３７は、第４実施形態に係るメモリデバイスのセンスアンプを示す回路図である。図３８は、第４実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作を示すフロー図である。図３９は、第４実施形態に係るメモリシステムの読み出し動作時における、波形図である。図４０は、第１読み出し動作における第４実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図４１は、“０”書き込み動作における第４実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図４２は、第２読み出し動作における第４実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図４３は、電圧情報Ｖ２ｎｄ生成動作における第４実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図４４は、電圧情報Ｖ２ｎｄ生成動作後の各電圧の関係を示すグラフである。図４５は、第４実施形態に係るメモリシステムの読み出し動作時における、波形図である。図４６は、第５実施形態に係るメモリデバイスのプリアンプを示す回路図である。図４７は、第５実施形態に係るメモリデバイスを含むメモリシステムの読み出し動作を示すフロー図である。図４８は、第１読み出し動作における第５実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図４９は、“０”書き込み動作における第５実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図５０は、第２読み出し動作における第５実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図５１は、電圧情報Ｖ１ｓｔ生成動作における第５実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図５２は、電圧情報Ｖ１ｓｔ生成動作後の各電圧の関係を示すグラフである。図５３は、第６実施形態に係るメモリデバイスのプリアンプを示す回路図である。図５４は、第１読み出し動作における第６実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図５５は、“０”書き込み動作における第６実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図５６は、第２読み出し動作における第６実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図５７は、電圧情報Ｖ１ｓｔ生成動作における第６実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図５８は、電圧情報Ｖ１ｓｔ生成動作後の各電圧の関係を示すグラフである。図５９は、第７実施形態に係るメモリデバイスのプリアンプを示す回路図である。図６０は、第１読み出し動作における第７実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図６１は、“０”書き込み動作における第７実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図６２は、第２読み出し動作における第７実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図６３は、電圧情報Ｖ２ｎｄ生成動作における第７実施形態に係るメモリデバイスのプリアンプの動作を示す回路図である。図６４は、電圧情報Ｖ２ｎｄ生成動作後の各電圧の関係を示すグラフである。

以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれかまたは両者の組み合わせとして実現することができる。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、そのような実現を決定することは本発明の範疇に含まれるものである。

下記の各実施形態では、メモリアレイにＭＲＡＭを適用した場合について説明する。

＜１＞第１実施形態
＜１−１＞構成
＜１−１−１＞メモリシステムの構成
図１を用いて、第１実施形態に係るメモリシステム（Memory system）１の基本的な構成を概略的に説明する。メモリシステム１は、メモリデバイス（Memory device）１０、及びメモリコントローラ（Memory controller）２０を備えている。

＜１−１−２＞メモリコントローラの構成
メモリコントローラ２０は、パーソナルコンピュータ等のホスト(外部機器)２から命令を受けて、メモリデバイス１０からデータを読み出したり、メモリデバイス１０にデータを書き込んだりする。

メモリコントローラ２０は、ホストインタフェース（Host interface(I/F)）２１と、データバッファ（Data buffer）２２と、レジスタ（Register）２３と、ＣＰＵ（Central Processing Unit）２４と、デバイスインタフェース（Device Interface(I/F)）２５と、ＥＣＣ（Error correcting code）回路２６と、を備えている。

ホストインタフェース２１は、ホスト２と接続されている。このホストインタフェース２１を介して、ホスト２とメモリシステム１との間でデータの送受信等が行われる。

データバッファ２２は、ホストインタフェース２１に接続される。データバッファ２２は、ホストインタフェース２１を介してホスト２からメモリシステム１に送信されたデータを受け取り、これを一時的に記憶する。また、データバッファ２２は、メモリシステム１からホストインタフェース２１を介してホスト２へ送信されるデータを一時的に記憶する。データバッファ２２は、揮発性のメモリでも、不揮発性のメモリでも良い。

レジスタ２３は、例えば揮発性のメモリであり、ＣＰＵ２４により実行される設定情報、コマンド、及びステータスなどを記憶する。レジスタ２３は、揮発性のメモリでも、不揮発性のメモリでも良い。

ＣＰＵ２４は、メモリシステム１の全体の動作を司る。ＣＰＵ２４は、例えばホスト２から受けたコマンドに従ってメモリデバイス１０に対する所定の処理を実行する。

デバイスインタフェース２５は、メモリコントローラ２０と、メモリデバイス１０との間で各種信号などの送受信を行う。

ＥＣＣ回路２６は、データバッファ２２を介して、ホスト２から受信した書き込みデータを受信する。そして、ＥＣＣ回路２６は、書き込みデータにエラー訂正符号を付加する。ＥＣＣ回路２６は、エラー訂正符号が付された書き込みデータを、例えばデータバッファ２２、またはデバイスインタフェース２５に供給する。

また、ＥＣＣ回路２６は、デバイスインタフェース２５を介してメモリデバイス１０から供給されたデータを受信する。当該データは、メモリアレイ１１のメモリセルに記憶されているデータである。ＥＣＣ回路２６は、メモリデバイス１０から受信したデータにエラーが存在するか否かの判定を行う。ＥＣＣ回路２６は、受信したデータにエラーが存在すると判定する場合、受信したデータに対してエラー訂正符号を用いてエラー訂正処理を行う。そして、ＥＣＣ回路２６は、エラー訂正処理したデータを、例えばデータバッファ２２、デバイスインタフェース２５等に供給する。

＜１−１−３＞メモリデバイスの構成
第１実施形態に係るメモリデバイス１０は、メモリアレイ１１と、センスアンプ／ライトドライバ１２と、カラムデコーダ１３と、ワード線ドライバ１４、ロウデコーダ１５と、ＩＯ回路１６と、コントローラ１７と、コマンドアドレス入力回路１８と、を備えている。

コマンドアドレス入力回路１８には、メモリコントローラ２０から、各種の外部制御信号、例えば、チップセレクト信号ＣＳ、クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、及びコマンドアドレス信号ＣＡ等が入力される。コマンドアドレス入力回路１８は、コマンドアドレス信号ＣＡをコントローラ１７に転送する。

コントローラ１７は、コマンドとアドレスとを識別する。コントローラ１７は、メモリデバイス１０を制御する。

メモリアレイ１１は、ＭＲＡＭであり、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ（Magnetic Tunnel Junction）素子３０（不図示）および選択トランジスタ３１（不図示）を含む。ＭＴＪ素子３０は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。選択トランジスタ３１は、ＭＴＪ素子３０に対応して設けられ、該対応するＭＴＪ素子３０に電流を流すときに導通状態となるように構成されている。なお、ＭＴＪ素子を抵抗変化素子と記載しても良い。

複数のワード線ＷＬはロウ方向に延伸し、複数のビット線ＢＬはカラム方向に延伸している。そして、ワード線ＷＬ及びビット線ＢＬは、互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（本実施形態では便宜的にビット線ＢＬ、及びソース線ＳＬと称す）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子３０および選択トランジスタ３１は、ビット線ＢＬとソース線ＳＬとの間（ビット線対の間）に直列に接続されている。また、選択トランジスタ３１のゲートはワード線ＷＬに接続されている。

ワード線ドライバ１４は、少なくともメモリアレイ１１の一辺に沿って配置される。また、ワード線ドライバ１４は、データ読み出しまたはデータ書き込みの際にワード線ＷＬに電圧を印加するように構成されている。

ロウデコーダ１５は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。より具体的には、ロウデコーダ１５はデコードしたロウアドレスを、ワード線ドライバ１４に供給する。それにより、ワード線ドライバ１４は、選択ワード線ＷＬに電圧を印加することができる。

カラムデコーダ１３は、コマンドアドレス入力回路１８から供給されたコマンドアドレス信号ＣＡのアドレスをデコードする。カラムデコーダ１３は、デコードしたカラムアドレスをセンスアンプ／ライトドライバ１２に供給する。

センスアンプ／ライトドライバ１２は、センスアンプ及びライトドライバを備えている。センスアンプ／ライトドライバ１２は、少なくともメモリアレイ１１の一辺に沿って配置されている。センスアンプは、グローバルビット線ＧＢＬを介してビット線ＢＬに接続され、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルＭＣに記憶されたデータを読み出す。ライトドライバは、グローバルビット線ＧＢＬを介してビット線ＢＬに、またはグローバルソース線ＧＳＬを介してソース線ＳＬに接続される。そして、ライトドライバは、選択メモリセルＭＣにデータを書き込む際、選択ワード線ＷＬに接続された選択メモリセルＭＣに電流を流す。

また、センスアンプ／ライトドライバ１２は、図示しないページバッファを備えている。ページバッファは、例えば揮発性のメモリであり、センスアンプによって読み出されたデータ、またはＩＯ回路１６を介して転送された書き込みデータを記憶する。

センスアンプ／ライトドライバ１２とデータ線ＤＱとの間のデータの授受は、ＩＯ回路１６を介して行われる。

＜１−１−４＞メモリアレイ
次に、図２を用いて第１実施形態に係るメモリデバイスのメモリアレイの具体的な構成について説明する。上述したように、メモリアレイ１１は、複数のメモリセルＭＣがマトリクス状に配列されて構成される。具体的には、メモリアレイ１１には、複数のワード線ＷＬ０〜ＷＬｉ−１（ｉ：２以上の整数）、複数のビット線ＢＬ０〜ＢＬｊ−１、及び複数のソース線ＳＬ０〜ＳＬｊ−１（ｊ：２以上の整数）が設けられる。

メモリセルＭＣは、ＭＴＪ素子３０、及び選択トランジスタ３１から構成される。選択トランジスタ３１は、例えばＮチャネルＭＯＳＦＥＴ（Metal Oxide Silicon Field Effect Transistor）から構成される。

ＭＴＪ素子３０の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ３１のドレインに接続される。選択トランジスタ３１のゲートは、ワード線ＷＬに接続され、ソースはソース線ＳＬに接続される。

＜１−１−５＞メモリセル
続いて、図３を用いて、第１実施形態に係るメモリデバイスのメモリセルについて概略的に説明する。

図３に示すように、ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子３０は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態を“０”データと定義し、高抵抗状態を“１”データと定義すれば、ＭＴＪ素子３０に１ビットデータを記録することができる。もちろん、低抵抗状態を“１”データと定義し、高抵抗状態を“０”データと定義してもよい。

例えば、ＭＴＪ素子３０は、固定層（ピン層）Ｐ、トンネルバリア層Ｂ、記録層（フリー層）Ｆを順次積層して構成される。ピン層Ｐは、磁化配列の向きが固定されている層であり、フリー層Ｆは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。ピン層Ｐおよびフリー層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜で構成されている。

具体的には、フリー層Ｆには、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）あるいはホウ化鉄（ＦｅＢ）等が用いられても良い。ピン層Ｐには、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、あるいはコバルトパラジウム（ＣｏＰｄ）等が用いられても良い。トンネルバリア層Ｂは、非磁性材料からなり、非磁性金属、非磁性半導体、絶縁体等を用いることができる。トンネルバリア層Ｂには、例えば、酸化マグネシウム（ＭｇＯ）、あるいは酸化アルミニウム（Ａｌ_２Ｏ_３）等が用いられても良い。

書き込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（“１”データ）となる。このような書き込み動作を“１”書き込み動作と記載しても良い。書き込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（“０”データ）となる。このような書き込み動作を“０”書き込み動作と記載しても良い。このように、ＭＴＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。

＜１−１−６＞センスアンプ／ライトドライバ
図４を用いて、第１実施形態に係るメモリデバイスのセンスアンプ／ライトドライバ１２について説明する。

図４に示すように、センスアンプ／ライトドライバ１２は、複数のセンス回路１００を備えている。複数のセンス回路１００は、ビット線（グローバルビット線）毎に設けられている。そして、複数のセンス回路１００は、それぞれ、プリアンプ１１０及びセンスアンプ（ＳＡ）１２０を備えている。

プリアンプ１１０は、ビット線を介してメモリセルＭＣに電流（セル電流）を供給し、セル電流に基づく電圧Ｖ１ｓｔ及びＶ２ｎｄを記憶する。

センスアンプ１２０は、プリアンプ１１０に記憶された電圧Ｖ１ｓｔ及びＶ２ｎｄに基づいて、データ（ＤＯ、ＤＯＢ）を判定する。

＜１−１−６−１＞プリアンプの構成
続いて図５を用いて、第１実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。

図５に示すように、プリアンプ１１０は、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、ＮＭＯＳトランジスタＭ３、Ｍ５、Ｍ６、Ｍ７、及び容量Ｃ１、Ｃ２を備えている。

トランジスタＭ１の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１に接続され、ゲート電極はノードＮ２に接続される。

トランジスタＭ２の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲート電極は信号ＳＷ１Ｂが供給される。

トランジスタＭ３の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲート電極は信号ＳＷ１Ｐが供給される。

トランジスタＭ２及びトランジスタＭ３は一つのスイッチとして機能する。

トランジスタＭ４の一端はノードＮ１に接続され、他端はノードＮ３に接続され、ゲート電極は信号ＳＷ２Ｂが供給される。

トランジスタＭ５の一端はノードＮ１に接続され、他端はノードＮ３に接続され、ゲート電極は信号ＳＷ２Ｐが供給される。

トランジスタＭ４及びトランジスタＭ５は一つのスイッチとして機能する。

トランジスタＭ６の一端はノードＮ１に接続され、他端はノードＮ４に接続され、ゲート電極は信号Ｖｃｌａｍｐが供給される。

トランジスタＭ７の一端はノードＮ４に接続され、他端はビット線（グローバルビット線）に接続され、ゲート電極は信号ＲＥＮが供給される。

容量Ｃ１は、一端がノードＮ２に接続され、他端は接地電圧ＶＳＳが印加される。

容量Ｃ２は、一端がノードＮ３に接続され、他端は接地電圧ＶＳＳが印加される。

ノードＮ２の電位はＶ１ｓｔとしてセンスアンプ１２０に供給される。

ノードＮ３の電位はＶ２ｎｄとしてセンスアンプ１２０に供給される。

プリアンプ１１０の動作については後述する。

＜１−１−６−２＞センスアンプアンプの構成
続いて図６を用いて、第１実施形態に係るメモリデバイスのセンスアンプ１２０の構成について説明する。

図６に示すように、センスアンプ１２０は、ＰＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３、ＮＭＯＳトランジスタＭ１４、Ｍ１５、Ｍ１６、Ｍ１７、Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５を備えている。

トランジスタＭ８の一端は電源電圧ＶＤＤが印加され、他端はノードＮ５に接続され、ゲート電極は信号ＬＡＴＰＢが供給される。

トランジスタＭ９の一端はノードＮ５に接続され、他端はノードＮ６に接続され、ゲート電極はノードＮ７に接続される。

トランジスタＭ１０の一端はノードＮ５に接続され、他端はノードＮ７に接続され、ゲート電極はノードＮ６に接続される。

トランジスタＭ１１の一端はノードＮ６に接続され、他端はノードＮ７に接続され、ゲート電極は信号ＳＥＮが供給される。

トランジスタＭ１２の一端は電源電圧ＶＤＤが印加され、他端はノードＮ６に接続され、ゲート電極は信号ＳＥＮが供給される。

トランジスタＭ１３の一端は電源電圧ＶＤＤが印加され、他端はノードＮ６に接続され、ゲート電極は信号ＳＥＮが供給される。

トランジスタＭ１４の一端はノードＮ６に接続され、他端はノードＮ８に接続され、ゲート電極はノードＮ７に接続される。

トランジスタＭ１５の一端はノードＮ８に接続され、他端はノードＮ１１に接続され、ゲート電極はノードＮ１０を介して信号ＳＥＮ２が供給される。

トランジスタＭ１６の一端はノードＮ８に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮが供給される。

トランジスタＭ１７の一端はノードＮ７に接続され、他端はノードＮ９に接続され、ゲート電極はノードＮ６に接続される。

トランジスタＭ１８の一端はノードＮ９に接続され、他端はノードＮ１３に接続され、ゲート電極はノードＮ１０を介して信号ＳＥＮ２が供給される。

トランジスタＭ１９の一端はノードＮ９に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮが供給される。

トランジスタＭ２０の一端はノードＮ１１に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖ１ｓｔが供給される。

トランジスタＭ２１の一端はノードＮ１１に接続され、他端はノードＮ１２に接続され、ゲート電極は信号ＳＨＦＴＤＯが供給される。

トランジスタＭ２２の一端はノードＮ１２に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＨＦＴが供給される。

トランジスタＭ２３の一端はノードＮ１３に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖ２ｎｄが供給される。

トランジスタＭ２４の一端はノードＮ１３に接続され、他端はノードＮ１４に接続され、ゲート電極は信号ＳＨＦＴＤＯＢが供給される。

トランジスタＭ２５の一端はノードＮ１４に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＨＦＴが供給される。

ノードＮ６の電位はＤＯとしてＩＯ回路１６に供給される。

ノードＮ７の電位はＤＯＢとしてＩＯ回路１６に供給される。

センスアンプ１２０の動作については後述する。

＜１−２＞動作
上述したように、第１実施形態に係るメモリデバイスのＭＴＪ素子は、抵抗値の変化を用いて、データを記憶する。メモリデバイスは、このようなＭＴＪ素子が記憶している情報を読み出す場合、ＭＴＪ素子に読み出し電流（セル電流とも記載する）を流す。そして、メモリデバイスは、ＭＴＪ素子の抵抗値を、電流値あるいは電圧値に変換し、参照値と比較することによって、抵抗状態を判断することができる。

しかしながら、ＭＴＪ素子の抵抗バラつきが増加していくと、“０”状態、及び“１”状態の抵抗値分布の間隔が狭くなる可能性がある。そのため、抵抗値分布の間に参照値を設定し、参照値に対する大小に基づいてＭＴＪ素子の状態を判別する読み出し方式では、読み出しマージンが著しく減少することになる。

そこで、第１実施形態では、ＭＴＪ素子の“０”状態、及び“１”状態のうち、片方の抵抗状態の信号情報（電流値あるいは電圧値）にシフト信号情報を加えて参照信号とする。そして、参照信号に基づいて、ＭＴＪ素子の初期状態を判別する自己参照読み出し方式について説明する。

次に、第１実施形態に係るメモリシステムの読み出し動作について説明する。

＜１−２−１＞読み出し動作の概要
図７を用いて、第１実施形態に係るメモリシステムの読み出し動作の概要を説明する。

［ステップＳ１００１］
メモリコントローラ２０は、ホスト２から読み出し命令を受信すると、メモリデバイス１０に対してアクティヴコマンド及び読み出しコマンドを発行する。

メモリデバイス１０は、メモリコントローラ２０からアクティヴコマンド及び読み出しコマンドを受信すると、読み出し対象のメモリセルに対して第１読み出し動作（1st READ）を行なう。プリアンプ１１０は、この第１読み出し動作により、読み出し対象のメモリセルの抵抗状態を、電圧情報（信号電圧）Ｖ１ｓｔとして記憶する。

[ステップＳ１００２]
メモリデバイス１０は、第１読み出し動作の対象となったメモリセルに対して“０”書き込み動作（WRITE “0”）を行なう。これにより、第１読み出し動作の対象となったメモリセルは“０”データに上書きされる。この動作は、後述するＶ２ｎｄを生成するために、メモリセルを基準状態（ここでは“０”）にする。つまり、この書込み動作は基準化動作とも記載しても良い。

[ステップＳ１００３]
メモリデバイス１０は、第１読み出し動作の対象となったメモリセルに対して第２読み出し動作（2nd READ）を行なう。プリアンプ１１０は、この第２読み出し動作により、電圧情報（信号電圧）Ｖ２ｎｄを生成する。

[ステップＳ１００４]
センスアンプ１２０は、ステップＳ１００３によって生成されたＶ２ｎｄに基づいて、ステップＳ１００１によって生成されたＶ１ｓｔの結果を判定する。具体的には、センスアンプ１２０は、Ｖ１ｓｔに基づく電流Ｉ１ｓｔ及び参照電流Ｉｓｈｉｆｔを足し合せた電流と、Ｖ２ｎｄに基づく電流Ｉ２ｎｄと、を比較することで、メモリセルに記憶されているデータを判定する。

＜１−２−２＞読み出し動作の詳細
図８の波形図に沿って、第１実施形態に係るメモリシステムの読み出し動作の詳細を説明する。

［時刻Ｔ０］〜［時刻Ｔ１］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、信号Ｖｃｌａｍｐを“Ｈ（High）”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂを“Ｌ（Low）”（Ｌ＜Ｈ）レベルとする。

これにより、図９に示すように、トランジスタＭ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７はオン（導通）状態となる。これにより、ノードＮ２は、ノードＮ１、ノードＮ４、ビット線（グローバルビット線）、メモリセルＭＣ、及びソ−ス線（グローバルソース線）を介して接地される。その結果、ノードＮ２の電位が低下し、トランジスタＭ１がオン状態となる。

トランジスタＭ１がオン状態となると、トランジスタＭ１は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給する。トランジスタＭ２、及びＭ３がオン状態であるので、トランジスタＭ１は、ダイオード接続トランジスタとして駆動する。

そして、ノードＮ２の電位は、セル電流（Ｉｃｅｌｌ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。

［時刻Ｔ１］〜［時刻Ｔ２］
図８に戻って、動作波形の続きを説明する。コントローラ１７は、“０”書き込み動作（ステップＳ１００２）において、信号ＲＥＮ、信号ＳＷ１Ｐ、を“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０及び信号ＳＷ１Ｂを“Ｈ”レベルに立ち上げる。信号ＷＲＩＴＥ０は、”０”書込み動作に係る信号である。信号ＷＲＩＴＥ０が”Ｈ”レベルの場合に、”０”書込み動作を行う。

これにより、図示しないライトドライバにより、メモリセルに対して“０”データが書込まれる。

また、プリアンプ１１０のトランジスタＭ２、及びＭ３がオフ（非導通）状態となる。これにより、ノードＮ２は、電圧情報（信号電圧）Ｖ１ｓｔを記憶する。

［時刻Ｔ２］〜［時刻Ｔ３］
コントローラ１７は、第２読み出し動作（ステップＳ１００３）において、信号ＲＥＮを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０を“Ｌ”レベルに立ち下げる。

これにより、図１０に示すように、トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７はオン状態となる。また、トランジスタＭ１は、Ｖ１ｓｔに基づいてオン状態となる。

トランジスタＭ１は、“０”データを記憶しているメモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿０）を供給する。また、トランジスタＭ１は、Ｖ１ｓｔの電圧に基づく定電流トランジスタとして駆動する。

そして、ノードＮ３の電位は、セル電流（Ｉｃｅｌｌ＿０）に基づく電圧情報（信号電圧）Ｖ２ｎｄになる。

［時刻Ｔ３］〜［時刻Ｔ５］
図８に戻って、動作波形の続きを説明する。コントローラ１７は、判定動作（ステップＳ１００４）において、信号ＲＥＮ、信号ＳＷ２Ｐを“Ｌ”レベルに立ち下げ、信号ＳＷ２Ｐ、信号ＳＥＮ２を“Ｈ”レベルに立ち上げる。また、コントローラ１７は、信号ＳＨＦＴＤＯＢ、信号ＶＳＨＦＴ、信号ＬＡＴＰＢを“Ｈ”レベルとし、信号ＳＨＦＴＤＯ、信号ＬＡＴＮ、信号ＳＥＮを“Ｌ”レベルとする。

これにより、プリアンプ１１０のトランジスタＭ４、及びＭ５がオフ状態となる。これにより、ノードＮ３は、電圧情報（信号電圧）Ｖ２ｎｄを記憶する。

図１１に示すように、センスアンプ１２０のトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１７、Ｍ１８、Ｍ２０、Ｍ２３、Ｍ２４、Ｍ２５がオン状態となる。また、トランジスタＭ２１はオフ状態となる。

これにより、トランジスタＭ２０は、Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流す。

また、トランジスタＭ２３は、Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流し、トランジスタＭ２５は、ＶＳＨＦＴに対応するシフト電流Ｉｓｈｉｆｔを流す。

信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ１２とＭ１３がオフ状態となり、トランジスタＭ１２とＭ１３からの電流供給が絶たれる。これにより、ノードＮ６の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ７の電位は、電流Ｉ２ｎｄ及びシフト電流Ｉｓｈｉｆｔに基づいて決まる。これにより、ノードＮ６とノードＮ７に電圧差が付き、トランジスタＭ９、Ｍ１０、Ｍ１４、及びＭ１７のポジティブフィードバックにより一気に電圧差が広がる。

これによりセンスアンプ１２０は信号ＤＯ及び信号ＤＯＢを確定する。

［時刻Ｔ５］
図８に戻って、動作波形の続きを説明する。コントローラ１７は、判定動作（ステップＳ１００４）が終了すると、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２０のトランジスタＭ８、Ｍ１６、及びＭ１９がオン状態となる。これにより、信号ＤＯ及び信号ＤＯＢの電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

＜１−２−３＞読み出し動作の判定方法
次に、判定動作（ステップＳ１００４）における具体的な判定方法について説明する。

図１２を用いて、プリアンプ１１０の動作特性について説明する。

図１２には、第１読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示している。また、図１２には、第２読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示している。

図１２に示すように、メモリセルが“１”データを記憶している場合、第１読み出し動作によりＶ１ｓｔはＶ１ｓｔ＿１となる。第２読み出し動作において、Ｖ１ｓｔがＶ１ｓｔ＿１の場合、Ｖ２ｎｄは、Ｖ２ｎｄ＿１（Ｖ２ｎｄ＿１＜Ｖ１ｓｔ＿１）となる。

また、図１２に示すように、メモリセルが“０”データを記憶している場合、第１読み出し動作によりＶ１ｓｔはＶ１ｓｔ＿０（Ｖ２ｎｄ＿１＜Ｖ１ｓｔ＿０＜Ｖ１ｓｔ＿１）となる。第２読み出し動作において、Ｖ１ｓｔがＶ１ｓｔ＿０の場合、Ｖ２ｎｄは、Ｖ２ｎｄ＿０（Ｖ１ｓｔ＿０＝Ｖ２ｎｄ＿０）となる。

図１３に各電圧の関係を示している。図１３に示すように、Ｖ１ｓｔ＿０、Ｖ１ｓｔ＿１、Ｖ２ｎｄ＿０はほぼ同じである。そして、Ｖ２ｎｄ＿１のみが、降下された状態となる。なお、図１３の波形図は一例である。

次に、図１４を用いて、第１読み出し動作時にメモリセルが“１”データを記憶している場合のセンスアンプ１２０の動作について説明する。第１読み出し動作時にメモリセルが“１”データを記憶している場合は、Ｖ１ｓｔはＶ１ｓｔ＿１、Ｖ２ｎｄはＶ２ｎｄ＿１となる。

上述したように、Ｖ２ｎｄ＿１はＶ１ｓｔ＿１よりも小さい。そのため、Ｖ２ｎｄ＿１に基づいてトランジスタＭ２３に流れるＩ２ｎｄ（Ｉ２ｎｄ＿１）は、Ｖ１ｓｔ＿１に基づいてトランジスタＭ２０に流れるＩ１ｓｔ（Ｉ１ｓｔ＿１）よりも小さくなる。

また、上述したように、センスアンプ１２０は、Ｉ１ｓｔと、Ｉ２ｎｄ＋Ｉｓｈｉｆｔとを比較する。なお、Ｉ１ｓｔ＿１が、Ｉ２ｎｄ＿１＋Ｉｓｈｉｆｔよりも高くなるように、ＶＳＨＦＴが設定される。

図１４に示すように、Ｉ２ｎｄ＿１＋Ｉｓｈｉｆｔは、Ｉ１ｓｔ＿１よりも十分に小さい。そのため、図８の時刻Ｔ３〜Ｔ４にかけて判定動作を行った場合、適切に信号ＤＯ及び信号ＤＯＢを生成することが可能となる。

次に、図１５を用いて、第１読み出し動作時にメモリセルが“０”データを記憶している場合のセンスアンプ１２０の動作について説明する。第１読み出し動作時にメモリセルが“０”データを記憶している場合は、Ｖ１ｓｔはＶ１ｓｔ＿０、Ｖ２ｎｄはＶ２ｎｄ＿０となる。

上述したように、Ｖ２ｎｄ＿０はＶ１ｓｔ＿０とほぼ同じである。そのため、Ｖ２ｎｄ＿０に基づいてトランジスタＭ２３に流れるＩ２ｎｄ（Ｉ２ｎｄ＿０）は、Ｖ１ｓｔ＿０に基づいてトランジスタＭ２０に流れるＩ１ｓｔ（Ｉ１ｓｔ＿０）とほぼ同じである。なお、図１５では一例として、Ｉ１ｓｔ＿０と、Ｉ２ｎｄ＿０と、の間には大小関係があるように記載している。

上述したように、センスアンプ１２０は、Ｉ１ｓｔと、Ｉ２ｎｄ＋Ｉｓｈｉｆｔとを比較する。なお、Ｉｓｈｉｆｔが、Ｉ２ｎｄ＿０になるように、ＶＳＨＦＴが設定される。

図１５に示すように、Ｉ２ｎｄ＿０＋Ｉｓｈｉｆｔは、Ｉ１ｓｔ＿０よりも大きくなる。そのため、図８の時刻Ｔ３〜Ｔ４にかけて判定動作を行った場合、適切に信号ＤＯ及び信号ＤＯＢを生成することが可能となる。

なお、上述した実施形態では、ステップＳ１００２において、メモリデバイス１０が第１読み出し動作の対象となったメモリセルに対して“０”を書き込む動作について説明した。しかし、メモリデバイス１０は、ステップＳ１００２において、第１読み出し動作の対象となったメモリセルに対して“１”を書き込んでも良い。つまり、“１”を基準状態にしても良い。

なお、ステップＳ１００２において、“１”書き込みを行う場合、コントローラ１７は、読み出し動作時において、信号ＳＨＦＴＤＯを“Ｈ”レベルとし、信号ＳＨＦＴＤＯＢを“Ｌ”レベルとする（図１６参照）。このようにすることにより、判定動作（ステップＳ１００４）時にノードＮ７に、Ｉ２ｎｄを流し、ノードＮ６にＩ１ｓｔ＋Ｉｓｈｉｆｔを流す。これにより、判定動作を行う事が可能となる（図１７参照）。

＜１−３＞効果
上述した実施形態によれば、センスアンプにてシフト電流を生成している。そのため、容易な制御で高品質な読み出し動作を行うことができる。

以下に、上述した実施形態の理解を容易にするために、比較例について説明する。比較例では、プリアンプでシフト電流を生成する場合について説明する。図示しないが、比較例に係るセンスアンプは、トランジスタＭ２１、Ｍ２２、Ｍ２４、Ｍ２５を備えていない。そのため、センスアンプではシフト電流を生成できない。

図１８は、比較例に係るメモリデバイスのプリアンプを示している。図１８に示すように、比較例に係るメモリデバイスのプリアンプは、ＰＭＯＳトランジスタＭ２６、Ｍ２８、ＮＭＯＳトランジスタＭ２７、スイッチＳＷ１、ＳＷ２を備えている。

図１８に示すように、第１読み出し動作時において、トランジスタＭ２７はオン状態、スイッチＳＷ１が接続状態となる。これにより、トランジスタＭ２６を介して、セル電流Ｉｃｅｌｌ＿１ｓｔが供給される。その結果、メモリセルのデータに応じた電位Ｖ１ｓｔが記憶される。

続いて、図１９に示すように、第２読み出し動作時において、トランジスタＭ２７、Ｍ２８はオン状態、スイッチＳＷ２が接続状態となる。これにより、トランジスタＭ２６を介して、セル電流Ｉｃｅｌｌ＿０が供給され、トランジスタＭ２８を介して、シフト電流Ｉｓｈｉｆｔが供給される。

このように、比較例では、第２読み出し動作において、第１読み出し動作で得たＶ１ｓｔを用いてＶ２ｎｄを生成する際、シフト電流Ｉｓｈｉｆｔをビット線に流すことで、Ｖ２ｎｄを調整する。シフト電流Ｉｓｈｉｆｔは、“０”状態と“１”状態のＶ２ｎｄの間に、Ｖ１ｓｔが入るよう調整する必要がある（図２０、図２１参照）。ここでは簡単化の為に読み出し電流バラつきを無視して考えると、シフト電流Ｉｓｈｉｆｔは、“０”状態の読み出し電流（Ｉｃｅｌｌ＿０）と“１”状態の読み出し電流（Ｉｃｅｌｌ＿１）の中間（（Ｉｃｅｌｌ＿０＋Ｉｃｅｌｌ＿１）／２）に設定する場合が、もっともリードマージンを広く取ることが出来る。しかし、メモリセルの微細化などが進み、読み出し電流が小さくなり、Ｉｃｅｌｌ＿０とＩｃｅｌｌ＿１との電流差が縮まると、シフト電流Ｉｓｈｉｆｔの調整に高い精度が求められるという問題がある。つまり、読み出し電流の減少とともに、シフト電流の制御が難しくなっていく。また、Ｖ２ｎｄは、Ｖ１ｓｔと、読み出し電流及びシフト電流とから増幅されて生成される。そのため、シフト電流の制御電圧ノイズが増幅されてＶ２ｎｄに入影響を及ぼす可能性がある。また、比較例では、第１読み出し動作の後の書込み動作において、“０”を基準状態にすることを前提としている。比較例の構成のままでは、第１読み出し動作の後の書込み動作において、“１”を基準状態にすることはできない。

このように、比較例に係るプリアンプでは、高精度なシフト制御と、電源電圧ＶＤＤのノイズを制御する必要がある。また、比較例に係るプリアンプでは、基準状態を選択することができないという問題がある。

しかしながら、上述したように、本実施形態に係るセンス回路１００は、判定動作時において、プリアンプ１１０ではなく、センスアンプ１２０にてシフト電流Ｉｓｈｉｆｔを生成している。そのため、シフト電流を“０”状態の読み出し電流（Ｉｃｅｌｌ＿０）と“１”状態の読み出し電流（Ｉｃｅｌｌ＿１）の中間（（Ｉｃｅｌｌ＿０＋Ｉｃｅｌｌ＿１）／２）で制御する必要がない。そのため、読み出し電流が小さくなり、Ｉｃｅｌｌ＿０とＩｃｅｌｌ＿１との電流差が縮まったとしても、センス回路１００は、中間（（Ｉｃｅｌｌ＿０＋Ｉｃｅｌｌ＿１）／２）を生成する必要がない。そのため、比較例のような高精度なシフト制御は必要としない。

また、上述したように、本実施形態に係るセンス回路１００は、トランジスタＭ２２、及びＭ２５でシフト電流を生成している。トランジスタＭ２２、及びＭ２５は電圧ＶＳＳに関するＮＭＯＳトランジスタであり、電圧ＶＤＤのノイズには鈍感である。そのため、電源電圧ＶＤＤのノイズの影響が少なく、比較例ほど考慮する必要がない。

また、上述したように、本実施形態に係るセンス回路１００は、トランジスタＭ２２、及びＭ２５により、基準状態を変更した場合でも、適宜シフト電流を生成できる。その結果、柔軟に基準状態を選択することができる。

以上のように、上述した実施形態によれば、容易な制御で高品質な読み出し動作を行うことができるメモリデバイスを提供することが可能となる。

＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、プリアンプにカレントミラーを採用する場合について説明する。尚、第２実施形態に係るメモリシステムの基本的な構成及び基本的な動作は、上述した第１実施形態に係るメモリシステムと同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜２−１＞プリアンプの構成
続いて図２２を用いて、第２実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。

図２２に示すように、プリアンプ１１０は、ＰＭＯＳトランジスタＭ２９、Ｍ３０、Ｍ３１、Ｍ３４、ＮＭＯＳトランジスタＭ６、Ｍ７、Ｍ３２、Ｍ３３、Ｍ３５、及び容量Ｃ３、Ｃ４を備えている。

トランジスタＭ２９の一端は電源電圧ＶＤＤが印加され、他端及びゲート電極はノードＮ１５に接続される。

トランジスタＭ３０の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１６に接続され、ゲート電極はノードＮ１５に接続される。

トランジスタＭ３１の一端はノードＮ１６に接続され、他端はノードＮ１７に接続され、ゲート電極は信号ＳＷ１Ｂが供給される。

トランジスタＭ３２の一端はノードＮ１６に接続され、他端はノードＮ１７に接続され、ゲート電極は信号ＳＷ１Ｐが供給される。

トランジスタＭ３１及びトランジスタＭ３２は一つのスイッチとして機能する。

トランジスタＭ３３の一端はノードＮ１６に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極はノードＮ１７に接続される。

容量Ｃ３は、一端がノードＮ１７に接続され、他端は接地電圧ＶＳＳが印加される。

トランジスタＭ３４の一端はノードＮ１６に接続され、他端はノードＮ１８に接続され、ゲート電極は信号ＳＷ２Ｂが供給される。

トランジスタＭ３５の一端はノードＮ１６に接続され、他端はノードＮ１８に接続され、ゲート電極は信号ＳＷ２Ｐが供給される。

トランジスタＭ３４及びトランジスタＭ３５は一つのスイッチとして機能する。

容量Ｃ４は、一端がノードＮ１８に接続され、他端は接地電圧ＶＳＳが印加される。

ノードＮ１７の電位はＶ１ｓｔとしてセンスアンプ１２０に供給される。トランジスタＭ３１、Ｍ３２、Ｍ３３、容量Ｃ３、ノードＮ１７は、Ｖ１ｓｔ生成部として考えることができる。

ノードＮ１８の電位はＶ２ｎｄとしてセンスアンプ１２０に供給される。トランジスタＭ３３、Ｍ３４、Ｍ３５、容量Ｃ４、ノードＮ１８は、Ｖ２ｎｄ生成部として考えることができる。

＜２−２＞動作
＜２−２−１＞読み出し動作の詳細
図８の波形図に沿って、第２実施形態に係るメモリシステムの読み出し動作の詳細を説明する。

［時刻Ｔ０］〜［時刻Ｔ１］
コントローラ１７は、第１読み出し動作（ステップＳ１００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、信号Ｖｃｌａｍｐを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂを“Ｌ”レベルとする。

これにより、図２３に示すように、トランジスタＭ６、Ｍ７、Ｍ３１、Ｍ３２、Ｍ３４、Ｍ３５はオン状態となる。これにより、ノードＮ１５は、ノードＮ４、ビット線（グローバルビット線）、メモリセルＭＣ、及びソ−ス線（グローバルソース線）を介して接地される。その結果、ノードＮ１５の電位が低下し、トランジスタＭ２９、Ｍ３０がオン状態となる。

トランジスタＭ２９がオン状態となると、トランジスタＭ２９は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給する。トランジスタＭ２９は、ダイオード接続トランジスタとして駆動する。

トランジスタＭ３０は、ノードＮ１５の電位に基づいて駆動する。そのため、ノードＮ１６に、セル電流（Ｉｃｅｌｌ＿１ｓｔ）のコピー電流（Ｉｃｏｐｙ＿１ｓｔ）を供給する。

以上の様に、トランジスタＭ２９及びＭ３０はカレントミラーを構成している。

そして、ノードＮ１７の電位は、コピー電流（Ｉｃｏｐｙ＿１ｓｔ）に基づく電圧情報（信号電圧）Ｖ１ｓｔになる。

以上のように、プリアンプ１１０は、トランジスタＭ２９、Ｍ６、Ｍ７から構成される第１電流経路を介して、メモリセルＭＣにセル電流（Ｉｃｅｌｌ＿１ｓｔ）を流す。また、プリアンプ１１０は、トランジスタＭ３０から構成される第２電流経路を介して、ノードＮ１７にコピー電流（Ｉｃｏｐｙ＿１ｓｔ）を流す。この第１電流経路と、第２電流経路とは、電気的に分離されている。

［時刻Ｔ１］〜［時刻Ｔ２］
図８に戻って、動作波形の続きを説明する。コントローラ１７は、“０”書き込み動作（ステップＳ１００２）において、信号ＲＥＮ、信号ＳＷ１Ｐ、を“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０及び信号ＳＷ１Ｂを“Ｈ”レベルに立ち上げる。

また、プリアンプ１１０のトランジスタＭ３１、及びＭ３２がオフ状態となる。これにより、ノードＮ１７は、電圧情報（信号電圧）Ｖ１ｓｔを記憶する。

これにより、図２４に示すように、トランジスタＭ６、Ｍ７、Ｍ３０、Ｍ３４、Ｍ３５はオン状態となる。これにより、ノードＮ１５は、ノードＮ４、ビット線（グローバルビット線）、メモリセルＭＣ、及びソ−ス線（グローバルソース線）を介して接地される。その結果、ノードＮ１５の電位が低下し、トランジスタＭ２９、Ｍ３０がオン状態となる。トランジスタＭ３３は、Ｖ１ｓｔに基づいてオン状態となる。

トランジスタＭ２９は、“０”データを記憶しているメモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿０）を供給する。トランジスタＭ２９は、ダイオード接続トランジスタとして駆動する。

トランジスタＭ３０は、ノードＮ１５の電位に基づいて駆動する。そのため、ノードＮ１６に、セル電流（Ｉｃｅｌｌ＿０）のコピー電流（Ｉｃｏｐｙ＿０）を供給する。

また、トランジスタＭ３３は、Ｖ１ｓｔの電圧に基づく定電流トランジスタとして駆動する。

そして、ノードＮ１８の電位は、コピー電流（Ｉｃｏｐｙ＿０）に基づく電圧情報（信号電圧）Ｖ２ｎｄになる。

以上のように、プリアンプ１１０は、トランジスタＭ２９、Ｍ６、Ｍ７から構成される第１電流経路を介して、メモリセルＭＣにセル電流（Ｉｃｅｌｌ＿０）を流す。また、プリアンプ１１０は、トランジスタＭ３０から構成される第２電流経路を介して、ノードＮ１８にコピー電流（Ｉｃｏｐｙ＿０）を流す。この第１電流経路と、第２電流経路とは、電気的に分離されている。

［時刻Ｔ３］〜
メモリシステム１は、第１実施形態で説明した動作と同様の動作を行う。

＜２−２−２＞読み出し動作の判定方法
次に、判定動作（ステップＳ１００４）における具体的な判定方法について説明する。

図２５を用いて、プリアンプ１１０の動作特性について説明する。

図２５には、第１読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示している。また、図２５には、第２読み出し時のトランジスタＭ１の特性と、メモリセルの特性との関係を示している。

図２５に示すように、メモリセルが“１”データを記憶している場合、第１読み出し動作によりＶ１ｓｔはＶ１ｓｔ＿１となる。第２読み出し動作において、Ｖ１ｓｔがＶ１ｓｔ＿１の場合、Ｖ２ｎｄは、Ｖ２ｎｄ＿１（Ｖ１ｓｔ＿１＜Ｖ２ｎｄ＿１）となる。

また、図２５に示すように、メモリセルが“０”データを記憶している場合、第１読み出し動作によりＶ１ｓｔはＶ１ｓｔ＿０（Ｖ１ｓｔ＿１＜Ｖ１ｓｔ＿０＜Ｖ２ｎｄ＿１）となる。第２読み出し動作において、Ｖ１ｓｔがＶ１ｓｔ＿０の場合、Ｖ２ｎｄは、Ｖ２ｎｄ＿０（Ｖ１ｓｔ＿０＝Ｖ２ｎｄ＿０）となる。

図２６に各電圧の関係を示している。図２６に示すように、Ｖ１ｓｔ＿０、Ｖ１ｓｔ＿１、Ｖ２ｎｄ＿０はほぼ同じである。

次に、図２７を用いて、第１読み出し動作時にメモリセルが“１”データを記憶している場合のセンスアンプ１２０の動作について説明する。第１読み出し動作時にメモリセルが“１”データを記憶している場合は、Ｖ１ｓｔはＶ１ｓｔ＿１、Ｖ２ｎｄはＶ２ｎｄ＿１となる。

上述したように、Ｖ２ｎｄ＿１はＶ１ｓｔ＿１よりも大きい。そのため、Ｖ２ｎｄ＿１に基づいてトランジスタＭ２３に流れるＩ２ｎｄ（Ｉ２ｎｄ＿１）は、Ｖ１ｓｔ＿１に基づいてトランジスタＭ２０に流れるＩ１ｓｔ（Ｉ１ｓｔ＿１）よりも大きくなる。

また、上述したように、センスアンプ１２０は、Ｉ１ｓｔ＋Ｉｓｈｉｆｔと、Ｉ２ｎｄとを比較する。なお、Ｉ１ｓｔ＿１＋Ｉｓｈｉｆｔが、Ｉ２ｎｄ＿１よりも低くなるように、ＶＳＨＦＴが設定される。

しかし、図２７に示すように、Ｉ２ｎｄ＿１は、Ｉ１ｓｔ＿１＋Ｉｓｈｉｆｔよりも十分に大きい。そのため、図８の時刻Ｔ３〜Ｔ４にかけて判定動作を行った場合、適切に信号ＤＯ及び信号ＤＯＢを生成することが可能となる。

次に、図２８を用いて、第１読み出し動作時にメモリセルが“０”データを記憶している場合のセンスアンプ１２０の動作について説明する。第１読み出し動作時にメモリセルが“０”データを記憶している場合は、Ｖ１ｓｔはＶ１ｓｔ＿０、Ｖ２ｎｄはＶ２ｎｄ＿０となる。

上述したように、Ｖ２ｎｄ＿０はＶ１ｓｔ＿０とほぼ同じである。そのため、Ｖ２ｎｄ＿０に基づいてトランジスタＭ２３に流れるＩ２ｎｄ（Ｉ２ｎｄ＿０）は、Ｖ１ｓｔ＿０に基づいてトランジスタＭ２０に流れるＩ１ｓｔ（Ｉ１ｓｔ＿０）とほぼ同じである。

上述したように、センスアンプ１２０は、Ｉ１ｓｔ＋Ｉｓｈｉｆｔと、Ｉ２ｎｄとを比較する。なお、Ｉｓｈｉｆｔが、Ｉ２ｎｄ＿０になるように、ＶＳＨＦＴが設定される。

図２８に示すように、Ｉ２ｎｄ＿０は、Ｉ１ｓｔ＿０＋Ｉｓｈｉｆｔよりも小さくなる。そのため、図８の時刻Ｔ３〜Ｔ４にかけて判定動作を行った場合、適切に信号ＤＯ及び信号ＤＯＢを生成することが可能となる。

＜２−３＞効果
上述した実施形態によれば、第１読み出し動作及び第２読み出し動作において、ビット線（グローバルビット線）を充電するトランジスタＭ２９は、ダイオード接続トランジスタとして駆動する。そのため、高速にビット線を充電することができ、読み出し動作の速度を上げることができる。

以下に、上述した実施形態の理解を容易にするために、比較例について説明する。比較例では、第２読み出し動作において、ビット線（グローバルビット線）を充電するトランジスタＭ２６は、定電流トランジスタとして駆動する場合について説明する。

図２９は、比較例に係るメモリデバイスのプリアンプを示している。図２９に示すように、比較例に係るメモリデバイスのプリアンプは、ＰＲＯＳトランジスタＭ２６、ＮＭＯＳトランジスタＭ２７、スイッチＳＷ１を備えている。これにより、トランジスタＭ２６を介して、セル電流Ｉｃｅｌｌ＿１ｓｔが供給される。その結果、メモリセルのデータに応じた電位Ｖ１ｓｔが記憶される。

続いて、図３０に示すように、第２読み出し動作時において、スイッチＳＷ１がオフ状態となる。これにより、トランジスタＭ２６は、定電流トランジスタとしてセル電流Ｉｃｅｌｌ＿０を供給する。しかし、第１読み出し動作時の読み出し電流が小さく、Ｖ１ｓｔが大きい場合、ビット線充電の速度が低下する。その結果、第２読み出し動作に要する時間が増大してしまう可能性がある。ＭＴＪ素子を小さくするスケーリングが進むと、ともに読み出し電流も小さくする必要がある。このため、比較例では読み出し速度が遅くなることを意味する。

上述した実施形態によれば、ビット線を充電する電流経路と、Ｖ１ｓｔ及びＶ２ｎｄを生成する経路とを電気的に分離している。そのため、ビット線を充電する電流経路においては、ダイオード接続を利用してビット線を充電することができる。そのため、上述した実施形態に係るプリアンプは、第１読み出し結果が小さくＶ１ｓｔが大きくなった場合でも、Ｖ１ｓｔの大小に関係無くダイオード接続を利用してビット線を充電することができる。

更に、第１実施形態で説明したセンスアンプを採用することにより、第１実施形態で説明した効果を得ることもできる。

＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、センスアンプの別の例について説明する。尚、第３実施形態に係るメモリシステムの基本的な構成及び基本的な動作は、上述した第１及び第２実施形態に係るメモリシステムと同様である。従って、上述した第１及び第２実施形態で説明した事項及び上述した第１及び第２実施形態から容易に類推可能な事項についての説明は省略する。

＜３−１＞センスアンプアンプの構成
続いて図３１を用いて、第３実施形態に係るメモリデバイスのセンスアンプ１２０の構成について説明する。

図３１に示すように、センスアンプ１２０は、ＰＭＯＳトランジスタＭ３６、Ｍ３７、Ｍ３８、Ｍ４１、ＮＭＯＳトランジスタＭ３９、Ｍ４０、Ｍ４２、Ｍ４３、Ｍ４４、Ｍ４５、Ｍ４６、Ｍ４７、Ｍ４８を備えている。

トランジスタＭ３６の一端は電源電圧ＶＤＤが印加され、他端はノードＮ１９に接続され、ゲート電極は信号ＬＡＴＰＢが供給される。

トランジスタＭ３７の一端はノードＮ１９に接続され、他端はノードＮ２０に接続され、ゲート電極はノードＮ２１に接続される。

トランジスタＭ３８の一端はノードＮ１９に接続され、他端はノードＮ２１に接続され、ゲート電極はノードＮ２０に接続される。

トランジスタＭ３９の一端はノードＮ２０に接続され、他端はノードＮ２２に接続され、ゲート電極はノードＮ２１に接続される。

トランジスタＭ４０の一端はノードＮ２１に接続され、他端はノードＮ２２に接続され、ゲート電極はノードＮ２０に接続される。

トランジスタＭ４１の一端はノードＮ２０に接続され、他端はノードＮ２１に接続され、ゲート電極は信号ＳＥＮＢが供給される。

トランジスタＭ４２の一端はノードＮ２２に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＬＡＴＮが供給される。

トランジスタＭ４３の一端はノードＮ２０に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖ１ｓｔが供給される。

トランジスタＭ４４の一端はノードＮ２０に接続され、他端はノードＮ２３に接続され、ゲート電極は信号ＳＨＦＴＤＯが供給される。

トランジスタＭ４５の一端はノードＮ２３に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＨＦＴが供給される。

トランジスタＭ４６の一端はノードＮ２１に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号Ｖ２ｎｄが供給される。

トランジスタＭ４７の一端はノードＮ２１に接続され、他端はノードＮ２４に接続され、ゲート電極は信号ＳＨＦＴＤＯＢが供給される。

トランジスタＭ４８の一端はノードＮ２４に接続され、他端は接地電圧ＶＳＳが印加され、ゲート電極は信号ＶＳＨＦＴが供給される。

ノードＮ２０の電位はＤＯとしてＩＯ回路１６に供給される。

ノードＮ２１の電位はＤＯＢとしてＩＯ回路１６に供給される。

＜３−２＞読み出し動作の詳細
図３２の波形図に沿って、第３実施形態に係るメモリシステムの読み出し動作の詳細を説明する。なお、プリアンプ１１０については、第１実施形態で説明したプリアンプでも、第２実施形態で説明したプリアンプでも適用可能である。ここでは、一例として、第１実施形態で説明したプリアンプを適用する場合について説明する。

［時刻Ｔ１０］〜［時刻Ｔ１３］
メモリデバイス１０は、図８を用いて第１実施形態で説明した時刻Ｔ０〜時刻Ｔ３までの動作と同様の動作を行う。

［時刻Ｔ１３］〜［時刻Ｔ１５］
コントローラ１７は、判定動作（ステップＳ１００４）において、信号ＲＥＮ、信号ＳＷ２Ｐを“Ｌ”レベルに立ち下げ、信号ＳＷ２Ｐ、信号ＳＥＮＢを“Ｈ”レベルに立ち上げる。また、コントローラ１７は、信号ＳＨＦＴＤＯ、信号ＶＳＨＦＴ、信号ＬＡＴＰＢを“Ｈ”レベルとし、信号ＳＨＦＴＤＯＢ、信号ＬＡＴＮを“Ｌ”レベルとする。

図３３に示すように、センスアンプ１２０のトランジスタＭ４３、Ｍ４４、Ｍ４５、Ｍ４６がオン状態となる。また、トランジスタＭ４７はオフ状態となる。

これにより、トランジスタＭ４３は、Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流し、トランジスタＭ４５は、ＶＳＨＦＴに対応するシフト電流Ｉｓｈｉｆｔを流す。つまり、ノードＮ２０の電位は、電流Ｉ１ｓｔ及びシフト電流Ｉｓｈｉｆｔに基づいて決まる。

また、トランジスタＭ４６は、Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流す。つまり、ノードＮ２１の電位は、電流Ｉ２ｎｄに基づいて決まる。

ノードＮ２０の電位と、ノードＮ２１の電位とに、十分に差が出る時刻Ｔ１４において、コントローラ１７は、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げる。

［時刻Ｔ１５］
図３２に戻って、動作波形の続きを説明する。コントローラ１７は、判定動作（ステップＳ１００４）が終了すると、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２０のトランジスタＭ４２がオン状態となる。これにより、信号ＤＯ及び信号ＤＯＢの電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

なお、ステップＳ１００２において、“１”書き込みを行う場合、コントローラ１７は、読み出し動作時において、信号ＳＨＦＴＤＯを“Ｌ”レベルとし、信号ＳＨＦＴＤＯＢを“Ｈ”レベルとする（図３４参照）。このようにすることにより、判定動作（ステップＳ１００４）時にノードＮ２１に、Ｉ２ｎｄ＋Ｉｓｈｉｆｔを流し、ノードＮ２０にＩ１ｓｔを流す（図３５参照）。これにより、判定動作を行う事が可能となる。

＜３−３＞効果
上述したように、センスアンプでシフト電流を生成する回路であれば、第１実施形態で説明した効果と同様の効果を得ることができる。

また、第２実施形態で説明したプリアンプを適用すれば、第２実施形態で説明した効果も得ることができる。

＜４＞第４実施形態
第４実施形態について説明する。上述した第１〜第３実施形態に係るセンス回路１００は、判定動作時において、プリアンプ１１０ではなく、センスアンプ１２０にてシフト電流Ｉｓｈｉｆｔを生成している。つまり、第１〜第３実施形態では、プリアンプ１１０ではなく、センスアンプ１２０にてシフト制御を行っている。しかし、第４実施形態では、センスアンプ１２０ではなく、プリアンプ１１０にてシフト制御を行う例について説明する。尚、第４実施形態に係るメモリシステムの基本的な構成及び基本的な動作は、上述した第１実施形態に係るメモリシステムと同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜４−１＞構成
＜４−１−１＞プリアンプの構成
図３６を用いて、第４実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。

プリアンプ１１０は、シフト回路１１１を備えている。具体的には、図３６に示すように、シフト回路１１１は、ＰＭＯＳトランジスタＭ４９、Ｍ５１、ＮＭＯＳトランジスタＭ５０、Ｍ５２及び容量Ｃ５を備えている。

トランジスタＭ４９の一端はノードＮ３に接続され、他端はノードＮ２５に接続され、ゲート電極は信号ＳＷ３Ｂが供給される。

トランジスタＭ５０の一端はノードＮ３に接続され、他端はノードＮ２５に接続され、ゲート電極は信号ＳＷ３Ｐが供給される。

トランジスタＭ４９及びトランジスタＭ５０は一つのスイッチとして機能する。

トランジスタＭ５１の一端はノードＮ２５に接続され、他端はノードＮ２６に接続され、ゲート電極は信号ＳＷ４Ｂが供給される。

トランジスタＭ５２の一端はノードＮ２５に接続され、他端はノードＮ２６に接続され、ゲート電極は信号ＳＷ４Ｐが供給される。

トランジスタＭ５１及びトランジスタＭ５２は一つのスイッチとして機能する。

ノードＮ２６には、電圧ＶＳＨＦＴＧが印加される。

容量Ｃ５は、一端がノードＮ２５に接続され、他端は接地電圧ＶＳＳが印加される。

プリアンプ１１０の動作については後述する。

＜４−１−２＞センスアンプアンプの構成
続いて図３７を用いて、第４実施形態に係るメモリデバイスのセンスアンプ１２０の構成について説明する。

上述したように、第４実施形態では、センスアンプ１２０ではなく、プリアンプ１１０にてシフト制御を行う。そのため、第４実施形態では、第１実施形態に係るメモリデバイスのセンスアンプ１２０に設けられた、シフト制御用の回路は不要となる。具体的な構成としては、図３７に示すように、第４実施形態に係るメモリデバイスのセンスアンプ１２０は、第１実施形態に係るメモリデバイスのセンスアンプ１２０（図６参照）からＮＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２４、Ｍ２５を削除した構成となる。

センスアンプ１２０の動作については後述する。

＜４−２＞動作
＜４−２−１＞読み出し動作の概要
図３８を用いて、第４実施形態に係るメモリシステムの読み出し動作の概要を説明する。

［ステップＳ２００１］
メモリデバイス１０は、ステップＳ２００１では、図７で説明したステップＳ１００１と同様の動作を行う。

[ステップＳ２００２]
メモリデバイス１０は、ステップＳ２００２では、図７で説明したステップＳ１００２と同様の動作を行う。

[ステップＳ２００３]
メモリデバイス１０は、第１読み出し動作の対象となったメモリセルに対して第２読み出し動作を行なう。プリアンプ１１０は、この第２読み出し動作により、電圧情報（信号電圧）Ｖ２ｎｄｂを生成する。

[ステップＳ２００４]
プリアンプ１１０は、ステップＳ２００３によって生成された電圧情報（信号電圧）Ｖ２ｎｄｂをシフトさせ、電圧情報（信号電圧）Ｖ２ｎｄを生成する。

[ステップＳ２００５]
センスアンプ１２０は、ステップＳ２００４によって生成されたＶ２ｎｄに基づいて、ステップＳ２００１によって生成されたＶ１ｓｔの結果を判定する。

＜４−２−２＞読み出し動作の詳細
図３９の波形図に沿って、第４実施形態に係るメモリシステムの読み出し動作の詳細を説明する。

［時刻Ｔ１６］〜［時刻Ｔ１７］
コントローラ１７は、第１読み出し動作（ステップＳ２００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、信号ＳＷ３Ｂ、信号ＳＷ４Ｐ、信号Ｖｃｌａｍｐを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂ、信号ＳＷ３Ｐ、信号ＳＷ４Ｂ、を“Ｌ”レベルとする。

これにより、図４０に示すように、トランジスタＭ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ５１、Ｍ５２はオン状態となる。また、トランジスタＭ４９、Ｍ５０はオフ状態となる。これにより、ノードＮ２の電位が低下し、トランジスタＭ１がオン状態となる。

また、ノードＮ２５は、ノードＮ２６、及びトランジスタＭ５１、Ｍ５２を介して、電圧ＶＳＨＦＴＧＣに充電される。このように、プリアンプ１１０は、第１読み出し動作と並行してシフト回路１１１の充電動作を行う。

［時刻Ｔ１７］〜［時刻Ｔ１８］
図３９に戻って、動作波形の続きを説明する。コントローラ１７は、“０”書き込み動作（ステップＳ２００２）において、信号ＲＥＮ、信号ＳＷ１Ｐ、を“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０及び信号ＳＷ１Ｂを“Ｈ”レベルに立ち上げる。

図４１に示すように、プリアンプ１１０のトランジスタＭ２、Ｍ３、Ｍ７がオフ状態となる。これにより、ノードＮ２は、電圧情報（信号電圧）Ｖ１ｓｔを記憶する。

また、ノードＮ２５は、ノードＮ２６、及びトランジスタＭ５１、Ｍ５２を介して、電圧ＶＳＨＦＴＧＣに充電される。このように、プリアンプ１１０は、“０”書き込み動作と並行してシフト回路１１１の充電動作を行う。

［時刻Ｔ１８］〜［時刻Ｔ１９］
図３９に戻って、動作波形の続きを説明する。コントローラ１７は、第２読み出し動作（ステップＳ２００３）において、信号ＲＥＮを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０を“Ｌ”レベルに立ち下げる。

これにより、図４２に示すように、トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７はオン状態となる。また、トランジスタＭ１は、Ｖ１ｓｔに基づいてオン状態となる。

そして、ノードＮ３の電位は、セル電流（Ｉｃｅｌｌ＿０）に基づく電圧情報（信号電圧）Ｖ２ｎｄｂになる。

また、ノードＮ２５は、ノードＮ２６、及びトランジスタＭ５１、Ｍ５２を介して、電圧ＶＳＨＦＴＧＣに充電される。このように、プリアンプ１１０は、第２読み出し動作と並行してシフト回路１１１の充電動作を行う。

［時刻Ｔ１９］〜［時刻Ｔ２０］
図３９に戻って、動作波形の続きを説明する。コントローラ１７は、シフト動作（ステップＳ２００４）において、信号ＳＷ２Ｂ、ＳＷ３Ｐ、ＳＷ４Ｂを“Ｈ”レベルに立ち上げ、信号ＲＥＮ、信号ＳＷ２Ｐ、ＳＷ３Ｂ、ＳＷ４Ｐを“Ｌ”レベルに立ち下げる。

これにより、図４３に示すように、トランジスタＭ４９、Ｍ５０はオン状態となり、トランジスタＭ７、Ｍ４、Ｍ５、Ｍ７、Ｍ５１、Ｍ５２はオフ状態となる。このため、ノードＮ２５に充電されていた電圧ＶＳＨＦＴＧＣが、ノードＮ３に共有される。このような動作をチャージシェアなどとも記載する。

そのため、図４４に記載するように、電圧情報（信号電圧）Ｖ２ｎｄｂに対して、チャージシェアが行われ、電圧情報（信号電圧）Ｖ２ｎｄｂがプラス方向にシフト（昇圧）され、電圧情報（信号電圧）Ｖ２ｎｄ（Ｖ２ｎｄ＿０、Ｖ２ｎｄ＿１）が生成される。これにより、ノードＮ３にて電圧情報（信号電圧）Ｖ２ｎｄが記憶される。

電圧情報（信号電圧）Ｖ２ｎｄ（Ｖ２ｎｄ＿０、Ｖ２ｎｄ＿１）は、ＶＳＨＦＴＧに基づいて生成される。そのため、電圧情報（信号電圧）Ｖ１ｓｔが電圧情報（信号電圧）Ｖ２ｎｄ＿０及びＶ２ｎｄ＿１の間となるようにＶＳＨＦＴＧが設定される。

［時刻Ｔ２０］〜［時刻Ｔ２２］
図３９に戻って、動作波形の続きを説明する。コントローラ１７は、判定動作（ステップＳ２００５）において、信号ＳＥＮ２を“Ｈ”レベルに立ち上げる。また、コントローラ１７は、信号ＶＳＨＦＴ、信号ＬＡＴＰＢを“Ｈ”レベルとし、信号ＬＡＴＮ、信号ＳＥＮを“Ｌ”レベルとする。

センスアンプ１２０のトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１７、Ｍ１８、Ｍ２０、Ｍ２３がオン状態となる。

これにより、トランジスタＭ２０は、Ｖ１ｓｔに対応する電流Ｉ１ｓｔを流し、トランジスタＭ２３は、Ｖ２ｎｄに対応する電流Ｉ２ｎｄを流す。

時刻Ｔ２１において、コントローラ１７は、信号ＳＥＮを“Ｈ”レベルにすることで、トランジスタＭ１２とＭ１３がオフ状態となり、トランジスタＭ１２とＭ１３からの電流供給が絶たれる。これにより、ノードＮ６の電位は、電流Ｉ１ｓｔに基づいて決まる。ノードＮ７の電位は、電流Ｉ２ｎｄに基づいて決まる。これにより、ノードＮ６とノードＮ７に電圧差が付き、トランジスタＭ９、Ｍ１０、Ｍ１４、及びＭ１７のポジティブフィードバックにより一気に電圧差が広がる。

［時刻Ｔ２２］
図３９に戻って、動作波形の続きを説明する。コントローラ１７は、判定動作（ステップＳ２００５）が終了すると、信号ＬＡＴＰＢを“Ｌ”レベルに立ち下げ、信号ＬＡＴＮを“Ｈ”レベルに立ち上げる。これにより、センスアンプ１２０のトランジスタＭ８、Ｍ１６、及びＭ１９がオン状態となる。これにより、信号ＤＯ及び信号ＤＯＢの電位差を“Ｈ”レベルと“Ｌ”レベルと、に広げる。

なお、本実施形態では、図３８のステップＳ２００２において、メモリデバイス１０が第１読み出し動作の対象となったメモリセルに対して“０”を書き込む動作について説明した。しかし、メモリデバイス１０は、ステップＳ２００２において、第１読み出し動作の対象となったメモリセルに対して“１”を書き込んでも良い。つまり、“１”を基準状態にしても良い。図３８のステップＳ２００２において、“１”書き込みを行う場合、コントローラ１７は、信号ＷＲＩＴＥ１を“Ｈ”レベルとする（図４５参照）。

＜４−３＞効果
上述した実施形態によれば、プリアンプはチャージシェアにより電圧Ｖ２ｎｄを生成している。そのため、電源ノイズやＰＶＴ（process, voltage, and temperature）ばらつきの影響を低減し、読出しマージンを向上することができる。

第１実施形態にて図１８〜図２１を用いて説明したように、比較例では、第１読み出し動作で得たＶ１ｓｔを用いてＶ２ｎｄを生成する際、シフト電流Ｉｓｈｉｆｔをビット線に流すことで、Ｖ２ｎｄを調整している。しかし、メモリセルの微細化などが進み、読み出し電流が小さくなり、Ｉｃｅｌｌ＿０とＩｃｅｌｌ＿１との電流差が縮まると、シフト電流Ｉｓｈｉｆｔの調整に高い精度が求められるという問題がある。つまり、読み出し電流の減少とともに、電源ノイズやＰＶＴばらつきの影響が大きくなり、シフト電流の制御が難しくなっていく。また、Ｖ２ｎｄは、Ｖ１ｓｔと、読み出し電流及びシフト電流とから増幅されて生成される。そのため、シフト電流の制御電圧ノイズが増幅されてＶ２ｎｄに入影響を及ぼす可能性がある。また、比較例では、第１読み出し動作の後の書込み動作において、“０”を基準状態にすることを前提としている。比較例の構成のままでは、第１読み出し動作の後の書込み動作において、“１”を基準状態にすることはできない。

しかしながら、上述したように、本実施形態に係るプリアンプ１１０は、予め充電された電圧を用いて、Ｖ２ｎｄを生成している。予め充電された電圧は、電圧ＶＤＤのノイズには鈍感である。そのため、電源電圧ＶＤＤのノイズの影響が少なく、比較例ほど考慮する必要がない。

また、上述したように、本実施形態に係るプリアンプ１１０は、基準状態を変更した場合でも、適宜シフト電流を生成できる。その結果、柔軟に基準状態を選択することができる。

＜５＞第５実施形態
第５実施形態について説明する。第５実施形態も第４実施形態と同様に、センスアンプ１２０ではなく、プリアンプ１１０にてシフト制御を行う。第５実施形態では、プリアンプの別の例について説明する。尚、第５実施形態に係るメモリシステムの基本的な構成及び基本的な動作は、上述した第１、第４実施形態に係るメモリシステムと同様である。従って、上述した第１、第４実施形態で説明した事項及び上述した第１、第４実施形態から容易に類推可能な事項についての説明は省略する。

＜５−１＞プリアンプの構成
図４６を用いて、第５実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。

プリアンプ１１０は、シフト回路１１２を備えている。具体的には、図４６に示すように、シフト回路１１２は、ＰＭＯＳトランジスタＭ５３、Ｍ５５、ＮＭＯＳトランジスタＭ５４、Ｍ５６を備えている。

トランジスタＭ５３の一端はノードＮ２７に接続され、他端はノードＮ２８に接続され、ゲート電極は信号ＳＷ３Ｂが供給される。

トランジスタＭ５４の一端はノードＮ２７に接続され、他端はノードＮ２８に接続され、ゲート電極は信号ＳＷ３Ｐが供給される。

トランジスタＭ５３及びトランジスタＭ５４は一つのスイッチとして機能する。

ノードＮ２７は容量Ｃ１の他端に接続され、ノードＮ２８は接地されている。

トランジスタＭ５５の一端はノードＮ２７に接続され、他端はノードＮ２９に接続され、ゲート電極は信号ＳＷ４Ｂが供給される。

トランジスタＭ５６の一端はノードＮ２７に接続され、他端はノードＮ２９に接続され、ゲート電極は信号ＳＷ４Ｐが供給される。

トランジスタＭ５５及びトランジスタＭ５６は一つのスイッチとして機能する。

ノードＮ２９には、電圧ＶＳＨＦＴＧが印加される。

プリアンプ１１０の動作については後述する。

＜５−２＞動作
＜５−２−１＞読み出し動作の概要
図４７を用いて、第５実施形態に係るメモリシステムの読み出し動作の概要を説明する。

［ステップＳ３００１］
メモリコントローラ２０は、ホスト２から読み出し命令を受信すると、メモリデバイス１０に対してアクティヴコマンド及び読み出しコマンドを発行する。

メモリデバイス１０は、メモリコントローラ２０からアクティヴコマンド及び読み出しコマンドを受信すると、読み出し対象のメモリセルに対して第１読み出し動作を行なう。プリアンプ１１０は、この第１読み出し動作により、読み出し対象のメモリセルの抵抗状態を、電圧情報（信号電圧）Ｖ１ｓｔｂとして記憶する。このようにして電圧情報（信号電圧）Ｖ１ｓｔｂが生成される。

[ステップＳ３００２]
メモリデバイス１０は、ステップＳ３００２では、図７で説明したステップＳ１００２と同様の動作を行う。

[ステップＳ３００３]
メモリデバイス１０は、ステップＳ３００３では、図７で説明したステップＳ１００３と同様の動作を行う。

[ステップＳ３００４]
プリアンプ１１０は、ステップＳ３００１によって記憶された電圧情報（信号電圧）Ｖ１ｓｔｂをシフトさせ、電圧情報（信号電圧）Ｖ１ｓｔを生成する。

[ステップＳ３００５]
センスアンプ１２０は、ステップＳ３００３によって生成されたＶ２ｎｄに基づいて、ステップＳ３００４によって生成されたＶ１ｓｔの結果を判定する。

＜５−２−２＞読み出し動作の詳細
図３９の波形図に沿って、第５実施形態に係るメモリシステムの読み出し動作の詳細を説明する。

［時刻Ｔ１６］〜［時刻Ｔ１７］
コントローラ１７は、第１読み出し動作（ステップＳ３００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、信号ＳＷ３Ｂ、信号ＳＷ４Ｐ、信号Ｖｃｌａｍｐを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂ、信号ＳＷ３Ｐ、信号ＳＷ４Ｂ、を“Ｌ”レベルとする。

これにより、図４８に示すように、トランジスタＭ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ５５、Ｍ５６はオン状態となる。また、トランジスタＭ５３、Ｍ５４はオフ状態となる。これにより、ノードＮ２の電位が低下し、トランジスタＭ１がオン状態となる。

トランジスタＭ１がオン状態となると、トランジスタＭ１は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給する。

また、ノードＮ２７は、ノードＮ２９、及びトランジスタＭ５５、Ｍ５６を介して、電圧ＶＳＨＦＴＧＣに充電される。このように、プリアンプ１１０は、第１読み出し動作と並行してシフト回路１１２の充電動作を行う。

そして、ノードＮ２の電位は、セル電流（Ｉｃｅｌｌ＿１ｓｔ）及び電圧ＶＳＨＦＴＧＣに基づく電圧情報（信号電圧）Ｖ１ｓｔｂになる。

［時刻Ｔ１７］〜［時刻Ｔ１８］
図３９に戻って、動作波形の続きを説明する。コントローラ１７は、“０”書き込み動作（ステップＳ３００２）において、信号ＲＥＮ、信号ＳＷ１Ｐ、を“Ｌ”レベルに立ち下げ、信号ＷＲＩＴＥ０及び信号ＳＷ１Ｂを“Ｈ”レベルに立ち上げる。

図４９に示すように、プリアンプ１１０のトランジスタＭ２、Ｍ３、Ｍ７がオフ状態となる。これにより、ノードＮ２は、電圧情報（信号電圧）Ｖ１ｓｔを記憶する。

［時刻Ｔ１８］〜［時刻Ｔ１９］
図３９に戻って、動作波形の続きを説明する。コントローラ１７は、第２読み出し動作（ステップＳ３００３）において、信号ＲＥＮを“Ｈ”レベルに立ち上げ、信号ＷＲＩＴＥ０を“Ｌ”レベルに立ち下げる。

これにより、図５０に示すように、トランジスタＭ４、Ｍ５、Ｍ６、Ｍ７はオン状態となる。また、トランジスタＭ１は、Ｖ１ｓｔｂに基づいてオン状態となる。

［時刻Ｔ１９］〜［時刻Ｔ２０］
図３９に戻って、動作波形の続きを説明する。コントローラ１７は、シフト動作（ステップＳ３００４）において、信号ＳＷ２Ｂ、ＳＷ３Ｐ、ＳＷ４Ｂを“Ｈ”レベルに立ち上げ、信号ＲＥＮ、信号ＳＷ２Ｐ、ＳＷ３Ｂ、ＳＷ４Ｐを“Ｌ”レベルに立ち下げる。

これにより、図５１に示すように、トランジスタＭ５３、Ｍ５４はオン状態となり、トランジスタＭ４、Ｎ５、Ｎ７、Ｍ５５、Ｍ５６はオフ状態となる。このため、ノードＮ２７に充電されていた電圧が放電される。

そのため、図５２に記載するように、電圧情報（信号電圧）Ｖ１ｓｔｂに対して、チャージシェアが行われ、電圧情報（信号電圧）Ｖ１ｓｔｂがマイナス方向にシフト（降圧）され、電圧情報（信号電圧）Ｖ１ｓｔ（Ｖ１ｓｔ＿０、Ｖ１ｓｔ＿１）が生成される。これにより、ノードＮ２にて電圧情報（信号電圧）Ｖ１ｓｔが記憶される。

電圧情報（信号電圧）Ｖ１ｓｔ（Ｖ１ｓｔ＿０、Ｖ１ｓｔ＿１）は、ＶＳＨＦＴＧに基づいて生成される。そのため、電圧情報（信号電圧）Ｖ１ｓｔが電圧情報（信号電圧）Ｖ２ｎｄ＿０及びＶ２ｎｄ＿１の間となるようにＶＳＨＦＴＧが設定される。

［時刻Ｔ２０］〜
メモリデバイス１０は、判定動作（ステップＳ３００５）において、第４実施形態の時刻Ｔ２０以降における動作と同様の動作を行う。

なお、本実施形態では、図４７のステップＳ３００２において、メモリデバイス１０が第１読み出し動作の対象となったメモリセルに対して“０”を書き込む動作について説明した。しかし、メモリデバイス１０は、ステップＳ３００２において、第１読み出し動作の対象となったメモリセルに対して“１”を書き込んでも良い。つまり、“１”を基準状態にしても良い。図４７のステップＳ３００２において、“１”書き込みを行う場合、コントローラ１７は、信号ＷＲＩＴＥ１を“Ｈ”レベルとする（図４５参照）。

＜５−３＞効果
上述したように、プリアンプがチャージシェアによりＶ１ｓｔを生成する回路であれば、第４実施形態で説明した効果と同様の効果を得ることができる。

＜６＞第６実施形態
第６実施形態について説明する。第６実施形態も第４実施形態と同様にセンスアンプ１２０ではなく、プリアンプ１１０にてシフト制御を行う。第６実施形態では、プリアンプにカレントミラーを採用する場合について説明する。尚、第６実施形態に係るメモリシステムの基本的な構成及び基本的な動作は、上述した第１、第２、第４実施形態に係るメモリシステムと同様である。従って、上述した第１、第２、第４実施形態で説明した事項及び上述した第１、第２、第４実施形態から容易に類推可能な事項についての説明は省略する。

＜６−１＞プリアンプの構成
図５３を用いて、第６実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。

プリアンプ１１０は、シフト回路１１３を備えている。具体的には、図５３に示すように、シフト回路１１３は、ＰＭＯＳトランジスタＭ５７、Ｍ５９、ＮＭＯＳトランジスタＭ５８、Ｍ６０及び容量Ｃ６を備えている。

トランジスタＭ５７の一端はノードＮ１７に接続され、他端はノードＮ３０に接続され、ゲート電極は信号ＳＷ３Ｂが供給される。

トランジスタＭ５８の一端はノードＮ１７に接続され、他端はノードＮ３０に接続され、ゲート電極は信号ＳＷ３Ｐが供給される。

トランジスタＭ５７及びトランジスタＭ５８は一つのスイッチとして機能する。

トランジスタＭ５９の一端はノードＮ３０に接続され、他端はノードＮ３１に接続され、ゲート電極は信号ＳＷ４Ｂが供給される。

トランジスタＭ６０の一端はノードＮ３０に接続され、他端はノードＮ３１に接続され、ゲート電極は信号ＳＷ４Ｐが供給される。

トランジスタＭ５９及びトランジスタＭ６０は一つのスイッチとして機能する。

ノードＮ３１には、電圧ＶＳＨＦＴＧが印加される。

容量Ｃ６は、一端がノードＮ３０に接続され、他端は接地電圧ＶＳＳが印加される。

＜６−２＞読み出し動作の詳細
図３９の波形図に沿って、第６実施形態に係るメモリシステムの読み出し動作の詳細を説明する。なお、第６実施形態に係るメモリシステムの読み出し動作は、図４７で説明した動作をベースに行われる。

［時刻Ｔ１６］〜［時刻Ｔ１７］
コントローラ１７は、第１読み出し動作（ステップＳ３００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、信号ＳＷ３Ｂ、信号ＳＷ４Ｐ、信号Ｖｃｌａｍｐを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂ、信号ＳＷ３Ｐ、信号ＳＷ４Ｂを“Ｌ”レベルとする。

これにより、図５４に示すように、トランジスタＭ６、Ｍ７、Ｍ３１、Ｍ３２、Ｍ３４、Ｍ３５、Ｍ５９、Ｍ６０はオン状態となる。また、トランジスタＭ５７、Ｍ５８はオフ状態となる。これにより、ノードＮ１５の電位が低下し、トランジスタＭ２９、Ｍ３０がオン状態となる。

トランジスタＭ２９がオン状態となると、トランジスタＭ２９は、メモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿１ｓｔ）を供給する。

また、ノードＮ３０は、ノードＮ３１、及びトランジスタＭ５９、Ｍ６０を介して、電圧ＶＳＨＦＴＧＣに充電される。このように、プリアンプ１１０は、第１読み出し動作と並行してシフト回路１１３の充電動作を行う。

そして、ノードＮ１７の電位は、コピー電流（Ｉｃｏｐｙ＿１ｓｔ）及び電圧ＶＳＨＦＴＧＣに基づく電圧情報（信号電圧）Ｖ１ｓｔｂになる。

また、図５５に示すようにプリアンプ１１０のトランジスタＭ７、Ｍ３１、Ｍ３２がオフ状態となる。これにより、ノードＮ１７は、電圧情報（信号電圧）Ｖ１ｓｔｂを記憶する。

これにより、図５６に示すように、トランジスタＭ６、Ｍ７、Ｍ３０、Ｍ３４、Ｍ３５はオン状態となる。これにより、ノードＮ１５の電位が低下し、トランジスタＭ２９、Ｍ３０がオン状態となる。トランジスタＭ３３は、Ｖ１ｓｔｂに基づいてオン状態となる。

トランジスタＭ２９は、“０”データを記憶しているメモリセルＭＣに対してセル電流（Ｉｃｅｌｌ＿０）を供給する。

これにより、図５７に示すように、トランジスタＭ５７、Ｍ５８はオン状態となり、トランジスタＭ７、Ｍ３４、Ｍ３５、Ｍ５９、Ｍ６０はオフ状態となる。このため、ノードＮ３０に充電されていた電圧ＶＳＨＦＴＧＣが、ノードＮ１７に共有される。

そのため、図５８に記載するように、電圧情報（信号電圧）Ｖ１ｓｔｂに対して、チャージシェアが行われ、電圧情報（信号電圧）Ｖ１ｓｔｂがプラス方向にシフト（昇圧）され、電圧情報（信号電圧）Ｖ１ｓｔ（Ｖ１ｓｔ＿０、Ｖ１ｓｔ＿１）が生成される。これにより、ノードＮ１７に電圧情報（信号電圧）Ｖ１ｓｔが記憶される。

なお、本実施形態では、図４７のステップＳ３００２において、メモリデバイス１０が第１読み出し動作の対象となったメモリセルに対して“０”を書き込む動作について説明した。しかし、メモリデバイス１０は、ステップＳ３００２において、第１読み出し動作の対象となったメモリセルに対して“１”を書き込んでも良い。つまり、“１”を基準状態にしても良い。図４７のステップＳ３００２において、“１”書き込みを行う場合、コントローラ１７は、信号ＷＲＩＴＥ１を“Ｈ”レベルとする（図４５参照）。
＜６−３＞効果
上述したように、プリアンプがチャージシェアによりＶ１ｓｔを生成する回路であれば、第４実施形態で説明した効果と同様の効果を得ることができる。

＜７＞第７実施形態
第７実施形態について説明する。第７実施形態も第４実施形態と同様にセンスアンプ１２０ではなく、プリアンプ１１０にてシフト制御を行う。第７実施形態では、プリアンプの別の例について説明する。尚、第７実施形態に係るメモリシステムの基本的な構成及び基本的な動作は、上述した第１、第２、第４、第６実施形態に係るメモリシステムと同様である。従って、上述した第１、第２、第４、第６実施形態で説明した事項及び上述した第１、第２、第４、第６実施形態から容易に類推可能な事項についての説明は省略する。

＜７−１＞プリアンプの構成
図５９を用いて、第７実施形態に係るメモリデバイスのプリアンプ１１０の構成について説明する。

プリアンプ１１０は、シフト回路１１４を備えている。具体的には、図５９に示すように、シフト回路１１４は、ＰＭＯＳトランジスタＭ６１、Ｍ６３、ＮＭＯＳトランジスタＭ６２、Ｍ６４を備えている。

トランジスタＭ６１の一端はノードＮ３２に接続され、他端はノードＮ３３に接続され、ゲート電極は信号ＳＷ３Ｂが供給される。

トランジスタＭ６２の一端はノードＮ３２に接続され、他端はノードＮ３３に接続され、ゲート電極は信号ＳＷ３Ｐが供給される。

トランジスタＭ６１及びトランジスタＭ６２は一つのスイッチとして機能する。

ノードＮ３２は容量Ｃ４の他端に接続され、ノードＮ３３は接地されている。

トランジスタＭ６３の一端はノードＮ３２に接続され、他端はノードＮ３４に接続され、ゲート電極は信号ＳＷ４Ｂが供給される。

トランジスタＭ６４の一端はノードＮ３２に接続され、他端はノードＮ３４に接続され、ゲート電極は信号ＳＷ４Ｐが供給される。

トランジスタＭ６３及びトランジスタＭ６４は一つのスイッチとして機能する。

ノードＮ３４には、電圧ＶＳＨＦＴＧが印加される。

＜７−２＞読み出し動作の詳細
図３９の波形図に沿って、第７実施形態に係るメモリシステムの読み出し動作の詳細を説明する。なお、第７実施形態に係るメモリシステムの読み出し動作は、図３８で説明した動作をベースに行われる。

［時刻Ｔ１６］〜［時刻Ｔ１７］
コントローラ１７は、第１読み出し動作（ステップＳ２００１）において、信号ＲＥＮ、信号ＳＷ１Ｐ、信号ＳＷ２Ｐ、信号ＳＷ３Ｂ、信号ＳＷ４Ｐ、信号Ｖｃｌａｍｐを“Ｈ”レベル、信号ＳＷ１Ｂ、信号ＳＷ２Ｂ、信号ＳＷ３Ｐ、信号ＳＷ４Ｂを“Ｌ”レベルとする。

これにより、図６０に示すように、トランジスタＭ６、Ｍ７、Ｍ３１、Ｍ３２、Ｍ３４、Ｍ３５、Ｍ５９、Ｍ６０はオン状態となる。また、トランジスタＭ６１、Ｍ６２はオフ状態となる。これにより、ノードＮ１５の電位が低下し、トランジスタＭ２９、Ｍ３０がオン状態となる。

また、ノードＮ３２は、ノードＮ３４、及びトランジスタＭ６３、Ｍ６４を介して、電圧ＶＳＨＦＴＧＣに充電される。このように、プリアンプ１１０は、第１読み出し動作と並行してシフト回路１１４の充電動作を行う。

また、図６１に示すようにプリアンプ１１０のトランジスタＭ７、Ｍ３１、Ｍ３２がオフ状態となる。これにより、ノードＮ１７は、電圧情報（信号電圧）Ｖ１ｓｔを記憶する。

また、ノードＮ３２は、ノードＮ３４、及びトランジスタＭ６３、Ｍ６４を介して、電圧ＶＳＨＦＴＧＣに充電される。このように、プリアンプ１１０は、“０”書き込み動作と並行してシフト回路１１４の充電動作を行う。

これにより、図６２に示すように、トランジスタＭ６、Ｍ７、Ｍ３０、Ｍ３４、Ｍ３５はオン状態となる。これにより、ノードＮ１５の電位が低下し、トランジスタＭ２９、Ｍ３０がオン状態となる。トランジスタＭ３３は、Ｖ１ｓｔに基づいてオン状態となる。

また、ノードＮ３２は、ノードＮ３４、及びトランジスタＭ６３、Ｍ６４を介して、電圧ＶＳＨＦＴＧＣに充電される。このように、プリアンプ１１０は、第２読み出し動作と並行してシフト回路１１４の充電動作を行う。

これにより、図６３に示すように、トランジスタＭ６１、Ｍ６２はオン状態となり、トランジスタＭ７、Ｍ３４、Ｍ３５、Ｍ６３、Ｍ６４はオフ状態となる。このため、ノードＮ３２に充電されていた電圧が放電される。

そのため、図６４に記載するように、電圧情報（信号電圧）Ｖ２ｎｄｂに対して、チャージシェアが行われ、電圧情報（信号電圧）Ｖ２ｎｄｂがマイナス方向にシフトし、電圧情報（信号電圧）Ｖ２ｎｄ（Ｖ２ｎｄ＿０、Ｖ２ｎｄ＿１）が生成される。これにより、ノードＮ１８に電圧情報（信号電圧）Ｖ２ｎｄが記憶される。

［時刻Ｔ２０］〜
メモリデバイス１０は、判定動作（ステップＳ２００５）において、第４実施形態の時刻Ｔ２０以降における動作と同様の動作を行う。

なお、本実施形態では、図３８のステップＳ２００２において、メモリデバイス１０が第１読み出し動作の対象となったメモリセルに対して“０”を書き込む動作について説明した。しかし、メモリデバイス１０は、ステップＳ２００２において、第１読み出し動作の対象となったメモリセルに対して“１”を書き込んでも良い。つまり、“１”を基準状態にしても良い。図３８のステップＳ２００２において、“１”書き込みを行う場合、コントローラ１７は、信号ＷＲＩＴＥ１を“Ｈ”レベルとする（図４５参照）。
＜７−３＞効果
上述したように、プリアンプがチャージシェアによりＶ２ｎｄを生成する回路であれば、第４実施形態で説明した効果と同様の効果を得ることができる。

＜８＞その他
なお、上記各実施形態における接続なるタームは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

ここでは、抵抗変化素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明したが、これに限らない。

例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。

また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。

また、上述した各実施形態において、ビット線対を、便宜上ビット線ＢＬ、及びソース線ＳＬと称したが、これに限らず、例えば、第１のビット線、及び第２のビット線等と称してもよい。

また、上述した実施形態においては、メモリシステム１は、メモリコントローラ２０に１つのメモリデバイス１０が接続されているが、これに限らない。例えば、メモリシステム１は、メモリコントローラ２０に複数のメモリデバイス１０が接続されるような構成であっても良い。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリシステム
２…ホスト
１０…メモリデバイス
１１…メモリアレイ
１２…ＳＡ＆ＷＤ
１３…カラムデコーダ
１４…ワード線ドライバ
１５…ロウデコーダ
１６…ＩＯ回路
１７…コントローラ
１８…コマンドアドレス入力回路
２０…メモリコントローラ
２１…ホストインタフェース
２２…データバッファ
２３…レジスタ
２４…ＣＰＵ
２５…デバイスインタフェース
２６…ＥＣＣ
３０…ＭＴＪ素子
３１…選択トランジスタ
１００…センス回路
１１０…プリアンプ
１１１、１１２、１１３、１１４…シフト回路
１２０…センスアンプ

Claims

メモリセルと、
前記メモリセルに対して第１読み出しを行い、第１電圧を生成し、
前記第１読み出しを行った前記メモリセルに、第１データを書込み、
前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第２電圧を生成し、
前記第１電圧に基づく第１電流を生成し、
前記第２電圧に基づく第２電流を生成し、
前記第１電流または前記第２電流に、第３電流を加えることで、
前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、
を備えるメモリデバイス。
前記第１回路は、
前記第１電圧及び前記第２電圧を生成するプリアンプと、
前記第１電流、前記第２電流、及び前記第３電流を生成し、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定するセンスアンプと、を備える
請求項１に記載のメモリデバイス。
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
第１経路を介して前記メモリセルに対して第４電流を流し、
前記第１経路とは電気的に分離された第２経路を介して第１電圧生成部に対して前記第４電流のコピー電流である第５電流を流し、
前記メモリセルに対して前記第２読み出しを行う際、
前記第１経路を介して前記メモリセルに対して第６電流を流し、
前記第２経路を介して第２電圧生成部に対して前記第６電流のコピー電流である第７電流を流す、
請求項２に記載のメモリデバイス。
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
ダイオード接続の第１トランジスタを用いて、前記第１経路を介して前記メモリセルに対して前記第４電流を流し、
前記メモリセルに対して前記第２読み出しを行う際、
ダイオード接続の前記第１トランジスタを用いて、前記第１経路を介して前記メモリセルに対して前記第６電流を流す
請求項３に記載のメモリデバイス。
メモリセルに対して第１読み出しを行い、第１電圧を生成し、
前記第１読み出しを行った前記メモリセルに、第１データを書込み、
前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第２電圧を生成し、
前記第１電圧に基づく第１電流を生成し、
前記第２電圧に基づく第２電流を生成し、
前記第１電流または前記第２電流に、第３電流を加えることで、
前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する
メモリデバイスの制御方法。
メモリセルと、
前記メモリセルに対して第１読み出しを行い、第１電圧を生成し、
前記第１読み出しを行った前記メモリセルに、第１データを書込み、
前記第１データが書き込まれた前記メモリセルに対して第２読み出しを行い、第２電圧を生成し、
前記第２電圧が生成された後、シフト回路を用いて、前記第１電圧に基づく第３電圧、または前記第２電圧に基づく第４電圧を生成し、
前記第１電圧または前記第３電圧に基づく第１電流を生成し、
前記第２電圧または前記第４電圧に基づく第２電流を生成し、
前記第１電流または前記第２電流の大きさを比較することで、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定する第１回路と、
を備えるメモリデバイス。
前記第１回路は、
前記第１電圧乃至前記第４電圧を生成するプリアンプと、
前記第１電流、及び前記第２電流を生成し、前記第１読み出し時に前記メモリセルに記憶されていたデータを判定するセンスアンプと、を備える
請求項６に記載のメモリデバイス。
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
前記シフト回路を第５電圧に充電し、前記第２電圧が生成された後、前記シフト回路から前記第５電圧を前記第２電圧に共有することで、前記第４電圧を生成する
請求項７に記載のメモリデバイス。
前記プリアンプは、前記シフト回路を備え、
前記シフト回路は、
前記第５電圧を記憶する第１記憶領域と、
前記第１記憶領域に前記第５電圧を記憶させる第１スイッチと、
前記第５電圧を前記第２電圧に共有する第２スイッチと、
を備えている
請求項８に記載のメモリデバイス。
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
前記シフト回路を第５電圧に充電し、
前記第１読み出し結果及び前記第５電圧に基づいて、前記第１電圧を生成し、
前記第２電圧が生成された後、前記シフト回路を放電することで、前記第１電圧に基づく前記第３電圧を生成する
請求項７に記載のメモリデバイス。
前記プリアンプは、前記シフト回路を備え、
前記シフト回路は、
前記第５電圧を記憶する第２記憶領域と、
前記第２記憶領域に前記第５電圧を記憶させる第３スイッチと、
前記第２記憶領域を放電する第４スイッチと、
を備えている
請求項８に記載のメモリデバイス。
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
第１経路を介して前記メモリセルに対して第３電流を流し、
前記第１経路とは電気的に分離された第２経路を介して第１電圧生成部に対して前記第３電流のコピー電流である第４電流を流し、
前記メモリセルに対して前記第２読み出しを行う際、
前記第１経路を介して前記メモリセルに対して第５電流を流し、
前記第２経路を介して第２電圧生成部に対して前記第５電流のコピー電流である第６電流を流す、
請求項７に記載のメモリデバイス。
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
ダイオード接続の第１トランジスタを用いて、前記第１経路を介して前記メモリセルに対して前記第３電流を流し、
前記メモリセルに対して前記第２読み出しを行う際、
ダイオード接続の前記第１トランジスタを用いて、前記第１経路を介して前記メモリセルに対して前記第５電流を流す
請求項１２に記載のメモリデバイス。
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
前記シフト回路を第５電圧に充電し、前記第２電圧が生成された後、前記シフト回路から前記第５電圧を前記第１電圧に共有することで、前記第３電圧を生成する
請求項１２または１３に記載のメモリデバイス。
前記プリアンプは、前記シフト回路を備え、
前記シフト回路は、
前記第５電圧を記憶する第３記憶領域と、
前記第３記憶領域に前記第５電圧を記憶させる第５スイッチと、
前記第５電圧を前記第１電圧に共有する第６スイッチと、
を備えている
請求項１４に記載のメモリデバイス。
前記プリアンプは、
前記メモリセルに対して前記第１読み出しを行う際、
前記シフト回路を第５電圧に充電し、
前記第２読み出し結果及び前記第５電圧に基づいて、前記第２電圧を生成し、
前記第２電圧が生成された後、前記シフト回路を放電することで、前記第２電圧に基づく前記第４電圧を生成する
請求項１２または１３に記載のメモリデバイス。
前記プリアンプは、前記シフト回路を備え、
前記シフト回路は、
前記第５電圧を記憶する第４記憶領域と、
前記第４記憶領域に前記第５電圧を記憶させる第７スイッチと、
前記第４記憶領域を放電する第８スイッチと、
を備えている
請求項１６に記載のメモリデバイス。