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TWI891885B - 記憶體裝置及其操作方法 - Google Patents

記憶體裝置及其操作方法

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TWI891885B
TWI891885B TW110130754A TW110130754A TWI891885B TW I891885 B TWI891885 B TW I891885B TW 110130754 A TW110130754 A TW 110130754A TW 110130754 A TW110130754 A TW 110130754A TW I891885 B TWI891885 B TW I891885B
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TW
Taiwan
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interconnect structure
sense amplifier
input
memory array
buffer
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TW110130754A
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English (en)
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TW202244925A (zh
Inventor
陳建源
謝豪泰
李政宏
廖宏仁
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
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Abstract

在此揭露一種記憶體裝置及操作該記憶體裝置方法，一方面，該記憶體裝置包括複數個記憶體陣列和一控制器其具有複數個緩衝器，這些緩衝器包括連接到第一記憶體陣列的第一緩衝器和連接到第二記憶體陣列的第二緩衝器，第一和第二記憶體陣列設置在控制器的相對兩側。記憶體裝置可包括：第一導線，在第一方向上延伸且連接到第一緩衝器；第二導線，在第一方向上延伸且連接到第二緩衝器；以及第三導線，連接到第一導線和第二導線，並在垂直於第一方向的第二方向上延伸，且電性連接到控制器，而第一導線和第二導線有基本上相同的長度。

Description

記憶體裝置及其操作方法
本揭示公開一種有關半導體裝置的技術，特別是一種記憶體裝置及其操作方法。
靜態隨機存取記憶體(static random access memory；SRAM)是一種揮發性半導體記憶體，以不需要刷新的雙穩態電路來儲存數據，靜態隨機存取記憶體裝置通常包括一個或複數個記憶體陣列，其中每個陣列包括複數個靜態隨機存取記憶體元件(SRAM cell)。一個靜態隨機存取記憶體元件通常被稱為位元元件(bit cell)，因為它儲存少量訊息，且訊息由兩個交叉耦接的反相器的邏輯狀態表示，每個記憶體陣列包括以行列佈置的複數個位元單元，而每個位元單元通常包括連接到電源電壓和參考電壓。位元線上的邏輯信號透過字元線控制位元線與反相器的連接，用於控制對位元單元的讀取和寫入，其餘時間反相器為浮動。字元線可以沿著每列記憶體陣列耦接至複數個位元單元，且不同字元線對應不同列。
本揭示內容的一方面揭露一種記憶體裝置，上述記憶體裝置可包括複數個記憶體陣列，包括第一記憶體陣列和第二記憶體陣列。上述記憶體裝置可包括控制器，該控制器包括複數個緩衝器，上述多個緩衝器包括連接到第一記憶體陣列的第一緩衝器和連接到第二記憶體陣列的第二緩衝器，其中第一和第二記憶體陣列設置在控制器的相對側上。上述記憶體裝置可包括重置時脈產生器用以產生第一信號和感測放大信號產生器用以基於第一信號產生第二信號。上述記憶體裝置可包括複數條互連結構，包括沿第一方向延伸並連接到第一緩衝器的第一互連結構、沿第一方向延伸並連接到第二緩衝器的第二互連結構，其中第一互連結構和第二互連結構設置於第一金屬層，並且重置時脈產生器和感測放大信號產生器設置於第一緩衝器和第二緩衝器之間、以及連接到第一互連結構和第二互連結構的第三互連結構，並且在基本上垂直於第一方向的第二方向上延伸，其中上述第三互連結構設置於第二金屬層並電性連接到控制器，以及第一互連結構與第二互連結構有基本上相同的長度。
本揭示內容的另一方面揭露一種記憶體裝置，上述記憶體裝置可包括輸入/輸出電路，包括第一輸入/輸出電路和第二輸入/輸出電路。上述記憶體裝置可包括第一記憶體陣列，連接到第一輸入/輸出電路和第二記憶體陣列連接到該第二輸入/輸出電路。上述記憶體裝置可包括第一緩衝 器，連接到第一輸入/輸出電路和第二緩衝器連接到第二輸入/輸出電路。上述記憶體裝置可包括重置時脈產生器、感測放大信號產生器連接到重置時脈產生器，以及互連結構包括：第一互連結構連接到第一緩衝器和第二緩衝器並設置於第一金屬層之中，其該重置時脈產生器和感測放大信號產生器設置於第一緩衝器和第二緩衝器之間，及第二互連結構，垂直延伸自第一導線的中間部分，並設置於第二金屬層之中。
本揭示內容的一方面揭露一種操作記憶體裝置的方法，上述種操作記憶體裝置的方法可包括：提供第一記憶體陣列和第二記憶體陣列，其中第一記憶體陣列和第二記憶體陣列設置在控制器的相對兩側上。上述操作記憶體裝置的方法可包括透過控制器產生感測放大器致能信號、透過第一互連結構將感測放大器致能信號傳輸到第一輸入/輸出電路，且第一輸入/輸出電路連接到第一記憶體陣列，以及透過第二互連結構將感測放大器致能信號傳輸到第二輸入/輸出電路，且第二輸入/輸出電路連接到第二記憶體陣列，其中第一互連結構和第二互連結構具有相同長度。
本揭示內容的另一方面揭露一種記憶體裝置，上述記憶體裝置可包括第一記憶體陣列、第二記憶體陣列。上述記憶體裝置可包括第一緩衝器，通過在第一方向上延伸的第一互連結構連接至第一記憶體陣列，以及第二緩衝器，通過第二互連結構連接至第二記憶體陣列，其中第一互連結構和第二互連結構其各自的長度基本上相同。
本揭示內容的另一方面揭露一種記憶體裝置，上述記憶體裝置可包括第一記憶體陣列、第一輸入/輸出電路相鄰設置於第一記憶體陣列。上述記憶體裝置可包括第二記憶體陣列、第二輸入/輸出電路相鄰設置於該第二記憶體陣列。上述記憶體裝置可包括第一緩衝器，通過向第一方向延伸的第一互連結構連接至第一輸入/輸出電路，以及第二緩衝器，通過第二互連結構連接至第二輸入/輸出電路，其中該第一互連結構和第二互連結構其各自的長度基本上相同。
本揭示內容的另一方面揭露一種記憶體裝置，上述記憶體裝置可包括第一記憶體陣列、第一輸入/輸出電路相鄰設置於第一記憶體陣列。上述記憶體裝置可包括第二記憶體陣列、第二輸入/輸出電路相鄰設置於第二記憶體陣列。上述記憶體裝置可包括第一緩衝器，通過向第一方向延伸的第一互連結構連接至第一輸入/輸出電路，以及第二緩衝器，通過第二互連結構連接至第二輸入/輸出電路，其中第一互連結構和第二互連結構彼此連接於一點，該點耦接至向第二方向延伸的第三內層結構，第二方向垂直於第一方向、以及其中第一互連結構和第二互連結構各自的長度基本上相同。
100:記憶體單元
101:電源電壓
102:記憶體單元
103:接地端
104:感測放大器
105:字元線
106:讀取行選擇線
107:位元線
109:互補位元線
110,112,114,116:節點
300:記憶體裝置
302,304:記憶體陣列
306:字元線驅動器
308:主控制器
312,314:輸入/輸出電路
316:重置時脈產生器
318:感測放大器致能信號產生器
320,322:緩衝器
324:追蹤陣列
400:記憶體裝置
412,414:節點
416,418:感測放大器致能互補信號線
420:導線
700:步驟
702,704,706,708:操作
I2,I5:電流
DL_IN,DLB_IN:節點
WL:字元線
BL:位元線
BLB:互補位元線
SAE:感測放大器致能信號
SAEB:感測放大器致能互補信號
GLB_SAE_L,GLB_SAE_R:全域感測放大器致能信號
WL_L,WL_R:字元線
TRKWL:追蹤字元線
TRKBL:追蹤位元線
BWEB:允寫信號
D:資料
Q:輸出
CLK:時脈
IO:輸入/輸出電路
POLY:閘極結構
OD:主動結構
M1-M13:電晶體
L1-L2:長度
V1-V5:通孔
T1-T3:電晶體
ML0-ML2:互連結構
閱讀以下詳細描述併參照附圖，可以更完整地理解本揭示內容。注意，根據行業中的標準做法，圖中各種特 徵未按比例繪製，且實際上，為了清楚示意，可以任意地增加或減少各種特徵的尺寸。
第1圖係例示根據本實施例的記憶體單元和感測放大器之電路示意圖。
第2圖係例示根據本實施例的設計記憶體單元之時序限制條件的示意。
第3圖係例示根據本實施例的記憶體裝置之實例方塊圖。
第4圖係例示根據本實施例中，第3圖的記憶體裝置之主控制器例示性設計佈局圖。
第5圖係例示根據本實施例的記憶體裝置的部份三維結構透視圖。
第6圖係例示根據本實施例操作記憶體裝置之電壓圖。
第7圖係例示根據本實施例操作記憶體裝置方法之流程圖。
以下揭露提供了用於實施所提供的標的的不同特徵的許多不同的實施例或實例。下面描述元件及配置的特定實例以簡化本揭露。當然，這些僅係實例，且不旨在進行限制。例如：在下面的描述中，在第二特徵的上面或在第二特徵上的第一特徵的形成可包括其中第一特徵及第二特徵直接接觸形成的實施例，且進一步可包括其中另外的特徵在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示可在各種實例 中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且此重複本身不指示所討論的各種實施例及/或組態之間的關係。
此外，為了便於描述，本文可使用空間相對術語，諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及類似術語來描述圖中所例示的一個元件或特徵與另一個元件或特徵的關係。除了在圖中描繪的取向以外，空間相對術語還旨在涵蓋裝置在使用或作業中的不同取向。設備可以其他方式(旋轉90度或以其他取向)定向，且本文中使用的空間相對描述符可同樣相應地解釋。
每個技術點都是期望對包括記憶體裝置的半導體元件進行性能、功率和面積的優化，即是設計人員需要高性能(更快的轉換速度、低延遲等)、低功耗和低面積使用率，平衡這些指標是具有挑戰性的，因為提高性能可能會導致例如大面積使用或高功耗。
通常而言，記憶體裝置可將各種控制信號(例如字元線信號、位元線信號、感測放大器致能信號等)發送到記憶體元件，並可由記憶體元件接收各種控制信號，以便寫入和讀取資料。記憶體裝置(如靜態隨機存取記憶體裝置)可以包含多個靜態隨機存取記憶體元件(SRAM cells)組成的陣列，此陣列包含行、列分佈的多個靜態隨機存取記憶體元件，其中每一行皆連接到感測放大器。感測放大器可用以放大從對應一行的記憶體元件所讀取的資料，如 此一來與感測放大器連接的控制器可以準確地讀取記憶體元件當中的資料。為了使資料安全地寫入或讀取靜態隨機存取記憶體裝置，在高速讀寫的情況下需要滿足一些時序限制條件，如果未滿足這些時序限制條件，則寫入靜態隨機存取記憶體裝置的資料可能會損壞，將使記憶體裝置可靠度降低。關於達到記憶體裝置的時序限制條件其中一個重要因素是由導線引起的延遲(例如電阻電容性延遲)，儘管導線具有導電性，但它們本身的特性仍可能導致信號傳輸延遲，因此，如何透過記憶體裝置的佈局的優化來降低延遲是非常重要的。
本揭示內容有關靜態隨機存取記憶體裝置的佈局其有助於減少導線的傳輸延遲，記憶體裝置可以具有蝶形結構，其中靜態隨機存取記憶體裝置的多個記憶體區塊(或記憶體陣列)是分佈在控制器的兩側，從控制器輸出的其中一個信號是感測放大器致能(sense amplifier enable；SAE)信號，其將被傳送並輸入至多個感測放大器，此多個感測放大器分別連接至記憶體裝置中多個行，該信號分為兩個分流信號，其中一分流信號接至左側記憶體區塊，另一分流信號接至右側記憶體區塊。一般來說，感測放大器致能信號產生器並不會設置在整個記憶體裝置的中央，而是設置在偏向某個記憶體區塊的位置，這也連帶使感測放大器致能信號會在偏向某個記憶體陣列的位置分流。這可能對感測放大器致能信號造成額外的線路延遲，並可能導致並可能導致感測放大器致能信號無法平衡地同 步傳遞至左右兩側的記憶體區塊。在本揭示內容中，承載感測放大器致能信號至左右兩側的記憶體區塊的導線具有相同的長度，從而使感測放大器致能信號抵達兩側記憶體區塊之間的延遲最小化。
第1圖例示根據一些實施例的記憶體單元202和感測放大器204的電路示意圖。記憶體單元202包括六個電晶體藉以構成典型的六電晶體靜態隨機存取記憶體(6T SRAM)。在一些實施例中，記憶體單元202可以其他不同的靜態隨機存取記憶體架構實現，例如兩個電晶體兩個電阻(2T-2R)SRAM單元、四個電晶體(4T)的SRAM單元、八個電晶體(8T)SRAM單元及十個電晶體(10T)SRAM單元等。儘管本揭示文件的討論針對靜態隨機存取記憶體單元，應理解的是本揭示文件的其他實施例也可以用於任何其他記憶體單元中，例如用於動態隨機存取記憶體(dynamic random access；DRAM)單元中。
如第1圖所示，記憶體單元102包括六個電晶體M1、M2、M3、M4、M5和M6，電晶體M1和M2組成第一反相器，並且電晶體M3和M4組成第二反相器，其中第一和第二反相器彼此交叉耦接。具體來說，第一和第二反相器均耦接在第一參考電壓101和第二參考電壓103之間。在一些實施例中，第一參考電壓101是供給到記憶體單元100的電源電壓之電壓準位，通常稱為「Vdd」。第二參考電壓103通常稱為「接地端」。第一反相器(由電晶體M1和M2組成)耦接至電晶體M5，且第二反相器 (由電晶體M3和M4組成)耦接至電晶體M6，除了耦接至第一和第二反相器之外，電晶體M5和M6還耦接至字元線105，並且分別耦接至位元線107和互補位元線109。
在一些實施例中，電晶體M1和M3稱為記憶體單元102的上拉電晶體(以下分別稱為「上拉電晶體M1」和「上拉電晶體M3」)；電晶體M2和M4稱為記憶體單元102的下拉電晶體(以下分別稱為「下拉電晶體M2」和「下拉電晶體M4」)；電晶體M5和M6被稱為記憶體單元102的存取電晶體(以下分別稱為「存取電晶體M5」和「存取電晶體M6」)。在一些實施例中，電晶體M2、M4、M5和M6各自包含N型金屬氧化半導體電晶體(n-type metal-oxide-semiconductor；NMOS)，且M1和M3各自包含P型金屬氧化半導體電晶體(p-type metal-oxide-semiconductor；PMOS)。雖然第1圖的實施例之電晶體M1-M6是N型或P型金屬氧化半導體舉例說明，其他適用於記憶體裝置中的各種類型的電晶體或裝置也可以用來實現電晶體M1-M6，例如：雙極性接面型電晶體(bipolar junction transistor；BJT)、高電子遷移率電晶體(high-electron-mobility transistor；HEMT)等。
存取電晶體M5和M6的閘極均耦接至字元線105，上述電晶體M5和M6的閘極用於透過字元線105接收脈衝信號，從而允許或阻止對記憶體單元102的存取， 這些將在下面進行更詳細討論。電晶體M2的汲極和電晶體M5的源極在節點110處互相耦接，節點110更耦接至電晶體M1的汲極和節點112。電晶體M4的汲極和電晶體M6的源極在節點114互相耦接，節點114更耦接至電晶體M3的汲極和節點116。
當位元單元(例如記憶體單元102)儲存資料位元時，位元單元的第一節點配置為處於第一邏輯狀態(邏輯1或邏輯0)，位元單元的第二節點配置為處於第二邏輯狀態(邏輯0或邏輯1)。第一和第二邏輯狀態彼此互補。在一些實施例中，在第一節點的第一邏輯狀態可以表示儲存在位元單元中的資料位元之邏輯狀態。例如：在第1圖例示的實施例中，當記憶體單元102以邏輯1狀態儲存資料位元時，節點110配置為邏輯1狀態，並且節點114配置為邏輯0狀態。
為了讀取儲存在記憶體單元102中的資料位元的邏輯狀態，將位元線107和互補位元線109預充電至Vdd(例如邏輯高位)，然後，藉由有效信號使字元線105生效或激活到邏輯高位，以導通存取電晶體M5和M6。具體來說，在存取電晶體M5和M6的閘極處分別接收有效信號的上升緣，以導通存取電晶體M5和M6。一旦導通存取電晶體M5和M6，基於資料位元的邏輯狀態，預充電的位元線107或互補位元線109可以開始放電，例如：當記憶體單元102儲存邏輯0時，節點110可以呈現與邏輯0對應的電壓，且節點114可以呈現與互補邏輯1對應的電 壓。為了回應存取電晶體M5和M6導通，可以提供一個放電路徑，上述放電路徑從預充電位元線107開始，且經過存取電晶體M5和下拉電晶體M2至接地端103，沿著此放電路徑，存取電晶體M5和下拉電晶體M6分別傳導產生電流I5和電流I2。當位元線107的電壓準位由此放電路徑下拉，下拉電晶體M4持續關閉，位元線107和互補位元線109可以分別呈現各自的電壓準位，藉此在位元線107和互補位元線109間產生足夠大的電壓差。於是耦接至位元線107和互補位元線109的讀取放大器104，可以使用電壓差的極性來確定資料位元的邏輯狀態是邏輯1或邏輯0。
耦接至位元線107和互補位元線109的感測放大器104可以放大從記憶體單元102讀取的邏輯1或邏輯0。感測放大器104可包括電晶體M7、M8、M9、M10、M11、M12和M13，電晶體M7-M9和M11是P型金屬氧化半導體電晶體，且M10、M12和M13是N型金屬氧化半導體電晶體。雖然第1圖的實施例之電晶體M7-M13是N型或P型金屬氧化半導體舉例說明，其他適用於記憶體裝置中的各種類型的電晶體或裝置也可以用來實現電晶體M7-M13，例如：雙極結型電晶體、高電子遷移率電晶體等。
讀取行選擇線106可以輸入到電晶體M7和M8，且可以用來挑選其中一行記憶體單元，由感測放大器104進行這行記憶體單元的感測。電晶體M9和M10組成第三 反相器，並且電晶體M11和M12組成第四反相器，第三和第四反相器交叉耦接，因此，第三反相器將其輸入訊號反相產生輸出，且第四反相器將其輸入訊號(即第三反相器的輸出)反相產生輸出。當包括感測放大器104之一行記憶體單元被讀取行選擇線106選定時，來自位元線107的資料信號將可傳送到節點DL_IN，並且可以通過互補位元線109將反相後的資料信號傳送到節點DLB_IN。
感測放大器致能(SAE)信號可以被傳送到電晶體M13，電晶體M13可以做為致能電晶體用以激活或關閉感測放大器104。於是若開啟電壓傳輸到電晶體M13的閘極則激活感測放大器104，使位元線107和互補位元線109的信號可以被感測到。若上述開啟電壓沒有傳輸到電晶體M13的閘極，則關閉感測放大器，且停止讀取在位元線107和互補位元線109上傳輸的資料。
第2圖係例示根據一些實施例設計的記憶體裝置之時序限制條件的示意圖。為了可靠地讀取記憶體單元102內的資料，折線「SAE」、「WL」、「DL_IN」及「DLB_IN」用以表示多個不同信號必須完成切換的相對時序。儘管上述折線具有一定的斜率和角度，但這僅用於說明性和簡化的目的，折線的實際形狀可能會有所不同。
如上所述，性能、功率和面積(PPA)等均為重要的優化指標以推進技術節點的進步。對於記憶體裝置，比如靜態隨機存取記憶體裝置等，關於性能其中一個重要指標為時脈到輸出的延遲值(Tcd)。時脈到輸出的延遲值是 指是時脈信號抵達(例如抵達控制器)所需的時間加上從記憶體單元讀取資料所需的時間。在靜態隨機存取記憶體裝置等記憶體單元中，時脈到輸出的延遲值(Tcd)取決於感測放大器致能信號和讀取餘裕(read margin；RM)，讀取餘裕即是節點DL_IN處的電壓與節點DLB_IN處的電壓之間的電壓差。為了正確地讀取資料，當節點DL_IN和節點DLB_IN之間的電壓差(讀取餘裕RM)足夠大時，感測放大器致能信號必須上升或從邏輯0切換到邏輯1，例如：若上述感測放大器致能信號上升過早，從而過早激活感測放大器104，則節點DL_IN和節點DLB_IN之間可能沒有足夠的電壓差來啟用交叉耦接反相器(第三和第四反相器)，以穩定節點DL_IN和節點DLB_IN，使節點DL_IN和節點DLB_IN具相反的邏輯狀態(即節點DL_IN為邏輯0，節點DLB_IN為邏輯1，或節點DL_IN為邏輯1，節點DLB_IN為邏輯0)，這會導致不正確地讀取記憶體單元102的資料。但若感測放大器致能信號上升過遲，時脈到輸出的延遲值就會過長，這會降低記憶體裝置的性能。
第3圖係例示根據一些實施例的記憶體裝置300的實例方塊圖。記憶體裝置300包括記憶體陣列302和304、字元線驅動器306、主控制器308及輸入/輸出(輸入/輸出)電路312和314。主控制器308包括重置時脈產生器316、感測放大器致能(SAE)信號產生器318、左緩衝器320及右緩衝器322。在部份實施例中，記憶體裝置 400進一步包括追蹤陣列324，上述追蹤陣列324可屬於或非屬於記憶體陣列302或304中任一者的一部份。字元線驅動器306、主控制器308及/或追踪陣列324在本揭示內容中可以統稱為控制器。本領域普通技術人員可以了解，第3圖的實例方塊圖並未包含用來記憶體裝置300之一部分信號線及/或電路，這是為了說明上的清楚與簡潔，省略了一部分的信號線及/或電路。
記憶體陣列302和304可包括以行列佈置的SRAM記憶體單元102的陣列。記憶體陣列302和304可以設置在字元線驅動器306的相對兩側。
字元線驅動器306產生字元線信號WL_L和WL_R。字元線信號WL_L可用於激活記憶體陣列302上的字元線，而字元線信號WL_R可用於激活記憶體陣列304上的字元線。雖然圖示僅僅繪示一定數量信號或線的排列(例如字元線信號WL_L)，但實施例不限於此，且可以建立一或多個信號或信號線，例如：可以為記憶體陣列302建立複數個字元線信號WL_L，使每個字元線信號WL_L可以激活一列的字元線。因此，若有1024列SRAM記憶體單元，則可以有1024個字元線信號WL_L。
主控制器308可以連接到字元線驅動器306，如第4圖，主控制器308可包括重置時脈產生器(reset clock generator；RSC)和SAE信號產生器。主控制器308可以產生感測放大器致能信號至輸入/輸出電路312和314中的感測放大器104。在記憶體裝置300的操作期 間，可以透過一次讀取命令來讀取整列記憶體單元102。例如：若處理器(未示出)在特定位址向記憶體裝置300發送讀取命令，則記憶體裝置300的控制器可以處理讀取命令，進而讀取整列記憶體裝置300，並將讀取的資料回傳至處理器，或者，控制器也可以讀取位在一列或多列(例如2列、4列)上多個記憶體單元之任意子集合的資料並回傳至處理器。
多個輸入/輸出電路312可包括輸入/輸出電路312-1、輸入/輸出電路312-2、輸入/輸出電路312-3…輸入/輸出電路312-n。多個輸入/輸出電路314可包括輸入/輸出電路314-1、輸入/輸出電路314-2、輸入/輸出電路314-3……輸入/輸出電路314-n。在這其中多個輸入/輸出電路312和314每一者各自可包括多個感測放大器104與其他相應電路，輸入/輸出電路312-1~312-n和314-1~314-n中每一者各自可以接收輸入(例如輸入資料D及允寫信號BWEB)和輸出(例如輸出資料Q)。在記憶體裝置300的寫入的操作期間，要寫入記憶體裝置300的資料可以透過輸入資料D線傳輸。而當允寫信號BWEB被傳送時，對應的記憶體單元102可以將來自輸入資料D的資料寫入對應的記憶體單元102。
各種電路和信號線可以用來建模及/或跟追蹤記憶體陣列，以便主控制器308可以準確且及時地產生用於記憶體裝置300操作的信號。例如：追蹤陣列324可包括靜態隨機存取記憶體的記憶體單元102的陣列(或行)，用 於記憶體裝置300的時序追蹤。主控制器308可包括時脈(CLK)輸入，其周期性地上下振盪。時脈信號可以輸入到重置時脈產生器，重置時脈產生器可以用來產生重置時脈(未示出)、產生追蹤字元線信號以及產生其他信號。
當時脈信號上升時，則追蹤字元線(TRKWL)信號可以上升。追蹤字元線的線路可以傳輸追蹤字元線信號到達輸入/輸出電路314的大約一半的位置並折返回到追蹤陣列324。追蹤字元線信號可以模擬記憶體區塊302或304中的繞線延遲，當追蹤字元線(TRKWL)信號上升時，則追蹤位元線(TRKBL)信號可以下降，這可以模擬記憶體陣列304的讀取操作。當追蹤位元線(TRKBL)信號下降時，SAE信號產生器318輸出的觸發信號可以上升，觸發信號用於代表，在滿足所有時序要求(例如滿足讀取餘裕)的情況下，SAE信號產生器318此時能夠安全及/或可靠地產生反相感測放大器致能信號SAEB。反相感測放大器致能信號SAEB下降會觸發左側感測放大器致能信號SAE_L(或GLB_SAE_L)及右側感測放大器致能信號SAE_R(或GLB_SAE_R)上升。
如上所述，感測放大器104中每一者可以接收感測放大器致能信號，上述信號可以致能或激活輸入/輸出電路312或314中每個的感測放大器104。感測放大器致能信號可以在主控制器308內分流，使左側感測放大器致能信號SAE_L可傳輸到輸入/輸出電路312-1~312-n中每一者，且右側感測放大器致能信號SAE_R可傳輸到輸 入/輸出電路314-1~314-n中每一者。輸入/輸出電路312-1~312-n和314-1~314-n中每一者的感測放大器104可以連接到位元線BL和互補位元線BLB。上述位元線BL和互補位元線BLB從記憶體陣列302和304內部的一行記憶體單元102延伸，於是感測放大器104可以感測儲存在記憶體單元104中對應行內的資料值。
第4圖係例示根據一些實施例中的記憶體裝置300的主控制器400的例示性設計佈局。主控制器400可包括重置時脈產生器316、感測放大器致能信號產生器318、左緩衝器320、右緩衝器322、感測放大器致能互補信號(感測放大器致能互補信號SAEB或者可理解為SAE信號的互補信號)傳輸線410、第一節點412、第二節點414、左側感測放大器致能互補信號(SAEB_L)傳輸線416及右側感測放大器致能互補信號(SAEB_R)傳輸線418。雖然重置時脈產生器316和SAE信號產生器318以方框表示，這僅是為了說明上的簡便，實際上重置時脈產生器316和SAE信號產生器318可包括具有多個半導體層級的複雜電路。
重置時脈產生器316包括可以產生重置信號的電路，上述重置信號可以重置(或清除)記憶體裝置300，重置時脈產生器316可包括複雜電路(例如追蹤電路)，上述複雜電路通常須設置在主控制器400內的特定位置難以移動。例如：重置時脈產生器316可以追蹤記憶體陣列302和304中一或兩者，並產生相應的各種控制信號，上 述內容的完整說明請參照第3圖的實施例。重置時脈產生器316可以調節各個控制信號的時序關係，使記憶體裝置300可以在滿足時序限制條件下進行寫入和讀取。為了將延遲最小化並準確地追蹤記憶體陣列302及/或304，重置時脈產生器316可設置在緊鄰記憶體陣列302或304的位置。在第4圖中，雖然重置時脈產生器316與記憶體陣列304相鄰，另一方面，重置時脈產生器316也可以與記憶體陣列302相鄰。
同樣地，SAE信號產生器318可能包括另一個難以移動的複雜電路，例如：SAE信號產生器318可以從重置時脈產生器316接收一個或多個信號，這些接受到的信號可以用於產生感測放大器致能互補信號SAEB(或感測放大器致能信號SAE，取決於實施例)。此外，在一些實施例中，由於各種設計原因，SAE信號產生器318可以與重置時脈產生器316相鄰設置。若想要重新設計及/或重新安置重置時脈產生器316與SAE信號產生器318，是相當具有挑戰性並需要大量人力，並且還需要重新設計其他相關的電路層。於是本揭示內容可以優化或提高記憶體裝置300的性能同時還最小化重新設計的努力。
SAE信號產生器318可以透過傳輸線410產生並輸出感測放大器致能互補信號SAEB。SAEB信號可以穿過第一節點412、導線420，然後在第二節點414處分流，感測放大器致能互補信號SAEB可以穿過傳輸線416作為左側感測放大器致能信號SAEB_L，並穿過傳輸線 418作為右側感測放大器致能信號，左右兩側的感測放大器致能互補信號在第二節點414處連接，左側感測放大器致能信號傳輸線416(L1)和右側感測放大器致能信號傳輸線418(L2)的長度基本上相同。於是左側感測放大器致能信號傳輸線416的阻容延遲(RC delay)與右側感測放大器致能信號傳輸線418的電阻電容延遲可以基本上相同，且感測放大器致能互補信號SAEB(及/或感測放大器致能信號SAE)可以基本上同時傳輸到輸入/輸出電路312和314。
左緩衝器320和右緩衝器322中每一者可包括將感測放大器致能互補信號SAEB反相為感測放大器致能互補信號SAE的反相器。在一些實施例中，左緩衝器320和右緩衝器322可包括在主控制器308中，而在其他實施例中，左緩衝器320和右緩衝器322則可包括在輸入/輸出電路312和314中每一者中。左緩衝器320的輸出可包括傳輸到左輸入/輸出電路312中的感測放大器104之感測放大器致能信號(例如左側感測放大器致能信號SAE_L)，且右緩衝器322的輸出可包括其被傳送到右輸入/輸出電路314中的感測放大器104之感測放大器致能信號(例如右側感測放大器致能信號SAE_R)。於是基本上在左側感測放大器致能信號SAE_L傳輸到對應輸入/輸出電路312中每一者之感測放大器104的同時，右側感測放大器致能信號SAE_R相應地傳輸到輸入/輸出電路314中的感測放大器104。例如：當右側感測放大器致能信號 SAE_R到達輸入/輸出電路314-1中之感測放大器104時，左側感測放大器致能信號SAE_L可以基本上同時到達輸入/輸出電路312-1中之感測放大器104。而另一個例子，當右側感測放大器致能信號SAE_R到達輸入/輸出電路314-n中之感測放大器104時，左側感測放大器致能信號SAE_L可以基本上同時到達輸入/輸出電路312-n中之感測放大器104。於是記憶體裝置300當中SAE信號傳輸到輸入/輸出電路312和314上的感測放大器104有相等(或基本上相等或平衡)的電阻電容延遲。
如上所述，在設計記憶體裝置時，非常需要在不提高功率和不增加面積的情況下優化性能。提高性能的一種方法是減少時脈到輸出的延遲值(Tcd)，時脈到輸出的延遲值(Tcd)是測量從時脈上升到記憶體裝置輸出可用資料的時間。在SRAM的記憶體裝置中，例如記憶體裝置300，上述時脈到輸出的延遲值(Tcd)是至少一部份取決於讀取餘裕RM。參照第2圖，讀取餘裕RM是指當感測放大器致能信號SAE轉變為啟動電壓時於節點DL_IN和節點DLB_IN之間的電壓差。例如：對於左輸入/輸出電路312，當左側感測放大器致能信號SAE_L高於特定電壓(例如導通電壓)時，左讀取餘裕RM_L可以是節點DLB_IN_L(左輸入/輸出電路312的節點DLB_IN)處的電壓與節點DL_IN_L(左輸入/輸出電路312的節點DL_IN)處的電壓間之電壓差。而另一個例子，對於右輸入/輸出電路314，當右側感測放大器致能信號SAE_R高於特定電壓(例如 導通電壓)時，右讀取餘裕RM_R可以是節點DLB_IN_R(右輸入/輸出電路314的節點DLB_IN)處的電壓與節點DL_IN_R(右輸入/輸出電路314的DL_IN節點)之間之電壓差。當讀取餘裕RM_L和RM_R高於預定電壓時，相應記憶體單元的感測放大器感測之資料是準確的。然而，希望讀取餘裕RM_L和RM_R彼此不要太高或相差太大，因為這會降低記憶體裝置300的性能(例如提高時脈到輸出的延遲值)。在一些實施例中，藉由在節點或定點處將感測放大器致能信號分成左側感測放大器致能信號SAE_L和右側感測放大器致能信號SAE_R，且上述節點基本上位於左、右緩衝器320和322間的中間，讀取餘裕RM_L和RM_R可以基本上相同並同時減少，且仍高於準確感測資料所需的最小量。
第5圖係例示根據一些實施例的記憶體裝置300的一部份的透視圖。如圖所示，這一部份的記憶體裝置300包括電晶體T1、T2和T3與在各個不同金屬層ML0、ML1和ML2中的互連結構(以下分別稱為「互連結構ML0」、「互連結構ML1」、「互連結構ML2」)及多個通孔V1、V2、V3、V4和V5。上述的三維結構僅包括記憶體裝置300的一部份，但本領域通常技藝人士可以了解到實際實施方式並不以此為限。第5圖中電晶體T1-T3各自包括非平面電晶體(例如鰭式場效電晶體FinFET)，但是不限於本揭示文件的應用範圍並不以此為限，舉例來說，本揭示文件的技術可以應用於平面電晶體以及其他類 型的非平面晶體管，比如閘極全環(Gate-all-around；GAA)電晶體，仍在本揭示內容的範圍內。
感測放大器致能信號產生器318可包括輸出感測放大器致能互補信號SAEB的電晶體T1，電晶體T1可包括閘極結構POLY及包括源極結構和汲極結構的主動結構(例如鰭狀結構)OD。輸出感測放大器致能互補信號SAEB可以傳輸到通孔V1，且上述通孔V1連接到互連結構ML0。此外，輸出感測放大器致能互補信號SAEB可以傳輸到通孔V2，再傳輸到互連結構ML1，然後傳輸到通孔V3。此處的節點412可以等同於第4圖所示的節點412，且此處的節點414可以等同於第4圖所示的節點414。因為透過一些較高的互連結構(例如ML2)傳播感測放大器致能互補信號SAEB，其互連結構彼此稀疏佈置，可以降低耦合效應，進而減少感測放大器致能互補信號SAEB所遇到的電阻電容延遲。
在節點414處，感測放大器致能互補信號SAEB可以分流成左側SAEB信號SAEB_L和右側感測放大器致能互補信號SAEB_R，透過包括互連結構ML2的左側感測放大器致能互補信號SAEB_L傳輸線416，以傳輸左側感測放大器致能互補信號SAEB_L，且透過包括互連結構ML2的右側感測放大器致能互補信號傳輸線418，以傳輸右側感測放大器致能互補信號SAEB_R，左側感測放大器致能互補信號傳輸線416可以具有長度L1，並且右側感測放大器致能互補信號傳輸線418可以具有長度 L2。透過一或多個互連結構(例如互連結構ML1)及/或一或多個通孔(例如通孔V4)，左側感測放大器致能互補信號SAEB_L可以進一步傳輸到電晶體T2，電晶體T2可包括在多個左側輸入/輸出電路312其中一者(例如輸入/輸出電路312-1)中的感測放大器104中之電晶體M13。同樣地，透過一或多個互連結構(例如互連結構ML1)及/或一或多個通孔(例如通孔V5)，右側感測放大器致能互補信號SAEB_R可以進一步傳輸到電晶體T3，電晶體T3可包括在輸入/輸出電路314其中一者(例如輸入/輸出電路314-1)中的感測放大器104之電晶體M13。上述長度L1與L2可以相似(或相同或基本上相同)。於是感測放大器致能互補信號SAEB(或感測放大器致能信號SAE)可以大約同時傳輸到主控制器308的相對兩側上的感測放大器104。
雖然在第5圖的實施例中繪示分流是發生在通孔V3與金屬層ML2交叉處的節點414處，但本揭示文件並不限於此實施例。例如：上述分流也可以發生在互連結構ML2上方的其他互連結構上，比如分流也可以發生在互連結構ML3等。
第6圖係例示根據一些實施例操作記憶體裝置300的電壓圖，x軸是時間，y軸是電壓。該圖包括第一SAE_R曲線602、第二SAE_R曲線612、SAE_L曲線622、第一DL_IN_R曲線604、第二DL_IN_R曲線614、DL_IN_L曲線624、第一DLB_IN_R曲線606、 第二DLB_IN_R曲線616及DLB_IN_L曲線626。此處描述的電壓和時間僅用於說明之目的，且普通技術人員將認識到，前述數值更高或更低取決於實施例。
如上所述，第一SAE_R曲線602、第二SAE_R曲線612及SAE_L曲線622繪示右側與左側感測放大器致能信號SAE_R和SAE_L的電壓準位對時間的函數。第一DL_IN_R曲線604、第二DL_IN_R曲線614和DL_IN_L曲線624示出感測放大器104中的右和左DL_IN節點的電壓準位，且感測放大器104在左輸入/輸出電路312和右輸入/輸出電路314中。第一DLB_IN_R曲線606、第二DLB_IN_R線616和DLB_IN_L曲線626示出感測放大器104中節點DLB_IN之電壓準位，且感測放大器104在左輸入/輸出電路312和右輸入/輸出電路314中每一者。節點DL_IN和DLB_IN連接到控制器，例如一微控制器、處理器及現場可編程閘門陣列(FPGA)等，並以相反極性承載讀取命令的輸出，以確保記憶體單元102中的資料能夠正確讀取。
通常情況下，第一SAE_R曲線602和SAE_L曲線622之間可能存在一定的差別，因為與左側感測放大器致能信號SAE_L相比，右側感測放大器致能信號SAE_R更早地切換到(或轉變到或具有)一導通電壓，因此，左側感測放大器致能信號SAE_L和右側感測放大器致能信號SAE_R之間可能存在不平衡，這會導致時脈到輸出的延遲值(Tcd)變長。參照第6圖，第一SAE_R曲 線602可以比SAE_L曲線622更早地切換到導通電壓，然後第一DL_IN_R曲線604可以比DL_IN_L曲線624更早地轉變為邏輯0，且第一DLB_IN_R曲線606可以比DLB_IN_R曲線626更早地轉變為邏輯1。於是左輸入/輸出電路312和右輸入/輸出電路314均能達到較大的讀取餘裕。舉例來說，左側讀取餘裕RM_L(DLB_IN_L減去DL_IN_L)可以達到約32mV，而右側讀取餘裕RM_R可以達到約29.3mV，兩側讀取餘裕的差異或間隙約為3.6mV。此外，右側讀取餘裕RM_R的讀取餘裕可能過小以至於難以可靠地由感測放大器104進行讀取。
在一些實施例中，當SAEB_L傳輸線416和SAEB_R傳輸線418具有基本上相同的長度時，右側感測放大器致能信號SAE_R的電壓可以呈現如第二SAE_R曲線612，DL_IN_R節點處的電壓呈現如第二DL_IN_R曲線614，及DLB_IN_R節點處的電壓可以呈現如第二DLB_IN_R曲線616。例如在讀取操作期間，當長度L1和L2基本上相同時，右側感測放大器致能信號SAE_R和左側感測放大器致能信號SAE_L之間的電壓差可以降低，將會小於當長度L1和L2有很大差異時兩信號間之電壓差。於是右側感測放大器致能信號SAE_R和左側感測放大器致能信號SAE_L之差距減少。另一例中，在讀取操作期間，當長度L1和L2基本上相同時，節點DL_IN_R和節點DL_IN_L間的電壓差可以降低，將會小於當長度L1和L2具很大差異時的節點DL_IN_R和 節點DL_IN_L間之電壓差。於是節點DL_IN_R和節點DL_IN_L間的電壓之差距減少。再例如：在讀取操作期間，當長度L1和L2基本上相同時，節點DLB_IN_R和節點DLB_IN_L間的電壓差可以降低，將會小於當長度L1和L2具很大差異時的節點DLB_IN_R和節點DLB_IN_L間之電壓差。於是節點DLB_IN_R和節點DLB_IN_L間的電壓之差距減少。
當長度L1和L2基本上相同時，左輸入/輸出電路312的讀取餘裕可從約32.8mV改變為約32.9mV，而右輸入/輸出電路314的讀取餘裕可從約29.3mV改變為約32.7mV。也就是說，兩個輸入/輸出電路312和314間的原始讀取餘裕差距是大約3.5mV(32.8mV-29.3mV)，但在一些實施例中，讀取餘裕中的差距可以減小到大約0.2mV(32.9mV-32.7mV)。也就是說，當時序限制條件當中規定感測放大器104需要具備至少30mV讀取餘裕時，可將感測放大器致能信號SAE(或感測放大器致能互補信號SAEB)更早地切換到導通電壓(例如讓SAE信號/SAEB信號更早地觸發)，可將右讀取餘裕降低至約30.3mV，左側讀取餘裕降低至約30.1mV。換而言之，上述揭露的技術可以將左側/右側讀取餘裕之間差距減小到大約0.2mV的差距，這意味著可同時平衡地減少左右輸入/輸出電路312和314的讀取餘裕，以降低兩邊的時脈到輸出的延遲值(Tcd)。
就時脈到輸出的延遲值(Tcd)而言，在長度L1和 L2改變之前(兩長度有差距)和改變之後(兩長度基本上相同)，左記憶體陣列302的時脈到輸出的延遲值大致保持相同約為320皮秒，右輸入/輸出電路314的時脈到輸出的延遲值可以從大約314皮秒增加到大約319皮秒，因為當長度L1和L2基本上相同時，右記憶體陣列304的讀取餘裕增加。而當感測放大器致能信號SAE(或感測放大器致能互補信號SAEB)信號更早切換(例如讓SAE信號/SAEB信號更早地觸發)時，左和右記憶體陣列302和304的時脈到輸出的延遲值可降低至約315皮秒。於是記憶體裝置300的時脈到輸出的延遲值可以從大約320皮秒(由左記憶體區塊302的時脈到輸出的延遲值決定)減少到大約315皮秒(由左和右記憶體區塊302和304兩者時脈到輸出的延遲值決定)。
本技術文件所揭露的內容是有關於感測放大器致能(SAE)信號，但是實施例不限於此，本領域通常技藝人士可將本技術中蝶形結構的信號分流應用到其他不同的信號上，例如：本技術可應用於位元線致能預充電信號(BLEQ)，其可用於致能(或激活)相應電路以產生預充電信號至位元線。本技術還可應用於資料線致能預充電信號(DLEQ)，其可用於致能(或激活)相應電路以產生預充電信號至資料線。本技術更可應用於一讀取行選擇信號(DEC_YRB)，上述信號可用於選擇一行記憶體單元102以進行讀取操作，本技術還可應用於一寫入行選擇信號(DEC_YWB)，上述信號可用於選擇一行記憶體單元102 以進行寫入操作。
第7圖係例示根據一些實施例操作記憶體裝置300的處理流程700之流程圖700。須注意的是處理流程700只是一個舉例說明，並不用於限於本揭示內容。於是應當理解的是可以在第7圖的處理流程700之前、之後或當中增加額外的步驟/操作，且其中一些額外操作在本文僅做簡要描述。
簡而言之，處理流程700先進行操作702，提供第一記憶體陣列和第二記憶體陣列，再者，處理流程700可以進行操作704，產生感測放大器致能信號SAE(或感測放大器致能互補信號SAEB)，處理流程700可以進行操作706，透過第一導線將感測放大器致能信號SAE傳輸到連接至第一記憶體陣列的第一輸入/輸出電路。然後處理流程700可以進行操作708，透過第二導線將放大器致能信號SAE傳輸到連接至第二記憶體陣列的第二輸入/輸出電路。第一導線和第二導線具有基本上相同的長度。
對應於操作702，第一記憶體陣列和第二記憶體陣列可以採用蝶形結構佈置在控制器的相對兩側，第一記憶體陣列可包括記憶體區塊302，而第二記憶體陣列可包括記憶體區塊304，控制器可包括字元線驅動器306及/或主控制器308，主控制器可包括重置時脈產生器316和感測放大器致能信號產生器318。
對應於操作704，感測放大器致能信號產生器318可以產生感測放大器致能信號SAE(或感測放大器致能互 補信號SAEB)，上述SAE/SAEB信號可透過導線傳輸通過一或多個互連結構，比如互連結構ML0和/或ML1(以及相應的通孔)。一旦SAE/SAEB信號到達互連結構ML2(或任何在互連結構ML2之上的互連結構)，上述信號就可分流為左側與右側的感測放大器致能信號SAE_L、SAE_R，或分流為左側與右側的感測放大器致能互補信號SAEB_L、SAEB_R。
對應於操作706，透過第一導線，將左側的SAE_L/SAEB_L信號傳輸到對應於第一記憶體陣列的輸入/輸出電路。如上所述，第一導線可包括互連結構ML2，在一些實施例中，輸入/輸出電路中的緩衝器可將左側感測放大器致能互補信號SAEB_L進行反相處理。
對應於操作708，透過第二導線，將右側的SAE_R/SAEB_R信號傳輸到對應於第二記憶體陣列的輸入/輸出電路。如上所述，第二導線可包括互連結構ML2，在一些實施例中，輸入/輸出電路中的緩衝器可將右側感測放大器致能互補信號SAEB_R進行反相處理。第一導線和第二導線可具有基本上相同的長度，用以減少並均衡第一導線和第二導線之阻容延遲。於是可降低記憶體裝置的時脈到輸出的延遲值(Tcd)。
在一些實施例中，控制器可將SAE/SAEB信號輸出到第三導線(例如互連結構ML0)，上述第三導線電性連接到第一導線和第二導線(例如互連結構ML2)。在一些實施例中，第三導線可以基本上平行於第一導線和第二導線， 上述第三導線還可包括基本上垂直的一部份(例如互連結構ML1)。
本揭示內容的一方面揭露一種記憶體裝置，包括：複數個記憶體陣列，包括一第一記憶體陣列和一第二記憶體陣列；一控制器，包括複數個緩衝器，該些緩衝器包括連接到該第一記憶體陣列的一第一緩衝器和連接到該第二記憶體陣列的一第二緩衝器，其中該第一記憶體陣列和該第二記憶體陣列設置在該控制器的相對兩側上；以及複數條導線包括：一第一導線，在一第一方向上延伸並連接到該第一緩衝器；一第二導線，在該第一方向延伸並連接到該第二緩衝器；以及一第三導線，連接到該第一導線和該第二導線，並在基本上垂直於該第一方向的一第二方向上延伸，其中該第三導線電性連接至該控制器，其中該第一導線和該第二導線各自的長度基本上相同。
在一些實施例中，記憶體裝置進一步包括：一第四導線，在該第一方向上延伸，該第四導線具有一第一端以及一第二端，該第一端連接到該第三導線，該第二端連接到該控制器。
在一些實施例中，記憶體裝置中該控制器包括一重置時脈產生器和一感測放大器致能信號產生器，該感測放大器致能信號產生器連接到該重置時脈產生器，且其中該第四導線之該第二端連接到該感測放大器信號產生器。
在一些實施例中，記憶體裝置中該第三導線短於該第一導線、該第二導線和該第四導線中每一者。
在一些實施例中，記憶體裝置中該第四導線短於該第一和該第二導線中每一者。
在一些實施例中，記憶體裝置進一步包括：一第一感測放大器，用以放大來自該第一記憶體陣列的信號；以及一第二感測放大器，用以放大來自該第二記憶體陣列的信號，其中該第一緩衝器將該第一導線連接到該第一感測放大器，該第二緩衝器將該第二導線連接到該第二感測放大器。
在一些實施例中，記憶體裝置中該第一記憶體陣列和該第二記憶體陣列各自包括複數個靜態隨機存取記憶體單元。
在一些實施例中，記憶體裝置中該第三導線透過一通孔連接到該第一導線和該第二導線，且該通孔在基本上垂直於該第一和該第二方向的一第三方向上延伸。
本揭示內容的另一方面揭露一種記憶體裝置，包括：複數個輸入/輸出電路，包括一第一輸入/輸出電路和一第二輸入/輸出電路；一第一記憶體陣列，連接到該第一輸入/輸出電路和一第二記憶體陣列連接到該第二輸入/輸出電路；一第一緩衝器，連接到該第一輸入/輸出電路和一第二緩衝器連接到該第二輸入/輸出電路；及複數條導線包括：一第一導線連接到該第一和該第二緩衝器；及一第二導線，基本上垂直延伸自該第一導線之中間部份。
在一些實施例中，記憶體裝置進一步包括：一第三導線，基本上延伸垂直於該第二導線；及一控制器，用以 透過該第三導線輸出一信號。
在一些實施例中，記憶體裝置中該第一輸入/輸出電路、該第一記憶體陣列與該第一緩衝器設置在該控制器的一第一側，且該第二輸入/輸出電路、該第二記憶體陣列與該第二緩衝器設置在相對於該控制器之該第一側的一第二側。
在一些實施例中，記憶體裝置中該控制器包括一感測放大信號產生器，用以輸出該信號。
在一些實施例中，記憶體裝置中該些輸入/輸出電路中每一者都包括一感測放大器，用以接收該信號。
在一些實施例中，記憶體裝置中該第一輸入/輸出電路的該感測放大器連接到該第一記憶體陣列，且該第二輸入/輸出電路的該感測放大器連接到該第二記憶體陣列。
在一些實施例中，記憶體裝置進一步包括分別自該第一緩衝器和該第二緩衝器延伸的一第三導線和一第四導線，其中該些輸入/輸出電路包括該第三輸入/輸出電路和該第四輸入/輸出電路，該第三導線連接到該第三輸入/輸出電路，該第四導線連接到該第四輸入/輸出電路，且該第三導線和該第四導線具有基本上相同的長度。
在一些實施例中，記憶體裝置中每個輸入/輸出電路包括一感測放大器，其中該第三導線連接到該第三輸入/輸出電路的該感測放大器，該第四導線連接到該第四輸入/輸出電路的該感測放大器。
在一些實施例中，記憶體裝置中該第一導線設置在一第一互連層中，該第二導線設置在與第一互連層不同的一第二互連層中。
本揭示內容的又一方面揭露一種操作記憶體裝置的方法，包括：提供一第一記憶體陣列和一第二記憶體陣列，其中該第一和該第二記憶體陣列設置在一控制器的相對兩側上；透過該控制器產生一感測放大器致能信號；透過一第一導線將該感測放大器致能信號傳輸到一第一輸入/輸出電路，且該第一輸入/輸出電路連接到該第一記憶體陣列；透過一第二導線將該感測放大器致能信號傳輸到一第二輸入/輸出電路，且該第二輸入/輸出電路連接到該第二記憶體陣列，其中該第一導線和該第二導線具有基本上相同長度。
在一些實施例中，操作記憶體裝置的方法進一步包括透過該控制器，將該感測放大器致能信號輸出到一第三導線，該第三導線電性連接到該第一導線和該第二導線。
在一些實施例中，操作記憶體裝置的方法中該第三導線的一第一部份基本上平行於該第一導線和該第二導線，且該第三導線的一第二部份基本上垂直於該第一部份。
前面描述了幾個實施例的特徵，以便本領域技術人員可以更好地理解本揭示內容的各方面。本領域技術人員應當理解的是，他們可以容易地使用本揭示內容作為設計或修改其他工藝和結構的基礎，以實現與本文介紹的實施例相同之目的及/或達到相同之優點。本領域技術人員也應 該意識到，這樣的等效構造並不脫離本揭示內容的精神和範圍，在不脫離本揭示內容的精神和範圍的情況下，可以對本文進行各種變化、替換和變更。
101:電源電壓
102:記憶體單元
103:接地端
104:感測放大器
105:字元線
106:讀取行選擇線
107:位元線
109:互補位元線
110,112,114,116:節點
I2,I5:電流
DL_IN,DLB_IN:節點
M1-M13:電晶體
WL:字元線
BL:位元線
BLB:互補位元線
SAE:感測放大器致能信號

Claims (10)

  1. 一種記憶體裝置，包括：  複數個記憶體陣列，包括一第一記憶體陣列和一第二記憶體陣列；  一控制器，包括複數個緩衝器，該些緩衝器包括連接到該第一記憶體陣列的一第一緩衝器和連接到該第二記憶體陣列的一第二緩衝器，其中該第一記憶體陣列和該第二記憶體陣列設置在該控制器的相對兩側上；    一重置時脈產生器，用以產生一第一信號；   一感測放大信號產生器，用以基於該第一信號產生一第二信號；以及   複數條互連結構包括：     一第一互連結構，在一第一方向上延伸並連接到該第一緩衝器；     一第二互連結構，在該第一方向延伸並連接到該第二緩衝器，其中該第一互連結構和該第二互連結構設置於一第一金屬層，並且該重置時脈產生器和該感測放大信號產生器設置於該第一緩衝器和該第二緩衝器之間；以及     一第三互連結構，連接到該第一互連結構和該第二互連結構，並在基本上垂直於該第一方向的一第二方向上延伸，其中該第三互連結構設置於一第二金屬層，並且電性連接至該控制器，其中該第一互連結構和該第二互連結構各自的長度基本上相同。
  2. 如請求項1所述之記憶體裝置，進一步包括  一第四互連結構，在該第一方向上延伸，該第四互連結構具有一第一端以及一第二端，該第一端連接到該第三互連結構，該第二端連接到該控制器，其中   該控制器包括該重置時脈產生器和該感測放大器致能信號產生器，該感測放大器致能信號產生器連接到該重置時脈產生器，且其中該第四互連結構的該第二端連接到該感測放大器致能信號產生器。
  3. 如請求項1所述之記憶體裝置，進一步包括一第一感測放大器，用以放大來自該第一記憶體陣列的一信號；以及一第二感測放大器，用以放大來自該第二記憶體陣列的一信號，其中該第一緩衝器將該第一互連結構連接到該第一感測放大器，該第二緩衝器將該第二互連結構連接到該第二感測放大器。
  4. 如請求項1所述之記憶體裝置，其中該第三互連結構透過一通孔連接到該第一互連結構和該第二互連結構，且該通孔在基本上垂直於該第一方向和該第二方向的一第三方向上延伸。
  5. 一種記憶體裝置，包括：   複數個輸入/輸出電路，包括一第一輸入/輸出電路和一第二輸入/輸出電路；   一第一記憶體陣列，連接到該第一輸入/輸出電路和一第二記憶體陣列連接到該第二輸入/輸出電路；   一第一緩衝器，連接到該第一輸入/輸出電路和一第二緩衝器連接到該第二輸入/輸出電路；   一重置時脈產生器；   一感測放大信號產生器連接到該重置時脈產生器；以及   複數個互連結構包括：      一第一互連結構連接到該第一緩衝器和該第二緩衝器並設置於一第一金屬層之中，其中該重置時脈產生器和該感測放大信號產生器設置於該第一緩衝器和該第二緩衝器之間；及      一第二互連結構，基本上垂直延伸自該第一互連結構的中間部分，並設置於一第二金屬層之中。
  6. 如請求項5所述之記憶體裝置，進一步包括分別自該第一緩衝器和該第二緩衝器延伸的一第三互連結構和一第四互連結構，其中該些輸入/輸出電路包括一第三輸入/輸出電路和一第四輸入/輸出電路，該第三互連結構連接到該第三輸入/輸出電路，該第四互連結構連接到該第四輸入/輸出電路，且該第三互連結構和該第四互連結構基本上具有相同的長度。
  7. 一種操作記憶體裝置的方法，包括：   提供一第一記憶體陣列和一第二記憶體陣列，其中該第一記憶體陣列和該第二記憶體陣列設置在一控制器的相對兩側上；   透過該控制器產生一感測放大器致能信號；   透過一第一互連結構將該感測放大器致能信號傳輸到一第一輸入/輸出電路，且該第一輸入/輸出電路連接到該第一記憶體陣列；以及   透過一第二互連結構將該感測放大器致能信號傳輸到一第二輸入/輸出電路，且該第二輸入/輸出電路連接到該第二記憶體陣列，其中該第一互連結構和該第二互連結構具有基本上相同長度。
  8. 一種記憶體裝置，包括：   一第一記憶體陣列；   一第二記憶體陣列;   一第一緩衝器﹐通過在一第一方向上延伸的一第一互連結構連接至該第一記憶體陣列；以及   一第二緩衝器，通過一第二互連結構連接至該第二記憶體陣列；   其中該第一互連結構和該第二互連結構其各自的長度在該第一方向上基本上相同，以及   該第一互連結構與該第二互連結構沿著該第一方向上連接於一節點，且該節點設置於該第一緩衝器及該第二緩衝器之間。
  9. 一種記憶體裝置，包括：   一第一記憶體陣列；   一第一輸入/輸出電路相鄰設置於該第一記憶體陣列；   一第二記憶體陣列；   一第二輸入/輸出電路相鄰設置於該第二記憶體陣列；   一第一緩衝器，通過向一第一方向延伸的一第一互連結構連接至該第一輸入/輸出電路；以及   一第二緩衝器，通過一第二互連結構連接至該第二輸入/輸出電路；   其中該第一互連結構和第二互連結構其各自的長度在該第一方向上基本上相同，以及   該第一互連結構與該第二互連結構沿著該第一方向上連接於一節點，且該節點設置於該第一緩衝器及該第二緩衝器之間。
  10. 一種記憶體裝置，包括：   一第一記憶體陣列；   一第一輸入/輸出電路相鄰設置於該第一記憶體陣列；   一第二記憶體陣列；   一第二輸入/輸出電路相鄰設置於該第二記憶體陣列；   一第一緩衝器，通過向一第一方向延伸的一第一互連結構連接至該第一輸入/輸出電路；以及   一第二緩衝器，通過一第二互連結構連接至該第二輸入/輸出電路，其中該第一互連結構和該第二互連結構彼此連接於一點，該點耦接至向一第二方向延伸的一第三互連結構，該第二方向基本上垂直於該第一方向；以及   其中該第一互連結構和該第二互連結構各自的長度基本上相同。
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