[go: up one dir, main page]

TWI408811B - 高壓元件及其製造方法 - Google Patents

高壓元件及其製造方法 Download PDF

Info

Publication number
TWI408811B
TWI408811B TW100106486A TW100106486A TWI408811B TW I408811 B TWI408811 B TW I408811B TW 100106486 A TW100106486 A TW 100106486A TW 100106486 A TW100106486 A TW 100106486A TW I408811 B TWI408811 B TW I408811B
Authority
TW
Taiwan
Prior art keywords
region
high voltage
voltage component
type
drift
Prior art date
Application number
TW100106486A
Other languages
English (en)
Other versions
TW201236152A (en
Inventor
Tsung Yi Huang
Ying Shiou Lin
Original Assignee
Richtek Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Richtek Technology Corp filed Critical Richtek Technology Corp
Priority to TW100106486A priority Critical patent/TWI408811B/zh
Priority to US13/136,703 priority patent/US20120217579A1/en
Publication of TW201236152A publication Critical patent/TW201236152A/zh
Application granted granted Critical
Publication of TWI408811B publication Critical patent/TWI408811B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

高壓元件及其製造方法
本發明係有關一種高壓元件及其製造方法，特別是指一種增強崩潰防護電壓之高壓元件及其製造方法。
第1A與第1B圖分別顯示先前技術之雙擴散汲極金屬氧化物半導體(double diffused drain metal oxide semiconductor,DDDMOS)元件剖視圖與立體圖，如第1A與第1B圖所示，於基板1中形成P型井區11及絕緣結構12，以定義元件區100，絕緣結構12例如為淺溝槽絕緣(shallow trench isolation,STI)結構或區域氧化(local oxidation of silicon,LOCOS)結構。於元件區100中，形成閘極13、漂移區14、汲極15、與源極16。其中，P型井區11可為基板1本身，而漂移區14、汲極15、源極16係由微影技術定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內。其中，汲極15與源極16分別位於閘極13兩側下方，漂移區14位於汲極15側且部分位於閘極13下方。DDDMOS元件為高壓元件，亦即其係設計供應用於較高的操作電壓下，但當DDDMOS元件需要與一般較低操作電壓之元件整合於同一基板上時，為配合較低操作電壓之元件製程，需要以相同的離子植入參數來製作DDDMOS元件和低壓元件，使得DDDMOS元件的離子植入參數受到限制，因而降低了DDDMOS元件崩潰防護電壓，限制了元件的應用範圍。若不犧牲DDDMOS元件崩潰防護電壓，則必須增加製程步驟，另行以不同離子植入參數的步驟來製作DDDMOS元件，但如此一來將提高製造成本，才能達到所欲的崩潰防護電壓。
第2A與第2B圖顯示先前技術之橫向擴散(lateral diffused metal oxide semiconductor,LDMOS)元件剖視圖與立體圖，與第1A與第1B圖之先前技術相較，第2A與第2B圖所顯示之LDMOS元件另具有本體區17、本體極18，且其閘極13有一部分位於絕緣結構12上。同樣地，當LDMOS元件需要與一般較低操作電壓之元件整合於同一基板上時，因受限於整合製程，而降低了LDMOS元件崩潰防護電壓，限制了元件的應用範圍，若不犧牲LDMOS元件崩潰防護電壓，則也必須增加製程步驟，提高製造成本，才能達到所欲的崩潰防護電壓。
有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓元件及其製造方法，在不增加製程步驟的情況下，提高元件操作之崩潰防護電壓，增加元件的應用範圍，並可整合於低壓元件之製程。
本發明目的在提供一種高壓元件及其製造方法。
為達上述之目的，本發明提供了一種高壓元件，包含：一基板，其具有第一導電型井區及絕緣結構以定義元件區；一漂移區，位於該元件區中，其具有第一區域與第二區域，其中，該第一區域為第二導電型區域，且該第二區域為第一導電型區域或雜質濃度與第一區域不同之第二導電型區域，並且，第一區域與第二區域，由上視圖視之，具有交錯分布之形式；位於該元件區中之第二導電型源極、與第二導電型汲極；以及位於該基板表面上，元件區中，介於該源極與汲極間之一閘極。
在其中一種實施型態中，該第一區域由摻雜第二導電型雜質於部分漂移區所形成，且第二區域由部分摻雜於第一區域之第二導電型雜質經熱擴散形成。
在其中一種實施型態中，該第一區域包含複數個彼此相連接或不相連接之第一子區域，而該第二區域包含複數個彼此相連接或不相連接之第二子區域。
就另一觀點，本發明也提供了一種高壓元件製造方法，包含：提供一基板，並於其中形成第一導電型井區及絕緣結構以定義元件區；於該元件區中形成一漂移區，其具有第一區域與第二區域，其中，該第一區域為第二導電型區域，且該第二區域為第一導電型區域或雜質濃度與第一區域不同之第二導電型區域，並且，第一區域與第二區域，由上視圖視之，具有交錯分布之形式；於該元件區中，形成第二導電型源極、與第二導電型汲極；以及於該基板表面上，元件區中，介於該源極與汲極之間，形成一閘極。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第3A-3D圖，顯示本發明的第一個實施例，第3A圖顯示本發明應用於DDDMOS元件之立體示意圖。需先說明的是，為顯示發明重點，將閘極13與基板1分開顯示，以方便了解。如第3A圖所示，於基板1中，形成井區11及絕緣結構12以定義元件區100，其中井區11例如為P型但不限於為P型；絕緣結構12例如為STI結構或區域氧化LOCOS結構。於元件區100中，形成閘極13、漂移區14、汲極15、與源極16；其中，汲極15與源極16例如為N型但不限於為N型。與先前技術不同的是，漂移區14包含交錯排列的第一區域14a與第二區域14b，第一區域14a例如為N型但不限於為N型。當第一區域14a為N型時，第二區域14b可為P型、或雜質摻雜濃度與第一區域14a不同之N型；當第一區域14a為P型時，第二區域14b可為N型、或雜質摻雜濃度與第一區域14a不同之P型。此種安排方式的優點包括：在元件參數上，可提高DDDMOS元件的崩潰防護電壓；在製程上，當本實施例DDDMOS元件整合於低壓元件製程時，可利用低壓元件製程中之輕摻雜汲極(lightly doped drain,LDD)光罩與製程來完成漂移區14，而不需要另外新增光罩或製程步驟，故可降低製造成本。
請繼續參閱第3B圖，顯示本實施例之上視示意圖，如第3B圖所示，第一區域14a與第二區域14b交錯排列，其做法例如為但不限於為：利用低壓元件之LDD光罩與製程，定義第一區域14a並摻雜N型雜質於第一區域14a；第二區域14b則可為原本的P型井區11而不以離子植入方式植入雜質，但經過多道的熱製程之後，因第一區域14a中N型雜質擴散至第二區域14b中，因此將第二區域14b轉變為較淡的P型或是較淡的N型。需說明的是，如第4A與4B圖所示，在本實施例中，第二區域14b為P型或是雜質濃度與第一區域14a不同之N型，除了決定於摻雜於第一區域14a之N型雜質濃度與後續之熱製程外，亦與第一區域14a與第二區域14b的大小形狀，與交錯排列的形式與距離有關。如第4A圖所示，第一區域14a較窄而第二區域14b較寬，則第二區域14b可能保持為P型；而如第4B圖所示，第一區域14a較寬而第二區域14b較窄，則第二區域14b可能從P型改變為N型。
第一區域14a與第二區域14b交錯排列的形式，不限於為如第3B、4A、4B圖所示之形式，亦可以如第3C、3D圖所示之排列方式，當然第一區域14a與第二區域14b亦可以為其他任意規則或不規則的排列形式。在第3B、4A、4B圖中，第一區域14a包含複數個彼此不相連接之子區域且第二區域14b亦包含複數個彼此不相連接之子區域，在第3C圖中，第一區域14a之子區域彼此不相連接而第二區域14b之子區域則彼此相連接，在第3D圖中，第一區域14a之子區域彼此相連接而第二區域14b之子區域彼此不相連接。總之，第一區域14a可包含複數個彼此相連接或不相連接之第一子區域，而第二區域14b可包含複數個彼此相連接或不相連接之第二子區域。其排列形式的重點在於，當漂移區14所施加之電壓超過一設定值時，宜使第一區域14a與第二區域14b接面所形成之空乏區，足以使漂移區14的表面完全空乏，其崩潰防護電壓也就比先前技術更高。
第5A-5D圖顯示本發明的另一個實施例，第5A圖顯示本發明應用於LDMOS元件之立體示意圖。需先說明的是，為顯示發明重點，將閘極13與基板1分開顯示，以方便了解。如第5A圖所示，於基板1中，形成井區11及絕緣結構12以定義元件區100，其中井區11例如為P型但不限於為P型；絕緣結構12例如為STI結構或區域氧化LOCOS結構。於元件區100中，形成閘極13、漂移區14、汲極15、源極16、本體區17、與本體極18；其中，汲極15與源極16例如為N型但不限於為N型；而本體區17與本體極18例如為P型但不限於為P型。與先前技術不同的是，漂移區14包含交錯排列的第一區域14a與第二區域14b，第一區域14a例如為N型但不限於為N型。當第一區域14a為N型時，第二區域14b可為P型或雜質摻雜濃度與第一區域14a不同之N型；當第一區域14a為P型時，第二區域14b可為N型或雜質摻雜濃度與第一區域14a不同之P型。當本實施例LDMOS元件整合於低壓元件製程時，可利用低壓元件製程中之輕摻雜汲極(lightly doped drain,LDD)光罩與製程來完成，而不需要另外新增光罩或製程步驟，以降低製造成本。
請繼續參閱第5B圖，顯示本實施例之上視示意圖，如第5B圖所示，第一區域14a與第二區域14b交錯排列，其做法例如為但不限於為：利用低壓元件之LDD光罩與製程，定義第一區域14a並摻雜N型雜質於第一區域14a；第二區域14b則可為原本的P型井區11而不以離子植入方式植入雜質，但經過多道的熱製程之後，因第一區域14a中N型雜質擴散至第二區域14b中，因此將第二區域14b轉變為較淡的P型或是較淡的N型。第一區域14a與第二區域14b交錯排列的形式，亦可參照第4A與4B圖所示意，或第5C、5D圖，當然亦可以為其他任意規則或不規則的排列形式。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術；又如，漂移區整合於低壓元件製程時，不限於利用LDD光罩與製程，亦可利用其他光罩與製程，當然也可以利用一專用於漂移區之光罩與製程。本發明的範圍應涵蓋上述及其他所有等效變化。
1‧‧‧基板
11‧‧‧P(或N)型井區
12‧‧‧絕緣結構
13‧‧‧閘極
14‧‧‧漂移區
14a‧‧‧第一區域
14b‧‧‧第二區域
15‧‧‧汲極
16‧‧‧源極
17‧‧‧本體區
18‧‧‧本體極
100‧‧‧元件區
第1A圖顯示先前技術之DDDMOS元件剖視圖。
第1B圖顯示先前技術之DDDMOS元件立體圖。
第2A圖顯示先前技術之LDMOS元件剖視圖。
第2B圖顯示先前技術之LDMOS元件立體圖。
第3A-3D圖顯示本發明的第一個實施例。
第4A與4B圖舉例顯示本發明實施例之漂移區中第一區域與第二區域之交錯排列形式。
第5A-5D圖顯示本發明的第一個實施例。
1．．．基板
11．．．P(或N)型井區
12．．．絕緣結構
13．．．閘極
14．．．漂移區
14a．．．第一區域
14b．．．第二區域
15．．．汲極
16．．．源極

Claims (10)

  1. 一種高壓元件，包含：一基板，其具有第一導電型井區及絕緣結構以定義元件區；一漂移區，位於該元件區中，其具有第一區域與第二區域，其中，該第一區域為第二導電型區域，且該第二區域為第一導電型區域，並且，第一區域與第二區域，由上視圖視之，具有交錯分布之形式；位於該元件區中之第二導電型源極、與第二導電型汲極；以及位於該基板表面上，元件區中，介於該源極與汲極間之一閘極。
  2. 如申請專利範圍第1項所述之高壓元件，其中當該漂移區所施加之電壓超過一設定值時，該第一區域與第二區域接面所形成之空乏區使該漂移區表面完全空乏。
  3. 如申請專利範圍第1項所述之高壓元件，其中該第一區域由摻雜第二導電型雜質於部分漂移區所形成，且第二區域由部分摻雜於第一區域之第二導電型雜質經熱擴散形成。
  4. 如申請專利範圍第1項所述之高壓元件，其中該第一區域包含複數個彼此相連接或不相連接之第一子區域。
  5. 如申請專利範圍第1項所述之高壓元件，其中該第二區域包含複數個彼此相連接或不相連接之第二子區域。
  6. 一種高壓元件製造方法，包含：提供一基板，並於其中形成第一導電型井區及絕緣結構以定義元件區；於該元件區中形成一漂移區，其具有第一區域與第二區 域，其中，該第一區域為第二導電型區域，且該第二區域為第一導電型區域，並且，第一區域與第二區域，由上視圖視之，具有交錯分布之形式；於該元件區中，形成第二導電型源極、與第二導電型汲極；以及於該基板表面上，元件區中，介於該源極與汲極之間，形成一閘極。
  7. 如申請專利範圍第6項所述之高壓元件製造方法，其中當該漂移區所施加之電壓超過一設定值時，該第一區域與第二區域接面所形成之空乏區使該漂移區表面完全空乏。
  8. 如申請專利範圍第6項所述之高壓元件製造方法，其中於該元件區中形成具有第一區域與第二區域之漂移區的步驟包含：摻雜第二導電型雜質於部分漂移區內，以形成該第一區域；以及使部分摻雜於第一區域之第二導電型雜質擴散至該第二區域。
  9. 如申請專利範圍第6項所述之高壓元件製造方法，其中該第一區域包含複數個彼此相連接或不相連接之第一子區域。
  10. 如申請專利範圍第6項所述之高壓元件製造方法，其中該第二區域包含複數個彼此相連接或不相連接之第二子區域。
TW100106486A 2011-02-25 2011-02-25 高壓元件及其製造方法 TWI408811B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100106486A TWI408811B (zh) 2011-02-25 2011-02-25 高壓元件及其製造方法
US13/136,703 US20120217579A1 (en) 2011-02-25 2011-08-08 High voltage device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100106486A TWI408811B (zh) 2011-02-25 2011-02-25 高壓元件及其製造方法

Publications (2)

Publication Number Publication Date
TW201236152A TW201236152A (en) 2012-09-01
TWI408811B true TWI408811B (zh) 2013-09-11

Family

ID=46718397

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100106486A TWI408811B (zh) 2011-02-25 2011-02-25 高壓元件及其製造方法

Country Status (2)

Country Link
US (1) US20120217579A1 (zh)
TW (1) TWI408811B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343538B2 (en) * 2011-05-13 2016-05-17 Richtek Technology Corporation High voltage device with additional isolation region under gate and manufacturing method thereof
US9490322B2 (en) * 2013-01-23 2016-11-08 Freescale Semiconductor, Inc. Semiconductor device with enhanced 3D resurf
KR20160108835A (ko) 2014-01-27 2016-09-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US9245945B1 (en) * 2014-11-06 2016-01-26 Richtek Technology Corporation Semiconductor device having weak current channel
CN104821335B (zh) * 2015-03-13 2018-03-02 西安华羿微电子股份有限公司 N型埋层覆盖型半超结横向双扩散金属氧化物半导体场效应管
TWI587506B (zh) * 2015-10-16 2017-06-11 立錡科技股份有限公司 上橋功率元件及其製造方法
TWI634658B (zh) * 2017-12-29 2018-09-01 Nuvoton Technology Corporation 半導體裝置
US12439663B2 (en) * 2021-07-09 2025-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of low and high voltage devices on substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200618064A (en) * 2004-11-29 2006-06-01 Taiwan Semiconductor Mfg Co Ltd High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improve breakdown voltage
JP2009152420A (ja) * 2007-12-21 2009-07-09 Nec Electronics Corp 横型ｍｏｓｆｅｔ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777746B2 (en) * 2002-03-27 2004-08-17 Kabushiki Kaisha Toshiba Field effect transistor and application device thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200618064A (en) * 2004-11-29 2006-06-01 Taiwan Semiconductor Mfg Co Ltd High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improve breakdown voltage
JP2009152420A (ja) * 2007-12-21 2009-07-09 Nec Electronics Corp 横型ｍｏｓｆｅｔ

Also Published As

Publication number Publication date
TW201236152A (en) 2012-09-01
US20120217579A1 (en) 2012-08-30

Similar Documents

Publication Publication Date Title
TWI408811B (zh) 高壓元件及其製造方法
CN109524457B (zh) 半导体装置
TWI451572B (zh) 雙擴散金屬氧化物半導體元件及其製造方法
TWI434418B (zh) 高壓元件及其製造方法
CN102148247B (zh) 增加击穿防护电压的横向扩散金属氧化物半导体元件与制作方法
TWI440181B (zh) 高壓金屬氧化物半導體元件與製作方法
TWI476924B (zh) 雙擴散金屬氧化物半導體元件
US9343538B2 (en) High voltage device with additional isolation region under gate and manufacturing method thereof
US9627524B2 (en) High voltage metal oxide semiconductor device and method for making same
TWI624065B (zh) 雙擴散金屬氧化物半導體元件及其製造方法
TWI484634B (zh) 隔離元件及其製造方法
TWI401801B (zh) 增加擊穿防護電壓之橫向擴散金屬氧化物半導體元件與製作方法
TWI798825B (zh) 半導體元件的製造方法
TWI422036B (zh) 高壓元件及其製造方法
TWI434331B (zh) 空乏型金屬氧化物半導體元件之製造方法
TWI503892B (zh) 高壓元件及其製造方法
TWI463661B (zh) 高壓元件及其製造方法
US9299806B2 (en) High voltage drain-extended MOSFET having extra drain-OD addition
CN103378145A (zh) 高压元件及其制造方法
CN104518024A (zh) 金属氧化物半导体元件及其制造方法
TWI469349B (zh) 高壓元件及其製造方法
CN102694008B (zh) 高压元件及其制造方法
TWI484631B (zh) 雙擴散金屬氧化物半導體元件及其製造方法
TWI440184B (zh) 高壓元件及其製造方法
TWI440165B (zh) 高壓元件及其製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees