TWI440165B - 高壓元件及其製造方法 - Google Patents

Description

高壓元件及其製造方法

本發明係有關一種高壓元件及其製造方法，特別是指一種增強崩潰防護電壓之高壓元件及其製造方法。

第1A與第1B圖分別顯示先前技術之雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件剖視圖與立體圖，如第1A與第1B圖所示，P型基板11中具有複數絕緣區12，以定義元件區100，絕緣區12例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構；P型基板11還包含N型井區14。DMOS元件形成於元件區100中，包含閘極13、汲極15、源極16、本體區17、以及本體極17a。其中，汲極15與源極16係由微影技術或以部分或全部之閘極13、絕緣區12為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內。其中，汲極15與源極16分別位於閘極13兩側下方；本體區17與本體極17a係由微影技術或以部分或全部之閘極13、絕緣區12為遮罩，以定義各區域，並分別以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內。而且DMOS元件中，閘極13有一部分位於絕緣區12上。DMOS元件為高壓元件，亦即其係設計供應用於較高的操作電壓，但當DMOS元件需要與一般較低操作電壓之元件整合於同一基板上時，為配合較低操作電壓之元件製程，需要以相同的離子植入參數來製作DMOS元件和低壓元件，使得DMOS元件的離子植入參數受到限制，因而降低了DMOS元件崩潰防護電壓，限制了元件的應用範圍。若不犧牲DMOS元件崩潰防護電壓，則必須增加製程步驟，另行以不同離子植入參數的步驟來製作DMOS元件，但如此一來將提高製造成本，才能達到所欲的崩潰防護電壓。

有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓元件及其製造方法，在不增加製程步驟的情況下，提高元件操作之崩潰防護電壓，增加元件的應用範圍，並可整合於低壓元件之製程。

本發明目的在提供一種高壓元件及其製造方法。

為達上述之目的，本發明提供了一種高壓元件，形成於一第一導電型基板中，該基板具有一第二導電型井區，以及一元件區，其中，該元件區由至少一絕緣區定義於該基板之井區中，該高壓元件包含：一場氧化區，形成於該基板上之元件區中；一閘極，形成於該基板表面上之元件區中，且部分閘極位於該場氧化區上；第二導電型源極、與第二導電型汲極，分別位於該元件區中之該閘極兩側，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開；以及一第二導電型第一低摻雜區，形成於該閘極下方之該井區中，且由上視圖視之，該第一低摻雜區之範圍在該閘極之內，且該第一低摻雜區之第二導電型雜質濃度較周圍之井區低，此外，該第一低摻雜區之深度，相較於該源極與汲極為深。

就另一觀點，本發明也提供了一種高壓元件製造方法，包含：提供一第一導電型基板，並在該第一導電型基板中形成第二導電型井區，其中該基板具有一元件區，該元件區由至少一絕緣區定義於該基板之第二導電型井區中；形成一場氧化區於該基板上之元件區中；形成一第二導電型第一低摻雜區於該井區中；形成一閘極於該基板表面上之元件區中，且部分閘極位於該場氧化區上；以及形成第二導電型源極、與第二導電型汲極，分別位於該元件區中之該閘極兩側，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開；其中，該第一低摻雜區位於該閘極下方之該井區中，且由上視圖視之，該第一低摻雜區之範圍在該閘極之內，且該第一低摻雜區之第二導電型雜質濃度較周圍環繞之井區低，此外，該第一低摻雜區之深度，相較於該源極與汲極為深。

其中一種較佳的實施例中，該第一低摻雜區，由上視圖視之包覆或鄰接該場氧化區之一邊界，且由剖視圖視之，該邊界位於該閘極下方。

另一種較佳實施例中，該高壓元件更包含一第二導電型第二低摻雜區，形成於該絕緣區下方之該井區中，且由上視圖視之，該第二低摻雜區之位置在相對於該第一低摻雜區之場氧化區一側，或與該第一低摻雜區形成一環狀結構，且部分該第二低摻雜區位在相對於該第一低摻雜區之場氧化區該側，且該第二低摻雜區之第二導電型雜質濃度較周圍之井區低，此外，該第二低摻雜區之深度，相較於該源極與汲極為深。

又一種較佳實施例中，該第一低摻雜區與該井區由相同微影製程與離子植入製程步驟所形成。

再又一種較佳實施例中，該高壓元件更包含：一第一導電型本體區，形成於該元件區中之基板表面下，由剖視圖視之，該本體區包覆該第二導電型源極，且由上視圖視之，該本體區與該閘極相鄰；以及一第一導電型本體極，形成於該本體區中之基板表面下；其中該高壓元件為一雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件。

再又另一種較佳實施例中，該高壓元件更包含：一第一導電型基極區，形成於該元件區中之基板表面下，由上視圖視之，該基極區與該閘極相鄰；以及一第一導電型基極，形成於該基極區中之基板表面下；其中該高壓元件為一雙極接面電晶體(bipolar junction transistor,BJT)元件，該源極係作為該BJT元件之第二導電型射極，且該汲極係作為該BJT元件之第二導電型集極。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。

請參閱第2A-2B圖，顯示本發明的第一個實施例，本實施例顯示本發明應用於DMOS元件之製造方法示意圖。於基板11中，形成絕緣區12以定義元件區100，其中基板11例如為P型但不限於為P型(在其他實施型態中亦可以為N型)；絕緣區12例如為STI結構或如圖所示之區域氧化LOCOS結構，並且，基板11中，包含導電型與基板11不相同之N型(在其他實施型態中亦可以為P型)井區14。此外，如第2A圖所示，於井區14中，形成導電型與井區14相同，但雜質濃度較周圍環繞之井區14低之第一低摻雜區18。於基板11表面，元件區100中，以氧化技術於該基板11表面上形成場氧化區22，其例如為STI結構或區域氧化LOCOS結構；並且，場氧化區22可利用但不限於與絕緣區12相同製程步驟形成。接著請參閱第2B圖，於元件區100中，形成閘極13、汲極15、源極16、本體區17、與本體極17a；其中，汲極15與源極16例如為N型但不限於為N型(在其他實施型態中亦可以為P型)，分別位於元件區100中之閘極13兩側，且由上視圖(未示出)視之，汲極15與源極16由閘極13與場氧化區22隔開；。本體區17例如為P型但不限於為P型(在其他實施型態中亦可以為N型)。此外，第一低摻雜區18之深度，相較於源極16與汲極15為深。

與先前技術不同的是，在本實施例中，井區14包括了第一低摻雜區18，其例如為N型但不限於為N型(在其他實施型態中亦可以為P型)。此種安排方式的優點包括：在元件規格上，可提高DMOS元件的崩潰防護電壓；在製程上，第一低摻雜區18可利用形成井區14之製程與光罩，於離子植入製程步驟時，將第一低摻雜區18以光阻或其他遮罩遮住，阻擋加速離子植入第一低摻雜區18，在後續高溫製程步驟中，雜質擴散後，使DMOS元件形成雜質濃度較周圍之井區14低之第一低摻雜區18，以應用本發明於DMOS元件，而不需要另外新增光罩或製程步驟，故可降低製造成本。

第3圖顯示本發明的第二個實施例，第3圖同樣顯示本發明應用於DMOS元件之立體示意圖。與第一個實施例不同的是，本實施例之DMOS元件，更包含了與第一低摻雜區18具有相同導電型(本實施例中為N型，在其他實施型態中亦可以為P型)之第二低摻雜區19，形成於靠近汲極15側之絕緣區12下方之井區14中。

第4圖與第5圖顯示前述實施例之上視圖的其中兩種形式。由上視圖第4圖視之，第二低摻雜區19a之位置可以在相對於第一低摻雜區18之場氧化區22另一側；或如上視圖第5圖所示，第二低摻雜區19b與第一低摻雜區18形成如圖所示之環狀結構，且部分第二低摻雜區19b位在相對於第一低摻雜區18之場氧化區22另一側，且第二低摻雜區19b之雜質濃度較周圍環繞之井區14低，此外，無論哪一種形式，第二低摻雜區19a與19b之深度，相較於源極16與汲極15為深。

第6A-6B圖顯示第一低摻雜區18之較佳範圍，如上視圖第6A圖所示，第一低摻雜區18較佳地位於閘極13範圍中(閘極13如虛線所示意，參閱第2B與第3圖之實施例立體圖)。第一低摻雜區18更佳的範圍，由剖視圖第6B圖視之，其包覆或鄰接場氧化區22左側邊界22a，如圖中虛線所示意，且由剖視圖第6B圖視之，此氧化區22左側邊界22a位於閘極13下方。利用本發明可降低此絕緣區12於操作時產生的電場，以增加元件崩潰防護電壓。

第7A-7C圖舉例說明形成第一低摻雜區18的方法。如第7A圖所示，於形成井區14之製程步驟中，將第一低摻雜區18以光阻14a或其他遮罩遮住，阻擋如虛線箭頭所示意之加速離子植入第一低摻雜區18，在後續高溫製程步驟中，雜質擴散後，使DMOS元件形成如第7B圖所示的雜質濃度較周圍之井區14低之第一低摻雜區18。

當然，形成第一低摻雜區18的方法，亦可以在第7A圖所示步驟外，另增加步驟如第7C圖所示，將第一低摻雜區18以外的區域，以光阻或其他遮罩遮住，並如虛線箭頭所示意，以較低劑量的加速離子植入第一低摻雜區18，或甚至是植入相反傳導型態的雜質，以調整第一低摻雜區18之雜質濃度，使其較周圍之井區14低。表示本發明概念，不限於只有一種方法實現。

第8圖顯示本發明的另一個實施例，說明本發明可應用於BJT元件之剖視示意圖。與第一個實施例不同的是，BJT元件，具有基極區17b、基極17c、射極16a、與集極15a，且較佳地將閘極13與射極16a耦接。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。本發明的範圍應涵蓋上述及其他所有等效變化。

11．．．基板

12．．．絕緣區

13．．．閘極

14．．．井區

14a．．．光阻

15．．．汲極

15a．．．集極

16．．．源極

16a．．．射極

17．．．本體區

17a．．．本體極

17b．．．基極區

17c．．．基極

18．．．第一低摻雜區

19,19a,19b．．．第二低摻雜區

22．．．場氧化區

22a．．．左側邊界

100．．．元件區

第1A圖顯示先前技術之DMOS元件剖視圖。

第1B圖顯示先前技術之DMOS元件立體圖。

第2A與2B圖顯示本發明的第一個實施例。

第3圖顯示本發明的第二個實施例。

第4圖與第5圖顯示第二個實施例之上視圖的其中兩種形式。

第6A-6B圖顯示第一低摻雜區18之較佳範圍。

第7A-7C圖舉例說明形成第一低摻雜區18的方法。

第8圖顯示本發明的另一個實施例。

11．．．基板

12．．．絕緣區

13．．．閘極

14．．．井區

15．．．汲極

16．．．源極

17．．．本體區

17a．．．本體極

22．．．場氧化區

Claims (10)

1. 一種高壓元件，形成於一第一導電型基板中，該基板具有一第二導電型井區，以及一元件區，其中，該元件區由至少一絕緣區定義於該基板之井區中，該高壓元件包含：一場氧化區，形成於該基板上之元件區中；一閘極，形成於該基板表面上之元件區中，且部分閘極位於該場氧化區上；第二導電型源極、與第二導電型汲極，分別位於該元件區中之該閘極兩側，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開；一第二導電型第一低摻雜區，形成於該閘極下方之該井區中，且由上視圖視之，該第一低摻雜區之範圍在該閘極之內，且該第一低摻雜區之第二導電型雜質濃度較周圍環繞之井區低，此外，該第一低摻雜區之深度，相較於該源極與汲極為深；以及一第二導電型第二低摻雜區，形成於該絕緣區下方之該井區中，且由上視圖視之，該第二低摻雜區之位置在相對於該第一低摻雜區之場氧化區另一側，或與該第一低摻雜區形成一環狀結構，且部分該第二低摻雜區位在相對於該第一低摻雜區之場氧化區另一側，且該第二低摻雜區之第二導電型雜質濃度較周圍之井區低，此外，該第二低摻雜區之深度，相較於該源極與汲極為深。
2. 如申請專利範圍第1項所述之高壓元件，其中該第一低摻雜區，由上視圖視之包覆或鄰接該場氧化區之一邊界，且由剖視圖視之，該邊界位於該閘極下方。
3. 如申請專利範圍第1項所述之高壓元件，其中該第一低摻 雜區與該井區由相同微影製程與離子植入製程步驟所形成。
4. 如申請專利範圍第1項所述之高壓元件，更包含：一第一導電型本體區，形成於該元件區中之基板表面下，由剖視圖視之，該本體區包覆該第二導電型源極，且由上視圖視之，該本體區與該閘極相鄰；以及一第一導電型本體極，形成於該本體區中之基板表面下；其中該高壓元件為一雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件。
5. 一種高壓元件，形成於一第一導電型基板中，該基板具有一第二導電型井區，以及一元件區，其中，該元件區由至少一絕緣區定義於該基板之井區中，該高壓元件包含：一場氧化區，形成於該基板上之元件區中；一閘極，形成於該基板表面上之元件區中，且部分閘極位於該場氧化區上；第二導電型源極、與第二導電型汲極，分別位於該元件區中之該閘極兩側，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開；一第二導電型第一低摻雜區，形成於該閘極下方之該井區中，且由上視圖視之，該第一低摻雜區之範圍在該閘極之內，且該第一低摻雜區之第二導電型雜質濃度較周圍環繞之井區低，此外，該第一低摻雜區之深度，相較於該源極與汲極為深；一第一導電型基極區，形成於該元件區中之基板表面下，由上視圖視之，該基極區與該閘極相鄰；以及一第一導電型基極，形成於該基極區中之基板表面下；其中該高壓元件為一雙極接面電晶體(bipolar junction transistor,BJT)元件，該源極係作為該BJT元件之第二導電型 射極，且該汲極係作為該BJT元件之第二導電型集極。
6. 一種高壓元件製造方法，包含：提供一第一導電型基板，並在該第一導電型基板中形成第二導電型井區，其中該基板具有一元件區，該元件區由至少一絕緣區定義於該基板之第二導電型井區中；形成一場氧化區於該基板上之元件區中；形成一第二導電型第一低摻雜區於該井區中；形成一閘極於該基板表面上之元件區中，且部分閘極位於該場氧化區上；形成第二導電型源極、與第二導電型汲極，分別位於該元件區中之該閘極兩側，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開；以及形成一第二導電型第二低摻雜區於該絕緣區下方之該井區中，且由上視圖視之，該第二低摻雜區之位置在相對於該第一低摻雜區之場氧化區另一側，或與該第一低摻雜區形成一環狀結構，且部分該第二低摻雜區位在相對於該第一低摻雜區之場氧化區另一側，且該第二低摻雜區之第二導電型雜質濃度較周圍之井區低，此外，該第二低摻雜區之深度，相較於該源極與汲極為深；其中，該第一低摻雜區位於該閘極下方之該井區中，且由上視圖視之，該第一低摻雜區之範圍在該閘極之內，且該第一低摻雜區之第二導電型雜質濃度較周圍環繞之井區低，此外，該第一低摻雜區之深度，相較於該源極與汲極為深。
7. 如申請專利範圍第6項所述之高壓元件製造方法，其中該第一低摻雜區，由上視圖視之，其包覆或鄰接該場氧化區之一邊界，且由剖視圖視之，該邊界位於該閘極下方。
8. 如申請專利範圍第6項所述之高壓元件製造方法，其中該形成第一低摻雜區與該井區之步驟由相同微影製程與離子植入製程步驟所形成。
9. 如申請專利範圍第6項所述之高壓元件製造方法，更包含：形成一第一導電型本體區於該元件區中之基板表面下，由剖視圖視之，該本體區包覆該第二導電型源極，且由上視圖視之，該本體區與該閘極相鄰；以及形成一第一導電型本體極於該本體區中之基板表面下；其中該高壓元件為一雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件。
10. 一種高壓元件製造方法，包含：提供一第一導電型基板，並在該第一導電型基板中形成第二導電型井區，其中該基板具有一元件區，該元件區由至少一絕緣區定義於該基板之第二導電型井區中；形成一場氧化區於該基板上之元件區中；形成一第二導電型第一低摻雜區於該井區中；形成一閘極於該基板表面上之元件區中，且部分閘極位於該場氧化區上；形成第二導電型源極、與第二導電型汲極，分別位於該元件區中之該閘極兩側，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開；其中，該第一低摻雜區位於該閘極下方之該井區中，且由上視圖視之，該第一低摻雜區之範圍在該閘極之內，且該第一低摻雜區之第二導電型雜質濃度較周圍環繞之井區低，此外，該第一低摻雜區之深度，相較於該源極與汲極為深；形成一第一導電型基極區於該元件區中之基板表面下，且 由上視圖視之，該基極區與該閘極相鄰；以及形成一第一導電型基極於該基極區中之基板表面下；其中該高壓元件為一雙極接面電晶體(bipolar junction transistor,BJT)元件，該源極係作為該BJT元件之第二導電型射極，且該汲極係作為該BJT元件之第二導電型集極。