TWI798825B - 半導體元件的製造方法 - Google Patents
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Abstract
一種半導體元件的製造方法，包括以下步驟。首先，提
供基底，其中在基底的定義為高壓半導體元件的區域中，形成有第一井區、第二井區以及雙重擴散區，其中第二井區與雙重擴散區位於第一井區中。接著，在基底中形成隔離結構。之後，在基底的定義為中壓半導體元件的區域中進行第一氧化製程。然後，在基底的定義為低壓半導體元件的區域中進行第二氧化製程。而後，在基底上形成閘極結構，其中閘極結構覆蓋部分的隔離結構。之後，在基底中形成源極區與汲極區，其中源極區位於第一井區中且設置於閘極結構的一側，汲極區位於雙重擴散區中且設置於閘極結構的另一側。本實施例的半導體元件的製造方法更包括在基底中形成隔離結構之後於第一井區中形成降低表面電場區，其中降低表面電場區嵌入於雙重擴散區，且降低表面電場區為在進行第一氧化製程、進行第二氧化製程或形成源極區與汲極區的步驟中形成。
Description
本發明是有關於一種半導體元件的製造方法，且特別是有關於一種高壓半導體元件的製造方法。
高壓半導體元件在操作時必須具備較高的崩潰電壓，因此，目前在形成高壓半導體元件時，會藉由在形成高壓半導體元件的離子佈植區域的同時與形成隔離結構之前形成降低表面電場區(RESURF region)，以提升高壓半導體元件的崩潰電壓。基於此，如何有效率的形成降低表面電場區為現今的課題之一。
本發明提供一種半導體元件的製造方法，其在形成降低表面電場區的步驟中具有製程彈性(process flexibility)，且可降低形成降低表面電場區的製程成本。
本發明的半導體元件的製造方法包括以下步驟。首先，提供具有第一導電型的基底，其中在基底的定義為高壓半導體元
件的區域中，形成有具有第一導電型的第一井區、具有第一導電型的第二井區以及具有第二導電型的雙重擴散區，其中第二井區與雙重擴散區位於第一井區中。接著，在基底中形成隔離結構。之後，在基底的定義為中壓半導體元件的區域中進行第一氧化製程。然後，在基底的定義為低壓半導體元件的區域中進行第二氧化製程。而後，在基底上形成閘極結構，其中閘極結構覆蓋部分的隔離結構。之後，在基底中形成具有第二導電型的源極區與具有第二導電型的汲極區，其中源極區位於第一井區中且設置於閘極結構的一側，汲極區位於雙重擴散區中且設置於閘極結構的另一側。本實施例的半導體元件的製造方法更包括在基底中形成隔離結構之後於第一井區中形成降低表面電場區，其中降低表面電場區嵌入於雙重擴散區，且降低表面電場區為在進行第一氧化製程、進行第二氧化製程或形成源極區與汲極區的步驟中形成。
在本發明的一實施例中，上述的雙重擴散區藉由依序進行第一離子植入製程以及第二離子植入製程以形成於第一井區中。
在本發明的一實施例中，在第一離子植入製程中植入的劑量為4.8E12cm-2~7.2E12cm-2，且植入的能量為960keV~1440keV，在第二離子植入製程中植入的劑量為5.92E12cm-2~8.88E12cm-2，且植入的能量為280keV~420keV。
在本發明的一實施例中，形成降低表面電場區的方法包括進行第三離子植入製程，在第三離子植入製程中植入的劑量為
2.8E12cm-2~4.2E12cm-2，且植入的能量為240keV~360keV。
在本發明的一實施例中，上述的隔離結構包括第一隔離結構、第二隔離結構以及第三隔離結構，第一隔離結構覆蓋部分的第二井區且位於閘極結構的一側，第二隔離結構覆蓋部分的雙重擴散區且位於閘極結構的另一側，且第三隔離結構位於第一隔離結構與第二隔離結構之間，其中部分的第三隔離結構被閘極結構所覆蓋。
在本發明的一實施例中，上述的降低表面電場區與第三隔離結構部分地重疊。
在本發明的一實施例中，上述的降低表面電場區靠近閘極結構，且雙重擴散區具有
字的形狀。
在本發明的一實施例中，上述的降低表面電場區靠近汲極區，且雙重擴散區具有ㄈ字的形狀。
在本發明的一實施例中，上述的降低表面電場區埋入於雙重擴散區中。
基於上述，本發明提供的半導體元件的製造方法是在形成隔離結構之後才形成降低表面電場區，且可選擇在進行形成用於中壓半導體元件的介電層的製程、進行形成用於低壓半導體元件的介電層的製程或者進行形成源極區與汲極區的製程時一併形成，其與先前技術一般都在形成隔離結構之前形成降低表面電場區相比，其除了具有製程彈性之外，還可降低製程成本。
10:半導體元件
100:基底
102:第一井區
104:第二井區
106:源極區
108:汲極區
110:雙重擴散區
120:降低表面電場區
130:基體區
200:隔離結構
200a:第一隔離結構
200b:第二隔離結構
200c:第三隔離結構
300:閘極結構
302:閘氧化層
304:閘極
306:間隙壁
圖1為本發明的第一實施例的半導體元件的剖面示意圖。
圖2為本發明的第二實施例的半導體元件的局部剖面示意圖。
圖3為本發明的第三實施例的半導體元件的局部剖面示意圖。
圖4為本發明的第四實施例的半導體元件的局部剖面示意圖。
以下的實施方式中，第一導電型為P型，且第二導電型為N型；然而，本發明並不以此為限。在其他實施方式中，第一導電型可以為P型，且第二導電型可以為N型。P型摻雜例如是硼，且N型摻雜例如是磷或砷。
除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
本文的示意圖僅是用以示意本發明部分的實施例。因
此，示意圖中所示之各個元件的形狀、數量及比例大小不應被用來限制本發明。
圖1為本發明的第一實施例的半導體元件的剖面示意圖。
以下將參照圖1說明本發明的第一實施例的半導體元件10的製造方法。詳細地說，圖1主要是繪示出基底100的定義為高壓半導體元件的區域。值得說明的是，雖然圖1僅繪示出形成於基底100上的一實施例的高壓半導體元件，但中壓半導體元件與低壓半導體元件可形成於圖1未示出的基底100上的其他區域，即，基底100還包括有定義為中壓半導體元件的區域以及定義為低壓半導體元件的區域。
首先，提供具有第一導電型的基底100，舉例而言，本實施例的基底可為P型基底。之後，於基底中依序形成具有第一導電型的第一井區102以及具有第一導電型的第二井區104，其中第二井區104位於第一井區102中。在一些實施例中，第一井區102為P型深井(DPW)區，且第二井區104為P型高壓井(HVPW或稱為P-Body)區。在一些實施例中，於基底中形成第一井區102的方法可包括進行以下步驟。首先，於基底上形成圖案化的罩幕層。接著，進行離子植入製程以在基底中植入摻質。上述的離子植入製程所植入的摻質可例如是硼，植入的劑量可例如是所屬技術領域中常用的劑量，本發明並無特別限制。另外，在移除上述的圖案化的罩幕層之後，進行熱趨入(drive-in)製程，以使得摻質在基底100中擴散而形成第一井區102。另外，在一些實施例
中，於基底中形成第二井區104的方法可包括進行以上步驟，其中差異在於形成第二井區104而植入的劑量大於形成第一井區102植入的劑量，上述劑量可例如是所屬技術領域中常用的劑量，本發明並無特別限制。
接著，在基底100中形成具有第二導電型的雙重擴散(double-diffused)區110。在一些實施例中，於基底中形成雙重擴散區110的方法可包括進行以下步驟。首先，於基底上形成圖案化的罩幕層。接著，依序進行第一離子植入製程以及第二離子植入製程以在基底中植入摻質。上述的第一離子植入製程與第二離子植入製程所植入的摻質可例如是磷或砷。在一些實施例中，在第一離子植入製程中植入的劑量為4.8E12cm-2~7.2E12cm-2，且植入的能量為960keV~1440keV。另外，在第二離子植入製程中植入的劑量為5.92E12cm-2~8.88E12cm-2，且植入的能量為280keV~420keV。在本實施例中，在第一離子植入製程中植入的劑量為6E12cm-2，且植入的能量為1200keV。另外，在本實施例中，在第二離子植入製程中植入的劑量為7.4E12cm-2，且植入的能量為350keV。另外，在移除上述的圖案化的罩幕層之後，進行熱趨入製程，以使得摻質在基底100中擴散而形成雙重擴散區110。本實施例的雙重擴散區110可用於提供給高壓半導體元件較高的崩潰電壓以防止例如靜電放電等對其造成的破壞，並解決高壓半導體元件的通道縮短後所產生的熱電子效應，進而可避免汲極區在高電壓的操作環境下發生電擊穿的現象。詳細地說，雙重擴散區
110在本實施例中作為漂移區(drift region)使用，其可增加汲極區至閘極的電流路徑，使得汲極區至閘極的崩潰電壓提高。
之後，於基底100中形成隔離結構200。隔離結構200可例如包括有多個隔離結構。在本實施例中，隔離結構200包括第一隔離結構200a、第二隔離結構200b以及第三隔離結構200c。隔離結構200的形成方法可例如為淺溝渠隔離法或局部區域氧化隔離法。在本實施例中，隔離結構200的形成方法為淺溝渠隔離法。
然後，進行第一氧化製程，以於基底100的欲形成中壓半導體元件的區域中形成介電層(未示出)，其中上述介電層例如是作為中壓半導體元件的閘介電層。上述的第一氧化製程可例如是熱氧化製程，本發明並無特別限制。
在一些實施例中，具有第一導電型的降低表面電場區(RESURF region)120可利用進行第一氧化製程時給予的熱預算在基底100中一併形成，其中降低表面電場區120嵌入於雙重擴散區110中以在水平方向(與基底100的表面延伸方向平行)形成一個PN結。詳細地說，於基底中形成降低表面電場區的方法可包括進行以下步驟。首先，於基底上形成圖案化的罩幕層。接著，進行離子植入製程以在基底中植入摻質。上述的離子植入製程所植入的摻質可例如是硼。在一些實施例中，在離子植入製程中植入的劑量為2.8E12cm-2~4.2E12cm-2，且植入的能量為240keV~360keV。在本實施例中，在離子植入製程中植入的劑量為
3.5E12cm-2，且植入的能量為300keV。另外，在移除上述的圖案化的罩幕層之後，利用進行上述第一氧化製程時給予的熱預算進行熱退火製程，使得植入的摻質經活化而佔據晶格以形成降低表面電場區120。本實施例的降低表面電場區120可用於使空乏區延伸至靠近汲極區或基底100的表面，而增加空乏區的寬度，藉此可降低位於汲極區至閘極之間的隔離結構200下方的電場而使電子碰撞機率下降，使得汲極區至閘極的崩潰電壓提高。值得說明的是，在其他的實施例中，具有第一導電型的降低表面電場區120可在後續進行的製程形成。
在進行第一氧化製程之後，進行第二氧化製程，以於基底100的欲形成低壓半導體元件的區域中形成介電層(未示出)，其中上述介電層例如是作為低壓半導體元件的閘介電層。上述的第二氧化製程可例如是熱氧化製程，本發明並無特別限制。在另一些實施例中，具有第一導電型的降低表面電場區120可利用進行第二氧化製程時給予的熱預算在基底100中一併形成，其中降低表面電場區120嵌入於雙重擴散區110中以在水平方向形成一個PN結。於基底中形成降低表面電場區120的方法可進行的步驟已詳述於前述實施例，於此不再贅述。值得說明的是，本實施例的降低表面電場區120是利用進行第二氧化製程時給予的熱預算進行熱退火製程，使得植入的摻質經活化而佔據晶格以形成。
之後，於基底100上形成閘極結構300。在本實施例中，形成的閘極結構300包括閘氧化層302、閘極304以及間隙壁306。
於基底100上形成閘極結構300的方法例如包括進行以下步驟，但需注意本發明不以此為限。首先，藉由熱氧化法或化學氣相沉積法於基底100上形成閘氧化材料層以及閘極材料層。接著，對閘極材料層以及閘氧化材料層進行圖案化製程，以各自形成閘極304與閘氧化層302。之後，藉由熱氧化法或化學氣相沉積法形成間隙壁材料層，並對此間隙壁材料層進行非等向性蝕刻製程，以於閘極304的側壁上形成間隙壁306。
然後，在基底100中形成具有第二導電型的源極區106與汲極區108，其中源極區106位於第二井區104中，且汲極區108位於雙重擴散區110中。在一些實施例中，於基底中形成源極區106與汲極區108的方法可包括進行以下步驟。首先，於基底上形成圖案化的罩幕層。接著，進行離子植入製程以在基底中植入摻質。上述的離子植入製程所植入的摻質可例如是磷或砷，植入的劑量可例如是所屬技術領域中常用的劑量，本發明並無特別限制。另外，在移除上述的圖案化的罩幕層之後，進行熱退火製程以形成源極區106與汲極區108。在又一些實施例中，具有第一導電型的降低表面電場區120可利用進行熱退火製程時給予的熱預算在基底100中一併形成，其中降低表面電場區120嵌入於雙重擴散區110中以在水平方向形成一個PN結。於基底中形成降低表面電場區120的方法可進行的步驟已詳述於前述實施例，於此不再贅述。值得說明的是，本實施例的降低表面電場區120是利用進行此熱退火製程時給予的熱預算進行熱退火製程，使得植入
的摻質經活化而佔據晶格以形成。
在一些實施例中，可在基底100中更形成具有第一導電型的基體區130，其中基體區130位於第二井區104中且與源極區106相鄰。在一些實施例中，於基底中形成基體區130的方法可包括進行以下步驟。首先，於基底上形成圖案化的罩幕層。接著，進行離子植入製程以在基底中植入摻質。上述的離子植入製程所植入的摻質可例如是硼，植入的劑量可例如是所屬技術領域中常用的劑量，本發明並無特別限制。另外，在移除上述的圖案化的罩幕層之後，進行熱退火製程以形成基體區130。
綜上所述，本實施例提供的半導體元件10的製造方法可選擇在進行形成用於中壓半導體元件的介電層的製程、進行形成用於低壓半導體元件的介電層的製程或者進行形成源極區106與汲極區108的製程時一併形成，其與先前技術一般都在形成隔離結構之前形成降低表面電場區相比，其除了具有製程彈性之外，還可降低製程成本。
至此，完成本發明的半導體元件10的製作。
本實施例的半導體元件10的製造方法雖然是以上述方法為例進行說明，然而，本發明的半導體元件10的製造方法並不以此為限。
請繼續參照圖1，圖1繪示了本發明的一實施例的半導體元件10的剖面示意圖。詳細地說，圖1繪示出半導體元件10的形成有高壓半導體元件的區域。在此必須說明的是，以下關於省
略部分的說明可參考前述實施例描述與效果，下述實施例不再重複贅述。
在一實施例中，半導體元件10包括基底100、閘極結構300、第一井區102、第二井區104、源極區106、汲極區108、雙重擴散區110、降低表面電場區120、基體區130以及隔離結構200。在本實施例中，半導體元件10具有非對稱的結構，但本發明不以此為限。即，在其他的實施例中，半導體元件10可具有對稱結構，其例如具有通過閘極結構300的中心的對稱平面，而半導體元件10的其餘構件以此對稱平面彼此對稱。
基底100例如為具有第一導電型的半導體基底。在本實施例中，基底100為P型基底，且基底100的材料可例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。在另一些實施例中，基底100也可為覆矽絕緣(SOI)基底。在又一些實施例中，基底100可為P型磊晶(P-epi)晶圓。
閘極結構300例如設置於基底100上。在本實施例中，閘極結構300可包括閘氧化層302、閘極304以及間隙壁306。閘極304例如設置於基底100上，且閘氧化層302例如設置於閘極304與基底100之間，間隙壁306例如設置於閘極304的側壁上。閘氧化層302的材料可為氧化矽或為具有高介電常數的材料。閘極304的材料可為摻雜多晶矽、非摻雜多晶矽或其組合，但本發明不以此為限。在另一實施例中，閘極304的材料可為金屬、金
屬氮化物或其他合適的材料，其可包括Ti、W、TiN、TaN、TiSiN、Mo、MoN、MoSiN、HfN、HfSi或其組合。間隙壁306的材料可為氧化矽。
第一井區102例如設置於基底100中，且具有第一導電型，即，第一井區102為P型井區。在本實施例中，第一井區102可為P型深井區。
第二井區104例如設置於基底100中且位於第一井區102中。第二井區104具有第一導電型，即，第二井區104為P型井區。在本實施例中，第二井區104可作為半導體元件10的源極井區。
雙重擴散區110例如設置於基底100中且位於第一井區102中。在一實施例中，雙重擴散區110與第二井區104各自位於閘極結構300的兩側。雙重擴散區110具有第二導電型，即，雙重擴散區110為N型井區。在本實施例中，雙重擴散區110可作為半導體元件10的漂移區。
源極區106與汲極區108例如設置於基底100中且各自位於閘極結構300的相對側。另外，源極區106與汲極區108具有第二導電型，即，源極區106與汲極區108為N型井區。在本實施方式中，源極區106與汲極區108各自位於第二井區104與雙重擴散區110中。詳細地說，源極區106位於第二井區104中，且汲極區108位於雙重擴散區110中。
隔離結構200例如設置於基底100中。在本實施例中，
隔離結構200包括第一隔離結構200a、第二隔離結構200b以及第三隔離結構200c。第一隔離結構200a例如覆蓋部分的第二井區104且位於閘極結構300的一側。從另一個角度來看，源極區106例如位於第一隔離結構200a與閘極結構300之間。第二隔離結構200b例如覆蓋部分的雙重擴散區110且位於閘極結構300的另一側。從另一個角度來看，汲極區108例如位於第二隔離結構200b與閘極結構300之間。第三隔離結構200c例如位於第一隔離結構200a與第二隔離結構200b之間，且部分的第三隔離結構200c被閘極結構300所覆蓋。在本實施例中，隔離結構200為淺溝渠隔離結構。隔離結構200的材料可例如為未摻雜的氧化矽、氮化矽或其組合。
降低表面電場區120例如設置於基底100中且位於第一井區102中，且降低表面電場區120與第三隔離結構200c部分地重疊。在一實施例中，降低表面電場區120嵌入於雙重擴散區110中以在水平方向形成一個PN結，即，降低表面電場區120具有第一導電型。在本實施例中，降低表面電場區120可降低位於汲極區108至閘極304之間的第三隔離結構200c下方的電場而使電子碰撞機率下降，使得汲極區108至閘極304的崩潰電壓提高。
基體區130例如設置於基底100中且位於第二井區104中。另外，基體區130具有第一導電型，即，基體區130為P型井區。在本實施例中，基體區130與源極區106相鄰。
圖2為本發明的第二實施例的半導體元件的局部剖面示
意圖，圖3為本發明的第三實施例的半導體元件的局部剖面示意圖，且圖4為本發明的第四實施例的半導體元件的局部剖面示意圖。
請同時參照圖1至圖4，其各自示出了降低表面電場區120的設置的變體實施例。詳細地說，圖1至圖4皆示出降低表面電場區120是位於第三隔離結構200c的下方且至少與第二隔離結構200b部分地重疊，並且，降低表面電場區120是嵌入於雙重擴散區110中。然而，圖1示出的降低表面電場區120較靠近閘極結構300，且使得雙重擴散區110具有接近“
”字的形狀；圖2示出的降低表面電場區120較靠近汲極區108，且使得雙重擴散區110具有接近“ㄈ”字的形狀；圖3示出的降低表面電場區120則是實質位於閘極結構300與汲極區108之間而埋入於雙重擴散區110中；圖4示出的降低表面電場區120則在水平方向上(與基底100的法線方向垂直的方向)延伸，且將雙重擴散區110所截斷，使得雙重擴散區110可包括有第一雙重擴散區與第二雙重擴散區。值得說明的是，圖1至圖4各自示出的實施例皆有可降低位於汲極區108至閘極304之間的第三隔離結構200c下方的電場而使電子碰撞機率下降，使得汲極區108至閘極304的崩潰電壓提高的效果。
綜上所述，本發明提供的半導體元件的製造方法是在形成隔離結構之後才形成降低表面電場區，且可選擇在進行形成用於中壓半導體元件的介電層的製程、進行形成形成低壓半導體元
件的介電層的製程或者進行形成源極區與汲極區的製程時一併形成，其與先前技術一般都在形成隔離結構之前形成降低表面電場區相比，其除了具有製程彈性之外，還可降低製程成本。
10:半導體元件
100:基底
102:第一井區
104:第二井區
106:源極區
108:汲極區
110:雙重擴散區
120:降低表面電場區
130:基體區
200:隔離結構
200a:第一隔離結構
200b:第二隔離結構
200c:第三隔離結構
300:閘極結構
302:閘氧化層
304:閘極
306:間隙壁
Claims (9)
- 一種半導體元件的製造方法，包括： 提供具有第一導電型的基底，其中在所述基底的定義為高壓半導體元件的區域中，形成有具有所述第一導電型的第一井區、具有所述第一導電型的第二井區以及具有第二導電型的雙重擴散區，其中所述第二井區與所述雙重擴散區位於所述第一井區中； 在所述基底中形成隔離結構； 在所述基底的定義為中壓半導體元件的區域中進行第一氧化製程； 在所述基底的定義為低壓半導體元件的區域中進行第二氧化製程； 在所述基底上形成閘極結構，其中所述閘極結構覆蓋部分的所述隔離結構；以及 在所述基底中形成具有所述第二導電型的源極區與具有所述第二導電型的汲極區，其中所述源極區位於所述第一井區中且設置於所述閘極結構的一側，所述汲極區位於所述雙重擴散區中且設置於所述閘極結構的另一側， 其中所述半導體元件的製造方法更包括在所述基底中形成所述隔離結構之後於所述第一井區中形成降低表面電場區， 其中所述降低表面電場區嵌入於所述雙重擴散區，且所述降低表面電場區為在進行所述第一氧化製程、進行所述第二氧化製程或形成所述源極區與所述汲極區的步驟中形成。
- 如請求項1所述的半導體元件的製造方法，其中所述雙重擴散區藉由依序進行第一離子植入製程以及第二離子植入製程以形成於所述第一井區中。
- 如請求項2所述的半導體元件的製造方法，其中在所述第一離子植入製程中植入的劑量為4.8E12cm -2~7.2E12cm -2，且植入的能量為960keV~1440keV；在所述第二離子植入製程中植入的劑量為5.92E12cm -2~8.88E12cm -2，且植入的能量為280keV~420keV。
- 如請求項1所述的半導體元件的製造方法，其中形成所述降低表面電場區的方法包括進行第三離子植入製程，在所述第三離子植入製程中植入的劑量為2.8E12cm -2~4.2E12cm -2，且植入的能量為240keV~360keV。
- 如請求項1所述的半導體元件的製造方法，其中所述隔離結構包括第一隔離結構、第二隔離結構以及第三隔離結構，所述第一隔離結構覆蓋部分的所述第二井區且位於所述閘極結構的一側，所述第二隔離結構覆蓋部分的所述雙重擴散區且位於所述閘極結構的另一側，且所述第三隔離結構位於所述第一隔離結構與所述第二隔離結構之間，其中部分的所述第三隔離結構被所述閘極結構所覆蓋。
- 如請求項5所述的半導體元件的製造方法，其中所述降低表面電場區與所述第三隔離結構部分地重疊。
- 如請求項1所述的半導體元件的製造方法，其中所述降低表面電場區靠近所述閘極結構，且所述雙重擴散區具有コ字的形狀。
- 如請求項1所述的半導體元件的製造方法，其中所述降低表面電場區靠近所述汲極區，且所述雙重擴散區具有ㄈ字的形狀。
- 如請求項1所述的半導體元件的製造方法，其中所述降低表面電場區埋入於所述雙重擴散區中。
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